KR20200033691A - 반도체장치 - Google Patents

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Abstract

반도체장치는 모드레지스터리드커맨드를 토대로 레지스터정보를 생성하는 레지스터정보생성회로; 및 상기 모드레지스터리드커맨드를 토대로 생성된 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 모드레지스터리드커맨드를 토대로 생성된 출력제어신호에 따라 상기 저장된 모드레지스터정보를 출력하는 정보신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 모드레지스터리드동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 내부 동작들을 수행하기 위해 필요한 정보를 저장하는 레지스터들을 포함한다. 내부 동작에 필요한 모드정보에는 카스레이턴시(Column Address Strobe latency) 등의 각종 레이턴시정보와 버스트 길이(Burst length) 등의 데이터정보들이 포함된다. 반도체장치는 부팅 등의 초기화동작이 수행될 때 모드레지스터라이트(Mode Register Write)동작을 수행하여 레지스터에 필요한 모드정보를 저장할 수 있다.
본 발명의 배경기술은 미국공개특허 제2018-0025760호에 개시되어 있다
본 발명은 모드레지스터리드동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 모드레지스터리드커맨드를 토대로 레지스터정보를 생성하는 레지스터정보생성회로; 및 상기 모드레지스터리드커맨드를 토대로 생성된 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 모드레지스터리드커맨드를 토대로 생성된 출력제어신호에 따라 상기 저장된 모드레지스터정보를 출력하는 정보신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 모드레지스터리드신호를 토대로 제1 입력제어신호 및 제2 입력제어신호를 순차적으로 발생시키는 입력제어신호생성회로; 상기 모드레지스터리드신호를 토대로 제1 출력제어신호 및 제2 출력제어신호를 순차적으로 발생시키는 출력제어신호생성회로; 및 모드레지스터리드신호가 첫번째 발생하는 경우 상기 제1 입력제어신호에 따라 레지스터정보를 저장하고, 상기 제1 출력제어신호에 따라 상기 저장된 레지스터정보를 정보신호로 출력하고, 상기 모드레지스터리드신호가 두번째 발생하는 경우 상기 제2 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 제2 출력제어신호에 따라 상기 저장된 레지스터정보를 상기 정보신호로 출력하는 정보신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 모드레지스터리드 커맨드가 입력될 때마다 파이프래치에 레지스터정보를 저장하고 정보신호로 출력함으로써, 연속적으로 모드레지스터리드동작을 안정적으로 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 파이프래치를 사용하여 연속적인 모드레지스터리드동작을 수행함으로써, 전류 소모를 감소시키고 레이아웃 면적을 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 레지스터정보생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 레지스터정보생성회로에 포함된 선택제어신호생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 레지스터정보생성회로에 포함된 레지스터선택신호생성회로의 동작을 설명하기 위한 표이다.
도 5는 도 2에 도시된 레지스터정보생성회로에 포함된 레지스터정보저장회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 입력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 출력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 8은 도 7에 도시된 출력제어신호생성회로에 포함된 출력플래그생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 정보신호생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 10은 도 9에 도시된 정보신호생성회로에 제1 정보신호생성회로의 일 실시예에 따른 회로도이다.
도 11은 도 9에 도시된 정보신호생성회로에 제2 정보신호생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 9에 도시된 정보신호생성회로에 제3 정보신호생성회로의 일 실시예에 따른 회로도이다.
도 13 및 도 14는 도 1 내지 도 12를 통해 살펴본 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 15는 본 발명의 다른 실시시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 16은 본 발명의 또 다른 실시시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(10)는 내부클럭생성회로(1), 커맨드디코더(2), 레지스터정보생성회로(3), 입력제어신호생성회로(4), 출력제어신호생성회로(5), 정보신호생성회로(6)를 포함할 수 있다.
내부클럭생성회로(1)는 클럭(CLK)을 입력받아 제1 내부클럭(CLKR) 및 제2 내부클럭(CLKF)을 생성할 수 있다. 내부클럭생성회로(1)는 클럭(CLK)과 동일한 위상을 갖는 제1 내부클럭(CLKR)을 생성할 수 있다. 내부클럭생성회로(1)는 클럭(CLK)과 반대의 위상을 갖는 제2 내부클럭(CLKF)을 생성할 수 있다. 본 실시예에서 제1 내부클럭(CLKR) 및 제2 내부클럭(CLKF) 각각의 주기가 클럭(CLK)의 주기와 동일하게 설정되지만 실시예에 따라서 클럭(CLK)의 주기와 다르게 설정될 수 있다.
커맨드디코더(2)는 커맨드어드레스(CA<1:L>), 칩선택신호(CS) 및 제1 내부클럭(CLKR)을 토대로 모드레지스터라이트신호(EMRW), 모드레지스터리드신호(EMRR) 및 리드신호(ERT)를 생성할 수 있다. 커맨드어드레스(CA<1:L>)는 반도체장치(10) 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 커맨드어드레스(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(2)는 칩선택신호(CS) 및 제1 내부클럭(CLKR)에 동기하여 제1 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 모드레지스터라이트신호(EMRW)를 발생시킬 수 있다. 모드레지스터라이트신호(EMRW)는 모드레지스터에 정보를 저장하는 모드레지스터라이트동작을 위해 발생될 수 있다. 모드레지스터라이트신호(EMRW)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제1 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(2)는 칩선택신호(CS) 및 제1 내부클럭(CLKR)에 동기하여 제2 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 모드레지스터리드신호(EMRR)를 발생시킬 수 있다. 모드레지스터리드신호(EMRR)는 모드레지스터에 저장된 정보를 출력하는 모드레지스터리드동작을 위해 발생될 수 있다. 모드레지스터리드신호(EMRR)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제2 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(2)는 칩선택신호(CS) 및 제1 내부클럭(CLKR)에 동기하여 제3 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 리드신호(ERT)를 발생시킬 수 있다. 리드신호(ERT)는 메모리셀에 저장된 데이터를 출력하는 리드동작을 위해 발생될 수 있다. 리드신호(ERT)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제3 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
레지스터정보생성회로(3)는 모드레지스터라이트신호(EMRW), 모드레지스터리드신호(EMRR) 및 제2 내부클럭(CLKF)을 토대로 커맨드어드레스(CA<1:2>)로부터 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>)를 생성할 수 있다. 레지스터정보생성회로(3)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 입력되는 커맨드어드레스(CA<1:2>)의 로직레벨조합에 따라 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 하나의 정보를 선택적으로 생성할 수 있다. 레지스터정보생성회로(3)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2 내지 도 5를 참고하여 후술한다.
입력제어신호생성회로(4)는 모드레지스터리드신호(EMRR)를 토대로 제1 내지 제3 입력제어신호(PIN<1:3>)를 생성할 수 있다. 입력제어신호생성회로(4)는 모드레지스터리드신호(EMRR)가 발생하는 경우 제1 내지 제3 입력제어신호(PIN<1:3>)를 순차적으로 발생시킬 수 있다. 입력제어신호생성회로(4)는 모드레지스터리드신호(EMRR)가 첫번째 발생하는 경우 제1 입력제어신호(PIN<1>)를 발생시킬 수 있다. 입력제어신호생성회로(4)는 모드레지스터리드신호(EMRR)가 두번째 발생하는 경우 제2 입력제어신호(PIN<2>)를 발생시킬 수 있다. 입력제어신호생성회로(4)는 모드레지스터리드신호(EMRR)가 세번째 발생하는 경우 제3 입력제어신호(PIN<3>)를 발생시킬 수 있다. 입력제어신호생성회로(4)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
출력제어신호생성회로(5)는 모드레지스터리드신호(EMRR), 리드신호(ERT) 및 제2 내부클럭(CLKF)을 토대로 제1 내지 제3 출력제어신호(POUT<1:3>)를 생성할 수 있다. 출력제어신호생성회로(5)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 기설정된 출력지연구간이 경과된 시점에서 제1 내지 제3 출력제어신호(POUT<1:3>)를 발생시킬 수 있다. 출력제어신호생성회로(5)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 첫번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제1 출력제어신호(POUT<1>)를 발생시킬 수 있다. 출력제어신호생성회로(5)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 두번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제2 출력제어신호(POUT<2>)를 발생시킬 수 있다. 출력제어신호생성회로(5)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 세번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제3 출력제어신호(POUT<3>)를 발생시킬 수 있다. 출력제어신호생성회로(5)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7 및 도 8을 참고하여 후술한다.
정보신호생성회로(6)는 제1 내지 제3 입력제어신호(PIN<1:3>) 및 제1 내지 제3 출력제어신호(POUT<1:3>)를 토대로 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>)로부터 제1 내지 제3 정보신호(OP<1:3>)를 생성할 수 있다. 정보신호생성회로(6)는 제1 내지 제3 입력제어신호(PIN<1:3>)를 토대로 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 발생되는 하나의 정보를 저장할 수 있다. 정보신호생성회로(6)는 제1 내지 제3 출력제어신호(POUT<1:3>)를 토대로 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 저장된 정보를 제1 내지 제3 정보신호(OP<1:3>)로 출력할 수 있다. 정보신호생성회로(6)의 보다 구체적인 구성 및 동작에 대한 설명은 도 9 내지 도 12를 참고하여 후술한다.
도 2에 도시된 바와 같이, 레지스터정보생성회로(3)는 선택제어신호생성회로(31), 레지스터선택신호생성회로(32) 및 레지스터정보저장회로(33)를 포함할 수 있다.
선택제어신호생성회로(31)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 커맨드어드레스(CA<1:2>)를 래치하고, 래치된 커맨드어드레스(CA<1:2>)로부터 선택제어신호(MA<1:2>)를 생성할 수 있다. 선택제어신호생성회로(31)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
레지스터선택신호생성회로(32)는 선택제어신호(MA<1:2>)로부터 레지스터선택신호(RS<1:3>)를 생성할 수 있다. 레지스터선택신호생성회로(32)를 선택제어신호(MA<1:2>)를 디코딩하여 레지스터선택신호(RS<1:3>)를 생성할 수 있다. 레지스터선택신호생성회로(32)를 선택제어신호(MA<1:2>)의 로직레벨조합에 따라 레지스터선택신호(RS<1:3>)에 포함된 비트들 중 하나를 발생시킬 수 있다. 레지스터선택신호생성회로(32)의 보다 구체적인 동작에 대한 설명은 도 4를 참고하여 후술한다.
레지스터정보저장회로(33)는 레지스터선택신호(RS<1:3>)로부터 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>)를 생성할 수 있다. 레지스터정보저장회로(33)는 레지스터선택신호(RS<1:3>)의 로직레벨에 따라 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 하나의 정보를 선택적으로 생성할 수 있다. 레지스터정보저장회로(33)는 레지스터선택신호(RS<1:3>)가 제1 로직레벨조합을 갖는 경우 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 제1 레지스터정보(MR_1<1:3>)를 생성할 수 있다. 레지스터정보저장회로(33)는 레지스터선택신호(RS<1:3>)가 제2 로직레벨조합을 갖는 경우 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 제2 레지스터정보(MR_2<1:3>)를 생성할 수 있다. 레지스터정보저장회로(33)는 레지스터선택신호(RS<1:3>)가 제3 로직레벨조합을 갖는 경우 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 제3 레지스터정보(MR_3<1:3>)를 생성할 수 있다. 레지스터선택신호(RS<1:3>)의 제1 내지 제3 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 레지스터정보저장회로(33)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
도 3에 도시된 바와 같이, 선택제어신호생성회로(31)는 내부합성커맨드회로(311), 커맨드지연기(312), 반전커맨드생성기(313), 제1 레지스터정보출력기(314) 및 제2 레지스터정보출력기(315)를 포함할 수 있다.
내부합성커맨드회로(311)는 모드레지스터라이트신호(EMRW) 및 모드레지스터리드신호(EMRR)를 합성하여 내부합성커맨드(IMRRW)를 생성할 수 있다. 내부합성커맨드회로(311)는 오어게이트(OR31)를 포함할 수 있다. 오어게이트(OR31)는 모드레지스터라이트신호(EMRW) 및 모드레지스터리드신호(EMRR)를 입력받아 논리합 연산을 수행할 수 있다. 내부합성커맨드회로(311)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 내부합성커맨드(IMRRW)를 발생시킬 수 있다.
커맨드지연기(312)는 내부합성커맨드(IMRRW)를 지연시켜 지연합성커맨드(IMRRWD)를 생성할 수 있다. 커맨드지연기(312)가 내부합성커맨드(IMRRW)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
반전커맨드생성기(313)는 인버터(IV31)를 포함할 수 있다. 인버터(IV31)는 지연합성커맨드(IMRRWD)를 반전버퍼링할 수 있다. 반전커맨드생성기(313)는 지연합성커맨드(IMRRWD)를 반전버퍼링하여 반전합성커맨드(IMRRWDB)를 생성할 수 있다.
제1 레지스터정보출력기(314)는 제1 커맨드어드레스래치(317), 인버터들(IV32, IV33, IV34)을 포함할 수 있다. 제1 커맨드어드레스래치(317)는 제2 내부클럭(CLKF)에 동기하여 커맨드어드레스(CA<1>)를 래치하고, 래치된 커맨드어드레스(CA<1>)를 내부커맨드어드레스(ICAF<1>)로 출력할 수 있다. 제1 커맨드어드레스래치(317)는 D-플립플롭으로 구현될 수 있다. 인버터(IV32)는 지연합성커맨드(IMRRWD)가 로직하이레벨로 발생하는 경우 내부커맨드어드레스(ICAF<1>)를 반전버퍼링하여 노드(nd31)로 출력할 수 있다. 인버터(IV33)는 노드(nd31)의 신호를 반전버퍼링하여 노드(nd32)를 통해 선택제어신호(MA<1>)로 출력할 수 있다. 인버터(IV33)는 반전합성커맨드(IMRRWDB)가 로직하이레벨로 발생하는 경우 노드(nd32)의 신호를 반전버퍼링하여 노드(nd31)로 출력할 수 있다. 인버터들(IV33, IV34)는 노드들(nd31, nd32)의 신호를 래치할 수 있다. 제1 레지스터정보출력기(314)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 커맨드어드레스(CA<1>)를 래치하고, 래치된 커맨드어드레스(CA<1>)로부터 선택제어신호(MA<1>)를 생성할 수 있다.
제2 레지스터정보출력기(315)는 제2 커맨드어드레스래치(318), 인버터들(IV36, IV37, IV38)을 포함할 수 있다. 제2 커맨드어드레스래치(318)는 제2 내부클럭(CLKF)에 동기하여 커맨드어드레스(CA<2>)를 래치하고, 래치된 커맨드어드레스(CA<2>)를 내부커맨드어드레스(ICAF<2>)로 출력할 수 있다. 제2 커맨드어드레스래치(318)는 D-플립플롭으로 구현될 수 있다. 인버터(IV36)는 지연합성커맨드(IMRRWD)가 로직하이레벨로 발생하는 경우 내부커맨드어드레스(ICAF<2>)를 반전버퍼링하여 노드(nd33)로 출력할 수 있다. 인버터(IV37)는 노드(nd33)의 신호를 반전버퍼링하여 노드(nd34)를 통해 선택제어신호(MA<2>)로 출력할 수 있다. 인버터(IV38)는 반전합성커맨드(IMRRWDB)가 로직하이레벨로 발생하는 경우 노드(nd34)의 신호를 반전버퍼링하여 노드(nd33)로 출력할 수 있다. 인버터들(IV37, IV38)은 노드들(nd33, nd34)의 신호를 래치할 수 있다. 제2 레지스터정보출력기(315)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 커맨드어드레스(CA<2>)를 래치하고, 래치된 커맨드어드레스(CA<2>)로부터 선택제어신호(MA<2>)를 생성할 수 있다.
도 4를 참고하면 선택제어신호(MA<1:2>)의 로직레벨조합에 따라 생성되는 레지스터선택신호(RS<1:3>)의 로직레벨조합을 확인할 수 있다. 선택제어신호(MA<1:2>)의 로직레벨조합이 'H, L'인 경우 레지스터선택신호(RS<1:3>)의 로직레벨조합이 'H, L, L'로 생성될 수 있다. 선택제어신호(MA<1:2>)의 로직레벨조합이 'H,L'인 경우라함은 선택제어신호(MA<1>)가 로직하이레벨이고, 선택제어신호(MA<2>)가 로직로우레벨임을 의미한다. 레지스터선택신호(RS<1:3>)의 로직레벨조합이 'H, L, L'인 경우라함은 레지스터선택신호(RS<1>)가 로직하이레벨로 발생됨을 의미한다. 선택제어신호(MA<1:2>)의 로직레벨조합이 'H, L'인 경우 레지스터선택신호(RS<1>)가 로직하이레벨로 발생될 수 있다. 선택제어신호(MA<1:2>)의 로직레벨조합이 'L, H'인 경우 레지스터선택신호(RS<2>)가 로직하이레벨로 발생될 수 있다. 선택제어신호(MA<1:2>)의 로직레벨조합이 'H, H'인 경우 레지스터선택신호(RS<3>)가 로직하이레벨로 발생될 수 있다.
도 5에 도시된 바와 같이, 레지스터정보저장회로(33)는 제1 레지스터정보저장회로(331), 제2 레지스터정보저장회로(332) 및 제3 레지스터정보저장회로(333)를 포함할 수 있다.
제1 레지스터정보저장회로(331)는 제1 레지스터(341), 제2 레지스터(342), 제3 레지스터(343) 및 인버터들(IV341, IV342, IV343, IV344)을 포함할 수 있다. 인버터(IV341)는 레지스터선택신호(RS<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV342)는 레지스터선택신호(RS<1>)가 로직하이레벨로 발생하는 경우 제1 레지스터(341)에 저장된 정보를 제1 레지스터정보(MR_1<1>)로 출력할 수 있다. 인버터(IV343)는 레지스터선택신호(RS<1>)가 로직하이레벨로 발생하는 경우 제2 레지스터(342)에 저장된 정보를 제1 레지스터정보(MR_1<2>)로 출력할 수 있다. 인버터(IV344)는 레지스터선택신호(RS<1>)가 로직하이레벨로 발생하는 경우 제3 레지스터(343)에 저장된 정보를 제1 레지스터정보(MR_1<3>)로 출력할 수 있다. 제1 레지스터(341), 제2 레지스터(342) 및 제3 레지스터(343)는 모드레지스터로 구현될 수 있다.
제2 레지스터정보저장회로(332)는 제4 레지스터(351), 제5 레지스터(352), 제6 레지스터(353) 및 인버터들(IV351, IV352, IV353, IV354)을 포함할 수 있다. 인버터(IV351)는 레지스터선택신호(RS<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV352)는 레지스터선택신호(RS<2>)가 로직하이레벨로 발생하는 경우 제4 레지스터(351)에 저장된 정보를 제2 레지스터정보(MR_2<1>)로 출력할 수 있다. 인버터(IV353)는 레지스터선택신호(RS<2>)가 로직하이레벨로 발생하는 경우 제5 레지스터(352)에 저장된 정보를 제2 레지스터정보(MR_2<2>)로 출력할 수 있다. 인버터(IV354)는 레지스터선택신호(RS<2>)가 로직하이레벨로 발생하는 경우 제6 레지스터(353)에 저장된 정보를 제2 레지스터정보(MR_2<3>)로 출력할 수 있다. 제4 레지스터(351), 제5 레지스터(352) 및 제6 레지스터(353)는 모드레지스터로 구현될 수 있다.
제3 레지스터정보저장회로(333)는 제7 레지스터(361), 제8 레지스터(362), 제9 레지스터(363) 및 인버터들(IV361, IV362, IV363, IV364)을 포함할 수 있다. 인버터(IV361)는 레지스터선택신호(RS<3>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV362)는 레지스터선택신호(RS<3>)가 로직하이레벨로 발생하는 경우 제7 레지스터(361)에 저장된 정보를 제3 레지스터정보(MR_3<1>)로 출력할 수 있다. 인버터(IV363)는 레지스터선택신호(RS<3>)가 로직하이레벨로 발생하는 경우 제8 레지스터(362)에 저장된 정보를 제3 레지스터정보(MR_3<2>)로 출력할 수 있다. 인버터(IV364)는 레지스터선택신호(RS<3>)가 로직하이레벨로 발생하는 경우 제9 레지스터(363)에 저장된 정보를 제3 레지스터정보(MR_3<3>)로 출력할 수 있다. 제7 레지스터(361), 제8 레지스터(362) 및 제9 레지스터(363)는 모드레지스터로 구현될 수 있다.
도 6에 도시된 바와 같이, 입력제어신호생성회로(4)는 모드레지스터리드지연회로(41) 및 입력카운터(42)를 포함할 수 있다.
모드레지스터리드지연회로(41)는 모드레지스터리드신호(EMRR)를 지연시켜 지연모드레지스터리드신호(EMRRD)를 생성할 수 있다. 모드레지스터리드지연회로(41)가 모드레지스터리드신호(EMRR)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
입력카운터(42)는 지연모드레지스터리드신호(EMRRD)가 발생하는 경우 제1 내지 제3 입력제어신호(PIN<1:3>)를 순차적으로 발생시킬 수 있다. 입력카운터(42)는 지연모드레지스터리드신호(EMRRD)가 첫번째 발생하는 경우 제1 입력제어신호(PIN<1>)를 발생시킬 수 있다. 입력카운터(42)는 지연모드레지스터리드신호(EMRRD)가 두번째 발생하는 경우 제2 입력제어신호(PIN<2>)를 발생시킬 수 있다. 입력카운터(42)는 지연모드레지스터리드신호(EMRRD)가 세번째 발생하는 경우 제3 입력제어신호(PIN<3>)를 발생시킬 수 있다.
도 7에 도시된 바와 같이, 출력제어신호생성회로(5)는 출력플래그생성회로(51) 및 출력카운터(52)를 포함할 수 있다.
출력플래그생성회로(51)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 기설정된 출력지연구간이 경과된 시점에서 출력플래그(MRR_OUT)를 발생시킬 수 있다. 출력플래그생성회로(51)의 보다 구체적인 구성 및 동작에 대한 설명은 도 8을 참고하여 후술한다.
출력카운터(52)는 출력플래그(MRR_OUT)가 첫번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제1 출력제어신호(POUT<1>)를 발생시킬 수 있다. 출력제어신호생성회로(5)는 출력플래그(MRR_OUT)가 두번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제2 출력제어신호(POUT<2>)를 발생시킬 수 있다. 출력제어신호생성회로(5)는 출력플래그(MRR_OUT)가 세번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제3 출력제어신호(POUT<3>)를 발생시킬 수 있다.
도 8에 도시된 바와 같이, 출력플래그생성회로(51)는 제1 플래그래치(511), 펄스폭조절회로(512), 제1 펄스지연기(513), 제2 플래그래치(514), 합성펄스생성회로(515), 제2 펄스지연기(516) 및 플래그출력회로(517)를 포함할 수 있다.
제1 플래그래치(511)는 제2 내부클럭(CLKF)에 동기하여 모드레지스터리드신호(EMRR)를 래치하고, 래치된 모드레지스터리드신호(EMRR)를 제1 모드레지스터리드펄스(MRRP1)로 출력할 수 있다. 제1 플래그래치(511)는 제2 내부클럭(CLKF)에 동기하여 발생된 모드레지스터리드신호(EMRR)를 제1 모드레지스터리드펄스(MRRP1)로 출력할 수 있다. 제1 플래그래치(511)는 D-플립플롭으로 구현될 수 있다.
펄스폭조절회로(512)는 제1 모드레지스터리드펄스(MRRP1)의 펄스폭을 조절하여 제2 모드레지스터리드펄스(MRRP2)를 생성할 수 있다. 본 실시예에서 제2 모드레지스터리드펄스(MRRP2)의 펄스폭은 제1 모드레지스터리드펄스(MRRP1)의 펄스폭보다 크게 설정되는 것이 바람직하다. 펄스폭조절회로(512)는 제2 내부클럭(CLKF)에 동기하여 모드레지스터리드신호(EMRR)가 연속적으로 발생하는 경우 제2 모드레지스터리드펄스(MRRP2)를 레벨신호로 생성할 수 있다.
제1 펄스지연기(513)는 제2 모드레지스터리드펄스(MRRP2)를 지연시켜 지연모드레지스터신호(MRRd)를 생성할 수 있다. 제1 펄스지연기(513)가 제2 모드레지스터리드펄스(MRRP2)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 플래그래치(514)는 제2 내부클럭(CLKF)에 동기하여 리드신호(ERT)를 래치하고, 래치된 리드신호(ERT)를 리드펄스(ERTP)로 출력할 수 있다. 제2 플래그래치(514)는 제2 내부클럭(CLKF)에 동기하여 발생된 리드신호(ERT)를 리드펄스(ERTP)로 출력할 수 있다. 제2 플래그래치(514)는 D-플립플롭으로 구현될 수 있다.
합성펄스생성회로(515)는 제1 모드레지스터리드펄스(MRRP1) 및 리드펄스(ERTP)를 합성하여 합성펄스(SUMP)를 생성할 수 있다. 합성펄스생성회로(515)는 오어게이터(OR521)를 포함할 수 있다. 오어게이터(OR521)는 제1 모드레지스터리드펄스(MRRP1) 및 리드펄스(ERTP)를 입력받아 논리합 연산을 수행하여 합성펄스(SUMP)를 생성할 수 있다. 합성펄스생성회로(515)는 제1 모드레지스터리드펄스(MRRP1) 또는 리드펄스(ERTP)가 발생하는 경우 합성펄스(SUMP)를 발생시킬 수 있다.
제2 펄스지연기(516)는 합성펄스(SUMP)를 지연시켜 리드컬럼펄스(RDT_AYP)를 생성할 수 있다. 제2 펄스지연기(516)가 합성펄스(SUMP)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
플래그출력회로(517)는 리드컬럼펄스(RDT_AYP)에 동기하여 지연모드레지스터신호(MRRd)를 래치하고, 래치된 지연모드레지스터신호(MRRd)를 출력플래그(MRR_OUT)로 출력할 수 있다. 플래그출력회로(517)는 D-플립플롭으로 구현될 수 있다.
출력플래그생성회로(51)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 발생하는 경우 제2 내부클럭(CLKF)에 동기하여 기설정된 출력지연구간이 경과된 시점에서 출력플래그(MRR_OUT)를 발생시킬 수 있다. 출력지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 9에 도시된 바와 같이, 정보신호생성회로(6)는 제1 정보신호생성회로(61), 제2 정보신호생성회로(62) 및 제3 정보신호생성회로(63)를 포함할 수 있다.
제1 정보신호생성회로(61)는 제1 내지 제3 입력제어신호(PIN<1:3>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 발생되는 하나의 정보를 저장할 수 있다. 제1 정보신호생성회로(61)는 제1 내지 제3 출력제어신호(POUT<1:3>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 저장된 정보를 제1 정보신호(OP<1>)로 출력할 수 있다. 제1 정보신호생성회로(61)의 보다 구체적인 구성 및 동작은 도 10을 참고하여 후술한다.
제2 정보신호생성회로(62)는 제1 내지 제3 입력제어신호(PIN<1:3>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 발생되는 하나의 정보를 저장할 수 있다. 제1 정보신호생성회로(61)는 제1 내지 제3 출력제어신호(POUT<1:3>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 저장된 정보를 제2 정보신호(OP<2>)로 출력할 수 있다. 제2 정보신호생성회로(62)의 보다 구체적인 구성 및 동작은 도 11을 참고하여 후술한다.
제3 정보신호생성회로(63)는 제1 내지 제3 입력제어신호(PIN<1:3>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 발생되는 하나의 정보를 저장할 수 있다. 제1 정보신호생성회로(61)는 제1 내지 제3 출력제어신호(POUT<1:3>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 저장된 정보를 제3 정보신호(OP<3>)로 출력할 수 있다. 제3 정보신호생성회로(63)의 보다 구체적인 구성 및 동작은 도 12를 참고하여 후술한다.
도 10에 도시된 바와 같이, 제1 정보신호생성회로(61)는 제1 파이프래치(611), 제2 파이프래치(612), 제3 파이프래치(613), 제1 초기화소자(614) 및 제1 출력버퍼(615)를 포함할 수 있다.
제1 파이프래치(611)는 제1 입력제어신호(PIN<1>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 발생되는 하나의 정보를 노드(nd61)를 통해 입력받아 저장할 수 있다. 제1 파이프래치(611)는 제1 출력제어신호(POUT<1>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 저장된 정보를 노드(nd62)로 출력할 수 있다.
제2 파이프래치(612)는 제2 입력제어신호(PIN<2>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 발생되는 하나의 정보를 노드(nd61)를 통해 입력받아 저장할 수 있다. 제2 파이프래치(612)는 제2 출력제어신호(POUT<2>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 저장된 정보를 노드(nd62)로 출력할 수 있다.
제3 파이프래치(613)는 제3 입력제어신호(PIN<3>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 발생되는 하나의 정보를 노드(nd61)를 통해 입력받아 저장할 수 있다. 제3 파이프래치(613)는 제3 출력제어신호(POUT<3>)를 토대로 제1 레지스터정보(MR_1<1>), 제2 레지스터정보(MR_2<1>) 및 제3 레지스터정보(MR_3<1>) 중 저장된 정보를 노드(nd62)로 출력할 수 있다.
제1 초기화소자(614)는 PMOS 트랜지스터(P61)를 포함할 수 있다. PMOS 트랜지스터(P61)는 리셋신호(RSTB)에 응답하여 턴온되어 노드(nd62)를 전원전압(VDD)으로 구동할 수 있다. 리셋신호(RSTB)는 초기화동작을 위해 로직로우레벨로 발생할 수 있다. 제1 초기화소자(614)는 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 노드(nd62)를 로직하이레벨로 초기화할 수 있다.
제1 출력버퍼(615)는 인버터들(IV61, IV62)을 포함할 수 있다. 인버터(IV61)는 노드(nd62)의 신호를 반전버퍼링하여 노드(nd63)를 통해 제1 정보신호(OP<1>)로 출력할 수 있다. 인버터(IV62)는 노드(nd63)의 신호를 반전버퍼링하여 노드(nd62)로 출력할 수 있다. 제1 출력버퍼(615)는 노드(nd62)의 신호를 반전버퍼링하여 제1 정보신호(OP<1>)로 출력할 수 있고, 노드(nd62) 및 노드(nd63)의 신호들을 래치할 수 있다.
도 11에 도시된 바와 같이, 제2 정보신호생성회로(62)는 제4 파이프래치(621), 제5 파이프래치(622), 제6 파이프래치(623), 제2 초기화소자(624) 및 제2 출력버퍼(625)를 포함할 수 있다.
제4 파이프래치(621)는 제1 입력제어신호(PIN<1>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 발생되는 하나의 정보를 노드(nd64)를 통해 입력받아 저장할 수 있다. 제4 파이프래치(621)는 제1 출력제어신호(POUT<1>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 저장된 정보를 노드(nd65)로 출력할 수 있다.
제5 파이프래치(622)는 제2 입력제어신호(PIN<2>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 발생되는 하나의 정보를 노드(nd64)를 통해 입력받아 저장할 수 있다. 제5 파이프래치(622)는 제2 출력제어신호(POUT<2>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 저장된 정보를 노드(nd65)로 출력할 수 있다.
제6 파이프래치(623)는 제3 입력제어신호(PIN<3>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 발생되는 하나의 정보를 노드(nd64)를 통해 입력받아 저장할 수 있다. 제6 파이프래치(623)는 제3 출력제어신호(POUT<3>)를 토대로 제1 레지스터정보(MR_1<2>), 제2 레지스터정보(MR_2<2>) 및 제3 레지스터정보(MR_3<2>) 중 저장된 정보를 노드(nd65)로 출력할 수 있다.
제2 초기화소자(624)는 PMOS 트랜지스터(P62)를 포함할 수 있다. PMOS 트랜지스터(P62)는 리셋신호(RSTB)에 응답하여 턴온되어 노드(nd65)를 전원전압(VDD)으로 구동할 수 있다. 리셋신호(RSTB)는 초기화동작을 위해 로직로우레벨로 발생할 수 있다. 제2 초기화소자(624)는 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 노드(nd65)를 로직하이레벨로 초기화할 수 있다.
제2 출력버퍼(625)는 인버터들(IV63, IV64)을 포함할 수 있다. 인버터(IV63)는 노드(nd65)의 신호를 반전버퍼링하여 노드(nd66)를 통해 제2 정보신호(OP<2>)로 출력할 수 있다. 인버터(IV64)는 노드(nd66)의 신호를 반전버퍼링하여 노드(nd65)로 출력할 수 있다. 제2 출력버퍼(625)는 노드(nd65)의 신호를 반전버퍼링하여 제2 정보신호(OP<2>)로 출력할 수 있고, 노드(nd65) 및 노드(nd66)의 신호들을 래치할 수 있다.
도 12에 도시된 바와 같이, 제3 정보신호생성회로(63)는 제7 파이프래치(631), 제8 파이프래치(632), 제9 파이프래치(633), 제3 초기화소자(634) 및 제3 출력버퍼(635)를 포함할 수 있다.
제7 파이프래치(631)는 제1 입력제어신호(PIN<1>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 발생되는 하나의 정보를 노드(nd67)를 통해 입력받아 저장할 수 있다. 제7 파이프래치(631)는 제1 출력제어신호(POUT<1>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 저장된 정보를 노드(nd68)로 출력할 수 있다.
제8 파이프래치(632)는 제2 입력제어신호(PIN<2>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 발생되는 하나의 정보를 노드(nd67)를 통해 입력받아 저장할 수 있다. 제8 파이프래치(632)는 제2 출력제어신호(POUT<2>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 저장된 정보를 노드(nd68)로 출력할 수 있다.
제9 파이프래치(633)는 제3 입력제어신호(PIN<3>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 발생되는 하나의 정보를 노드(nd67)를 통해 입력받아 저장할 수 있다. 제9 파이프래치(633)는 제3 출력제어신호(POUT<3>)를 토대로 제1 레지스터정보(MR_1<3>), 제2 레지스터정보(MR_2<3>) 및 제3 레지스터정보(MR_3<3>) 중 저장된 정보를 노드(nd68)로 출력할 수 있다.
제3 초기화소자(634)는 PMOS 트랜지스터(P63)를 포함할 수 있다. PMOS 트랜지스터(P63)는 리셋신호(RSTB)에 응답하여 턴온되어 노드(nd68)를 전원전압(VDD)으로 구동할 수 있다. 리셋신호(RSTB)는 초기화동작을 위해 로직로우레벨로 발생할 수 있다. 제3 초기화소자(634)는 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 노드(nd68)를 로직하이레벨로 초기화할 수 있다.
제3 출력버퍼(635)는 인버터들(IV65, IV66)을 포함할 수 있다. 인버터(IV65)는 노드(nd68)의 신호를 반전버퍼링하여 노드(nd69)를 통해 제3 정보신호(OP<3>)로 출력할 수 있다. 인버터(IV66)는 노드(nd69)의 신호를 반전버퍼링하여 노드(nd68)로 출력할 수 있다. 제3 출력버퍼(635)는 노드(nd68)의 신호를 반전버퍼링하여 제3 정보신호(OP<3>)로 출력할 수 있고, 노드(nd68) 및 노드(nd69)의 신호들을 래치할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 13 및 도 14를 참고하여 살펴보면 다음과 같다.
도 13에 도시된 바와 같이, 칩선택신호(CS)가 로직하이레벨인 상태에서 제1 내부클럭(CLKR)에 동기하여 커맨드어드레스(CA<1:L>)를 통해 첫번째 모드레지스터리드커맨드(MRR CMD)가 입력되면 T11 시점에서 모드레지스터리드신호(EMRR)가 발생된다. T12 시점에서 모드레지스터리드신호(EMRR)가 제1 구간(td1)만큼 지연되어 지연모드레지스터리드신호(EMRRD)가 발생된다. T12 시점에서 모드레지스터리드신호(EMRR)가 제2 내부클럭(CLKF)에 동기되어 래치되어 제1 모드레지스터리드펄스(MRRP1)로 출력된다. 제2 모드레지스터리드펄스(MRRP2)는 제1 모드레지스터리드펄스(MRRP1)의 펄스폭보다 제2 구간(td2)만큼 확장된 펄스폭을 갖는다. 칩선택신호(CS)가 로직하이레벨인 상태에서 제1 내부클럭(CLKR)에 동기하여 커맨드어드레스(CA<1:L>)를 통해 두번째 모드레지스터리드커맨드(MRR CMD)가 입력되면 T14 시점에서 모드레지스터리드신호(EMRR)가 제2 내부클럭(CLKF)에 동기되어 래치되어 제1 모드레지스터리드펄스(MRRP1)로 출력된다. 제2 모드레지스터리드펄스(MRRP2)는 제1 모드레지스터리드펄스(MRRP1)의 펄스폭보다 제3 구간(td3)만큼 확장된 펄스폭을 갖는다. 본 실시예에서 제2 구간(td2) 및 제3 구간(td3)은 동일하게 설정되지만 실시예에 따라서 다르게 설정될 수도 있다. 제2 모드레지스터리드펄스(MRRP2)는 연속적으로 입력되는 모드레지스터리드커맨드(MRR CMD)에 의해 T12 시점부터 T16 시점까지 로직하이레벨을 갖는 레벨신호로 생성된다. 리드컬럼펄스(RDT_AYP)는 제1 모드레지스터리드펄스(MRRP1)를 제4 구간(td4)만큼 지연시켜 생성된다. 리드컬럼펄스(RDT_AYP)는 T16 시점 및 T17 시점에서 각각 로직하이레벨 펄스로 발생된다. 지연모드레지스터신호(MRRd)는 제2 모드레지스터리드펄스(MRRP2)를 제4 구간(td4)만큼 지연시켜 생성된다. 출력플래그(MRR_OUT)는 리드컬럼펄스(RDT_AYP)에 동기하여 지연모드레지스터신호(MRRd)가 래치되어 발생된다. 출력플래그(MRR_OUT)는 T16 시점 및 T17 시점에서 각각 로직하이레벨 펄스로 발생된다.
도 14에 도시된 바와 같이, 지연모드레지스터리드신호(EMRRD)가 발생될 때마다 제1 내지 제3 입력제어신호(PIN<1:3>)가 순차적으로 발생된다. T21 시점에서 지연모드레지스터리드신호(EMRRD)가 첫번째 발생되면 제1 입력제어신호(PIN<1>)가 발생된다. T22 시점에서 지연모드레지스터리드신호(EMRRD)가 두번째 발생되면 제2 입력제어신호(PIN<2>)가 발생된다. 출력플래그(MRR_OUT)가 발생될 때마다 제1 내지 제3 출력제어신호(POUT<1:3>)가 순차적으로 발생된다. T23 시점에서 출력플래그(MRR_OUT)가 첫번째 발생되면 제1 출력제어신호(POUT<1>)가 발생된다. T24 시점에서 출력플래그(MRR_OUT)가 두번째 발생되면 제2 출력제어신호(POUT<2>)가 발생된다. 첫번째 모드레지스터리드커맨드(MRR CMD)에 의해 레지스터선택신호(RS<1>)가 로직하이레벨로 천이하면 "X"로 설정된 로직레벨조합을 갖는 제1 레지스터정보(MR_1<1:3>)가 생성되고, 두번째 모드레지스터리드커맨드(MRR CMD)에 의해 레지스터선택신호(RS<2>)가 로직하이레벨로 천이하면 "Y"로 설정된 로직레벨조합을 갖는 제2 레지스터정보(MR_2<1:3>)가 생성된다. T21 시점에서 로직하이레벨로 발생되는 제1 입력제어신호(PIN<1>)에 동기하여 "X"로 설정된 로직레벨조합을 갖는 제1 레지스터정보(MR_1<1:3>)가 정보신호생성회로(6)에 저장된다. T22 시점에서 로직하이레벨로 발생되는 제2 입력제어신호(PIN<2>)에 동기하여 "Y"로 설정된 로직레벨조합을 갖는 제2 레지스터정보(MR_2<1:3>)가 정보신호생성회로(6)에 저장된다. T23 시점에서 로직하이레벨로 발생되는 제1 출력제어신호(POUT<1>)에 동기하여 정보신호생성회로(6)에 저장된 "X"로 설정된 로직레벨조합을 갖는 제1 레지스터정보(MR_1<1:3>)가 제1 내지 제3 정보신호(OP<1:3>)로 출력된다. T24 시점에서 로직하이레벨로 발생되는 제2 출력제어신호(POUT<2>)에 동기하여 정보신호생성회로(6)에 저장된 "Y"로 설정된 로직레벨조합을 갖는 제2 레지스터정보(MR_2<1:3>)가 제1 내지 제3 정보신호(OP<1:3>)로 출력된다.
이상 살펴본 바와 같이 구성된 반도체장치는 모드레지스터리드커맨드(MRR CMD)가 발생될 때마다 발생되는 제1 레지스터정보(MR_1<1:3>), 제2 레지스터정보(MR_2<1:3>) 및 제3 레지스터정보(MR_3<1:3>) 중 하나의 정보를 정보신호생성회로(6)에 저장한 후 저장된 정보를 제1 내지 제3 정보신호(OP<1:3>)로 출력함으로써, 연속적인 모드레지스터리드동작이라도 안정적으로 수행할 수 있다. 정보신호생성회로(6)는 파이프래치와 같은 간단한 회로로 구현될 수 있어 본 발명의 반도체장치는 적은 전류 소모와 적은 레이아웃 면적을 갖는 회로를 통해 연속적인 모드레지스터리드동작을 구현할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(10)는 커맨드디코더(71), 레지스터정보생성회로(72), 입력제어신호생성회로(73), 출력제어신호생성회로(74), 정보신호생성회로(75)를 포함할 수 있다.
커맨드디코더(71)는 커맨드어드레스(CA<1:L>) 및 칩선택신호(CS)를 토대로 모드레지스터라이트신호(EMRW), 모드레지스터리드신호(EMRR) 및 리드신호(ERT)를 생성할 수 있다. 커맨드어드레스(CA<1:L>)는 반도체장치(7) 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 커맨드어드레스(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(71)는 칩선택신호(CS)에 동기하여 제1 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 모드레지스터라이트신호(EMRW)를 발생시킬 수 있다. 모드레지스터라이트신호(EMRW)는 모드레지스터에 정보를 저장하는 모드레지스터라이트동작을 위해 발생될 수 있다. 모드레지스터라이트신호(EMRW)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제1 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(71)는 칩선택신호(CS)에 동기하여 제2 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 모드레지스터리드신호(EMRR)를 발생시킬 수 있다. 모드레지스터리드신호(EMRR)는 모드레지스터에 저장된 정보를 출력하는 모드레지스터리드동작을 위해 발생될 수 있다. 모드레지스터리드신호(EMRR)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제2 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(71)는 칩선택신호(CS)에 동기하여 제3 로직레벨조합을 갖는 커맨드어드레스(CA<1:L>)가 입력되는 경우 리드신호(ERT)를 발생시킬 수 있다. 리드신호(ERT)는 메모리셀에 저장된 데이터를 출력하는 리드동작을 위해 발생될 수 있다. 리드신호(ERT)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 제3 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
레지스터정보생성회로(72)는 모드레지스터라이트신호(EMRW) 및 모드레지스터리드신호(EMRR)를 토대로 커맨드어드레스(CA<1:L>)로부터 제1 내지 제K 레지스터정보(MR_1<1:M>,MR_2<1:M>,~ ,MR_K<1:M>)를 생성할 수 있다. 레지스터정보생성회로(72)는 모드레지스터라이트신호(EMRW) 또는 모드레지스터리드신호(EMRR)가 발생하는 경우 커맨드어드레스(CA<1:L>)의 로직레벨조합에 따라 제1 내지 제K 레지스터정보(MR_1<1:M>,MR_2<1:M>,~ ,MR_K<1:M>) 중 하나의 정보를 선택적으로 생성할 수 있다.
입력제어신호생성회로(73)는 모드레지스터리드신호(EMRR)를 토대로 제1 내지 제N 입력제어신호(PIN<1:N>)를 생성할 수 있다. 입력제어신호생성회로(73)는 모드레지스터리드신호(EMRR)가 발생하는 경우 제1 내지 제N 입력제어신호(PIN<1:N>)를 순차적으로 발생시킬 수 있다. 입력제어신호생성회로(73)는 모드레지스터리드신호(EMRR)가 첫번째 발생하는 경우 제1 입력제어신호(PIN<1>)를 발생시킬 수 있다. 입력제어신호생성회로(73)는 모드레지스터리드신호(EMRR)가 두번째 발생하는 경우 제2 입력제어신호(PIN<2>)를 발생시킬 수 있다. 입력제어신호생성회로(73)는 모드레지스터리드신호(EMRR)가 N번째 발생하는 경우 제N 입력제어신호(PIN<N>)를 발생시킬 수 있다.
출력제어신호생성회로(74)는 모드레지스터리드신호(EMRR) 및 리드신호(ERT)를 토대로 제1 내지 제N 출력제어신호(POUT<1:N>)를 생성할 수 있다. 출력제어신호생성회로(74)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 발생하는 경우 기설정된 출력지연구간이 경과된 시점에서 제1 내지 제N 출력제어신호(POUT<1:N>)를 발생시킬 수 있다. 출력제어신호생성회로(74)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 첫번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제1 출력제어신호(POUT<1>)를 발생시킬 수 있다. 출력제어신호생성회로(74)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 두번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제2 출력제어신호(POUT<2>)를 발생시킬 수 있다. 출력제어신호생성회로(74)는 모드레지스터리드신호(EMRR) 또는 리드신호(ERT)가 N번째 발생하는 시점부터 출력지연구간이 경과된 시점에서 제N 출력제어신호(POUT<N>)를 발생시킬 수 있다.
정보신호생성회로(75)는 제1 내지 제N 입력제어신호(PIN<1:N>) 및 제1 내지 제N 출력제어신호(POUT<1:N>)를 토대로 제1 내지 제K 레지스터정보(MR_1<1:M>,MR_2<1:M>,~,MR_K<1:M>)로부터 제1 내지 제M 정보신호(OP<1:M>)를 생성할 수 있다. 정보신호생성회로(75)는 제1 내지 제N 입력제어신호(PIN<1:N>)를 토대로 제1 내지 제K 레지스터정보(MR_1<1:M>,MR_2<1:M>,~,MR_K<1:M>) 중 발생되는 하나의 정보를 저장할 수 있다. 정보신호생성회로(75)는 제1 내지 제N 출력제어신호(POUT<1:N>)를 토대로 제1 내지 제K 레지스터정보(MR_1<1:M>,MR_2<1:M>,~,MR_K<1:M>) 중 저장된 정보를 제1 내지 제M 정보신호(OP<1:M>)로 출력할 수 있다.
도 16을 참고하면 본 발명의 또 다른 실시예에 따른 반도체장치(20)는 커맨드제어회로(201), 레이턴시버스트제어회로(202), 동작제어회로(203), 입출력제어회로(204), 데이터입출력회로(205) 및 디램코어(206)를 포함할 수 있다.
커맨드제어회로(201)는 입력구동회로(211), 칩선택신호버퍼(212), 커맨드어드레스버퍼(213), 커맨드디코더(214) 및 파워다운제어회로(215)를 포함할 수 있다. 입력구동회로(211)는 칩선택신호(CS)를 입력받아 구동하여 파워다운제어회로(214)에 전달할 수 있다. 칩선택신호버퍼(212)는 칩선택기준전압(VREF_CS)을 토대로 칩선택신호(CS)를 버퍼링하여 입력받을 수 있다. 커맨드어드레스버퍼(213)는 커맨드어드레스기준전압(VREF_CA)을 토대로 커맨드어드레스(CA<0:6>)를 버퍼링하여 입력받을 수 있다. 커맨드디코더(214)는 칩선택신호버퍼(212)를 통해 버퍼링된 칩선택신호(CS)를 토대로 커맨드어드레스버퍼(213)를 통해 버퍼링된 커맨드어드레스(CA<0:6>)를 디코딩하여 반도체장치(20)의 동작에 필요한 다양한 커맨드들을 생성할 수 있다. 파워다운제어회로(214)는 입력구동회로(211)를 통해 구동되어 전달된 칩선택신호(CS) 및 커맨드디코더(214)에서 생성된 커맨드를 토대로 파워다운모드를 제어할 수 있다.
레이턴시버스트제어회로(202)는 버스트랭쓰정보생성기(221), 라이트레이턴시제어기(222), 버스트랭쓰제어회로(223)를 포함할 수 있다. 버스트랭쓰정보생성기(221)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 버스트랭쓰동작 제어에 필요한 정보들을 생성할 수 있다. 라이트레이턴시제어기(222)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 라이트레이턴시에 따른 제어동작을 수행할 수 있다. 버스트랭쓰제어회로(223)는 버스트랭쓰정보생성기(221)에서 전달된 정보를 저장하는 정보저장회로(225)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트랭쓰 동작을 제어하기 위한 버스트랭쓰제어기(226)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트종료 동작을 제어하기 위한 버스트종료제어기(227)를 포함할 수 있다.
동작제어회로(203)는 리드라이트제어기(231), 어드레스제어기(232), 오토프리차지제어기(233) 및 로우경로제어기(234)를 포함하여 리드동작 및 라이트동작을 제어하기 위한 리드라이트제어신호(RD/WR Control) 및 액티브동작, 프리차지동작 및 리프레쉬동작을 제어하기 위한 로우경로제어신호(ACT/PCG/REF Control)를 생성할 수 있다. 리드라이트제어기(231)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호 및 어드레스제어기(232)에서 전달된 신호를 토대로 리드동작 및 라이트동작을 제어할 수 있다. 어드레스제어기(232)는 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 어드레스 생성을 제어할 수 있다. 오토프리차지제어기(233)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 오토프리차지동작을 제어할 수 있다. 로우경로제어기(234)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 로우경로를 제어할 수 있다.
입출력제어회로(204)는 제1 클럭버퍼(241), 클럭인에이블신호생성기(242), 제2 클럭버퍼(243), 제1 분주기(244), 제2 분주기(245), 내부클럭드라이버(246), 입출력제어기(247) 및 데이터경로제어기(248)를 포함할 수 있다. 제1 클럭버퍼(241)는 클럭(CK_t, CK_c)을 버퍼링하여 입력받을 수 있다. 클럭인에이블신호생성기(242)는 제1 클럭버퍼(241)를 통해 버퍼링되어 입력된 클럭(CK_t, CK_c)이 활성화된 후 클럭인에이블신호를 생성할 수 있다. 제2 클럭버퍼(243)는 데이터 입출력을 위한 데이터클럭(WCK, WCKB)을 버퍼링하여 입력받을 수 있다. 제1 분주기(244)는 제2 클럭버퍼(243)를 통해 버퍼링되어 입력된 데이터클럭(WCK, WCKB)을 분주할 수 있다. 제2 분주기(245)는 제1 분주기(244)를 통해 분주된 클럭을 입력받아 분주할 수 있다. 내부클럭드라이버(246)는 제1 분주기(244)를 통해 분주된 클럭을 입력받아 분주하여 내부데이터클럭(IWCK[0:3])을 생성할 수 있다. 입출력제어기(247)는 제2 분주기(245)를 통해 분주된 클럭과 내부데이터클럭(IWCK[0:3])을 입력받아 데이터 입출력을 제어할 수 있다. 데이터경로제어기(248)는 입출력제어기(247)을 통해 전달된 신호와 내부데이터클럭(IWCK[0:3])을 토대로 데이터입출력에 사용되는 데이터경로를 제어할 수 있다.
데이터입출력회로(205)는 수신기(251), 직병렬변환기(252), 라이트드라이버(253), 라이트멀티플렉서(254), 리드멀티플렉서(255), 리드드라이버(256), 직렬변환기(257) 및 송신기(258)를 포함할 수 있다. 수신기(251)는 내부데이터클럭(IWCK[0:3])에 동기하여 데이터기준전압(VREF_DQ)을 토대로 전송데이터(DQ)를 수신할 수 있다. 직병렬변화기(252)는 수신기(251)를 통해 직렬 입력된 전송데이터(DQ)를 병렬로 변환할 수 있다. 라이트드라이버(253)는 병렬 변환된 데이터를 구동하여 라이트멀티플렉서(254)로 전달할 수 있다. 라이트멀티플렉서(254)는 라이트드라이버(253)를 통해 구동된 데이터를 멀티플렉싱을 통해 입출력라인에 실어 디램코어(206)에 전달할 수 있다. 리드멀티플렉서(255)는 리드동작 시 디램코어(206)에서 입출력라인을 통해 출력된 데이터를 멀티플렉싱하여 출력할 수 있다. 리드드라이버(256)는 리드멀티플렉서(255)를 통해 전달된 데이터를 구동하여 직렬변환기(257)로 출력할 수 있다. 직렬변환기(257)는 리드드라이버(256)를 통해 구동되어 병렬로 입력된 데이터를 직렬로 변환할 수 있다. 송신기(258)는 직렬변환기(257)에서 직렬로 변환된 데이터를 전송데이터(DQ)로 전송할 수 있다.
디램코어(206)는 리드라이트제어신호(RD/WR Control)를 토대로 데이터입출력회로(205)를 통해 데이터를 입출력하는 리드동작 및 라이트동작을 수행할 수 있다. 디램코어(206)는 로우경로제어신호(ACT/PCG/REF Control)를 토대로 액티브동작, 프리차지동작 및 리프레쉬동작을 수행할 수 있다.
10: 반도체장치 1: 내부클럭생성회로
2: 커맨드디코더 3: 레지스터정보생성회로
4: 입력제어신호생성회로 5: 출력제어신호생성회로
6: 정보신호생성회로 31: 선택제어신호생성회로
32: 레지스터선택신호생성회로 33: 레지스터정보저장회로
311: 내부합성커맨드회로 312: 커맨드지연기
313: 반전커맨드생성기 314: 제1 레지스터정보출력기
315: 제2 레지스터정보출력기

Claims (20)

  1. 모드레지스터리드커맨드를 토대로 레지스터정보를 생성하는 레지스터정보생성회로; 및
    상기 모드레지스터리드커맨드를 토대로 생성된 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 모드레지스터리드커맨드를 토대로 생성된 출력제어신호에 따라 상기 저장된 모드레지스터정보를 출력하는 정보신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 모드레지스터리드커맨드는 칩선택신호가 발생될 때 내부클럭에 동기하여 커맨드어드레스를 통해 입력되는 반도체장치.
  3. 제 1 항에 있어서, 상기 레지스터정보는 레지스터에 저장된 정보로부터 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 레지스터정보생성회로는 다수의 레지스터들을 포함하고, 상기 모드레지스터리드커맨드가 입력되는 경우 상기 다수의 레지스터들 중 선택된 레지스터들에 저장된 정보를 상기 레지스터정보로 출력하는 반도체장치.
  5. 제 1 항에 있어서, 상기 레지스터정보생성회로는
    상기 모드레지스터리드커맨드를 토대로 커맨드어드레스로부터 선택제어신호를 생성하는 선택제어신호생성회로; 및
    상기 선택제어신호를 디코딩하여 생성된 레지스터선택신호에 의해 다수의 레지스터들 중 일부 레지스터들을 선택하고, 상기 선택된 레지스터들에 저장된 정보를 상기 레지스터정보로 출력하는 레지스터정보저장회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 선택제어신호생성회로는
    내부클럭에 동기하여 상기 커맨드어드레스를 래치하여 내부커맨드어드레스를 생성하고, 상기 모드레지스터리드커맨드에 따라 상기 내부커맨드어드레스를 상기 선택제어신호로 출력하는 레지스터정보출력기를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 레지스터선택신호는 제1 레지스터선택신호 및 제2 레지스터선택신호를 포함하고, 상기 레지스터정보는 제1 레지스터정보 및 제2 레지스터정보를 포함하며, 상기 레지스터정보저장회로는 제1 레지스터정보저장회로 및 제2 레지스터정보저장회로를 포함하고, 상기 제1 레지스터정보저장회로는 제1 레지스터를 포함하며, 상기 제2 레지스터정보저장회로는 제2 레지스터를 포함하고, 상기 제1 레지스터정보저장회로는 상기 제1 레지스터선택신호가 발생하는 경우 상기 제1 레지스터에 저장된 정보를 상기 제1 레지스터정보로 출력하고, 상기 제2 레지스터정보저장회로는 상기 제2 레지스터선택신호가 발생하는 경우 상기 제2 레지스터에 저장된 정보를 상기 제2 레지스터정보로 출력하는 반도체장치.
  8. 제 1 항에 있어서, 상기 입력제어신호는 제1 입력제어신호 및 제2 입력제어신호를 포함하고, 상기 모드레지스터리드커맨드가 순차적으로 입력되는 경우 제1 입력제어신호 및 제2 입력제어신호가 순차적으로 발생되는 반도체장치.
  9. 제 8 항에 있어서, 상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하고, 상기 모드레지스터리드커맨드가 순차적으로 입력되는 경우 제1 출력제어신호 및 제2 출력제어신호가 순차적으로 발생되는 반도체장치.
  10. 제 9 항에 있어서, 상기 제1 출력제어신호 및 제2 출력제어신호는 제1 입력제어신호 및 제2 입력제어신호가 발생된 후 발생되는 반도체장치.
  11. 제 1 항에 있어서, 상기 정보신호생성회로는
    상기 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 출력제어신호에 따라 상기 저장된 레지스터정보를 출력하는 파이프래치를 포함하는 반도체장치.
  12. 제 1 항에 있어서, 상기 정보신호생성회로는
    상기 파이프래치의 출력노드를 리셋신호에 따라 초기화하는 초기화소자; 및
    상기 출력노드의 신호를 버퍼링하여 상기 정보신호를 생성하는 출력버퍼를 더 포함하는 반도체장치.
  13. 모드레지스터리드신호를 토대로 제1 입력제어신호 및 제2 입력제어신호를 순차적으로 발생시키는 입력제어신호생성회로;
    상기 모드레지스터리드신호를 토대로 제1 출력제어신호 및 제2 출력제어신호를 순차적으로 발생시키는 출력제어신호생성회로; 및
    모드레지스터리드신호가 첫번째 발생하는 경우 상기 제1 입력제어신호에 따라 레지스터정보를 저장하고, 상기 제1 출력제어신호에 따라 상기 저장된 레지스터정보를 정보신호로 출력하고, 상기 모드레지스터리드신호가 두번째 발생하는 경우 상기 제2 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 제2 출력제어신호에 따라 상기 저장된 레지스터정보를 상기 정보신호로 출력하는 정보신호생성회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 모드레지스터리드신호는 모드레지스터리드동작을 수행하기 위해 커맨드어드레스를 디코딩하여 생성되는 반도체장치.
  15. 제 13 항에 있어서, 상기 제1 출력제어신호 및 제2 출력제어신호는 제1 입력제어신호 및 제2 입력제어신호가 발생된 후 발생되는 반도체장치.
  16. 제 13 항에 있어서, 상기 정보신호생성회로는
    상기 제1 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 제1 출력제어신호에 따라 상기 저장된 레지스터정보를 출력하는 제1 파이프래치; 및
    상기 제2 입력제어신호에 따라 상기 레지스터정보를 저장하고, 상기 제2 출력제어신호에 따라 상기 저장된 레지스터정보를 출력하는 제2 파이프래치를 포함하는 반도체장치.
  17. 제 13 항에 있어서,
    상기 모드레지스터리드신호를 토대로 상기 레지스터정보를 생성하는 레지스터정보생성회로를 더 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 레지스터정보생성회로는 다수의 레지스터들을 포함하고, 상기 모드레지스터리드신호가 발생하는 경우 상기 다수의 레지스터들 중 선택된 레지스터들에 저장된 정보를 상기 레지스터정보로 출력하는 반도체장치.
  19. 제 17 항에 있어서, 상기 레지스터정보생성회로는
    상기 모드레지스터리드신호를 토대로 커맨드어드레스로부터 선택제어신호를 생성하는 선택제어신호생성회로; 및
    상기 선택제어신호를 디코딩하여 생성된 레지스터선택신호에 의해 다수의 레지스터들 중 일부 레지스터들을 선택하고, 상기 선택된 레지스터들에 저장된 정보를 상기 레지스터정보로 출력하는 레지스터정보저장회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 레지스터선택신호는 제1 레지스터선택신호 및 제2 레지스터선택신호를 포함하고, 상기 레지스터정보는 제1 레지스터정보 및 제2 레지스터정보를 포함하며, 상기 레지스터정보저장회로는 제1 레지스터정보저장회로 및 제2 레지스터정보저장회로를 포함하고, 상기 제1 레지스터정보저장회로는 제1 레지스터를 포함하며, 상기 제2 레지스터정보저장회로는 제2 레지스터를 포함하고, 상기 제1 레지스터정보저장회로는 상기 제1 레지스터선택신호가 발생하는 경우 상기 제1 레지스터에 저장된 정보를 상기 제1 레지스터정보로 출력하고, 상기 제2 레지스터정보저장회로는 상기 제2 레지스터선택신호가 발생하는 경우 상기 제2 레지스터에 저장된 정보를 상기 제2 레지스터정보로 출력하는 반도체장치.
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