KR20200033789A - 고체 촬상 장치 - Google Patents

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Abstract

본 발명의 촬상 장치는 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및 제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와, 제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함한다.

Description

고체 촬상 장치
본 발명은 2017년 8월 4일에 일본에 출원된 JP2017-151980호에 의거한 우선권을 주장하고, 그 내용을 여기에 원용한다.
본 개시는, 고체 촬상 장치(또는 촬상 장치) 및/또는 촬상 장치를 포함하는 전자 장치에 관한 것으로, 특히 노이즈의 발생을 억제할 수 있도록 한 고체 촬상 장치(또는 촬상 장치) 및/또는 촬상 장치를 포함하는 전자 장치에 관한 것이다.
카메라 등에서 화상을 촬상하는데 고체 촬상 소자가 사용된다. 광입사면이 반도체 기판의 표면에 배치되는 표면 입사형의 고체 촬상 소자에서는, ?치 회로가 반도체 기판의 표면측(광입사면측)에 배치된다. 그 결과, 그 스페이스분만큼 개구율이 낮아진다.
한편, 이면 입사형의 고체 촬상 소자에서는, ?치 회로가 반도체 기판의 광입사면에 대향하는 면(이면)측에 배치된다. 이면 입사형의 고체 촬상 소자에서도, 화소수의 증가 등의 요인에 의해 각 화소의 사이즈가 작아지는 일이 있다. 이와 같은 경우, 프로세스 설계에서의 제약상, 각 화소의 액티브 영역 외에 ?치 회로를 배치하여야 하게 되는 일이 있고, 그 경우에서도 개구율이 저하된다. 그래서, ?치 회로를 반도체 기판이 아니라, 탑재 기판에 배치하는 것이 제안되어 있다(예를 들면 특허 문헌 1).
또한, 반도체 영역의 표면을 포함하는 기준 평면부터 판독 배선까지의 거리를, 기준 평면부터 표면 전극까지의 거리보다 길게 하고, 판독 배선의 폭의 설계의 자유도를 증가시킴으로써, 개구율의 감소를 억제하는 것이 제안되어 있다(예를 들면 특허 문헌 2).
또한 제1의 반도체 칩과 신호를 주고받는 제2의 반도체 칩을, 접속 영역을 통하여 접속하고, 그 접속 영역에, 신호를 주고받는 범프와, 범프를 둘러싸도록 실드 부재를 마련함으로써, 노이즈를 저감하는 것이 제안되어 있다(예를 들면 특허 문헌 3).
특허 문헌 1 : JP2013-89919A 특허 문헌 2 : JP2016-192551A 특허 문헌 3 : JP2015-60909A
그러나 특허 문헌 1의 기술에서는, 애벌란시 포토 다이오드와 ?치 회로를 적층으로 구성하기 때문에, 인접하는 애벌란시 포토 다이오드에 접속하는 캐소드 배선과 전극 사이의 거리가 짧아지고, 기생 용량이 커진다. 또한, 개구율이 높아짐으로써 화소부 전체의 증배층의 밀도가 높아지고, 브레이크 다운시의 발생 전류량도 커지고, 애벌란시 항복 발생시의 애노드의 전압 변동량이 많아지고, 노이즈의 억제가 곤란해진다.
또한, 특허 문헌 2의 기술에서는, 판독 배선 사이의 기생 용량의 영향을 저감하는 것이 곤란하고, 미세화된 경우에는, 판독 배선 사이의 간섭으로 발생하는 노이즈를 억제하는 것이 곤란해진다.
또한 특허 문헌 3의 기술에서는, 실드 부재가 길어지고, 그 만큼, 저항치가 커지고, 애벌란시 항복 발생시의 애노드의 전압 변동량이 많아지고, 노이즈의 억제가 곤란해진다.
본 발명은 이와 같은 상황을 감안하여 이루어진 것으로, 노이즈를 억제할 수 있도록 하는 것이다.
본 발명의 한 측면은, 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및 제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와, 제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 촬상 장치가 개시된다.
평면시에서, 상기 제1 및 제2의 화소는 서로 인접하고, 상기 평면시에서, 상기 제1의 애노드 전극과 상기 제1 및 제2의 애노드 비아들은 상기 제1 및 제2의 캐소드 영역 사이에 있는 촬상 장치가 개시된다.
상기 제1의 칩은, 상기 제1의 애노드 영역과 상기 제2의 애노드 영역 사이의 절연 부재를 더 포함하고, 상기 평면시에서, 상기 제1의 애노드 전극은 상기 제1의 애노드 영역, 상기 제2의 애노드 영역, 및 상기 절연 부재 중 일부분을 겹치는 하는 촬상 장치가 개시된다.
상기 평면시에서, 상기 제1 및 제2의 애노드 비아들은 제1의 방향을 따라 서로 정렬되는 하는 촬상 장치가 개시된다.
상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하는 하는 촬상 장치가 개시된다.
상기 제2의 칩은 제2의 배선층을 더 포함하고, 상기 제2의 배선층은, 상기 제1의 애노드 전극에 결합된 제2의 애노드 전극과, 제1의 애노드 배선과, 상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와, 상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 더 포함하는 하는 촬상 장치가 개시된다.
상기 제1의 배선층은, 제1의 캐소드 전극과, 상기 제1의 캐소드 영역 및 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 비아와, 제2의 캐소드 전극과, 상기 제2의 캐소드 영역 및 상기 제2의 캐소드 전극에 결합된 제2의 캐소드 비아를 더 포함하는 하는 촬상 장치가 개시된다.
상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하고, 상기 제2의 칩은, 제1의 애노드 전극에 결합된 제2의 애노드 전극과, 제1의 애노드 배선과, 상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와, 상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 포함하는 하는 촬상 장치가 개시된다.
상기 제2의 배선층은, 상기 제1의 캐소드 전극에 결합된 제3의 캐소드 전극과, 제1의 캐소드 배선과, 상기 제3의 캐소드 전극 및 상기 제1의 캐소드 배선에 결합된 제3의 캐소드 비아와, 상기 제2의 캐소드 전극에 결합된 제4의 캐소드 전극과, 제2의 캐소드 배선과, 상기 제4의 캐소드 전극 및 상기 제2의 캐소드 배선에 결합된 제4의 캐소드 비아를 더 포함하는 하는 촬상 장치가 개시된다.
상기 제2의 배선층은, 제3의 캐소드 배선과, 상기 제1의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제5의 캐소드 비아와, 제4의 캐소드 배선과, 상기 제2의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제6의 캐소드 비아를 더 포함하는 하는 촬상 장치가 개시된다.
상기 제1의 배선층은, 제1의 캐소드 전극과, 단면시에서, 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며, 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과, 상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 더 포함하는 하는 촬상 장치가 개시된다.
평면시에서, 상기 복수의 캐소드 비아 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아 중 나머지는 상기 제1의 캐소드 영역의 에지부에 있는 하는 촬상 장치가 개시된다.
상기 복수의 캐소드 비아 중 상기 나머지는 상기 제1의 캐소드 영역의 상기 에지부에서 상기 제1의 캐소드 비아의 둘레에 좌우 대칭으로 배치되는 하는 촬상 장치가 개시된다.
상기 제1의 배선층은, 평면시에서, 상기 제1의 애노드 영역 및 상기 제2의 애노드 영역을 겹치는 제1의 실드 배선을 더 포함하는 하는 촬상 장치가 개시된다.
상기 실드 배선은 상기 제1의 캐소드 배선과 동일 평면상에 있는 하는 촬상 장치가 개시된다.
상기 제1의 배선층은 평면시에서 상기 제1의 캐소드 배선 및 상기 제1의 실드 배선을 겹치는 제2의 실드 배선을 더 포함하는 하는 촬상 장치가 개시된다.
상기 제2의 실드 배선은 상기 제1의 캐소드 전극과 동일 평면상에 있는 하는 촬상 장치가 개시된다.
본 발명의 다른 한 측면은, 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소와, 제1의 캐소드 전극과, 단면시에서 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과, 상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 촬상 장치가 개시된다.
평면시에서, 상기 복수의 캐소드 비아들 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아들 중 나머지는 상기 제1의 캐소드 영역의 에지부에서 상기 제1의 캐소드 비아 둘레에 좌우 대칭으로 배치되는 촬상 장치가 개시된다.
본 발명의 다른 한 측면은, 제1의 칩을 포함하고, 상기 제1의 칩은, 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및 제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와, 제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 촬상 장치를 포함하는 전자 장치가 개시된다.
이상과 같이, 본 개시의 한 측면에 의하면, 노이즈를 억제할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 명세서 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 SPAD 화소 칩의 구성을 도시하는 사시도.
도 2는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 3은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 4는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 5는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 6은 SPAD 화소 칩의 구성을 도시하는 단면도.
도 7은 SPAD 화소 칩의 구성을 도시하는 평면도.
도 8은 포토 다이오드의 접속을 설명하는 도면.
도 9는 차폐의 효과를 설명하는 도면.
도 10은 차폐의 효과를 설명하는 도면.
도 11은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 12는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 13은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 14는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 15는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 16은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 17은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 18은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 19는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 20은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 21은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 22는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 23은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 24는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 25는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 26은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 27은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 28은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 29는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 30은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 31은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 32는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 33은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 34는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 35는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 36은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 37은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 38은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 39는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 40은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 41은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 42는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 43은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 44는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 45는 SPAD 화소 칩의 구성을 도시하는 단면도.
도 46은 SPAD 화소 칩의 구성을 도시하는 단면도.
도 47은 회로 칩의 구성을 도시하는 평면도.
도 48은 회로 칩의 구성을 도시하는 평면도.
도 49는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 50은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 51은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 52는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 53은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 54는 포토 다이오드 칩의 구성을 도시하는 평면도.
도 55는 포토 다이오드 칩의 구성을 도시하는 단면도.
도 56은 포토 다이오드 칩의 구성을 도시하는 단면도.
도 57은 포토 다이오드 칩의 구성을 도시하는 평면도.
도 58은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 59는 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
이하, 본 개시를 실시하기 위한 실시의 형태에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태: SPAD 화소 칩(도 1 내지 도 10)
2. 제2의 실시의 형태: SPAD 화소 칩(도 11, 도 12)
3. 제3의 실시의 형태: SPAD 화소 칩(도 13 내지 도 16)
4. 제4의 실시의 형태: SPAD 화소 칩(도 17 내지 도 19)
5. 제5의 실시의 형태: SPAD 화소 칩(도 20 내지 도 24)
6. 제6의 실시의 형태: SPAD 화소 칩(도 25 내지 도 28)
7. 제7의 실시의 형태: SPAD 화소 칩(도 29 내지 도 32)
8. 제8의 실시의 형태: SPAD 화소 칩(도 33 내지 도 36)
9. 제9의 실시의 형태: SPAD 화소 칩(도 37 내지 도 40)
10. 제10의 실시의 형태: SPAD 화소 칩(도 41 내지 도 44)
11. 제11의 실시의 형태: SPAD 화소 칩(도 45 내지 도 48)
12. 제12의 실시의 형태: SPAD 화소 칩(도 49 내지 도 51)
13. 제13의 실시의 형태: SPAD 화소 칩(도 52 내지 도 54)
14. 제14의 실시의 형태: SPAD 화소 칩(도 55 내지 도 57)
15. 이동체에의 응용례(도 58, 도 59)
16. 기타
<제1의 실시의 형태>
(SPAD 화소 칩(도 1 내지 도 10))
최초에, 도 1 내지 도 10을 참조하여, 제1의 실시의 형태에 관해 설명한다.
도 1은, SPAD 화소 칩의 구성을 도시하는 사시도이고, 도 2는, 포토 다이오드 칩의 구성을 도시하는 단면도이고, 도 3 내지 도 5는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 2는, 도 3 또는 도 4에서의 A1-A1'선 또는 B1-B1'선에서의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 또한, 렌즈 등의 도시는 생략되어 있다.
도 1에 도시되는 바와 같이, 고체 촬상 소자로서의 SPAD(Single Photon Avalanche Diode) 화소 칩(1)은, ?치 회로 등을 갖는 회로 칩(11)과, 도하지 않은 피사체로부터의 광을 광전 변환하는 포토 다이오드를 갖는 포토 다이오드 칩(12)을 접합하여 구성된다. 도하지 않은 피사체로부터의 광(L)은, 도 1에서 하측부터 포토 다이오드 칩(12)에 입사된다. 포토 다이오드 칩(12)에 의해 광전 변환된 신호가 회로 칩(11) 내의 ?치 회로에 공급되어, 처리된다. 즉 이 SPAD 화소 칩(1)은, 이면 입사 적층형의 고체 촬상 소자이고, 애벌란시 현상을 이용하여 미약한 광을 검지하는 것이 가능하다.
포토 다이오드 칩(12)에서는 n×m(n, m은 임의의 정수)개의 SPAD 화소(21)(이하, 단지 화소(21)라고도 기재한다)가 매트릭스형상으로 배치되어 있지만, 도면에는, 그 일부의 화소(21)만이 도시되어 있다. 이것은 이하에 설명하는 다른 실시의 형태에서도 마찬가지이다. 도 3과 도 4의 예에서는 3×3개의 화소(21)가 도시되어 있다. 각 화소(21)는 화소 분리부(39)에 의해 서로 독립하도록 분리되어 있다. 화소(21)는, Si층(22)과 배선층(23)에 의해 구성되어 있다.
Si층(22)의 각 화소(21)에는, 애노드(31)와 캐소드(32)가 형성되고, 캐소드(32)의 광 입사측(도 2의 하측)에는, 애노드 증배층(33)이 형성되어 있다. 즉, SPAD가 형성되어 있다. 또한 각 화소(21)를 둘러싸도록 홀(Hole) 축적층(34)이 형성되어 있다. 또한, 화소 분리부(39)와 홀 축적층(34)은, 생략할 수도 있다.
Si층(22) 내의 각각의 구성부에서, 예를 들면 캐소드(32)는 N형 반도체, 애노드(31)는 P형 반도체, 화소 분리부(39)는 산화물, 애노드 증배층(33)은 PN 접합, 홀 축적층(34)은 애노드(31)에 대해 농도가 묽은 P형 반도체로 구성된다.P형 반도체와 N형 반도체는 각각 교체하는 것도 가능하다.
배선층(23)에서는, 캐소드 비아(36)가 캐소드(32)에 접속되어 있다. 캐소드(32)의 캐소드 비아(36)가 접속되는 부분은, 금속인 캐소드 비아(36)를 접속하기 쉽게 하기 위해, 다른 부분에 비하여 불순물 농도가 진한 부분(32a)으로 되어 있다. 캐소드 비아(36)의 캐소드(32)가 접속되어 있는 부분과 반대측에는, 금속으로 이루어지는 캐소드 전극(35)이 접속되어 있다. 도 2와 도 3의 예에서는, 하나의 캐소드 전극(35)에 대해, 하나의 캐소드 비아(36)가 접속되어 있지만, 하나의 캐소드 전극(35)에 대해, 복수의 캐소드 비아(36)를 접속할 수도 있다. 캐소드(32)는, 캐소드 비아(36), 캐소드 전극(35)을 통하여 회로 칩(11) 내의 ?치 회로에 접속된다.
애노드(31)에는, 애노드 비아(38)가 접속되고, 애노드 비아(38)의 애노드(31)가 접속되어 있는 부분과 반대측에는, 애노드 전극(37)이 접속되어 있다. 애노드 비아(38)와 애노드 전극(37)도 금속에 의해 구성된다. 캐소드 전극(35)과 마찬가지로, 하나의 애노드 전극(37)에 대해 하나의 애노드 비아(38)를 접속하여도 좋지만, 도 3에 도시되는 바와 같이, 복수(도 3의 예에서는 2개)의 애노드 비아(38)를 접속하도록 하여도 좋다.
또한, 본 실시의 형태뿐만 아니라, 후술하는 모든 실시의 형태에서, 각 전극, 배선, 비아는, 금속에 의해 구성되어 있다.
도 5는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 5의 예에서는, 하나의 애노드 전극(37)에 대해 36개의 애노드 비아(38)가 접속되어 있다. SPAD에서는 비교적 큰 전류가 흐르기 때문에, 애노드 비아(38)나 캐소드 비아(36)의 수는 많게 하는 것이 바람직하다.
또한, 캐소드 전극(35)과 캐소드 비아(36), 및 애노드 전극(37)과 애노드 비아(38)는, 각각 일체화하여도 좋다.
애노드(31)는, 애노드 비아(38), 애노드 전극(37)을 통하여 회로 칩(11) 내의 애노드 전원(후술하는 도 8의 애노드 전원(40))에 접속된다.
캐소드 전극(35)과 애노드 전극(37)은, 이 예에서는, 사각형, 특히 정방형으로 되어 있다.
또한 도시는 생략되어 있지만, 배선층(23)의 캐소드 비아(36), 캐소드 전극(35), 애노드 비아(38), 애노드 전극(37) 등의 사이는, 절연체(예를 들면 SiO2)로 메워져 있다.
도 6은, SPAD 화소 칩의 구성을 도시하는 단면도이고, 도 7은, SPAD 화소 칩의 구성을 도시하는 평면도이다. 도 6은, 도 7의 A1-A1'선 또는 B1-B1'선의 단면도이다.
도 6은, 도 2에 도시한 포토 다이오드 칩(12)의 배선층(23)에 접속되는 회로 칩(11)의 배선층(91)의 구성을 도시하고 있다. 도 6에 도시되는 바와 같이, 포토 다이오드 칩(12)의 배선층(23)에 전기적으로 접속되도록, 회로 칩(11)측에 배선층(91)이 형성되어 있다.
배선층(91)은, 배선층(23)에 가까운 쪽부터 순번대로, 전극층(91P), VE층(91VE), Mn층(91Mn), 및 Vn층(91Vn)에 의해 구성되어 있다.
배선층(91)에서는, 캐소드 전극(35C)과 애노드 전극(37C)이 마련되어 있고, 각각 포토 다이오드 칩(12)의 캐소드 전극(35)과 애노드 전극(37)에 접속되어 있다. 캐소드 전극(35C)은, 캐소드 비아(36VEC)를 통하여 캐소드 배선(52Mn)에 접속되어 있다. 캐소드 배선(52Mn)은, 캐소드 비아(36Vn)를 통하여, 도면에는 부분(93)으로서 도시되어 있는 다른 층에 또한 접속되어 있지만, 그 상세한 구성의 도시는 생략한다.
애노드 전극(37C)은, 애노드 비아(38VEC)를 통하여 애노드 배선(51Mn)에 접속되어 있다. 애노드 배선(51Mn)은, 또한 도하지 않은 애노드 비아를 통하여 부분(93)에 접속되고, 거기에서 애노드 전원(40)(후술하는 도 8 참조)에 접속되어 있다.
도 8은, 포토 다이오드의 접속을 설명하는 도면이다. 도 8에 도시되는 바와 같이, 화소 분리부(39)에 의하여 각각이 독립하도록 분리되어 있는 화소(21)에는, 캐소드(32)와 애노드(31)에 의해 구성되는 SPAD인 포토 다이오드(41)이 각각 마련되어 있다. 각 화소(21)의 캐소드(32)는, 각각 독립하여, 회로 칩(11)의 도하지 않은 ?치 회로에 접속되어 있다. 또한, 각 화소(21)의 애노드(31)는, 각각 독립하여, 회로 칩(11)의 고정 전위로서의 애노드 전원(40)에 접속되어 있다.
포토 다이오드 칩(12)측에 애노드 전원을 형성하는 것도 생각된다. 즉 각 포토 다이오드(41)의 애노드(31)를 그 애노드 전원에 공통으로 접속하고, 그 애노드 전원을 하나의 애노드 비아를 통하여 회로 칩(11)측의 애노드 전원(40)에 접속하는 구성도 생각된다. 그러나 그와 같은 구성은, 본 실시의 형태에서는 채용되지 않는다. 그와 같은 구성으로 하면, 회로 칩(11)측부터 포토 다이오드 칩(12)측의 애노드 전원에 전원을 공급하는 하나의 애노드 비아로부터, 각 화소(21)의 애노드(31)까지의 거리가 멀수록, 그 사이의 저항이 커진다. 저항이 클수록, 그만큼 전압 강하가 커지고, 각 화소(21)에서 편차가 발생한다.
그에 대해 본 실시의 형태에서는, 각 화소(21)마다 그 애노드(31)가 독립하고, 포토 다이오드 칩(12)측의 애노드 전원(40)에 접속된다. 그 결과, 각 화소(21)의 애노드(31)로부터 포토 다이오드 칩(12)측의 애노드 전원(40)까지의 거리가 최단(最短)이 되고, 저항이 최소, 따라서 전압 강하도 최소가 된다. 또한, 각 화소(21)마다의 저항, 따라서 전압 강하가 동등하게 되고, 편차가 억제된다. 그 결과, 노이즈도 억제된다.
도 3에 도시되는 바와 같이, 제1의 실시의 형태에서는, 캐소드 비아(36)는 평면으로 보아 화소(21)의 중앙에 배치되어 있다. 그러나, 캐소드 전극(35)에 관해서는, 홀수행째의 화소(21) 내의 캐소드 전극(35)과 그 아래의 짝수행째의 화소(21) 내의 캐소드 전극(35)의 거리는 a로 되어 있다. 그리고, 짝수행째의 화소(21) 내의 캐소드 전극(35)과 그 아래의 홀수행째의 화소(21) 내의 캐소드 전극(35)의 거리는 b로 되어 있다. 그리고 거리(a)는 거리(b)보다 짧게(a<b) 설정되어 있다.
예를 들면 제1행째의 화소(21)의 캐소드 전극(35)과 제2행째의 캐소드 전극(35)의 거리(a)는, 제2행째의 화소(21)의 캐소드 전극(35)과 제3행째의 캐소드 전극(35)의 거리(b)보다 짧게 설정되어 있다.
마찬가지로, 홀수열째의 화소(21) 내의 캐소드 전극(35)과 그 오른쪽 짝수열째의 화소(21) 내의 캐소드 전극(35)의 거리는 a로 되어 있다. 그리고, 짝수열째의 화소(21) 내의 캐소드 전극(35)과 그 오른쪽 홀수열째의 화소(21) 내의 캐소드 전극(35)의 거리는 b로 되어 있다. 그리고 거리(a)는 거리(b)보다 짧게(a<b) 설정되어 있다.
예를 들면 제1열째의 화소(21)와 제2열째의 캐소드 전극(35)의 거리(a)는, 제2열째의 화소(21)와 제3열째의 캐소드 전극(35)의 거리(b)보다 짧게 설정되어 있다.
즉, 캐소드 전극(35)은, 인접하는 다른 캐소드 전극(35)과의 거리가, 평균치((a+b)/2)보다 짧은 거리(a)가 되도록 설정되는지, 또는 길다란 거리(b)가 되도록 설정된다.
구체적으로는, 캐소드 비아(36)는 평면으로 보아 화소(21)의 중앙에 배치되어 있지만, 캐소드 전극(35)에 관해서는, 홀수행째면서 홀수열째의 화소(21) 내의 캐소드 전극(35)은, 캐소드 비아(36)가 캐소드 전극(35)의 좌상(左上)에 위치하도록 배치된다. 홀수행째면서 짝수열째의 화소(21) 내의 캐소드 전극(35)은, 캐소드 비아(36)가 캐소드 전극(35)의 우상(右上)에 위치하도록 배치된다.
또한, 짝수행째면서 홀수열째의 화소(21) 내의 캐소드 전극(35)은, 캐소드 비아(36)가 캐소드 전극(35)의 좌하에 위치하도록 배치된다. 짝수행째면서 짝수열째의 화소(21) 내의 캐소드 전극(35)은, 캐소드 비아(36)가 캐소드 전극(35)의 우하에 위치하도록 배치된다.
애노드 전극(37)(애노드 비아(38))은, 인접하는 캐소드 전극(35)(캐소드 비아(36)) 중, 거리가 가까운 것의 사이(도면에서의 거리(a)에 있는 캐소드 전극(35)의 사이)에 배치된다. 즉, 도 3에 도시되는 바와 같이, 실드 전극으로서의 애노드 전극(37)(애노드 비아(38))은, 제1행째와 제2행째의 화소(21) 내의 캐소드 전극(35)의 사이, 제3행째와 제4(도시 생략)행째의 화소(21) 내의 캐소드 전극(35)의 사이 등에 배치된다. 마찬가지로, 애노드 전극(37)(애노드 비아(38))은, 제1열째와 제2열째의 화소(21) 내의 캐소드 전극(35)의 사이, 제3열째와 제4열째(도시 생략)의 화소(21) 내의 캐소드 전극(35)의 사이 등에 배치된다.
이 규칙에 의거한 기본적 구성은, 도 3에 도시되는 바와 같이, 2×2(합계 4개)개의 화소(21) 중, 거리(a)의 캐소드 전극(35)의 사이에 애노드 전극(37)이 1개씩, 합계 4개 배치되는 구성이다. 이와 같은 구성에 의해, 캐소드 전극(35)과 가장 거리가 가까운 다른 캐소드 전극(35)의 사이를, 애노드 전극(37)으로 차폐할 수가 있어서, 캐소드 전극(35) 사이의 기생 용량에 기인하는 캐소드 신호의 간섭을 억제할 수 있다.
이에 대해, 도 4의 예에서는, 2×2(합계 4개)개의 화소(21)의 중심의 위치에 하나의 애노드 전극(37)이 또한 배치되어, 합계 5개의 애노드 전극(37)이 배치되는 구성으로 되어 있어서, 보다 차폐 효과가 기대된다.
또한, 캐소드 전극(35)과 애노드 전극(37)은, 이면(도 2에서 하측)부터 입사하여, Si층(22)을 투과한 광을, Si층(22)측으로 반사한다. 또한 이들은, 회로 칩(11)의 구동에 의해 회로 칩(11) 내에서 발생하여, 포토 다이오드 칩(12)측(Si층(22)측)을 향하는 광을 회로 칩(11)측으로 반사한다. 이에 의해, 포토 다이오드 칩(12)과 회로 칩(11)을 광학적으로 분리할 수 있다.
화소(21)의 1개당의 애노드 전극(37)의 수는, 도 3의 예에서는 1개, 도 4의 예에서는 1.25개이다. 이에 의해, 화소(21)와 애노드 전원(40)을 저저항으로 접속할 수 있고, 애벌란시시(時)의 애노드 전원에 전류가 흐른 때의 전압의 변동을 작게 억제하는 것이 가능해진다. 그리고 애노드 전원(40)의 전압 변동에 기인하는 노이즈의 발생(예를 들면, 애노드 전극(37)(애노드 비아(38))을 통한 캐소드 전극(35)(캐소드 비아(36))에의 노이즈의 중첩)를 억제하는 것이 가능해진다.
다음에, 차폐의 효과에 관해 설명한다. 도 9와 도 10은, 차폐의 효과를 설명하는 도면이다. 애노드 전극(37)으로 차폐되지 않는 경우, 도 9에 도시되는 바와 같이 된다. 즉, 지금 도 9의 A에 도시되는 바와 같이, 포토 다이오드(111)와 포토 다이오드(112)가 인접하고 있고, 양자의 캐소드(32)의 사이에 기생 용량(113)이 존재하는 것으로 한다. 이 상태에서, 포토 다이오드(111)에 애벌란시가 발생하였다고 하면, 그 캐소드(32)의 출력 전압은, 도 9의 B에 선(L1)으로 도시되는 바와 같이, 그 발생 구간만 일시적으로 급격하게 크게 저하된다.
한편, 도 9의 B에 선(L2)으로 도시되는 바와 같이, 애벌란시가 발생하지 않는 포토 다이오드(112)의 캐소드(32)의 출력 전압도, 포토 다이오드(111)에 애벌란시가 발생한 타이밍에, 일시적으로 급격하게 크게 저하된다. 그 출력의 값은, 포토 다이오드(111)의 출력의 Cp/Ctotal배(倍)가 된다. Cp는, 포토 다이오드(111)의 캐소드(32)와 포토 다이오드(112)의 캐소드(32) 사이의 기생 용량(113)의 값이고, Ctotal은, 포토 다이오드(111)의 캐소드(32)의 용량의 값이다.
이에 대해, 포토 다이오드(111)와 포토 다이오드(112)의 캐소드(32)의 사이가 애노드 전극(37)에 의해 차폐되어 있는 경우, 도 10에 도시되는 바와 같이 된다. 즉 이 경우, 도 10의 A에 도시되는 바와 같이, 포토 다이오드(111)의 캐소드(32)와, 포토 다이오드(112)의 캐소드(32) 사이의 기생 용량(121)은, 실드 전극으로서의 애노드 전극(35)(애노드 비아(38))에 의해, 용량치가 용량(113)보다도 작다. 이 경우에서도, 포토 다이오드(111)에 애벌란시가 발생하였다고 하면, 그 캐소드(32)의 출력 전압은, 도 10의 B의 선(L1)으로 도시되는 바와 같이, 그 발생 구간만 일시적으로 급격하게 크게 저하된다.
그렇지만, 애벌란시가 발생하지 않는 포토 다이오드(112)의 캐소드(32)의 출력 전압은, 도 10의 B에 선(L2)으로 도시되는 바와 같이, 거의 변화하지 않는다. 즉, 인접하는 포토 다이오드(111)의 영향이 경감된다.
또한, 캐소드 전극(35)의 면적은, 실드 전극으로서의 애노드 전극(37)의 면적 이하로 설정되어 있다. 이것은, 다른 모든 실시의 형태에서도 마찬가지이다. 이에 의해, 캐소드(32)의 용량은 작게 하고, 고정 전위의 용량은 크게할 수가 있어서, 노이즈의 억제에 유리해진다.
또한, 화소 분리부(39)에 의해 화소(21)를 절연 분리함으로써, 애벌란시 발생시에 Si층(22) 내에서 서로 간섭하는 것을 억제할 수 있다.
또한, 이하에 다른 실시의 형태에 관해 설명하지만, 주로 각각의 다른 실시의 형태와 다른 점에 관해서만 설명하고, 같은 점에 관해서는 설명을 생략한다.
<제2의 실시의 형태>
(SPAD 화소 칩(도 11, 도 12))
다음에, 도 11과 도 12를 참조하여, 제2의 실시의 형태에 관해 설명한다.
도 11은, 포토 다이오드 칩의 구성을 도시하는 단면도이고, 도 12는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 11은, 도 12의 A2-A2'선 또는 B2-B2'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
이 제2의 실시의 형태에서는, 캐소드 비아(36)는, 평면으로 보아 화소(21)의 중앙에 배치되어 있다. 그리고 모든 화소(21)에서 캐소드 전극(35)은, 캐소드 비아(36)가 캐소드 전극(35)의 좌하에 위치하도록 배치된다. 그 결과, 각 캐소드 전극(35)의 간격은 전부 동일하게 된다.
애노드 전극(37)은, 각 화소(21)에서, 캐소드 전극(35)의 좌하, 좌중앙, 하중앙에 배치되어 있다. 결과적으로, 각 화소(21)의 캐소드 전극(35)의 주위를 둘러싸도록, 그 좌상, 좌중앙, 좌하, 하중앙, 우하, 우중앙, 우상, 상중앙에, 애노드 전극(37)이 배치된다. 애노드 비아(38)는, 좌하의 애노드 전극(37)에서는, 그 우상, 좌중앙의 애노드 전극(37)에서는, 그 우하, 하중앙의 애노드 전극(37)에서는, 그 좌상에, 위치하도록 배치된다. 즉 이 화소(21)는 병진 대칭성을 갖는 구성으로 되어 있다.
상하 좌우에 인접하는 모든 캐소드 전극(35)(캐소드 비아(36))사이에 애노드 전극(37)(애노드 비아(38))을 배치하기 때문에, 캐소드 전극(35)(캐소드 비아(36))사이의 기생 용량에 기인하는 노이즈의 저감 효과도 보다 향상시키는 것이 가능해진다.
또한, 제2의 실시의 형태에서는, 화소(21)가, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38)의 배치에 관해, 인접하는 화소(21)와 같은 레이아웃이 된다. 따라서, 화소(21)마다의 전기 특성(예를 들면 인접하는 화소(21) 내의 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38) 등에 기인하는 기생 용량의 붙는 방식)를 정돈하는 것이 가능해진다. 또한, 광학 특성(예를 들면, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38) 등의 배치가 영향을 주는 사입사(斜入射) 특성)을 정돈하는 것이 가능해진다.
<제3의 실시의 형태>
(SPAD 화소 칩(도 13 내지 도 16))
다음에, 도 13 내지 도 16을 참조하여, 제3의 실시의 형태에 관해 설명한다.
도 13은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 14 내지 도 16은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 13은, 도 14 내지 도 16의 A3-A3'선 또는 B3-B3'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 도 16은, 도 15의 애노드 전극(37)과 애노드 비아(38)를 제거한 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
도 14의 예에서는, 화소(21)의 중심에 배치되어 있는 캐소드 비아(36)가, 캐소드 전극(35)의 중심에 위치하도록, 따라서 캐소드 전극(35)이 화소(21)의 중심에 위치하도록 배치되어 있다. 애노드 전극(37)은, 도 12에서의 경우와 마찬가지로, 각 화소(21)에서, 캐소드 전극(35)의 좌하, 좌중앙, 하중앙에 배치된다. 따라서, 애노드 전극(37)은, 화소(21)의 주위를 둘러싸도록, 그 좌상, 좌중앙, 좌하, 하중앙, 우하, 우중앙, 우상, 상중앙에 배치된다.
애노드 비아(38)는, 애노드 전극(37)이 좌중앙에 위치하는 경우는 애노드 전극(37)의 우중앙에, 애노드 전극(37)이 좌하에 위치하는 경우는 애노드 전극(37)의 우상에, 각각 위치하도록 배치된다. 또한, 애노드 비아(38)는, 애노드 전극(37)이 하중앙에 위치하는 경우는 애노드 전극(37)의 상중앙에 위치하도록 배치된다.
그 결과, 도 14의 예에서는, 각 화소(21)가, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38)의 배치에 관해, 상하 좌우 대칭이 된다. 즉, 도 12에서의 경우와 마찬가지로, 화소(21)의 배치가 인접하는 화소(21)와 같은 레이아웃이 될 뿐만 아니라, 또한, 화소(21) 내에서 레이아웃이 상하 좌우 대칭이 된다. 그 결과, 화소(21)마다의 전기 특성(예를 들면 인접하는 화소(21) 내의 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38) 등에 기인하는 기생 용량의 붙는 방식)을 화소마다 상하 좌우 대칭으로 하는 것이 가능해진다. 또한, 광학 특성(예를 들면, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38) 등의 배치가 영향을 주는 사입사 특성)을 화소(21)마다 상하 좌우 대칭으로 하는 것이 가능해진다.
도 15의 예에서는, 애노드 전극(37)이, 화소(21)의 주위를 연속적에 둘러싸도록 형성되어 있다. 기타의 구성은, 도 14의 예에서의 경우와 마찬가지이다.
<제4의 실시의 형태>
(SPAD 화소 칩(도 17 내지 도 19))
다음에, 도 17 내지 도 19를 참조하여, 제4의 실시의 형태에 관해 설명한다.
도 17은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 18과 도 19는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 17은, 도 18과 도 19의 A4-A4'선 또는 B4-B4'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
제4의 실시의 형태에서는, 배선층(23)이, 도 17에서 아래로부터 순번대로 도시되는, V1층(23V1), M1층(23M1), VE층(23VE), 및 전극층(23P)에 의해 구성되어 있다. 도 18은, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 19는, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다.
도 19에 도시되는 바와 같이, 캐소드 전극(35)은, 도 14의 경우와 마찬가지로, 화소(21)의 중앙에 배치되어 있다. 캐소드(32)는, V1층(23V1)의 캐소드 비아(36V1), M1층(23M1)의 캐소드 배선(52M1), VE층(23VE)의 캐소드 비아(36VE)를 통하여, 전극층(23P)의 캐소드 전극(35)에 접속되어 있다. 상술한 바와 같이, 캐소드 전극(35)은, 회로 칩(11) 내의 ?치 회로에 접속되어 있다.
애노드 전극(37)은, Si층(22) 내의 화소(21)의 주변으로서, 화소(21)의 좌중앙, 좌하, 하중앙에 배치되어 있다. 애노드(31)는, V1층(23V1)의 애노드 비아(38V1), M1층(23M1)의 애노드 배선(51M1), VE층(23VE)의 애노드 비아(38VE), 전극층(23P)의 애노드 전극(37)을 통하여, 회로 칩(11) 내의 애노드 전원(40)에 접속되어 있다.
제4의 실시의 형태에서는, 평면시에서, 캐소드 전극(35)과 애노드 배선(51M1)에 겹쳐지는 영역(R1)이 있다. 즉, 캐소드 전극(35)은, 애노드 배선(51M1)과 그 옆의 애노드 배선(51M1) 사이의 간극을 덮도록 배치되어 있다. 즉, 캐소드 전극(35)은 애노드 배선(51M1)의 적어도 일부와 겹쳐지도록 배치된다.
이에 의해, 배선층(23)에서 화소(21)가 완전히 덮여지는 구성이 된다. 이와 같은 구성을 취함에 의해, Si층(22)을 투과하고, 배선층(23)을 향하는 광은, 거의 전부 배선층(23)에서 반사되어, Si층(22)으로 되돌아온다. 그 결과, 포토 다이오드 칩(12)과 회로 칩(11)이 광학적으로 분리되고, 감도를 향상할 수 있다. 또한, 회로 칩(11)에서 발생한 광이 Si층(22)에 입사하는 것을 억제할 수 있다. 또한, 도 18에 도시되는 바와 같이, 캐소드 배선(52M1)의 주위를 애노드 배선(51M1)으로 둘러싸는 구조로 되어 있기 때문에, 인접하는 캐소드(32) 사이의 차폐 효과를 더욱 향상할 수 있다.
또한, 캐소드 전극(35)과 애노드 배선(51M1) 이외를 조합시켜도 좋고, 캐소드 전극(35), 실드 전극, 실드 배선의 2개 이상의 적어도 일부가 겹쳐지도록 배치할 수 있다.
또한, 캐소드 전극(35)과 캐소드 배선(52M1)의 면적의 합은, 실드 전극으로서의 애노드 전극(37)과 실드 배선으로서의 애노드 배선(51M1)의 면적의 합 이하로 설정되어 있다. 이에 의해, 캐소드(32)의 용량은 작게 하고, 고정 전위의 용량은 크게할 수가 있어서, 노이즈의 억제에 유리해진다.
<제5의 실시의 형태>
(SPAD 화소 칩(도 20 내지 도 24))
다음에, 도 20 내지 도 24를 참조하여, 제5의 실시의 형태에 관해 설명한다.
도 20, 도 21 및 도 22는, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 23과 도 24는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 20은, 도 23과 도 24의 A5-A5'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 도 21은, 도 23과 도 24의 B5-B5'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 도 22는, 도 23과 도 24의 C5-C5'선의 포토 다이오드 칩(12)의 단면의 구성을 도시하고 있다. 도 23은, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 24는, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
제5의 실시의 형태에서는, 제1 내지 제4의 실시의 형태와 마찬가지로, Si층(22)에, 캐소드(32), 애노드 증배층(33), 화소 분리부(39), 홀 축적층(34)이 형성되어 있다. 또한 제5의 실시의 형태에서는, 화소(21)의 중앙에, 피닝층(64)이 형성되어 있다.
피닝층(64)은 캐소드(32)에 대해 농도가 진한 P형 반도체로 구성된다. 피닝층(64)의 피닝 비아(62V1)와 접속되는 부분(64a)은, 기타의 부분보다 불순물 농도가 더욱 높게 되어 있다. 단, 제1의 실시의 형태에서 설명한 경우와 마찬가지로, 전체의 P형 반도체와 N형 반도체는 각각 교체하는 것도 가능하다.
배선층(23)은, 제4의 실시의 형태와 마찬가지로, 캐소드 비아(36V1), 캐소드 배선(52M1), 캐소드 비아(36VE), 캐소드 전극(35), 애노드 비아(38V1), 애노드 배선(51M1), 애노드 비아(38VE), 애노드 전극(37)에 의해 구성되어 있다. 그리고 제5의 실시의 형태에서는, 배선층(23)은, 또한, 피닝 비아(62V1), 피닝 배선(63M1), 피닝 비아(62VE), 피닝 전극(61)으로 구성된다.
피닝층(64)은, 피닝 비아(62V1), 피닝 배선(63M1), 피닝 비아(62VE), 피닝 전극(61)을 통하여, 회로 칩(11) 내의 고정 전위인 그라운드에, 화소(21) 단위로 접속된다.
제5의 실시의 형태에서는, 도 23에 도시되는 바와 같이, M1층(23M1)에서, 캐소드 배선(52M1)이, 실드 배선으로서의 피닝 배선(63M1)에 의해 둘러싸여 있다. 또한, 도 24에 도시되는 바와 같이, 전극층(23P)에서는, 캐소드 전극(35)은, 화소(21)의 상변 중앙에 배치되고, 애노드 전극(37)은, 화소(21)의 좌상 및 우상에 배치된다. 실드 전극으로서의 피닝 전극(61)은, 화소(21)의 중앙, 좌중앙, 및 우중앙에 배치된다. 캐소드 전극(35)은, 그 상하가 피닝 전극(61)에 의해 끼여지고, 그 좌우가 애노드 전극(37)에 의해 끼여지는 구성이 된다.
피닝 배선(63M1)과 피닝 전극(61)은, 회로 칩(11)의 그라운드에 접속된다. 그 결과, 그들이, 애노드 전원(40)에 접속되는 경우에; 비하여, kTC 노이즈 등의 노이즈가 적은 일정한 전위가 되고, 캐소드(32)로부터 출력되는 신호를, 보다 저노이즈로 회로 칩(11) 내의 ?치 회로에 전송하는 것이 가능해진다.
또한, 캐소드 전극(35)과 캐소드 배선(52M1)의 면적의 합은, 실드 전극으로서의 애노드 전극(37)과 피닝 전극(61), 및 실드 배선으로서의 애노드 배선(51M1)과 피닝 배선(63M1)의 면적의 합 이하로 설정되어 있다. 이에 의해, 캐소드(32)의 용량은 작게 하고, 고정 전위의 용량은 크게할 수가 있어서, 노이즈의 억제에 유리해진다.
제1의 실시의 형태 내지 제4의 실시의 형태에서는, 실드 배선은, 하나의 고정 전위(애노드 전원(40))에 접속된다. 그렇지만, 제5의 실시의 형태에서는, 애노드(31)가 애노드 배선(51M1), 애노드 전극(37)을 통하여 고정 전위로서의 애노드 전원(40)에 접속된다. 그리고, 피닝층(64)이 피닝 전극(61), 피닝 배선(63M1)을 통하여 다른 고정 전위로서의 그라운드에 접속된다. 즉 실드 배선이, 복수(이 실시의 형태에서는 2개)의 고정 전위에 접속된다.
<제6의 실시의 형태>
(SPAD 화소 칩(도 25 내지 도 28))
다음에, 도 25 내지 도 28을 참조하여, 제6의 실시의 형태에 관해 설명한다.
도 25와 도 26은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 27과 도 28은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 25는, 도 27과 도 28의 A6-A6'선 또는 B6-B6'선의 단면의 구성을 도시하는 도면이다. 도 26은, 도 27과 도 28의 C6-C6'선의 단면의 구성을 도시하는 도면이다. 도 27은, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 28은, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
Si층(22)은, 캐소드(32), 애노드 증배층(33), 화소 분리부(39), 홀 축적층(34)에 더하여, 캐소드(32)를 둘러싸는 피닝층(64)으로 구성된다. 또한, 피닝층(64)과 애노드(31)의 사이에, N형의 불순물 영역(44)이 마련되어 있다. 이것은, 애노드 증배층(33) 이외에서의 애벌란시 현상의 발생을 억제하기 위해 마련하는 것이지만 필수는 아니다.
제6의 실시의 형태에서는, 도 27에 도시되는 바와 같이, 평면시에서, 캐소드 배선(52M1)의 상하 좌우가 피닝 배선(63M1)으로 둘러싸여진 구성으로 되어 있다. 또한, 도 28에 도시되는 바와 같이, 평면시에서, 캐소드 전극(35)의 상하 좌우가 피닝 전극(61)으로 둘러싸여진 구성으로 되어 있다. 피닝 배선(63M1)과 피닝 전극(61)은, 상술한 바와 같이, 그라운드에 접속되어 있기 때문에, 캐소드(32)의 신호는, 그라운드로 둘러싸여진 상태에서 출력되게 된다.
한편, 상술한 바와 같이, 제5의 실시의 형태에서는, 도 23에 도시되는 바와 같이, 캐소드 배선(52M1)은 피닝 배선(63M1)으로 둘러싸여진 구성으로 되어 있다. 그러나, 도 24에 도시되는 바와 같이, 캐소드 전극(35)의 상하는 피닝 전극(61)으로 끼여진 구성으로 되어 있는 것이지만, 그 좌우는, 애노드 전극(37)으로 끼여진 구성으로 되어 있다.
이와 같이, 제6의 실시의 형태는, 캐소드 전극(35)이 상하뿐만 아니라, 좌우도 피닝 전극(61)으로 끼워져 있기 때문에, 제5의 실시의 형태에 비하여, 노이즈가 중첩하기 어려운 구성으로 되어 있다.
이 실시의 형태에서도, 실드 전극, 실드 배선은, 복수의 고정 전위에 접속된다.
<제7의 실시의 형태>
(SPAD 화소 칩(도 29 내지 도 32))
다음에, 도 29 내지 도 32를 참조하여, 제7의 실시의 형태에 관해 설명한다.
도 29와 도 30은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 31과 도 32는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 29는, 도 31과 도 32의 A7-A7'선 또는 B7-B7'선의 단면의 구성을 도시하는 도면이다. 도 30은, 도 31과 도 32의 C7-C7'선의 단면의 구성을 도시하는 도면이다. 도 31은, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 32는, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
도 31에 도시되는 바와 같이, 피닝 배선(63M1)은, M1층(23M1)상에서, 인접하는 화소(21)의 피닝 배선(63M1)과 접속되고, M1층(23M1)의 전체를 덮도록 배치되어 있다. 이와 같이 구성함으로써, 캐소드 배선(52M1)과 캐소드 전극(35)의 주위를 피닝 배선(63M1)으로 둘러쌀 수 있고, 인접하는 화소(21)의 캐소드 신호, 애노드 전원(40)의 흔들림에 기인하는 노이즈를 억제하는 것이 가능해진다.
또한, 피닝 배선(63M1)을, M1층(23M1)의 전체를 거의 덮도록 배치함으로써, 도 29와 도 30에서 하측부터 입사하고, Si층(22)을 투과하고, 배선층(23)을 향하는 광을, 거의 전부 배선층(23)에서 반사하고, Si층(22)에 되돌리는 것이 가능해진다. 회로 칩(11)에서 발생한 광이 Si층(22)에 입사하는 것을 억제할 수 있다. 그 결과, 감도를 향상할 수 있다.
이 실시의 형태에서도, 실드 전극, 실드 배선은, 복수의 고정 전위에 접속된다.
<제8의 실시의 형태>
(SPAD 화소 칩(도 33 내지 도 36))
다음에, 도 33 내지 도 36을 참조하여, 제8의 실시의 형태에 관해 설명한다.
도 33과 도 34는, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 35와 도 36은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 33은, 도 35와 도 36의 A8-A8'선의 단면의 구성을 도시하는 도면이다. 도 34는, 도 35와 도 36의 B8-B8'선의 단면의 구성을 도시하는 도면이다. 도 35는, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 36은, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
이 실시의 형태에서는, 캐소드 배선(52M1)은, 캐소드 비아(36V1)에 접속됨과 함께, 피닝 비아(62V1)에 접속되고, 캐소드(32)와 피닝층(64)이, 전기적으로 접속되는 구성으로 되어 있다. 화소(21)의 중앙에 배치되는 피닝 비아(62V1)와, 그것이 중심에 위치하도록 정방형의 캐소드 배선(52M1)이 접속되어 있다. 그 결과, 캐소드 배선(52M1)은, 도 35에 도시되는 바와 같이, 화소(21)의 중앙에 대해 상하 우 대칭의 구성으로 되어 있다.
제8의 실시의 형태에서는, 캐소드 전극(35)(캐소드 배선(52M1))과 인접하는 캐소드 전극(35)(캐소드 배선(52M1))의 사이에, 도 36의 횡방향으로, 실드 전극으로서의 애노드 전극(37)(실드 배선으로서의 애노드 배선(51M1))이 마련되어 있다. 또한, 양자의 사이에, 종방향으로, 실드 전극으로서의 차폐 전극(81)(실드 배선으로서의 차폐 배선(83M1))이 마련되어 있다.
차폐 전극(81)은, 상술한 캐소드 전극(35), 애노드 전극(37), 피닝 전극(61)과 마찬가지로, 사각형, 특히 정방형으로 되어 있다. 차폐 전극(81)은, 차폐 비아(82VE)를 통하여 차폐 배선(83M1)에 접속되어 있다. 또한, 차폐 배선(83M1), 차폐 전극(81), 및 차폐 비아(82VE)는, 캐소드(32)의 차폐를 위해 마련된 구성이고, Si층(22)에 접속이 없기 때문에, V1층(23V1)에는 차폐 배선(83M1)에 접속되는 비아는 존재하지 않는다(차폐 비아(82V1)는 존재하지 않는다).
캐소드(32)와 피닝층(64)을 접속하여, 전위를 공통으로 하는 경우, 피닝층(64)의 그라운드에의 접속은 오프 된다. 이와 같이함으로써, 다른 실시의 형태에서 발생하고 있던 캐소드(32)와 피닝층(64) 사이의 용량이 제로가 되어, 캐소드 출력의 시간 분해능을 향상하는 것이 가능해진다.
또한, 차폐 전극(81)을 통하여 회로 칩(11)으로부터 차폐 배선(83M1)에 차폐를 위한 고정 전위가 공급된다. 이 고정 전위는, 애노드 전원(40), 또는 제5 내지 제7의 실시의 형태에서의 경우와 같은 피닝층(64)의 전위로 할 수도 있지만, 그 이외의 전위로 할 수도 있다. 예를 들면 디지털용의 그라운드와, 그것과는 다른 아날로그용의 그라운드가 존재하는 경우, 그 중의 사용되어 있지 않는 쪽에서, 캐소드(32)를 차폐하여도 좋다. 또한, 도 36에 도시되는 바와 같이, 차폐 비아(82VE)에 접속되지 않는 차폐 전극(81b)을 형성하여도 좋다.
제8의 실시의 형태의 경우, 애노드 전원(40) 차폐 배선(83M1)의 전원의 2개의 고정 전위가 사용된다.
또한, 캐소드 전극(35)과 캐소드 배선(52M1)의 면적의 합은, 실드 전극으로서의 애노드 전극(37) 및 차폐 전극(81), 및 실드 배선으로서의 애노드 배선(51M1) 및 차폐 배선(83M1)의 면적의 합 이하로 설정되어 있다. 이에 의해, 캐소드(32)의 용량은 작게 하고, 고정 전위의 용량은 크게할 수가 있어서, 노이즈의 억제에 유리해진다.
<제9의 실시의 형태>
(SPAD 화소 칩(도 37 내지 도 40))
다음에, 도 37 내지 도 40을 참조하여, 제9의 실시의 형태에 관해 설명한다.
도 37과 도 38은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 39와 도 40은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 37은, 도 39와 도 40의 A9-A9'선 또는 B9-B9'선의 단면의 구성을 도시하는 도면이다. 도 38은, 도 39와 도 40의 C9-C9'선의 단면의 구성을 도시하는 도면이다. 도 39는, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 40은, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
제9의 실시의 형태에서는, 각 비아(캐소드 비아(36V1), 캐소드 비아(36VE), 애노드 비아(38V1), 애노드 비아(38VE), 차폐 비아(82VE))는, 상하 좌우 대칭으로 배치되어 있다. 또한, 각 배선(캐소드 배선(52M1), 애노드 배선(51M1), 차폐 배선(83M1))은, 상하 좌우 대칭으로 배치되어 있다. 또한, 각 전극(캐소드 전극(35), 애노드 전극(37), 차폐 전극(81))도, 상하 좌우 대칭으로 배치되어 있다.
제9의 실시의 형태에서는, 각 캐소드 비아(캐소드 비아(36V1), 캐소드 비아(36VE))로부터의 거리가 가장 가까운 비아가, 차폐 비아(82VE)로 되어 있다. 캐소드 배선(52M1)로부터의 거리가 가장 가까운 배선이, 차폐 배선(83M1)으로 되어 있다. 캐소드 전극(35)부터의 거리가 가장 가까운 전극(상하 좌우에 인접하는 전극)이, 차폐 전극(81)으로 되어 있다. 이와 같이 구성을 취함으로써, 캐소드 신호에 중첩되는, 회로 칩(11)에서 포토 다이오드 구동시에 발생하는 전원의 흔들림에 기인하는 노이즈를 억제하는 것이 가능해진다.
이 실시의 형태에서도, 실드 배선은, 복수의 고정 전위에 접속된다. 또한, 캐소드(32)와 피닝층(64)의 전위가 공통이 된다. 또한 캐소드 배선(52M1)은 화소(21)의 중앙에 배치된다.
<제10의 실시의 형태>
(SPAD 화소 칩(도 41 내지 도 44))
다음에, 도 41 내지 도 44를 참조하여, 제10의 실시의 형태에 관해 설명한다.
도 41과 도 42는, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 43과 도 44는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 41은, 도 43과 도 44의 A10-A10'선 또는 B10-B10'선의 단면의 구성을 도시하는 도면이다. 도 42는, 도 43과 도 44의 C10-C10'선의 단면의 구성을 도시하는 도면이다. 도 43은, V1층(23V1)과 M1층(23M1)의 평면의 구성을 도시하고, 도 44는, VE층(23VE)과 전극층(23P)의 평면의 구성을 도시하고 있다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
제8의 실시의 형태(도 36)와 제9의 실시의 형태(도 40)에서는, 차폐 전극(81)은 하나의 사각형으로 구성되어 있다. 그러나, 제10의 실시의 형태에서는, 도 44에 도시되는 바와 같이, 차폐 전극(81)은 하나의 사각형이 아니라, 복수의 화소(21)에 연속해서 걸치도록 구성된다. 구체적으로는, 차폐 전극(81)은, 화소(21)의 중심에 배치되어 있는 사각형의 캐소드 전극(35)의 주위를 환형상(環狀)의 사각형으로 둘러싸도록 구성되어 있다. 또한, 차폐 전극(81)은, 각 화소(21)의 좌상에 배치되어 있는 사각형의 애노드 전극(37)의 주위를 환형상의 사각형으로 둘러싸도록 구성되어 있다. 그리고, 환형상의 사각형의 모서리(角)가 인접하는 화소(21)의 환형상의 사각형의 모서리와 연속하도록 구성되어 있다.
이와 같은 구성에 의해, 캐소드 전극(35)과 애노드 전극(37)을 각각 개별적으로 둘러쌀 수 있고, 다른 실시의 형태로 행하여지고 있는, 인접하는 캐소드 전극(35) 사이의 차폐뿐만 아니라, 캐소드(32)와 애노드(31) 사이의 차폐도 행할 수 있다.
또한, 캐소드 전극(35)과 애노드 전극(37)의 사이즈도 다르다. 캐소드 전극(35)의 면적은 애노드 전극(37)의 면적보다 작다. 캐소드 신호를 전송할 때에는 시간 분해능을 향상하기 위해, 캐소드 전극(35)에 가능한 한 기생 용량이 부가되지 않을 것이 요구된다. 차폐 전극(81)은, 노이즈의 중첩을 막기 위해 필요하지만, 캐소드 전극(35)의 기생 용량은 작게 하는 것이 바람직하다. 그 때문에, 캐소드 전극(35)을 작게 만듦으로써, 기생 용량이 저감된다.
역으로 애노드 전극(37)은, 전위가 흔들리지 않는 안정된 전위를 공급하기 위해, 기생 용량은 많이 부가되는 것이 바람직하다. 그래서, 애노드 전극(37)의 면적을 크게 하여, 또한, 애노드 전극(37)과 차폐 전극(81)과의 거리를 작게 함으로써, 기생 용량이 바이패스 콘덴서로서 기능하여, 애노드 전위를 안정하게 하는 것이 가능해진다.
이 실시의 형태에서도, 실드 배선은, 복수의 고정 전위에 접속된다. 또한, 캐소드(32)와 피닝층(64)의 전위가 공통이 된다. 또한 캐소드 배선(52M1)은 화소(21)의 중앙에 배치된다.
<제11의 실시의 형태>
(SPAD 화소 칩(도 45 내지 도 48))
다음에, 도 45 내지 도 48을 참조하여, 제11의 실시의 형태에 관해 설명한다.
도 45와 도 46은, SPAD 화소 칩의 구성을 도시하는 단면도이다. 도 47과 도 48은, 회로 칩의 구성을 도시하는 평면도이다. 도 45는, 도 47과 도 48의 A11-A11'선 또는 B11-B11'선의 단면의 구성을 도시하는 도면이다. 도 46은, 도 47과 도 48의 C11-C11'선의 단면의 구성을 도시하는 도면이다. 도 47은, VE층(91VE)과 전극층(91P)의 평면의 구성을 도시하고, 도 48은, Vn층(91Vn)과 Mn층(91Mn)의 평면의 구성을 도시하고 있다.
제11의 실시의 형태는, 제10의 실시의 형태의 구성에, 회로 칩(11)측의 구성을 부가한 것이다. 회로 칩(11)의 배선층(91)은, 배선층(23)에 가까운 쪽부터 순번대로 도시되어 있는, 전극층(91P), VE층(91VE), Mn층(91Mn), 및 Vn층(91Vn)에 의해 구성되어 있다. 또한, 여기서는, 회로 칩(11)의 배선층(91)보다 저층의 부분(93)(도 45와 도 46에서의 상측의 부분)의 설명은 생략한다.
회로 칩(11) 내의 배선층(91)은, 캐소드 전극(35C), 캐소드 비아(36VEC), 캐소드 배선(52Mn), 캐소드 비아(36Vn), 애노드 전극(37C), 애노드 비아(38VEC), 애노드 배선(51Mn), 애노드 비아(38Vn)로 구성된다. 도시는 생략되어 있지만, 배선층(91)의 이들의 사이가 절연체(예를 들면 SiO2 등)로 메워져 있는 것은, 포토 다이오드 칩(12)의 배선층(23)에서의 경우와 마찬가지이다.
포토 다이오드 칩(12)과 회로 칩(11)은, 각각의 배선층(23)과 배선층(91)을 통하여 상호 전기적으로 접속되어 있다. 포토 다이오드 칩(12) 내에서, 캐소드(32)는, 캐소드 비아(36V1), 캐소드 배선(52M1), 캐소드 비아(36VE), 캐소드 전극(35)에 순차적으로 접속되어 있다. 그리고 캐소드 전극(35)이, 회로 칩(11) 내의 캐소드 전극(35C), 캐소드 비아(36VEC), 캐소드 배선(52Mn), 캐소드 비아(36Vn)를 통하여, 회로 칩(11) 내의 ?치 회로에 접속된다.
배선층(91)의 캐소드 전극(35C), 캐소드 비아(36VEC), 캐소드 배선(52Mn), 캐소드 비아(36Vn), 애노드 전극(37C), 애노드 비아(38VEC), 애노드 배선(51Mn), 애노드 비아(38Vn)는, 각각 대응하는 명칭의 배선층(23)의 구성 요소에 대응한다. 즉, 캐소드 전극(35C)은 캐소드 전극(35), 캐소드 비아(36VEC)는 캐소드 비아(36VE), 캐소드 배선(52Mn)은 캐소드 배선(52M1), 캐소드 비아(36Vn)는 캐소드 비아(36V1) 에, 각각 대응한다. 또한, 애노드 전극(37C)은 애노드 전극(37), 애노드 비아(38VEC)는 애노드 비아(38VE), 애노드 배선(51Mn)은 애노드 배선(51M1), 애노드 비아(38Vn)는 애노드 비아(38V1)에, 각각 대응한다.
또한, 이 실시의 형태에서는, 하나의 캐소드 전극(35)에 대해 하나의 캐소드 비아(36VE)가, 또한, 하나의 캐소드 전극(35C)에 대해 하나의 캐소드 비아(36VEC)가, 각각 마련되어 있다. 그러나, 하나의 캐소드 전극(35) 또는 캐소드 전극(35C)에 대해, 복수의 캐소드 비아(36VE) 또는 캐소드 비아(36VEC)가 접속되도록 할 수도 있다.
마찬가지로, 포토 다이오드 칩(12) 내의 애노드(31)는, 애노드 비아(38V1), 애노드 배선(51M1), 애노드 비아(38VE), 애노드 전극(37)에 순차적으로 접속된다. 그리고 애노드 전극(37)은, 회로 칩(11)의 애노드 전극(37C), 애노드 비아(38VEC), 애노드 배선(51Mn), 애노드 비아(38Vn)를 통하여 애노드 전원(40)에 접속된다.
또한, 포토 다이오드 칩(12) 내에서, 차폐 배선(83M1), 차폐 비아(82VE), 차폐 전극(81)이 순차적으로 접속된다. 그리고, 차폐 전극(81)이, 회로 칩(11) 내의 차폐 전극(81C), 차폐 비아(82VEC), 차폐 배선(83Mn), 차폐 비아(82Vn)를 순차적으로 통하여, 차폐하기 위한 고정 전위에 접속된다.
도 45에 도시되는 바와 같이, 평면시에서, 회로 칩(11)의 차폐 배선(83Mn)은, 포토 다이오드 칩(12)의 차폐 배선(83M1)과 캐소드 배선(52M1)과의 간극을 덮도록 배치되어 있다. 즉, 차폐 배선(83Mn)은, 차폐 배선(83M1)과 캐소드 배선(52M1)의 적어도 일부에 겹쳐지도록 배치된다. 즉, 평면시에서, 차폐 배선(83Mn), 차폐 배선(83M1), 및 캐소드 배선(52M1)에 의해 화소(21)의 전체가 덮여진다. 이와 같이 배치함으로써, 회로 칩(11)과 포토 다이오드 칩(12)을 광학적으로 분리하는 것이 가능해진다.
또한, 배선층(91)의 대응 차폐 배선인 차폐 배선(83Mn)과, 배선층(23)의 차폐 배선(83M1) 및 캐소드 배선(52M1) 이외를 조합시켜도 좋다. 즉, 배선층(91)의, 대응 캐소드 전극(35C), 대응 실드 전극, 또는 대응 실드 배선과, 배선층(23)의, 캐소드 전극(35), 실드 전극, 또는 실드 배선을, 평면시에서, 적어도 그 일부가 겹쳐지도록 배치할 수 있다.
또한, 회로 칩(11) 내에서, 차폐 배선(83Mn)은, 메시형상으로 배치된 애노드 전극(37C)과 인접하도록 배치되어 있다. 또한, 포토 다이오드 칩(12) 내에서, 차폐 배선(83M1)은, 메시형상으로 배치된 애노드 전극(37)과 인접하도록 배치되어 있다. 이와 같은 배치에 의해, 차폐 배선(83Mn)과 애노드 전극(37C)의 기생 용량이 증가하고, 또한 차폐 배선(83M1)과 애노드 전극(37)의 기생 용량이 증가하고, 기생 용량이 바이패스 콘덴서로서 기능하여, 애노드 전위를 안정화하는 것이 가능해진다.
제10의 실시의 형태에서 경우와 마찬가지로, 제11의 실시의 형태에서도, 도 47에 도시되는 바와 같이, 차폐 전극(81C)은 하나의 사각형이 아니라, 복수의 화소(21)에 연속해서 걸치도록 구성된다. 구체적으로는, 차폐 전극(81C)은, 화소(21)의 중심에 배치되어 있는 사각형의 캐소드 전극(35C)의 주위를 환형상의 사각형으로 둘러싸도록 구성되어 있다. 또한, 차폐 전극(81C)은, 화소(21)의 좌상에 배치되어 있는 사각형의 애노드 전극(37C)의 주위를 환형상의 사각형으로 둘러싸도록 구성되어 있다. 그리고, 환형상의 사각형의 모서리가 인접하는 화소(21)의 환형상의 사각형의 모서리와 연속하도록 구성되어 있다.
이와 같은 구성에 의해, 캐소드 전극(35C)과 애노드 전극(37C)을 각각 개별적으로 둘러쌀 수 있고, 인접하는 캐소드 전극(35C) 사이의 차폐뿐만 아니라, 캐소드(32)와 애노드(31) 사이의 차폐도 행할 수 있다.
또한, 캐소드 전극(35C)과 애노드 전극(37C)의 사이즈도 다르다. 캐소드 전극(35C)의 면적은 애노드 전극(37C)의 면적보다 작다. 캐소드 신호를 전송할 때에는 시간 분해능을 향상하기 위해, 가능한 한 기생 용량이 부가되지 않는 것이 요구된다. 차폐 전극(81C)은, 노이즈의 중첩을 막기 위해 필요하지만 캐소드 전극(35C)의 기생 용량은 작게 하는 것이 바람직하다. 그 때문에, 캐소드 전극(35C)을 작게 만듦으로써, 캐소드 전극(35C)의 기생 용량이 저감된다.
역으로 애노드 전극(37C)은, 전위가 흔들리지 않는 안정된 전위를 공급하기 위해, 기생 용량은 많이 부가되는 것이 바람직하다. 그래서, 애노드 전극(37C)의 면적을 크게 하고, 또한, 애노드 전극(37C)과 차폐 전극(81C)과의 거리를 작게 함으로써, 기생 용량이 바이패스 콘덴서로서 기능하여, 애노드 전위를 안정에 하는 것이 가능해진다.
이 실시의 형태에서도, 실드 배선은, 복수의 고정 전위에 접속된다. 또한, 캐소드(32)와 피닝층(64)의 전위가 공통이 된다. 또한 캐소드 배선(52M1)은 화소(21)의 중앙에 배치된다.
<제12의 실시의 형태>
(SPAD 화소 칩(도 49 내지 도 51))
다음에, 도 49 내지 도 51을 참조하여, 제12의 실시의 형태에 관해 설명한다.
도 49와 도 50은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 51은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 49는, 도 51의 A12-A12'선 또는 B12-B12'선의 단면의 구성을 도시하는 도면이다. 도 50은, 도 51의 C12-C12'선의 단면의 구성을 도시하는 도면이다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
배선층(23)은, 캐소드 비아(36), 캐소드 전극(35), 애노드 비아(38), 애노드 전극(37)에 더하여, 예를 들면 SiOF, SiCO, SiCOH 등의 저유전율 재료로 이루어지는 저유전율 부재(101)로 구성된다.
제12의 실시의 형태에서는, 도 51에 도시되는 바와 같이, 애노드 전극(37)은, 2×2개의 화소(21)를 단위로 하였을 때, 그 좌상, 좌하, 우하, 및 우상의 모서리에 배치된다.
또한, 도 49와 도 51에 도시되는 바와 같이, 제1의 실시의 형태와 마찬가지로, 캐소드 비아(36)는 평면으로 보아 화소(21)의 중앙에 배치되어 있다. 그러나, 캐소드 전극(35)에 관해서는, 홀수행째의 화소(21) 내의 캐소드 전극(35)과 그 아래의 짝수행째의 화소(21) 내의 캐소드 전극(35)의 거리는 a로 되어 있다. 그리고, 짝수행째의 화소(21) 내의 캐소드 전극(35)과 그 아래의 홀수행째의 화소(21) 내의 캐소드 전극(35)의 거리는 b로 되어 있다. 그리고 거리(a)는 거리(b)보다 짧게(a<b) 설정되어 있다.
저유전율 부재(101)는, 거리(a)로 인접하는 캐소드 전극(35)과 캐소드 전극(35)의 사이에 배치된다. 즉, 제1의 실시의 형태에서 애노드 전극(37)이 배치되어 있는 위치로서 배선층(23)의 일부에, 저유전율 부재(101)가 배치된다.
이와 같이 배치함으로써, 캐소드 전극(35)과 가장 거리가 가까운 다른 캐소드 전극(35)(캐소드 비아(36)와 가장 거리가 가까운 다른 소드 비아(36))의 기생 용량을 저유전율 부재(101)에 의해 저감하고, 기생 용량에 기인하는 캐소드 신호의 간섭을 억제할 수 있다.
또한, 도 4의 제1의 실시의 형태에서는, 1개의 화소(21)에 대해 캐소드 전극(35)이 1개, 애노드 전극(37)이 1.25개의 비율로 배치되어 있다. 또한 도 3의 제1의 실시의 형태에서는, 1개의 화소(21)에 대해 캐소드 전극(35)이 1개, 애노드 전극(37)이 1개의 비율로 배치되어 있다. 이에 대해, 제12의 실시의 형태에서는, 도 51에 도시되는 바와 같이, 1개의 화소(21)에 대해, 캐소드 전극(35)이 1개, 애노드 전극(37)이 0.25개의 비율로 배치되어 있다. 그 결과, 전극수를 줄일 수가 있어서, 미세화에 유리해진다.
<제13의 실시의 형태>
(SPAD 화소 칩(도 52 내지 도 54))
다음에, 도 52 내지 도 54를 참조하여, 제13의 실시의 형태에 관해 설명한다.
도 52와 도 53은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 54는, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 52는, 도 54의 A13-A13'선 또는 B13-B13'선의 단면의 구성을 도시하는 도면이다. 도 53은, 도 54의 C13-C13'선의 단면의 구성을 도시하는 도면이다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
제13의 실시의 형태에서는, 배선층(23)은, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38)에 더하여, 저유전율 부재(101)로 구성된다.
저유전율 부재(101)는, 배선층(23)의 모든 전극(캐소드 전극(35), 애노드 전극(37)), 비아(캐소드 비아(36), 애노드 비아(38))의 사이를 충전하도록 배치된다. 배선(캐소드 배선(52M1), 애노드 배선(51M1))이 마련되는 경우에는, 그들의 사이에도 저유전율 부재(101)가 배치된다.
이와 같이 배선층(23)을 저유전율 부재(101)로 채움으로써, 각 캐소드 전극(35), 캐소드 비아(36)의 기생 용량에 기인하는 캐소드 신호의 간섭을 억제할 수 있다. 또한, 캐소드 전극(35)(캐소드 비아(36))과 애노드 전극(37)(애노드 비아(38)) 사이의 기생 용량도 저감함으로써, 애노드 전원의 흔들림의 캐소드 신호에의 중첩도 억제할 수 있다.
또한, 제3의 실시의 형태(도 14)나 제4의 실시의 형태(도 19)에서는, 1개의 화소(21)에 대해, 캐소드 전극(35)이 1개, 애노드 전극(37)이 3개의 비율로 배치되어 있다. 이에 대해 제13의 실시의 형태에서는, 1개의 화소(21)에 대해, 캐소드 전극(35)이 1개, 애노드 전극(37)이 1개의 비율로 배치되어 있다. 그 결과, 전극수를 줄일 수가 있어서, 미세화에 유리해진다.
<제14의 실시의 형태>
(SPAD 화소 칩(도 55 내지 도 57))
다음에, 도 55 내지 도 57을 참조하여, 제14의 실시의 형태에 관해 설명한다.
도 55와 도 56은, 포토 다이오드 칩의 구성을 도시하는 단면도이다. 도 57은, 포토 다이오드 칩의 구성을 도시하는 평면도이다. 도 55는, 도 57의 A14-A14'선 또는 B14-B14'선의 단면의 구성을 도시하는 도면이다. 도 56은, 도 57의 C14-C14'선의 단면의 구성을 도시하는 도면이다. 또한, 회로 칩(11)의 배선층(91)의 도시는 생략한다.
배선층(23)은, 캐소드 전극(35), 캐소드 비아(36), 애노드 전극(37), 애노드 비아(38), 및 저유전율 부재(101)로 구성된다. 저유전율 부재(101)는 화소(21)의 중앙에 배치되는 캐소드 비아(36), 캐소드 전극(35)부터 일정한 거리를 두고, 그것들을 둘러싸도록 배치된다. 즉, 배선층(23)의 일부에, 저유전율 부재(101)가 배치된다.
저유전율 부재(101)가 존재하지 않는 부분에는, 통상의 SiO2 등으로 이루어지는 유전율 재료로 이루어지는 부재가 배치된다. 이에 의해, 굴절률이 작은 저유전율 부재(101)가 광케이블의 클래드와 같이 기능하고, 그보다 굴절률이 큰, 유전율 재료의 부재가 코어와 같이 기능한다. 그 결과, 평면시상의 애노드 증배층(33)과 겹쳐지는 영역에서 투과한 광을 영역 외에 벗어나지 않도록 유도하고, 애노드 증배층(33)의 밖을 투과한 광을 증배층(33)에 인입하도록 유도하는 것이 가능해진다.
<이동체에의 응용례>
(도 58, 도 59)
본 개시는, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시는, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 58은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속되는 복수의 전자 제어 유닛을 구비한다. 도 58에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성/화상 출력부(12052), 및 차내 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고서 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(防眩)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성/화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 58의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 59는, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 59에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트유리의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프론트유리의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득되는 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 59에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 맞겹쳐짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차의 내차와의 앞에 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함하다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고서 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 기타의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이들의 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성/화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성/화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 한 예에 관해 설명하였다. 도 1의 SPAD 화소 칩(1)은, 촬상부(12031)에 적용할 수 있다. 이에 의해, 노이즈가 적은, 보다 보기 쉬운 촬영 화상을 얻을 수 있기 때문에, 드라이버의 피로를 경감하는 것이 가능해진다.
본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
<기타>
본 개시는, 이하와 같은 구성도 취할 수 있다.
(1)
제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및 제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와,
제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 것을 특징으로 하는 촬상 장치.
(2)
상기 (1)에 있어서,
평면시에서, 상기 제1 및 제2의 화소는 서로 인접하고,
상기 평면시에서, 상기 제1의 애노드 전극과 상기 제1 및 제2의 애노드 비아들은 상기 제1 및 제2의 캐소드 영역 사이에 있는 것을 특징으로 하는 촬상 장치.
(3)
상기 (2)에 있어서,
상기 제1의 칩은,
상기 제1의 애노드 영역과 상기 제2의 애노드 영역 사이의 절연 부재를 더 포함하고,
상기 평면시에서, 상기 제1의 애노드 전극은 상기 제1의 애노드 영역, 상기 제2의 애노드 영역, 및 상기 절연 부재 중 일부분을 겹치는 것을 특징으로 하는 촬상 장치.
(4)
상기 (2)에 있어서,
상기 평면시에서, 상기 제1 및 제2의 애노드 비아들은 제1의 방향을 따라 서로 정렬되는 것을 특징으로 하는 촬상 장치.
(5)
상기 (1)에 있어서,
상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하는 것을 특징으로 하는 촬상 장치.
(6)
상기 (5)에 있어서,
상기 제2의 칩은 제2의 배선층을 더 포함하고,
상기 제2의 배선층은,
상기 제1의 애노드 전극에 결합된 제2의 애노드 전극과,
제1의 애노드 배선과,
상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와,
상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 더 포함하는 것을 특징으로 하는 촬상 장치.
(7)
상기 (1)에 있어서,
상기 제1의 배선층은,
제1의 캐소드 전극과,
상기 제1의 캐소드 영역 및 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 비아와,
제2의 캐소드 전극과,
상기 제2의 캐소드 영역 및 상기 제2의 캐소드 전극에 결합된 제2의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
(8)
상기 (7)에 있어서,
상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하고,
상기 제2의 칩은,
제1의 애노드 전극에 결합된 제2의 애노드 전극과,
제1의 애노드 배선과,
상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와,
상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 포함하는 것을 특징으로 하는 촬상 장치.
(9)
상기 (8)에 있어서,
상기 제2의 배선층은,
상기 제1의 캐소드 전극에 결합된 제3의 캐소드 전극과,
제1의 캐소드 배선과,
상기 제3의 캐소드 전극 및 상기 제1의 캐소드 배선에 결합된 제3의 캐소드 비아와,
상기 제2의 캐소드 전극에 결합된 제4의 캐소드 전극과,
제2의 캐소드 배선과,
상기 제4의 캐소드 전극 및 상기 제2의 캐소드 배선에 결합된 제4의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
(10)
상기 (9)에 있어서,
상기 제2의 배선층은,
제3의 캐소드 배선과,
상기 제1의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제5의 캐소드 비아와,
제4의 캐소드 배선과,
상기 제2의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제6의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
(11)
상기 (1)에 있어서,
상기 제1의 배선층은,
제1의 캐소드 전극과,
단면시에서, 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며, 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과,
상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
(12)
상기 (11)에 있어서,
평면시에서, 상기 복수의 캐소드 비아 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아 중 나머지는 상기 제1의 캐소드 영역의 에지부에 있는 것을 특징으로 하는 촬상 장치.
(13)
상기 (12)에 있어서,
상기 복수의 캐소드 비아 중 상기 나머지는 상기 제1의 캐소드 영역의 상기 에지부에서 상기 제1의 캐소드 비아의 둘레에 좌우 대칭으로 배치되는 것을 특징으로 하는 촬상 장치.
(14)
상기 (11)에 있어서,
상기 제1의 배선층은,
평면시에서, 상기 제1의 애노드 영역 및 상기 제2의 애노드 영역을 겹치는 제1의 실드 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
(15)
상기 (14)에 있어서,
상기 실드 배선은 상기 제1의 캐소드 배선과 동일 평면상에 있는 것을 특징으로 하는 촬상 장치.
(16)
상기 (14)에 있어서,
상기 제1의 배선층은 평면시에서 상기 제1의 캐소드 배선 및 상기 제1의 실드 배선을 겹치는 제2의 실드 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
(17)
상기 (16)에 있어서,
상기 제2의 실드 배선은 상기 제1의 캐소드 전극과 동일 평면상에 있는 것을 특징으로 하는 촬상 장치.
(18)
제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소와,
제1의 캐소드 전극과, 단면시에서 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과, 상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 것을 특징으로 하는 촬상 장치.
(19)
상기 (18)에 있어서,
평면시에서, 상기 복수의 캐소드 비아들 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아들 중 나머지는 상기 제1의 캐소드 영역의 에지부에서 상기 제1의 캐소드 비아 둘레에 좌우 대칭으로 배치되는 것을 특징으로 하는 촬상 장치.
(20)
제1의 칩을 포함하고,
상기 제1의 칩은,
제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및
제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와,
제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 촬상 장치를 포함하는 것을 특징으로 하는 전자 장치.
당업자는 첨부된 청구범위, 상기 개시물 또는 그 균등물의 범위 내에 있는 한, 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 서브 조합 및 변경이 발생할 수 있다는 것을 이해해야 한다. "제 1", "제 2", 및 "제 3" 등의 용어는 설명의 편의를 위해 사용되었으며, 상호 교환 가능할 수 있으며, 본 발명을 제한하지 않음을 이해해야 한다.
1 : SPAD 화소 칩
11 : 회로 칩
12 : 포토 다이오드 칩
21 : 화소
22 : Si층
23 : 배선층
31 : 애노드
32 : 캐소드
33 : 애노드 증배층
34 : 홀 축적층
35 : 캐소드 전극
36 : 캐소드 비아
37 : 애노드 전극
38 : 애노드 비아

Claims (20)

  1. 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및 제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와,
    제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    평면시에서, 상기 제1 및 제2의 화소는 서로 인접하고,
    상기 평면시에서, 상기 제1의 애노드 전극과 상기 제1 및 제2의 애노드 비아들은 상기 제1 및 제2의 캐소드 영역 사이에 있는 것을 특징으로 하는 촬상 장치.
  3. 제2항에 있어서,
    상기 제1의 칩은,
    상기 제1의 애노드 영역과 상기 제2의 애노드 영역 사이의 절연 부재를 더 포함하고,
    상기 평면시에서, 상기 제1의 애노드 전극은 상기 제1의 애노드 영역, 상기 제2의 애노드 영역, 및 상기 절연 부재 중 일부분을 겹치는 것을 특징으로 하는 촬상 장치.
  4. 제2항에 있어서,
    상기 평면시에서, 상기 제1 및 제2의 애노드 비아들은 제1의 방향을 따라 서로 정렬되는 것을 특징으로 하는 촬상 장치.
  5. 제1항에 있어서,
    상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하는 것을 특징으로 하는 촬상 장치.
  6. 제5항에 있어서,
    상기 제2의 칩은 제2의 배선층을 더 포함하고,
    상기 제2의 배선층은,
    상기 제1의 애노드 전극에 결합된 제2의 애노드 전극과,
    제1의 애노드 배선과,
    상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와,
    상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 더 포함하는 것을 특징으로 하는 촬상 장치.
  7. 제1항에 있어서,
    상기 제1의 배선층은,
    제1의 캐소드 전극과,
    상기 제1의 캐소드 영역 및 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 비아와,
    제2의 캐소드 전극과,
    상기 제2의 캐소드 영역 및 상기 제2의 캐소드 전극에 결합된 제2의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
  8. 제7항에 있어서,
    상기 제1의 칩에 접합되며 상기 제1 및 제2의 화소로부터의 신호를 처리하기 위한 회로를 포함하는 제2의 칩을 더 포함하고,
    상기 제2의 칩은,
    제1의 애노드 전극에 결합된 제2의 애노드 전극과,
    제1의 애노드 배선과,
    상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제3의 애노드 비아와,
    상기 제2의 애노드 전극 및 상기 제1의 애노드 배선에 결합된 제4의 애노드 비아를 포함하는 제2의 배선층을 포함하는 것을 특징으로 하는 촬상 장치.
  9. 제8항에 있어서,
    상기 제2의 배선층은,
    상기 제1의 캐소드 전극에 결합된 제3의 캐소드 전극과,
    제1의 캐소드 배선과,
    상기 제3의 캐소드 전극 및 상기 제1의 캐소드 배선에 결합된 제3의 캐소드 비아와,
    상기 제2의 캐소드 전극에 결합된 제4의 캐소드 전극과,
    제2의 캐소드 배선과,
    상기 제4의 캐소드 전극 및 상기 제2의 캐소드 배선에 결합된 제4의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
  10. 제9항에 있어서,
    상기 제2의 배선층은,
    제3의 캐소드 배선과,
    상기 제1의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제5의 캐소드 비아와,
    제4의 캐소드 배선과,
    상기 제2의 캐소드 배선 및 상기 제3의 캐소드 배선에 결합된 제6의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
  11. 제1항에 있어서,
    상기 제1의 배선층은,
    제1의 캐소드 전극과,
    단면시에서, 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며, 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과,
    상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 더 포함하는 것을 특징으로 하는 촬상 장치.
  12. 제11항에 있어서,
    평면시에서, 상기 복수의 캐소드 비아 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아 중 나머지는 상기 제1의 캐소드 영역의 에지부에 있는 것을 특징으로 하는 촬상 장치.
  13. 제12항에 있어서,
    상기 복수의 캐소드 비아 중 상기 나머지는 상기 제1의 캐소드 영역의 상기 에지부에서 상기 제1의 캐소드 비아의 둘레에 좌우 대칭으로 배치되는 것을 특징으로 하는 촬상 장치.
  14. 제11항에 있어서,
    상기 제1의 배선층은,
    평면시에서, 상기 제1의 애노드 영역 및 상기 제2의 애노드 영역을 겹치는 제1의 실드 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
  15. 제14항에 있어서,
    상기 실드 배선은 상기 제1의 캐소드 배선과 동일 평면상에 있는 것을 특징으로 하는 촬상 장치.
  16. 제14항에 있어서,
    상기 제1의 배선층은 평면시에서 상기 제1의 캐소드 배선 및 상기 제1의 실드 배선을 겹치는 제2의 실드 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
  17. 제16항에 있어서,
    상기 제2의 실드 배선은 상기 제1의 캐소드 전극과 동일 평면상에 있는 것을 특징으로 하는 촬상 장치.
  18. 제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소와,
    제1의 캐소드 전극과, 단면시에서 상기 제1의 캐소드 전극과 상기 제1의 캐소드 영역 사이에 있으며 상기 제1의 캐소드 전극에 결합된 제1의 캐소드 배선과, 상기 제1의 캐소드 영역 및 상기 제1의 캐소드 배선에 결합된 복수의 캐소드 비아를 포함하는 제1의 배선층을 포함하는 제1의 칩을 포함하는 것을 특징으로 하는 촬상 장치.
  19. 제18항에 있어서,
    평면시에서, 상기 복수의 캐소드 비아들 중 제1의 캐소드 비아는 상기 제1의 캐소드 영역의 중심부에 있고, 상기 복수의 캐소드 비아들 중 나머지는 상기 제1의 캐소드 영역의 에지부에서 상기 제1의 캐소드 비아 둘레에 좌우 대칭으로 배치되는 것을 특징으로 하는 촬상 장치.
  20. 제1의 칩을 포함하고,
    상기 제1의 칩은,
    제1의 애노드 영역 및 제1의 캐소드 영역을 포함하는 제1의 화소, 및
    제2의 애노드 영역 및 제2의 캐소드 영역을 포함하는 제2의 화소와,
    제1의 애노드 전극과, 상기 제1의 애노드 전극 및 상기 제1의 애노드 영역에 결합된 제1의 애노드 비아와, 상기 제1의 애노드 전극 및 제2의 애노드 영역에 결합된 제2의 애노드 비아를 포함하는 제1의 배선층을 포함하는 촬상 장치를 포함하는 것을 특징으로 하는 전자 장치.
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