KR20200036734A - 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법 - Google Patents

반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법 Download PDF

Info

Publication number
KR20200036734A
KR20200036734A KR1020190105170A KR20190105170A KR20200036734A KR 20200036734 A KR20200036734 A KR 20200036734A KR 1020190105170 A KR1020190105170 A KR 1020190105170A KR 20190105170 A KR20190105170 A KR 20190105170A KR 20200036734 A KR20200036734 A KR 20200036734A
Authority
KR
South Korea
Prior art keywords
die
connectors
region
seal rings
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020190105170A
Other languages
English (en)
Inventor
하오춘 리우
칭-웬 시아오
쿠오-칭 수
미릉-지 리이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200036734A publication Critical patent/KR20200036734A/ko
Priority to KR1020210191253A priority Critical patent/KR102481141B1/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/60—Seals
    • H01L23/10—
    • H01L23/12—
    • H01L23/488—
    • H01L24/06—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
    • H10W20/484—Interconnections having extended contours, e.g. pads having mesh shape or interconnections comprising connected parallel stripes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/141—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being on at least the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00—Packaging processes not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/121—Arrangements for protection of devices protecting against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/652—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01231—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition
    • H10W72/01233—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating
    • H10W72/01235—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating by plating, e.g. electroless plating or electroplating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251—Changing the shapes of bumps
    • H10W72/01255—Changing the shapes of bumps by using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251—Changing the shapes of bumps
    • H10W72/01257—Changing the shapes of bumps by reflowing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07236—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/231—Shapes
    • H10W72/232—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/247—Dispositions of multiple bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/247—Dispositions of multiple bumps
    • H10W72/248—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 반도체 디바이스는 복수의 다이 영역을 포함하는 다이 구조물 및 복수의 제 1 시일 링을 포함한다. 복수의 제 1 시일 링 각각은 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있다. 반도체 디바이스는 복수의 제 1 시일 링을 둘러싸고 있는 제 2 시일 링 및 다이 구조물에 본딩된 복수의 커넥터를 더 포함한다. 복수의 커넥터 각각은 길쭉한 평면도 형상을 가진다. 복수의 커넥터 각각의 길쭉한 평면도 형상은 다이 구조물의 중심을 향해 배향된다.

Description

반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법{BONDING STRUCTURES IN SEMICONDUCTOR PACKAGED DEVICE AND METHOD OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 2018년 9월 27일자로 출원된 미국 가출원 제62/737,531호의 우선권을 청구하며, 그 출원은 그 전체가 참조로서 본 명세서에 통합된다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 응용물에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 상부에 절연 층 또는 유전체 층, 도전 층, 및 반도체 재료 층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 주어진 면적에 더 많은 컴포넌트를 집적할 수 있는, 최소 피처 크기를 계속 감소시킴으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시킨다. 이러한 더 작은 전자 컴포넌트들은 또한, 일부 응용예에서, 종래의 패키지보다 더 작은 면적 또는 더 작은 높이를 이용하는 더 작은 패키지를 필요로 한다.
따라서, 새로운 패키징 기술이 개발되기 시작하였다. 이들 비교적 새로운 유형의 반도체 디바이스 패키징 기술은 제조상 어려움을 직면한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 웨이퍼의 상면도 및 단면도를 예시한다.
도 2 내지 도 7은 일부 실시예에 따른 커넥터의 형성에서의 중간 단계의 단면도를 예시한다.
도 8은 일부 실시예에 따른 다이 구조물의 상면도를 예시한다.
도 9a 및 도 9b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다.
도 10 및 도 11은 일부 실시예에 따른 패키지 및 본딩 구조물의 형성에서의 중간 단계의 단면도를 예시한다.
도 12a 및 도 12b는 일부 실시예에 따른 웨이퍼의 상면도 및 단면도를 예시한다.
도 13은 일부 실시예에 따른 다이 구조물의 상면도를 예시한다.
도 14a 및 도 14b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다.
도 15는 일부 실시예에 따른 다이 구조물의 상면도를 예시한다.
도 16a 및 도 16b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다.
도 17a 및 도 17b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다.
도 18a 및 도 18b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다.
도 19는 일부 실시예에 따라 다이 구조물을 형성하는 방법을 예시하는 흐름도이다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
실시예는 특정 문맥에서의 실시예, 즉 집적 회로 패키지에 사용되는 본딩 구조물(예를 들어, 범프-온-패드 구조물) 및 이를 형성하는 방법에 관하여 설명될 것이다. 그러나, 어셈블링 패키징에서, 기판, 인터포저 등의 처리에서, 또는 입력 컴포넌트, 보드, 다이 또는 다른 컴포넌트의 장착에서, 또는 임의의 유형의 집적 회로 또는 전기적 컴포넌트의 접속 패키지 또는 장착 조합을 위한, 패키지-온-패키지 어셈블리, 다이-다이 어셈블리, 웨이퍼-웨이퍼 어셈블리, 다이-기판 어셈블리를 포함하지만 그에 한정되지 않는, 다른 실시예들이 또한 다른 전기적으로 접속된 컴포넌트들에 응용될 수 있다.
본 명세서에 기술된 다양한 실시예는, 본딩 구조물이 기판 또는 멀티-다이 구조물의 중심으로부터 나오는 라인을 따라 정렬되는 길쭉한(elongated) 형상을 갖도록, 기판에 멀티-다이 구조물을 본딩하는데 사용되는 커넥터 또는 본딩 구조물을 형성하게 한다. 본 명세서에 기술된 다양한 실시예는 또한, 멀티-다이 구조물에서 시일(seal) 링 구조물을 형성하게 한다. 본 명세서에 기술된 다양한 실시예는 또한, 다중-다이 구조물과 기판 사이에서 열 팽창 계수(coefficient of thermal expansion; CTE)가 불일치하기 때문에 멀티-다이 구조물(예를 들어, 로우 k 유전체 층)의 다양한 층들 상에 가해지는 응력을 감소시킨다. 또한, 본딩 구조물에 가해지는 응력이 감소되어 본딩 구조물의 전기적 및 기계적 성능을 향상시킨다.
도 1a 및 도 1b는 일부 실시예에 따른 웨이퍼(100)의 상면도 및 단면도를 예시한다. 도 1a는 웨이퍼(100)의 상면도를 예시하고, 도 1b는 도 1a에 도시된 라인 BB를 따른 웨이퍼(100)의 단면도를 예시한다. 일부 실시예에서, 웨이퍼(100)는 스크라이브 라인(103)(다이싱 라인 또는 다이싱 스트리트라고도 함)에 의해 분리된 유닛 영역(101)을 포함한다. 이하 더 상세하게 설명되는 바와 같이, 웨이퍼(100)는 개별 다이 구조물[예를 들어, 도 8에 도시된 다이 구조물(801)]을 형성하기 위해 스크라이브 라인(103)을 따라 다이싱되어야 한다. 일부 실시예에서, 각각의 유닛 영역(101)은 다이 영역(105, 107, 109 및 111)과 같은 복수의 다이 영역을 포함하는 멀티-다이 구조물이다. 다이 영역(105, 107, 109 및 111) 각각은 로직 디바이스, 메모리 디바이스(예를 들어, SRAM), RF 디바이스, 입출력(I/O) 디바이스, SoC(system-on-chip) 디바이스, 이들의 조합 또는 다른 적절한 유형의 디바이스와 같은 집적 회로 디바이스를 포함할 수 있다.
일부 실시예에서, 웨이퍼(100)는 기판(113) 및 기판(113) 상의 하나 이상의 능동 및/또는 수동 디바이스(115)를 포함한다. 일부 실시예에서, 기판(113)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합과 같은 다른 III족, IV족 및/또는 V족 원소로 또한 형성될 수 있다. 기판(113)은 또한 SOI(silicon-on-insulator)의 형태일 수 있다. SOI 기판은 실리콘 기판 상에 형성된 절연체 층(예를 들어, 매립된 산화물 및/또는 이와 유사한 것) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 및/또는 이와 유사한 것)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 하이브리드 배향 기판, 이들의 임의의 조합 및/또는 이와 유사한 것을 포함한다. 일부 실시예에서, 하나 이상의 능동 및/또는 수동 디바이스(115)는 트랜지스터, 캐패시터, 레지스터, 다이오드, 포토-다이오드, 퓨즈 및/또는 이와 유사한 것과 같은 다양한 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 디바이스를 포함할 수 있다.
유전체 층(117)은 기판(113) 및 하나 이상의 능동 및/또는 수동 디바이스(115) 위에 형성된다. 유전체 층(117)은 층간 유전체(inter-layer dielectric; ILD)/금속간 유전체(inter-metal dielectric; IMD) 층을 포함할 수 있다. ILD/IMD는 스핀 온 코팅 방법, 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 또는 이들의 조합 등과 같은 당업계에 공지된 임의의 적합한 방법에 의해, 예를 들어 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합체, 이들의 조합 등과 같은 저 k 유전체 재료로 형성될 수 있다. 유전체 층(117)는 전도성 상호접속 구조물(119)를 포함할 수 있다. 일부 실시예에서, 상호접속 구조물(119)은 전도성 라인(121) 및 전도성 비아(123)를 포함할 수 있다. 일부 실시예에서, 상호접속 구조물(119)은 예를 들어, 다마신 공정, 이중 다마신 공정 등을 사용하여 유전체 층(117) 내에 형성될 수 있다. 일부 실시예에서, 상호접속 구조물(119)은 구리, 구리 합금, 은, 금, 텅스텐, 탄탈륨, 알루미늄 등을 포함할 수 있다. 상호접속 구조물(119)은 기판(113) 상의 하나 이상의 능동 및/또는 수동 디바이스(115)를 전기적으로 상호접속하여 다이 영역(105, 107, 109 및 111) 내에 기능성 회로를 형성한다.
유전체 층(106)은 유전체 층(117)을 통해 연장되는 시일 링(seal ring)부(125A 및 125B)를 더 포함할 수 있다. 시일 링부(125A)는 다이 영역(105, 107, 109 및 111)의 에지 구역에 배치될 수 있으며, 평면도에서, 시일 링부(125A)는 다이 영역(105, 107, 109 및 111)의 내부 부분을 에워싸거나(encircle) 둘러쌀(surround) 수 있다. 시일 링부(125B)는 유닛 영역(101)의 에지 구역에 배치될 수 있으며, 평면도에서, 시일 링부(125B)는 유닛 영역(101)의 내부 부분을 에워싸거나 둘러쌀 수 있다. 시일 링부(125B) 각각은 대응하는 시일 링부(125A)를 에워싸거나 둘러쌀 수 있다. 일부 실시예들에서, 시일 링부(125A 및 125B)는 전도성 라인(121) 및 전도성 비아(123)를 포함할 수 있고, 상호접속 구조물(119)과 유사한 재료 및 공정을 사용하여 형성될 수 있다. 예를 들어, 상호접속 구조물(119)을 형성하는데 사용되는 동일한 공정이 시일 링부(125A 및 125B)를 동시에 형성할 수 있다. 일부 실시예들에서, 시일 링부(125A 및 125B)는 서로 전기적으로 격리될 수 있다. 일부 실시예들에서, 시일 링부(125A 및 125B)는 상호접속 구조물(119)로부터 전기적으로 격리될 수 있다.
일부 실시예에서, 패시베이션 층(127)은 유전체 층(117), 상호접속 구조물(119) 및 시일 링부(125A 및 125B) 위에 형성된다. 일부 실시예에서, 패시베이션 층(127)은 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 붕소-도핑된 포스포실리케이트 글래스(BPSG), 이들의 조합 등과 같은 포토-패터닝가능형이 아닌(non-photo-patternable) 유전체 재료의 하나 이상의 층을 포함할 수 있고, CVD, 물리 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 스핀-온 코팅 공정 또는 이들의 조합 등을 이용하여 형성될 수 있다. 다른 실시예에서, 패시베이션 층(127)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 포토-패터닝가능한 절연 재료의 하나 이상의 층을 포함 할 수 있으며, 스핀-온 코팅 공정 등을 사용하여 형성될 수 있다. 이러한 포토-패터닝가능한 유전체 재료는 포토레지스트 재료와 유사한 포토리소그래피 방법을 사용하여 패터닝될 수 있다.
패시베이션 층(127)을 형성한 후에, 패시베이션 층 위에 전도성 패드(129A, 129B 및 129C)가 형성된다. 전도성 패드(129A)는 각각의 시일 링부(125A)에 물리적으로 접속된다. 전도성 패드(129B)는 각각의 시일 링부(125B)에 물리적으로 접속된다. 전도성 패드(129C)는 각각의 상호접속 구조물(119)에 물리적으로 접속된다. 일부 실시예에서, 전도성 패드(129A, 129B, 및 129C)는 알루미늄, 구리, 텅스텐, 은, 금, 또는 이들의 조합 등과 같은 전도성 재료를 포함한다. 일부 실시예에서, 패시베이션 층(127)은 적합한 포토리소그래피 및 에칭 방법을 사용하여 패터닝되어 상호접속 구조물(119) 및 시일 링부(125A 및 125B)을 노출시킬 수 있다. 예를 들어, PVD, ALD, 전기 화학 도금, 무전해 도금, 이들의 조합 등을 사용하여 패시베이션 층(127) 위에 그리고 상호접속 구조물(119) 및 시일 링부(125A 및 125B)의 노출된 부분 위에 적합한 전도성 재료가 형성된다. 후속하여, 전도성 재료는 패터닝되어 전도성 패드(129A, 129B 및 129C)를 형성한다. 일부 실시예에서, 전도성 재료는 적합한 포토리소그래피 및 에칭 방법을 이용하여 패터닝될 수 있다. 전도성 패드(129A) 각각은 다이 영역(105, 107, 109, 및 111) 중 각자의 다이 영역의 내부 부분을 에워싸거나 둘러쌀 수 있다. 전도성 패드(129B) 각각은 유닛 영역(101) 중 각자의 유닛 영역의 내부 부분을 에워싸거나 둘러쌀 수 있다.
시일 링부(125A) 및 전도성 패드(129A)는 다이 영역(105, 107, 109 및 111) 중 각자의 다이 영역의 내부 부분을 에워싸는 시일 링(131A)을 형성한다. 시일 링부(125B) 및 전도성 패드(129B)는 유닛 영역(101) 중 각자의 유닛 영역의 내부 부분을 에워싸는 시일 링(131B)을 형성한다. 시일 링(131B) 각각은 시일 링(131A) 중 각자의 시일 링을 에워싸고 있다. 일부 실시예에서, 시일 링(131A 및 131B)은 서로로부터 전기적으로 격리될 수 있다. 일부 실시예에서, 시일 링(131A 및 131B)은 상호접속 구조물(119)로부터 전기적으로 격리될 수 있다. 일부 실시예에서, 시일 링(131A 및 131B)은 실질적으로 유사한 구조를 가질 수 있다. 다른 실시예에서, 시일 링(131A 및 131B)은 상이한 구조를 가질 수 있다.
전도성 패드(129A, 129B 및 129C)를 형성한 후, 전도성 패드(129A, 129B 및 129C) 위에 패시베이션 층(133)이 형성되고, 패시베이션 층(133) 위에 버퍼 층(135)이 형성된다. 패시베이션 층(133)은 패시베이션 층(127)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 여기서 설명이 반복되지 않는다. 일부 실시예에서, 패시베이션 층(133) 및 패시베이션 층(127)은 동일한 재료를 포함한다. 다른 실시예에서, 패시베이션 층(133) 및 패시베이션 층(127)은 상이한 재료를 포함한다. 일부 실시예에서, 버퍼 층(135)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등과 같은 포토-패터닝가능한 절연 재료의 하나 이상의 층을 포함 할 수 있으며, 스핀-온 코팅 공정 등을 사용하여 형성될 수 있다.일부 실시예에서, 버퍼 층(135)은 시일 링(131A)을 부분적으로[도 1b에서 버퍼 층(135)의 실선 부분으로 도시됨] 또는 완전히[도 1b에서 버퍼 층(135)의 점선 부분으로 도시됨] 커버하는 반면, 시일 링(131B)을 노출시킨다.
버퍼 층(135)을 형성한 후에, 커넥터(137)는 각각의 전도성 패드(129C) 위에 형성된다. 일부 실시예에서, 커넥터(137) 각각은 버퍼 층(135) 및 패시베이션 층(133)을 통해 연장되고 전도성 패드(129C) 중 각자의 전도성 패드와 물리적으로 접촉한다. 일부 실시예에서, 커넥터(137) 각각은 범프 하지 금속(under-bump metallurgy; UBM) 층(139), UBM 층(139) 위의 전도성 필러(pillar)(141), 및 전도성 필러(141) 위의 솔더 층(143)을 포함한다. 일부 실시예에서, UBM 층(139)은 확산 배리어 층 및 시드 층(개별적으로 도시되지 않음)을 포함한다. 확산 배리어 층은 탄탈륨 질화물, 티타늄 질화물, 탄탈륨, 티타늄, 이들의 조합 등으로 형성될 수 있다. 시드 층은 확산 배리어 층 상에 형성된 구리 시드 층일 수 있다. 구리 시드 층은 구리로 형성되거나, 은, 크롬, 니켈, 주석, 금 및 이들의 조합을 포함하는 구리 합금 중의 하나로 형성될 수 있다. 일부 실시예에서, UBM 층(139)은 Ti로 형성된 확산 배리어 층과 Cu로 형성된 시드 층을 포함한다. 전도성 필러(141)는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등과 같은 전도성 재료를 포함한다. 일부 실시예에서, 솔더 층(143)은 적절한 솔더 재료를 포함한다. 솔더 재료는 PbSn 조성물과 같은 납 기반 솔더, InSb, 주석, 은 및 구리("SAC") 조성물을 포함하는 무연 솔더, 및 공통의 융점을 가지며 전기적 응용에서 전도성 솔더 접속을 형성하는 다른 공융 재료일 수 있다. 무연 솔더의 경우, 예들 들어 SAC 105(Sn 98.5 %, Ag 1.0 %, Cu 0.5 %), SAC 305 및 SAC 405와 같이 다양한 조성의 SAC 솔더가 사용될 수 있다. 무연 솔더는 또한, 은(Ag)을 사용하지 않은 SnCu 화합물 및 구리(Cu)를 사용하지 않은 SnAg 화합물을 포함한다.
도 1a를 더 참조하면, 일부 실시예에서, 커넥터(137)는 길쭉한(elongated) 평면도(plan-view) 형상을 가진다. 길쭉한 평면도 형상은 오발(oval) 형상, 타원 형상, 경주 트랙(racetrack) 형상 등일 수 있다. 커넥터(137)는 커넥터(137) 각각의 길쭉한 평면도 형상의 장축을 따라 연장되는 라인(145)이 유닛 영역(101) 중 각자의 유닛의 중심(147)과 교차하도록 배열된다. 도 1a에 도시된 바와 같은 커넥터(137)의 수 및 위치는 단지 예시로서 제공된다. 다른 실시예에서, 커넥터(137)의 수 및 위치는 결과의 패키징된 디바이스의 설계 요건에 따라 변경될 수 있다. 일부 실시예에서, 중심(147)은 시일 링(131B)에 의해 에워싸인 구역의 중심일 수 있다.
도 2 내지 도 7은 일부 실시예에 따른 커넥터(137)(도 1a 및 도 1b 참조)의 형성에 있어서의 중간 단계의 단면도를 예시한다. 형성 방법은 커넥터(137) 중 하나에 관하여 설명되고, 이는 커넥터(137)의 나머지는 동일한 형성 공정 동안 유사한 방식으로 또한 형성되기 때문이다. 도 2를 참조하면, 전도성 패드(129C) 위에 패시베이션 층(133)을 형성한 후, 패시베이션 층(133) 내에 개구부(201)가 형성되어 전도성 패드(129C)의 일부를 노출시킨다. 패시베이션 층(133)이 포토-패턴닝가능형이 아닌 유전체 재료를 포함하는 일부 실시예에서, 패시베이션 층(133)은 적절한 포토리소그래피 및 에칭 방법을 사용하여 패터닝될 수 있다. 개구부(201)를 형성한 후, 패시베이션 층 위와 개구부(201) 내에 버퍼 층(135)이 형성된다. 버퍼 층(135)이 패터닝되어 개구부(201) 내의 버퍼 층(135)의 일부분을 제거하여 전도성 패드(129C)를 노출시킨다. 일부 실시예에서, 버퍼 층(135)은 적절한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 버퍼 층(135)을 패터닝한 후, UBM 층(139)이 버퍼 층(135) 위와 개구부(201) 내에 블랭킷 퇴적된다. 일부 실시예에서, UBM 층(139)의 다양한 층은 ALD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다.
도 3을 참조하면, 패터닝된 마스크(301)가 UBM 층(139) 위에 형성된다. 일부 실시예에서, 상기 패터닝된 마스크(301)는 포토레지스트 재료 또는 임의의 포토-패터닝가능한 재료를 포함한다. 일부 실시예에서, 패터닝된 마스크(301)의 재료는 적절한 포토리소그래피 기술을 사용하여 패터닝되어 개구부(303)를 형성하고, 그에 따라 패터닝된 마스크(301)를 형성한다. 개구부(303)는 개구부(201)에서 전도성 ㅍ패(129C) 위에 형성된 UBM 층(139)의 일부분을 노출시킨다.
도 4를 참조하면, 전도성 필러(1401)는 개구부(201 및 303)(도 3 참조)로 형성된 조합된 개구부 내에 형성된다. 일부 실시예에서, 조합된 개구부는 전자 화학적 도금 공정, 무전해 도금 공정, ALD, PVD, 또는 이들의 조합 등을 사용하여 적절한 전도성 재료로 충진된다. 일부 실시예에서, 전도성 필러(141)는 조합된 개구부를 부분적으로 충진하고 조합된 개구부의 남아있는 부분은 솔더 재료로 충진되어 전도성 필러(141) 위에 솔더 층(143)을 형성한다. 일부 실시예에서, 솔더 재료는 전자 화학 도금 공정, 무전해 도금 공정, 인쇄, 솔더 전산, 또는 이들의 조합 등에 의해 형성될 수 있다.
도 5를 참조하면, 전도성 필러(141) 및 솔더 층(143)을 형성한 후, 패터닝된 마스크(301)(도 4 참조)가 제거된다. 일부 실시예에서, 포토레지스트 재료를 포함하는 패터닝된 마스크(301)는, 예를 들어 애싱 공정을 사용하여 제거될 수 있고, 습식 세정 공정이 후속될 수 있다.
도 6을 참조하면, 패터닝된 마스크(301)(도 4 참조)를 제거한 후, UBM 층(139)의 노출된 부분이 예를 들어 하나 이상의 적절한 에칭 공정을 사용하여 제거된다.
도 7을 참조하면, UBM 층(139)의 노출된 부분을 제거한 후, 솔더 층(143)에 리플로우 공정이 수행되어 솔더 층(143)의 솔더 재료을 원하는 형상으로 재형상화 한다.
도 1a 및 도 1b, 도 2 내지 도 7을 다시 참조하면, 웨이퍼(100) 상에 커넥터(137)를 형성한 후, 인접한 시일 링(131B) 사이의 스크라이브 라인(103)을 따라 유닛 영역(101)이 싱귤레이팅(singulating)되어, 도 8에 도시된 다이 구조물(801)과 같은 개별 다이 구조물을 형성한다. 싱귤레이션 공정은 쏘잉(sawing) 공정, 에칭 공정, 레이저 애블레이션 공정, 이들의 조합 등을 포함할 수 있다. 시일 링(131B)은 싱귤레이션 동안에 유닛 영역(101)의 다양한 피처들을 보호하고 결함(예를 들어, 박리, 균열 등)의 형성을 감소 또는 방지할 수 있다. 도 8을 참조하면, 다이 구조물(801)이 각각의 유닛 영역(101)(도 1a 참조)에 대응하기 때문에, 커넥터(137)는 각각의 유닛 영역(101)의 중심(147)과 일치하는 다이 구조물(801)의 중심(803)에 대해 배향된다. 다이 구조물(801)이 직사각형 평면도 형상을 갖는 일부 실시예에서, 다이 구조물(801)은 평면도에서 제 1 폭(W1) 및 제 2 폭(W2)을 가진다. 일부 실시예에서, 다이 구조물(801)의 제 1 폭(W1)은 다이 구조물(801)의 제 2 폭(W2)보다 크거나 동등하거나 작을 수 있다. 일부 실시예에서, 다이 구조물(801)의 제 1 폭(W1)은 약 26 mm 미만, 예를 들어 약 26 mm이다. 일부 실시예에서, 다이 구조물(801)의 제 2 폭(W2)은 약 32 mm 미만, 예를 들어 약 32 mm이다. 일부 실시예에서, 시일 링(131B)은 평면도에서 제 1 폭(W3) 및 제 2 폭(W4)을 가진다. 일부 실시예에서, 시일 링(131B)의 제 1 폭(W3)은 시일 링(131B)의 제 2 폭(W4)보다 크거나 동등하거나 작을 수 있다. 일부 실시예에서, 제 1 폭(W3)은 제 2 폭(W4)과 동등할 수 있으며, 약 21.6 ㎛와 동등할 수 있다. 일부 실시예에서, 시일 링(131A)은 평면도에서 제 1 폭(W5) 및 제 2 폭(W6)을 가진다. 일부 실시예에서, 시일 링(131A)의 제 1 폭(W5)은 시일 링(131A)의 제 2 폭(W6)보다 크거나 동등하거나 작을 수 있다. 일부 실시예에서, 제 1 폭(W5)은 제 2 폭(W6)과 동등할 수 있으며, 약 21.6 ㎛와 동등할 수 있다. 커넥터(137)는 평면도에서 단축을 따른 제 1 폭(W7) 및 장축을 따른 제 2 폭(W8)을 가진다. 일부 실시예에서, 커넥터(137)의 제 1 폭(W7)은 커넥터(137)의 제 2 폭(W8)보다 작다. 일부 실시예에서, 커넥터(137)의 제 1 폭(W7)은 약 30㎛ 내지 약 210㎛이다. 일부 실시예에서, 커넥터(137)의 제 2 폭(W8)은 약 40 ㎛ 내지 약 270 ㎛이다. 일부 실시예에서, W7/W8 비는 약 0.75 내지 약 0.80이다.
도 9a 및 9b는 일부 실시예에 따른 패키지(900)의 상면도 및 단면도를 예시한다. 패키지(900)는 본딩 구조물(903)를 사용하여 기판(901)에 부착된 다이 구조물(801)을 포함한다. 언더필 재료(905)는 다이 구조물(801)과 기판(901) 사이와 본딩 구조물(903) 주위에 형성된다. 언더필 재료(905)는 액체 에폭시, 변형가능한 겔, 실리콘 고무 등을 포함하며, 이들은 구조물들 사이에 디스펜스된 후 경화되어 단단해진다. 이 언더필 재료(905)는 무엇보다도 본딩 구조물(903)의 손상을 감소시키고 본딩 구조물(903)을 보호하기 위해 사용될 수 있다. 다이 구조물(801)을 기판(901)에 본딩하고 본딩 구조물(903)을 형성하는 공정 단계는 도 10 및 도 11을 참조하여 이하 예시되고, 그 때의 상세한 설명이 제공된다. 일부 실시예에서, 기판(901)은 도 1a 및 도 1b를 참조하여 상술된 기판(113)과 유사한 반도체 웨이퍼의 부분을 포함할 수 있으며, 그 설명은 여기서는 반복되지 않는다. 일부 실시예에서, 기판(901)은 또한 레지스터, 캐패시터, 인덕터 등과 같은 수동 소자 또는 트랜지스터와 같은 능동 소자를 포함한다. 일부 실시예에서, 기판(901)은 추가적인 집적 회로를 포함한다. 기판(901)은 기판 관통 비아(through substrate via; TSV)를 더 포함할 수 있으며 인터포저(interposer)일 수 있다. 일부 실시예에서, 기판(901)은 패키지 기판, 패키징된 다이, 다이 구조물 등일 수 있다. 일부 실시예에서, 기판(901)은 패키지(900)를 다이 구조물, 인쇄 회로 기판, 또다른 패키지 등과 같은 외부 부품에 기계적 및 전기적으로 접속시키는데 사용될 수 있는 커넥터(907)를 더 포함한다. 일부 실시예에서, 커넥터(907)는 솔더 볼, 제어된 붕괴 칩 접속( controlled collapse chip connection; C4) 범프, 볼 그리드 어레이(ball grid array; BGA) 볼, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(electroless nickel-electroless palladium-immersion gold technique; ENEPIG) 형성된 범프 등일 수 있다.
도 10 및 도 11은 일부 실시예에 따른 패키지(900) 및 본딩 구조물(903)(도 9a 및 도 9b 참조)의 형성에서 중간 단계의 단면도를 예시한다. 도 10 및 도 11은 본딩 공정이 완료된 후에 패키지(900)의 부분(909)(도 9b 참조)이 될 다이 구조물(801) 및 기판(901)의 부분의 확대도를 예시한다. 도 10은 패키지(900)를 형성하기 위해 본딩 공정을 수행하기 전의 다이 구조물(801)과 기판(901)의 상대적인 위치를 예시한다. 기판(901)은 패시베이션 층(1003)과 패시베이션 층(1005) 사이에 개재된 도전성 패드, 예를 들어 전도성 패드(1001)를 포함할 수 있다. 일부 실시예에서, 패시베이션 층(1003 및 1005)은 도 1a 및 도 1b를 참조하여 상술된 패시베이션 층(127)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명은 여기서 반복되지 않는다. 전도성 패드(1001)는 도 1a 및 도 1b를 참조하여 상술된 전도성 패드(129C)와 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명은 여기서 반복되지 않는다. 전도성 패드(1001)는 패시베이션 층(1005)에 의해 부분적으로 커버된다. 다이 구조물(801)의 대응하는 커넥터(137)의 전도성 필러(141) 또는 솔더 층(143)과의 후속 본딩을 위해 패시체이션 층(1005) 내에 형성된 개구부를 충진하도록 전도성 패드(1001) 위에 솔더 층(1007)이 형성된다. 솔더 층(1007)은 도 1a, 도 1b, 및 도 4 내지 도 7을 참조하여 상술된 솔더 층(143)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다.
도 11을 참조하면, 솔더 층(143 및 1007)(도 10 참조)은 물리적 접촉이 일어나고 리플로우 공정이 수행되어 솔더 층(143 및 1007)을 공통 솔더 층(1101)으로 병합하고 공통 솔더 층(1101)을 전도성 필러(141)에 본딩한다. UBM 층(139), 전도성 필러(141) 및 솔더 층(1101)은 본딩 구조물(903)을 형성한다.
도 9a, 도 9b, 도 10 및 도 11을 참조하면, 기판(901)과 다이 구조물(801) 내의 재료들 사이의 상이한 열 팽창 계수(CTE)의 차이로 인해, 이들의 상대적인 위치는 열 처리, 예를 들어 상술된 리플로우 공정을 수행하는 동안 또는 수행한 후에 시프팅될 수 있다. 일부 실시예에서, 상대적인 위치의 시프팅은 다이 구조물(801)의 커넥터(137)와 기판(901) 중 각자의 솔더 층(1007) 사이의 오정렬을 야기할 수 있고, 본딩 구조물(903)의 전기적 및 기계적 기능을 저하시킬 수 있다. 일부 실시예에서, 상대적인 위치의 시프팅은 다이 구조물(801) 및 기판(901)의 중심에 비해 에지에서 더 두드러진다. 다이 구조물(801)의 커넥터(137)와 기판(901) 중 각자의 솔더 층(1007) 사이의 오정렬을 피하기 위해, 커넥터(137)은 커넥터(137) 각각의 길쭉한 평면도 형상의 장축이 실질적으로 다이 구조물(801)의 중심을 향하게 하도록 배열되어 커넥터(137)와 각각의 솔더 층(1007) 사이의 본딩 구역을 최대화한다. 일부 실시예에서, 다이 구조물(801)의 커넥터(137)는 커넥터(137) 각각의 길쭉한 평면도 형상의 장축이 또한 실질적으로 기판(901)의 중심을 향하게 하도록 배열된다. 이러한 실시예에서, 기판(901)의 중심은 평면도에서 다이 구조물(801)의 중심(803)과 일치한다. 커넥터(137)의 그러한 배열 및 형상, 및 그에 따른 본딩 구조물(903)은 본딩 구조물(903)의 응력을 감소시킨다. 또한, 본딩 공정(예를 들어, 리플로우 공정 등) 동안에 다이 구조물(801)과 기판(901) 사이의 CTE 불일치로 인해 야기되는 다이 구조물(801)의 다양한 층들[예를 들어, 도 1b에 도시된 유전체 층(117)]에 가해지는 응력은 감소될 수 있고, 이는 다이 구조물(801)의 다양한 층들의 균열 또는 박리를 방지할 수 있다.
도 12a 및 12b는 일부 실시예에 따른 웨이퍼(1200)의 상면도 및 단면도를 예시한다. 도 12a는 웨이퍼(1200)의 상면도를 예시하고, 도 12b는 도 12a에 도시된 라인 BB를 따른 웨이퍼(1200)의 단면도를 예시한다. 일부 실시예에서, 웨이퍼(1200)는 웨이퍼(100)와 유사하며, 유사한 피처는 유사한 참조 번호로 라벨링되고, 유사한 피처의 설명은 여기서 반복되지 않는다. 일부 실시예에서, 웨이퍼(1200)는 스크라이브 라인(103)에 의해 분리된 유닛 영역(101)을 포함한다. 일부 실시예에서, 웨이퍼(1200)는 도 1a, 도 1b, 도 2 내지 도 7을 참조하여 상술된 웨이퍼(100)와 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 시일 링(131B)은 시일 링(131B) 각각이 2개의 인접한 유닛 영역(101)을 에워싸서 2-유닛 영역(1201)을 형성하도록 형성된다. 일부 실시예에서, 커넥터(137)가 2-유닛 영역(1201) 위에 형성되어, 커넥터(137) 각각의 길쭉한 평면도 형상의 장축을 따라 연장되는 라인(1203)이 2-유닛 영역(1201)들 중 각자의 2-유닛 영역의 중심(1205)과 교차하게 한다. 일부 실시예에서, 중심(1205)은 시일 링(131B)에 의해 에워싸인 구역의 중심일 수 있다. 도 12a에 예시된 커넥터(137)의 수 및 위치는 단지 예로서 제공된다. 다른 실시예에서, 커넥터(137)의 수 및 위치는 결과적으로 패키징된 디바이스의 설계 요건에 따라 변경될 수 있다.
도 12a 및 도 12b를 더욱 참조하면, 웨이퍼(1200) 상에 커넥터(137)를 형성한 후, 인접한 시일 링(131B) 사이의 스크라이브 라인(103)을 따라 2-유닛 영역(1201)이 싱귤레이팅되어 도 13에 도시된 다이 구조물(1301)과 같은 개별 다이 구조물을 형성한다. 싱귤레이션 공정은 쏘잉 공정, 에칭 공정, 레이저 애블레이션 공정, 이들의 조합 등을 포함할 수 있다. 시일 링(131B)은 싱귤레이션 동안에 2-유닛 영역(1201)의 다양한 피처를 보호하고, 결함(예를 들어, 박리, 균열 등)의 형성을 감소시키거나 방지할 수 있다. 도 13을 참조하면, 다이 구조물(1301)이 각각의 2-유닛 영역(1201)(도 12a 참조)에 대응하기 때문에, 커넥터(137)는 각각의 2-유닛 영역(1201)의 중심(1205)와 일치하는 다이 구조물(1301)의 중심(1303)에 대하여 배향된다. 다이 구조물(1301)이 직사각형 평면도 형상을 갖는 일부 실시예에서, 다이 구조물(1301)은 평면도에서 제 1 폭(W9) 및 제 2 폭(W10)을 가진다. 일부 실시예에서, 다이 구조물(1301)의 제 1 폭(W9)은 다이 구조물(1301)의 제 2 폭(W10)보다 크거나 동등하거나 작을 수 있다. 일부 실시예에서, 다이 구조물(1301)의 제 1 폭(W9)은 약 26 mm 내지 약 286 mm이다. 일부 실시예에서, 다이 구조물(1301)의 제 2 폭(W10)은 약 32 mm 내지 약 288mm이다. 다이 구조물(1301)은 2x레티클 구조물로 지칭될 수 있는 반면, 다이 구조물(801)(도 8 참조)는 또한 1x레티클 구조물로 지칭될 수 있다.
도 14a 및 14b는 일부 실시예에 따른 패키지(1400)의 상면도 및 단면도를 예시한다. 패키지(1400)는 도 9a 및 도 9b에 도시된 패키지(900)와 유사하며, 유사한 피처는 유사한 참조 번호로 라벨링되고, 유사한 피처의 설명은 여기서 반복하지 않는다. 패키지(1400)는 본딩 구조물(903)를 사용하여 기판(901)에 부착된 다이 구조물(1301)을 포함한다. 일부 실시예에서, 다이 구조물(1301)은 도 10 및 도 11을 참조하여 상술된 공정 단계를 사용하여 기판(901)에 본딩될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 다이 구조물(1301)의 중심(1303)은 평면도에서 기판(901)의 중심과 일치할 수 있다.
도 1a, 도 1b 및 도 15를 참조하면, 일부 실시예에서, 시일 링(131B)의 형성은 생략된다. 이러한 실시예에서, 웨이퍼(100)의 커넥터(137)을 형성한 후에, 다이 영역(105, 107, 109, 111)은 인접한 시일 링(131A) 사이의 구역을 따라 싱귤레이팅되어 도 15에 도시된 다이 구조물(1501, 1503, 1505 및 1507)과 같은 개별 다이 구조물을 형성한다. 싱귤레이션 공정은 쏘일 공정, 에칭 공정, 레이저 애블레이션 공정, 이들의 조합 등을 포함할 수 있다. 시일 링(131A)은 싱귤레이션 동안의 다이 영역(105, 107, 109 및 111)의 다양한 피처를 보호하고 결함(예를 들어, 박리, 균열 등)의 형성을 감소시키거나 방지할 수 있다. 다이 구조물(1501)은 다이 영역(105)에 대응하고, 다이 구조물(1503)은 다이 영역(107)에 대응하고, 다이 구조물(1505)는 다이 영역(109)에 대응하고, 다이 구조(1507)는 다이 영역(111)에 대응한다.
도 16a 및 16b는 일부 실시예에 따른 패키지(1600)의 상면도 및 단면도를 예시한다. 도 16a는 패키지(1600)의 상면도를 예시하는 반면, 도 16b는 도 16a에 도시된 라인 BB를 따른 패키지(1600)의 단면도를 예시한다. 패키지(1600)는 도 9a 및 도 9b에 도시된 패키지(900)와 유사하며, 유사한 피처는 유사한 참조 번호로 라벨링되고, 유사한 피처의 설명은 여기서 반복하지 않는다. 패키지(1600)는 다이 본딩 구조물(903)을 사용하여 기판(901)에 부착된 다이 구조물(1501, 1503, 1505 및 1507)을 포함한다. 다이 구조물(1501, 1503, 1505 및 1507)과 기판(901) 사이와 본딩 구조물(903) 주위에 언더필 재료(905)가 형성된다. 일부 실시예에서, 다이 구조물(1501, 1503, 1505 및 1507)은 도 10 및 도 11을 참조하여 상술된 공정 단계를 사용하여 기판(901)에 본딩될 수 있으며, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 다이 구조물(1501, 1503, 1505 및 1507)은 커넥터(137) 각각의 길쭉한 평면도 형상의 장축을 따라 연장되는 라인(1601)이 기판(901)의 중심(1603)과 교차하도록 기판(901) 상에 배열된다.
도 17a 및 17b는 일부 실시예에 따른 패키지(1600)의 상면도 및 단면도를 예시한다. 도 17a는 패키지(1700)의 상면도를 예시하는 반면, 도 17b는 도 17a에 도시된 라인 BB를 따른 패키지(1700)의 단면도를 예시한다. 패키지(1700)는 도 9a 및 도 9b에 도시된 패키지(900)와 유사하며, 유사한 피처는 유사한 참조 번호로 라벨링되고, 유사한 피처의 설명은 여기서 반복하지 않는다. 다이 구조물(801) 외에, 패키지(1700)는 본딩 구조물(1703)을 사용하여 기판(901)에 부착된 디바이스(1701)를 더 포함한다. 디바이스(1701)는 분산 수동 디바이스(discrete passive device; DPD), 표면 실장 디바이스(surfaces mounted device; SMD), 이들의 조합 등일 수 있다. 디바이스(1701)는 예를 들어, 저항기, 캐패시터, 인덕터, 퓨즈, 이들의 조합 등과 같은 하나 이상의 수동 디바이스를 포함할 수 있다. 일부 실시예에서, 본딩 구조물(1703)은 도 10 및 도 11을 참조하여 상술된 본딩 구조(903)와 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다. 다른 실시예에서, 본딩 구조(1703)는 솔더 볼, C4 범프, BGA 볼, 마이크로 범프, ENEPIG 형성된 범프 등일 수 있다. 일부 실시예에서, 다이 구조물(801)은 커넥터(137) 각각의 길쭉한 평면도 형상의 장축을 따라 연장되는 라인(1601)이 기판(901)의 중심(1603)과 교차하도록 기판(901) 상에 배열된다.
도 18a 및 도 18b는 일부 실시예에 따른 패키지의 상면도 및 단면도를 예시한다. 도 18a는 패키지(1800)의 상면도를 예시하는 반면, 도 18b는 도 18a에 도시된 라인 BB를 따른 패키지(1800)의 단면도를 예시한다. 패키지(1800)는 도 14a, 도 14b, 도 17a 및 도 17b에 도시된 패키지(1400 및 1700)와 유사하며, 유사한 피처는 유사한 참조 번호로 라벨링되고, 유사한 피처의 설명은 여기서 반복하지 않는다. 패키지(1700)와의 구별에서, 패키지(1800)는 다이 구조물(801) 대신에 다이 구조물(1301)을 포함한다. 일부 실시예에서, 다이 구조물(1301)은 커넥터(137) 각각의 길쭉한 평면도 형상의 장축을 따라 연장되는 라인(1601)이 기판(901)의 중심(1603)과 교차하도록 기판(901) 상에 배열된다.
도 19는 일부 실시예에 따라 다이 구조물을 형성하는 방법(1900)을 예시하는 흐름도이다. 방법(1900)은 단계(1901)에서 시작하고, 여기서 도 1a 및 도 1b을 참조하여 상술된 웨이퍼[예를 들어, 도 1a 및 도 1b에서 도시된 웨이퍼(100)] 내에 복수의 다이 영역[예를 들어, 도 1a에 도시된 다이 영역(105, 107, 109 및 111)]이 형성된다. 단계(1903)에서, 도 1a 및 도 1b을 참조하여 상술된 웨이퍼 내에 복수의 제 1 시일 링[예를 들어, 도 1a 및 도 1b에 도시된 시일 링(131A)] 및 제 2 시일 링[예를 들어, 도 1a 및 도 1b에 도시된 시일 링(131B)]이 형성된다. 일부 실시예에서, 복수의 제 1 시일 링 각각은 다이 영역 중 각자의 다이 영역을 둘러싸고 있다. 일부 실시예에서, 제 2 시일 링은 복수의 제 1 시일 링을 둘러싸고 있다. 일부 실시예에서, 복수의 제 1 시일 링과 제 2 시일 링은 동일한 공정에 의해 동시에 형성된다. 이러한 실시예에서, 동일한 마스크(또는 마스크)가 복수의 제 1 시일 링의 피처 및 제 2 시일 링의 피쳐를 동시에 패터닝하는데 사용될 수 있다. 대안의 실시예에서, 복수의 제 1 시일 링 및 제 2 시일 링은 상이한 공정에 의해 형성된다. 이러한 실시예에서, 복수의 제 1 시일 링은 상이한 시간에 상이한 마스크를 사용하여 제 2 시일 링을 형성하기 전 또는 후에 형성될 수 있다. 또다른 대안의 실시예에서, 제 2 시일 링의 형성은 생략될 수 있다. 단계(1905)에서, 도 1a, 도 1b 및 도 2 내지 도 7을 참조하여 상술된 바와 같은 웨이퍼 위에 커넥터[예를 들어, 도 1a 및 도 1b에 도시된 커넥터(137)]가 형성된다. 단계(1907)에서, 웨이퍼는 도 1a, 도 1b 및 도 8을 참조하여 상술된 바와 같이 복수의 다이 구조물[예를 들어, 도 8에 도시된 다이 구조물(801)]로 싱귤레이팅된다.
일실시예에 따르면, 디바이스는, 복수의 다이 영역을 포함하는 다이 구조물; 복수의 제 1 시일(seal) 링 - 복수의 제 1 시일 링 각각은 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ; 복수의 제 1 시일 링을 둘러싸고 있는 제 2 시일 링; 및 다이 구조물에 본딩된 복수의 커넥터 - 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 복수의 커넥터 각각의 길쭉한 평면도 형상의 장축은 다이 구조물의 중심을 향해 배향됨 - 를 포함한다. 일실시예에 있어서, 복수의 커넥터에 부착된 기판을 더 포함한다. 일실시예에 있어서, 다이 구조물의 중심은 평면도에서 기판의 중심과 일치한다. 일실시예에 있어서, 다이 구조물의 중심은 제 2 시일 링에 의해 둘러싸인 구역의 중심과 일치한다. 일실시예에 있어서, 복수의 커넥터 각각은, 전도성 필러; 및 전도성 필러 위의 솔더 층을 포함한다. 일실시예에 있어서, 복수의 다이 영역 중 제 1 다이 영역은 평면도에서 제 1 구역을 가지고, 복수의 다이 영역 중 제 2 다이 영역은 평면도에서 제 2 구역을 가지며, 제 2 구역은 제 1 구역과는 상이하다. 일실시예에 있어서, 길쭉한 평면도 형상은 오발 형상, 타원 형상, 또는 경주 트랙 형상이다.
또다른 실시예에 따르면, 디바이스는, 제 1 영역 및 제 2 영역을 포함한 다이 구조물 - 제 1 영역은 복수의 제 1 다이 영역을 포함하고, 제 2 영역은 복수의 제 2 다이 영역을 포함함 - ; 복수의 제 1 시일 링 - 복수의 제 1 시일 링 각각은 복수의 제 1 다이 영역 및 복수의 제 2 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ; 제 1 영역 및 제 2 영역을 둘러싸고 있는 제 2 시일 링; 및 다이 구조물에 본딩된 복수의 커넥터 - 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 복수의 커넥터 각각의 길쭉한 평면도 형상의 장축을 따라 연장된 라인은 다이 구조물의 중심과 교차함 - 를 포함한다. 일실시예에 있어서, 제 1 영역 및 제 2 다이 영역은 평면도에서 동일한 구역을 가진다. 일실시예에 있어서, 제 2 시일 링은 복수의 제 1 시일 링을 둘러싸고 있다. 일실시예에 있어서, 복수의 제 1 다이 영역 내의 다이 영역의 수는 복수의 제 2 다이 영역 내의 다이 영역의 수와 동일한다. 일실시예에 있어서, 디바이스는, 복수의 커넥터에 부착된 기판을 더 포함한다. 일실시예에 있어서, 다이 구조물의 중심은 평면도에서 기판의 중심과 일치한다. 일실시예에 있어서, 다이 구조물의 중심은 제 2 시일 링에 의해 둘러싸인 구역의 중심과 일치한다.
또다른 실시예에 따르면, 방법은, 웨이퍼 내에 복수의 유닛 영역 - 복수의 유닛 영역 각각은 복수의 다이 영역을 포함함 - 을 형성하는 단계; 웨이퍼 내에 복수의 제 1 시일 링 - 복수의 제 1 시일 링 각각은 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - 을 형성하는 단계; 웨이퍼 내에 복수의 제 2 시일 링 - 복수의 제 2 시일 링 각각은 복수의 유닛 영역 중 대응하는 유닛 영역을 둘러싸고 있음 - 을 형성하는 단계; 및 웨이퍼 내에 복수의 커넥터 - 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 복수의 커넥터 각각의 길쭉한 평면도 형상의 장축은 복수의 유닛 영역 중 대응하는 유닛 영역의 중심을 향해 배향됨 - 를 형성하는 단계를 포함한다. 일실시예에 있어서, 방법은, 복수의 다이 영역을 형성하기 위해 웨이퍼를 싱귤레이팅하는 단계를 더 포함한다. 일실시예에 있어서, 웨이퍼를 싱귤레이팅하는 단계는, 인접한 제 2 시일 링 사이에 배치된 웨이퍼의 구역을 따라 쏘잉하는 단계를 포함한다. 일실시예에 있어서, 복수의 다이 영역 각각은 복수의 유닛 영역 중 대응하는 유닛 영역을 포함한다. 일실시예에 있어서, 복수의 다이 영역 각각은 복수의 유닛 영역 중 대응하는 쌍의 유닛 영역을 포함한다. 일실시예에 있어서, 방법은, 웨이퍼 내에 복수의 상호접속 구조물을 형성하는 단계를 더 포함하고, 복수의 상호접속 구조물, 복수의 제 1 시일 링, 및 복수의 제 2 시일 링은 동일한 공정에 의해 동시에 형성된다.
다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운-굿-다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 디바이스에 있어서,
복수의 다이 영역을 포함하는 다이 구조물;
복수의 제 1 시일(seal) 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ;
상기 복수의 제 1 시일 링을 둘러싸고 있는 제 2 시일 링; 및
상기 다이 구조물에 본딩된 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한(elongated) 평면도(plan-view) 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축은 다이 구조물의 중심을 향해 배향됨 -
를 포함하는, 디바이스.
2. 제 1 항에 있어서,
상기 복수의 커넥터에 부착된 기판
을 더 포함하는, 디바이스.
3. 제 2 항에 있어서,
상기 다이 구조물의 중심은 평면도에서 상기 기판의 중심과 일치하는 것인, 디바이스.
4. 제 1 항에 있어서,
상기 다이 구조물의 중심은 상기 제 2 시일 링에 의해 둘러싸인 구역의 중심과 일치하는 것인, 디바이스.
5. 제 1 항에 있어서,
상기 복수의 커넥터 각각은,
전도성 필러(pillar); 및
상기 전도성 필러 위의 솔더 층을 포함하는 것인, 디바이스.
6. 제 1 항에 있어서,
상기 복수의 다이 영역 중 제 1 다이 영역은 평면도에서 제 1 구역을 가지고, 상기 복수의 다이 영역 중 제 2 다이 영역은 평면도에서 제 2 구역을 가지며, 상기 제 2 구역은 상기 제 1 구역과는 상이한 것인, 디바이스.
7. 제 1 항에 있어서,
상기 길쭉한 평면도 형상은 오발(oval) 형상, 타원 형상, 또는 경주 트랙(racetrack) 형상인 것인, 디바이스.
8. 디바이스에 있어서,
제 1 영역 및 제 2 영역을 포함한 다이 구조물 - 상기 제 1 영역은 복수의 제 1 다이 영역을 포함하고, 상기 제 2 영역은 복수의 제 2 다이 영역을 포함함 - ;
복수의 제 1 시일 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 제 1 다이 영역 및 상기 복수의 제 2 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ;
상기 제 1 영역 및 상기 제 2 영역을 둘러싸고 있는 제 2 시일 링; 및
상기 다이 구조물에 본딩된 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축을 따라 연장된 라인은 다이 구조물의 중심과 교차함 -
를 포함하는, 디바이스.
9. 제 8 항에 있어서,
상기 제 1 영역 및 상기 제 2 다이 영역은 평면도에서 동일한 구역을 가지는 것인, 디바이스.
10. 제 8 항에 있어서,
상기 제 2 시일 링은 상기 복수의 제 1 시일 링을 둘러싸고 있는 것인, 디바이스.
11. 제 8 항에 있어서,
상기 복수의 제 1 다이 영역 내의 다이 영역의 수는 상기 복수의 제 2 다이 영역 내의 다이 영역의 수와 동일한 것인, 디바이스.
12. 제 8 항에 있어서,
상기 복수의 커넥터에 물리적으로 부착된 기판
을 더 포함하는, 디바이스.
13. 제 12 항에 있어서,
상기 다이 구조물의 중심은 평면도에서 상기 기판의 중심과 일치하는 것인, 디바이스.
14. 제 8 항에 있어서,
상기 다이 구조물의 중심은 상기 제 2 시일 링에 의해 둘러싸인 구역의 중심과 일치하는 것인, 디바이스.
15. 방법에 있어서,
웨이퍼 내에 복수의 유닛 영역 - 상기 복수의 유닛 영역 각각은 복수의 다이 영역을 포함함 - 을 형성하는 단계;
상기 웨이퍼 내에 복수의 제 1 시일 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - 을 형성하는 단계;
상기 웨이퍼 내에 복수의 제 2 시일 링 - 상기 복수의 제 2 시일 링 각각은 상기 복수의 유닛 영역 중 대응하는 유닛 영역을 둘러싸고 있음 - 을 형성하는 단계; 및
상기 웨이퍼 위에 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축은 상기 복수의 유닛 영역 중 대응하는 유닛 영역의 중심을 향해 배향됨 - 를 형성하는 단계
를 포함하는, 방법.
16. 제 15 항에 있어서,
복수의 다이 영역을 형성하기 위해 상기 웨이퍼를 싱귤레이팅(singulating)하는 단계
를 더 포함하는, 방법.
17. 제 16 항에 있어서,
상기 웨이퍼를 싱귤레이팅하는 단계는, 인접한 제 2 시일 링 사이에 배치된 상기 웨이퍼의 구역을 따라 쏘잉(sawing)하는 단계를 포함하는 것인, 방법.
18. 제 16 항에 있어서,
상기 복수의 다이 영역 각각은 상기 복수의 유닛 영역 중 대응하는 유닛 영역을 포함하는 것인, 방법.
19. 제 16 항에 있어서,
상기 복수의 다이 영역 각각은 상기 복수의 유닛 영역 중 대응하는 쌍의 유닛 영역을 포함하는 것인, 방법.
20. 제 15 항에 있어서,
상기 웨이퍼 내에 복수의 상호접속 구조물을 형성하는 단계
를 더 포함하고, 상기 복수의 상호접속 구조물, 상기 복수의 제 1 시일 링, 및 상기 복수의 제 2 시일 링은 동일한 공정에 의해 동시에 형성되는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    복수의 다이 영역을 포함하는 다이 구조물;
    복수의 제 1 시일(seal) 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ;
    상기 복수의 제 1 시일 링을 둘러싸고 있는 제 2 시일 링; 및
    상기 다이 구조물에 본딩된 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한(elongated) 평면도(plan-view) 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축은 다이 구조물의 중심을 향해 배향됨 -
    를 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 커넥터에 부착된 기판
    을 더 포함하는, 디바이스.
  3. 제 2 항에 있어서,
    상기 다이 구조물의 중심은 평면도에서 상기 기판의 중심과 일치하는 것인, 디바이스.
  4. 제 1 항에 있어서,
    상기 다이 구조물의 중심은 상기 제 2 시일 링에 의해 둘러싸인 구역의 중심과 일치하는 것인, 디바이스.
  5. 제 1 항에 있어서,
    상기 복수의 커넥터 각각은,
    전도성 필러(pillar); 및
    상기 전도성 필러 위의 솔더 층을 포함하는 것인, 디바이스.
  6. 제 1 항에 있어서,
    상기 복수의 다이 영역 중 제 1 다이 영역은 평면도에서 제 1 구역을 가지고, 상기 복수의 다이 영역 중 제 2 다이 영역은 평면도에서 제 2 구역을 가지며, 상기 제 2 구역은 상기 제 1 구역과는 상이한 것인, 디바이스.
  7. 제 1 항에 있어서,
    상기 길쭉한 평면도 형상은 오발(oval) 형상, 타원 형상, 또는 경주 트랙(racetrack) 형상인 것인, 디바이스.
  8. 디바이스에 있어서,
    제 1 영역 및 제 2 영역을 포함한 다이 구조물 - 상기 제 1 영역은 복수의 제 1 다이 영역을 포함하고, 상기 제 2 영역은 복수의 제 2 다이 영역을 포함함 - ;
    복수의 제 1 시일 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 제 1 다이 영역 및 상기 복수의 제 2 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - ;
    상기 제 1 영역 및 상기 제 2 영역을 둘러싸고 있는 제 2 시일 링; 및
    상기 다이 구조물에 본딩된 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축을 따라 연장된 라인은 다이 구조물의 중심과 교차함 -
    를 포함하는, 디바이스.
  9. 제 8 항에 있어서,
    상기 복수의 커넥터에 물리적으로 부착된 기판
    을 더 포함하는, 디바이스.
  10. 방법에 있어서,
    웨이퍼 내에 복수의 유닛 영역 - 상기 복수의 유닛 영역 각각은 복수의 다이 영역을 포함함 - 을 형성하는 단계;
    상기 웨이퍼 내에 복수의 제 1 시일 링 - 상기 복수의 제 1 시일 링 각각은 상기 복수의 다이 영역 중 대응하는 다이 영역을 둘러싸고 있음 - 을 형성하는 단계;
    상기 웨이퍼 내에 복수의 제 2 시일 링 - 상기 복수의 제 2 시일 링 각각은 상기 복수의 유닛 영역 중 대응하는 유닛 영역을 둘러싸고 있음 - 을 형성하는 단계; 및
    상기 웨이퍼 위에 복수의 커넥터 - 상기 복수의 커넥터 각각은 길쭉한 평면도 형상을 가지며, 상기 복수의 커넥터 각각의 상기 길쭉한 평면도 형상의 장축은 상기 복수의 유닛 영역 중 대응하는 유닛 영역의 중심을 향해 배향됨 - 를 형성하는 단계
    를 포함하는, 방법.
KR1020190105170A 2018-09-27 2019-08-27 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법 Ceased KR20200036734A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210191253A KR102481141B1 (ko) 2018-09-27 2021-12-29 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862737531P 2018-09-27 2018-09-27
US62/737,531 2018-09-27
US16/265,136 US11393771B2 (en) 2018-09-27 2019-02-01 Bonding structures in semiconductor packaged device and method of forming same
US16/265,136 2019-02-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210191253A Division KR102481141B1 (ko) 2018-09-27 2021-12-29 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20200036734A true KR20200036734A (ko) 2020-04-07

Family

ID=69946136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190105170A Ceased KR20200036734A (ko) 2018-09-27 2019-08-27 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법

Country Status (4)

Country Link
US (1) US11393771B2 (ko)
KR (1) KR20200036734A (ko)
CN (1) CN110957279B (ko)
TW (1) TWI720623B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438896B2 (en) 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
US11075173B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
KR102872928B1 (ko) * 2019-12-30 2025-10-16 삼성전자주식회사 반도체 웨이퍼 및 그 제조 방법
TWI797465B (zh) * 2020-07-31 2023-04-01 新唐科技股份有限公司 半導體晶片
KR102815754B1 (ko) 2020-10-27 2025-06-05 삼성전자주식회사 반도체 패키지
US11728266B2 (en) 2020-12-23 2023-08-15 Apple Inc. Die stitching and harvesting of arrayed structures
US11862481B2 (en) 2021-03-09 2024-01-02 Apple Inc. Seal ring designs supporting efficient die to die routing
US12341113B2 (en) * 2021-07-09 2025-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel fin design for double seal ring
US11824015B2 (en) 2021-08-09 2023-11-21 Apple Inc. Structure and method for sealing a silicon IC

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4619705B2 (ja) 2004-01-15 2011-01-26 株式会社東芝 半導体装置
JP2008535225A (ja) * 2005-03-25 2008-08-28 スタッツ チップパック リミテッド 基板上に狭い配線部分を有するフリップチップ配線
JP5061520B2 (ja) 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9053989B2 (en) * 2011-09-08 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structure in semiconductor device
US9564412B2 (en) * 2011-12-06 2017-02-07 Intel Corporation Shaped and oriented solder joints
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8785246B2 (en) 2012-08-03 2014-07-22 Plx Technology, Inc. Multiple seal-ring structure for the design, fabrication, and packaging of integrated circuits
US9673161B2 (en) * 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9159695B2 (en) 2013-01-07 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structures in package structure
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9589915B2 (en) * 2014-07-17 2017-03-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR20160099440A (ko) 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures

Also Published As

Publication number Publication date
TW202013636A (zh) 2020-04-01
US11393771B2 (en) 2022-07-19
CN110957279A (zh) 2020-04-03
CN110957279B (zh) 2021-09-14
US20200105682A1 (en) 2020-04-02
TWI720623B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
US11289449B2 (en) Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US11393771B2 (en) Bonding structures in semiconductor packaged device and method of forming same
CN111128933B (zh) 半导体封装件及其形成方法
KR20200030563A (ko) 몰딩된 칩 조합물
US10784123B2 (en) Integrated circuit packages and methods of forming same
KR102069818B1 (ko) 집적 회로 패키지 및 그 형성 방법
US12463150B2 (en) Bonding structures in semiconductor packaged device and method of forming same
US11842955B2 (en) Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a redistribution structure
US11296012B2 (en) Barrier structures between external electrical connectors
TWI876576B (zh) 裝置結構和形成裝置結構的方法
TWI917434B (zh) 半導體晶粒的封裝結構及其形成方法
CN118412291A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

X091 Application refused [patent]
AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PX0901 Re-examination

St.27 status event code: A-2-3-E10-E12-rex-PX0901

PX0601 Decision of rejection after re-examination

St.27 status event code: N-2-6-B10-B17-rex-PX0601

X601 Decision of rejection after re-examination
A107 Divisional application of patent
PA0107 Divisional application

St.27 status event code: A-0-1-A10-A18-div-PA0107

St.27 status event code: A-0-1-A10-A16-div-PA0107

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000