KR20200036816A - 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치 - Google Patents

촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치 Download PDF

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Abstract

촬상 소자는 제1 전극(21), 광전변환층(23A) 및 제2 전극(22)이 적층되어 이루어지는 광전변환부를 구비하고 있고, 제1 전극(21)과 광전변환층(23A) 사이에는 제1 전극측부터 제1 반도체 재료층(23B1) 및 제2 반도체 재료층(23B2)이 형성되어 있고, 제2 반도체 재료층(23B2)은 광전변환층(23A)에 접하여 있고, 광전변환부는 또한, 절연층(82) 및 제1 전극(21)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전하 축적용 전극(24)을 구비하고 있고, 제1 반도체 재료층(23B1)의 캐리어 이동도를 μ1, 제2 반도체 재료층(23B2)의 캐리어 이동도를 μ2로 하였을 때, μ2<μ1를 만족한다.

Description

촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치
본 개시는 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치에 관한 것이다.
이미지 센서 등을 구성하는 촬상 소자로서, 근래, 적층형 촬상 소자가 주목되고 있다. 적층형 촬상 소자에서는 광전변환층(수광층)이 2개의 전극에 끼워 넣어진 구조를 갖는다. 그리고, 적층형 촬상 소자에서는 광전변환에 의거하여 광전변환층에서 발생한 신호 전하를 축적하고, 전송하는 구조가 필요하게 된다. 종래의 구조에서는 신호 전하가 FD(Floating Drain) 전극에 축적 및 전송되는 구조가 필요하게 되고, 신호 전하가 지연되지 않도록 고속의 전송이 필요하게 된다.
이와 같은 과제를 해결하기 위한 촬상 소자(광전변환 소자)가 예를 들면, 일본 특개2016-63165호 공보에 개시되어 있다. 이 촬상 소자는 제1의 절연층상에 형성된 축적 전극, 축적 전극상에 형성된 제2의 절연층, 축적 전극 및 제2의 절연층을 덮도록 형성된 반도체층, 반도체층에 접하도록 형성되고, 축적 전극부터 떨어지도록 형성된 포집 전극, 반도체층상에 형성된 광전변환층 및 광전변환층상에 형성된 상부 전극, 을 구비하고 있다. 그리고, 이 일본 특개2016-63165호 공보에 개시된 기술에서는 반도체층을 구성하는 재료로서, 예를 들면, IGZO가 들어져 있다.
광전변환층에 유기 반도체 재료를 사용하는 촬상 소자는 특정한 색(파장대)을 광전변환하는 것이 가능하다. 그리고, 이와 같은 특징을 갖기 때문에 고체 촬상 장치에서의 촬상 소자로서 이용하는 경우, 온 칩·컬러 필터층(OCCF)과 촬상 소자의 조합으로 부화소가 이루어지고, 부화소가 2차원 배열되어 있는 종래의 고체 촬상 장치에서는 불가한, 부화소를 적층한 구조(적층형 촬상 소자)를 얻는 것이 가능하다(예를 들면, 일본 특개2011-138927호 공보 참조). 또한, 디모자이크 처리를 필요로 하지 않음으로, 위색이 발생하지 않는다는 이점이 있다. 이하의 설명에서, 반도체 기판의 위 또는 상방에 마련된 광전변환부를 구비한 촬상 소자를 편의상, 『제1 타입의 촬상 소자』라고 부르고, 제1 타입의 촬상 소자를 구성하는 광전변환부를 편의상, 『제1 타입의 광전변환부』라고 부르고, 반도체 기판 내에 마련된 촬상 소자를 편의상, 『제2 타입의 촬상 소자』라고 부르고, 제2 타입의 촬상 소자를 구성하는 광전변환부를 편의상, 『제2 타입의 광전변환부』라고 부르는 경우가 있다.
도 78에 종래의 적층형 촬상 소자(적층형 고체 촬상 장치)의 구성례를 도시한다. 도 78에 도시하는 예에서는 반도체 기판(370) 내에 제2 타입의 촬상 소자인 제3 촬상 소자(343) 및 제2 촬상 소자(341)를 구성하는 제2 타입의 광전변환부인 제3 광전변환부(343A) 및 제2 광전변환부(341A)가 적층되어, 형성되어 있다. 또한, 반도체 기판(370)의 상방(구체적으로는 제2 촬상 소자(341)의 상방)에는 제1 타입의 광전변환부인 제1 광전변환부(310A)가 배치되어 있다. 여기서, 제1 광전변환부(310A)는 제1 전극(321), 유기 재료로 이루어지는 광전변환층(323), 제2 전극(322)을 구비하고 있고, 제1 타입의 촬상 소자인 제1 촬상 소자(310)를 구성한다. 제2 광전변환부(341A) 및 제3 광전변환부(343A)에서는 흡수 계수의 차이에 의해, 각각, 예를 들면, 청색광 및 적색광이 광전변환된다. 또한, 제1 광전변환부(310A)에서는 예를 들면, 녹색광이 광전변환된다.
제2 광전변환부(341A) 및 제3 광전변환부(343A)에서 광전변환에 의해 생성한 전하는 이들의 제2 광전변환부(341A) 및 제3 광전변환부(343A)에 일단 축적된 후, 각각, 종형 트랜지스터(게이트부(345)를 도시한다)와 전송 트랜지스터(게이트부(346)를 도시한다)에 의해 제2 부유 확산층(Floating Diffusion)(FD2) 및 제3 부유 확산층(FD3)에 전송되고, 또한, 외부의 판독 회로(도시 생략)에 출력된다. 이들의 트랜지스터 및 부유 확산층(FD2, FD3)도 반도체 기판(370)에 형성되어 있다.
제1 광전변환부(310A)에서 광전변환에 의해 생성한 전하는 콘택트 홀부(361), 배선층(362)을 통하여, 반도체 기판(370)에 형성된 제1 부유 확산층(FD1)에 축적된다. 또한, 제1 광전변환부(310A)는 콘택트 홀부(361), 배선층(362)을 통하여, 전하량을 전압으로 변환하는 증폭 트랜지스터의 게이트부(352)에도 접속되어 있다. 그리고, 제1 부유 확산층(FD1)은 리셋·트랜지스터(게이트부(351)를 도시한다)의 일부를 구성하고 있다. 참조 번호 371은 소자 분리 영역이고, 참조 번호 372는 반도체 기판(370)의 표면에 형성된 산화막이고, 참조 번호 376, 381은 층간 절연층이고, 참조 번호 383은 절연층이고, 참조 번호 314는 온 칩·마이크로·렌즈이다.
특허 문헌 1 : 일본 특개2016-63165호 공보 특허 문헌 2 : 일본 특개2011-138927호 공보
그런데, 일본 특개2016-63165호 공보에 개시된 구조의 촬상 소자에서는 신호 전하가 지연되지 않도록 고속의 전송을 위해, 반도체층에는 고(高)캐리어 이동도가 요구된다. 그렇지만, 고캐리어 이동도를 갖는 반도체층상에 광전변환층을 직접 형성하면, 암전류의 증가라는 촬상 화질의 저하를 초래할 우려가 있다.
따라서 본 개시의 목적은 광전변환층에서 발생한 신호 전하를 신속하게 제1 전극에 전송할 수 있고, 게다가 촬상 화질의 저하를 초래하지 않는 구성, 구조를 갖는 촬상 소자 및 그러한 촬상 소자를 구비한 적층형 촬상 소자 및 고체 촬상 장치를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태, 제2의 양태, 제3의 양태 및 제4의 양태에 관한 촬상 소자는
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있다.
그리고, 본 개시의 제1의 양태에 관한 촬상 소자에서는 제1 반도체 재료층의 전자 이동도를 μ1, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ2<μ1를 만족한다.
또한, 본 개시의 제2의 양태에 관한 촬상 소자에서는 제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족한다.
나아가서는 본 개시의 제3의 양태에 관한 촬상 소자에서는 광전변환층의 전자 이동도를 μ0, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ0≤μ2를 만족한다.
또한, 본 개시의 제4의 양태에 관한 촬상 소자에서는 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족한다.
상기한 목적을 달성하기 위한 본 개시의 적층형 촬상 소자는 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자를 적어도 하나 갖는다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 고체 촬상 장치는 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자를 복수 구비하고 있다. 또한, 상기한 목적을 달성하기 위한 본 개시의 제2의 양태에 관한 고체 촬상 장치는 본 개시의 적층형 촬상 소자를 복수 구비하고 있다.
본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자 등(후술한다)에서는 제1 전극과 광전변환층의 사이에 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제1 반도체 재료층의 각종 특성, 제2 반도체 재료층의 각종 특성 및 광전변환층의 각종 특성의 관계가 규정되어 있다. 따라서, 광전변환층에서 발생한 신호 전하를 신속하게 제1 전극에 전송할 수 있고, 게다가 촬상 화질의 저하를 초래하기 어렵다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한, 부가적인 효과가 있어도 좋다.
도 1은 실시례 1의 촬상 소자의 모식적인 일부 단면도.
도 2는 실시례 1의 촬상 소자의 등가 회로도.
도 3은 실시례 1의 촬상 소자의 등가 회로도.
도 4는 실시례 1의 촬상 소자를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 5는 실시례 1의 촬상 소자의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도시하는 도면.
도 6A, 도 6B 및 도 6C는 도 5(실시례 1), 도 20 및 도 21(실시례 4) 및 도 32 및 도 33(실시례 6)의 각 부위를 설명하기 위한 실시례 1, 실시례 4 및 실시례 6의 촬상 소자의 등가 회로도.
도 7은 실시례 1의 촬상 소자를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도.
도 8은 실시례 1의 촬상 소자를 구성하는 제1 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도.
도 9는 실시례 1의 촬상 소자의 변형례의 등가 회로도.
도 10은 도 9에 도시한 실시례 1의 촬상 소자의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 11은 실시례 2의 촬상 소자의 모식적인 일부 단면도.
도 12는 실시례 3의 촬상 소자의 모식적인 일부 단면도.
도 13은 실시례 3의 촬상 소자의 변형례의 모식적인 일부 단면도.
도 14는 실시례 3의 촬상 소자의 다른 변형례의 모식적인 일부 단면도.
도 15는 실시례 3의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 16은 실시례 4의 촬상 소자의 일부분의 모식적인 일부 단면도.
도 17은 실시례 4의 촬상 소자의 등가 회로도.
도 18은 실시례 4의 촬상 소자의 등가 회로도.
도 19는 실시례 4의 촬상 소자를 구성하는 제1 전극, 전송 제어용 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 20은 실시례 4의 촬상 소자의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도시하는 도면.
도 21은 실시례 4의 촬상 소자의 다른 동작시의 각 부위에서의 전위의 상태를 모식적으로 도시하는 도면.
도 22는 실시례 4의 촬상 소자를 구성하는 제1 전극, 전송 제어용 전극 및 전하 축적용 전극의 모식적인 배치도.
도 23은 실시례 4의 촬상 소자를 구성하는 제1 전극, 전송 제어용 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도.
도 24는 실시례 4의 촬상 소자의 변형례를 구성하는 제1 전극, 전송 제어용 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 25는 실시례 5의 촬상 소자의 일부분의 모식적인 일부 단면도.
도 26은 실시례 5의 촬상 소자를 구성하는 제1 전극, 전하 축적용 전극 및 전하 배출 전극의 모식적인 배치도.
도 27은 실시례 5의 촬상 소자를 구성하는 제1 전극, 전하 축적용 전극, 전하 배출 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도.
도 28은 실시례 6의 촬상 소자의 모식적인 일부 단면도.
도 29는 실시례 6의 촬상 소자의 등가 회로도.
도 30은 실시례 6의 촬상 소자의 등가 회로도.
도 31은 실시례 6의 촬상 소자를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 32는 실시례 6의 촬상 소자의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도시하는 도면.
도 33은 실시례 6의 촬상 소자의 다른 동작시(전송시)의 각 부위에서의 전위의 상태를 모식적으로 도시하는 도면.
도 34는 실시례 6의 촬상 소자를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도.
도 35는 실시례 6의 촬상 소자를 구성하는 제1 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도.
도 36은 실시례 6의 촬상 소자의 변형례를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도.
도 37은 실시례 7의 촬상 소자의 모식적인 일부 단면도.
도 38은 실시례 7의 촬상 소자에서의 전하 축적용 전극, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도.
도 39는 실시례 7의 촬상 소자의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 40은 실시례 8의 촬상 소자에서의 전하 축적용 전극, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도.
도 41은 실시례 9의 촬상 소자의 모식적인 일부 단면도.
도 42는 실시례 10 및 실시례 11의 촬상 소자의 모식적인 일부 단면도.
도 43A 및 도 43B는 실시례 11에서의 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 44A 및 도 44B는 실시례 11에서의 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 45는 실시례 11의 촬상 소자를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도.
도 46은 실시례 11의 촬상 소자의 변형례를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도.
도 47은 실시례 12 및 실시례 11의 촬상 소자의 모식적인 일부 단면도.
도 48A 및 도 48B는 실시례 12에서의 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 49는 실시례 13의 고체 촬상 장치에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 50은 실시례 13의 고체 촬상 장치의 제1 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 51은 실시례 13의 고체 촬상 장치의 제2 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 52는 실시례 13의 고체 촬상 장치의 제3 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 53은 실시례 13의 고체 촬상 장치의 제4 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 54는 실시례 13의 고체 촬상 장치의 제5 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 55는 실시례 13의 고체 촬상 장치의 제6 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 56은 실시례 13의 고체 촬상 장치의 제7 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 57은 실시례 13의 고체 촬상 장치의 제8 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 58은 실시례 13의 고체 촬상 장치의 제9 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 59A, 도 59B 및 도 59C는 실시례 13의 촬상 소자 블록에서의 판독 구동례를 도시하는 차트.
도 60은 실시례 14의 고체 촬상 장치에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 61은 실시례 14의 고체 촬상 장치의 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 62는 실시례 14의 고체 촬상 장치의 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 63은 실시례 14의 고체 촬상 장치의 변형례에서의 제1 전극 및 전하 축적용 전극 세그먼트의 모식적인 평면도.
도 64는 실시례 1의 촬상 소자의 다른 변형례의 모식적인 일부 단면도.
도 65는 실시례 1의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 66A, 도 66B 및 도 66C는 실시례 1의 촬상 소자의 또 다른 변형례의 제1 전극의 부분 등의 확대된 모식적인 일부 단면도.
도 67은 실시례 5의 촬상 소자의 다른 변형례의 전하 배출 전극의 부분 등의 확대된 모식적인 일부 단면도.
도 68은 실시례 1의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 69는 실시례 1의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 70은 실시례 1의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 71은 실시례 4의 촬상 소자의 다른 변형례의 모식적인 일부 단면도.
도 72는 실시례 1의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 73은 실시례 4의 촬상 소자의 또 다른 변형례의 모식적인 일부 단면도.
도 74는 실시례 7의 촬상 소자의 변형례에서의 전하 축적용 전극, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도.
도 75는 실시례 8의 촬상 소자의 변형례에서의 전하 축적용 전극, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도.
도 76은 실시례 1의 고체 촬상 장치의 개념도.
도 77은 본 개시의 촬상 소자 등으로 구성된 고체 촬상 장치를 전자 기기(카메라)를 이용한 예의 개념도.
도 78은 종래의 적층형 촬상 소자(적층형 고체 촬상 장치)의 개념도.
이하, 도면을 참조하여, 실시례에 의거하여 본 개시를 설명하는데, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러가지의 수치나 재료는 예시이다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자, 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치, 전반에 관한 설명
2. 실시례 1(본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자, 본 개시의 제2의 양태에 관한 고체 촬상 장치)
3. 실시례 2(실시례 1의 변형)
4. 실시례 3(실시례 1∼실시례 2의 변형, 본 개시의 제1의 양태에 관한 고체 촬상 장치)
5. 실시례 4(실시례 1∼실시례 3의 변형, 전송 제어용 전극을 구비한 촬상 소자)
6. 실시례 5(실시례 1∼실시례 4의 변형, 전하 배출 전극을 구비한 촬상 소자)
7. 실시례 6(실시례 1∼실시례 5의 변형, 복수의 전하 축적용 전극 세그먼트를 구비한 촬상 소자)
8. 실시례 7(제1 구성 및 제6 구성의 촬상 소자)
9. 실시례 8(본 개시의 제2 구성 및 제6 구성의 촬상 소자)
10. 실시례 9(제3 구성의 촬상 소자)
11. 실시례 10(제4 구성의 촬상 소자)
12. 실시례 11(제5 구성의 촬상 소자)
13. 실시례 12(제6 구성의 촬상 소자)
14. 실시례 13(제1 구성∼제2 구성의 고체 촬상 장치)
15. 실시례 14(실시례 13의 변형)
16. 기타
<본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자, 및 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치, 전반에 관한 설명>
본 개시의 제1의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자를 구성하는 본 개시의 제1의 양태에 관한 촬상 소자 및 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치를 구성하는 본 개시의 제1의 양태에 관한 촬상 소자를 총칭하여, 편의상, 『본 개시의 제1의 양태에 관한 촬상 소자 등』으로 부르는 경우가 있다. 또한, 본 개시의 제2의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자를 구성하는 본 개시의 제2의 양태에 관한 촬상 소자 및 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치를 구성하는 본 개시의 제2의 양태에 관한 촬상 소자를 총칭하여, 편의상, 『본 개시의 제2의 양태에 관한 촬상 소자 등』으로 부르는 경우가 있다. 나아가서는 본 개시의 제3의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자를 구성하는 본 개시의 제3의 양태에 관한 촬상 소자 및 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치를 구성하는 본 개시의 제3의 양태에 관한 촬상 소자를 총칭하여, 편의상, 『본 개시의 제3의 양태에 관한 촬상 소자 등』으로 부르는 경우가 있다. 또한, 본 개시의 제4의 양태에 관한 촬상 소자, 본 개시의 적층형 촬상 소자를 구성하는 본 개시의 제4의 양태에 관한 촬상 소자 및 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치를 구성하는 본 개시의 제4의 양태에 관한 촬상 소자를 총칭하여, 편의상, 『본 개시의 제4의 양태에 관한 촬상 소자 등』으로 부르는 경우가 있다. 나아가서는 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자 등을 총칭하여, 편의상, 『본 개시의 촬상 소자 등』으로 부르는 경우가 있다. 또한, 제1 반도체 재료층 및 제2 반도체 재료층을 총칭하여, 『반도체 재료 적층체』로 부르는 경우가 있고, 제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층을 총칭하여, 『복합 적층체』로 부르는 경우가 있다.
본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제2의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 본 개시의 제1의 양태에 관한 촬상 소자 등에서는 제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등을 또한 조합시킬 수 있다. 즉, 이와 같은 형태에서는 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 혹은 또, 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 또한 조합시킬 수 있고, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 또한 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
혹은 또, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 본 개시의 제1의 양태에 관한 촬상 소자 등에서는 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 또한 조합시킬 수 있고, 혹은 또, 본 개시의 제1의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 본 개시의 제2의 양태에 관한 촬상 소자 등에서는 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제3의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 또한 조합시킬 수 있고, 혹은 또, 본 개시의 제2의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
본 개시의 제3의 양태에 관한 촬상 소자 등과 본 개시의 제4의 양태에 관한 촬상 소자 등을 조합시킬 수 있다. 즉, 본 개시의 제3의 양태에 관한 촬상 소자 등에서는 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
본 개시의 촬상 소자 등에서, 제1 반도체 재료층은 비정질인(예를 들면, 국소적으로 결정 구조를 갖지 않는 비정질인) 것이 바람직하다. 제1 반도체 재료층이 비정질인 지의 여부는 X선 회절 분석에 의거하여 결정할 수 있다.
상기가 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자 등에서, 제1 반도체 재료층은 복합산화물(또는 입사광에 대해 투명한 도전성을 갖는 무기 산화물 반도체 재료)로 구성할 수 있고, 구체적으로는 인듐-갈륨-아연산화물(IGZO)로 이루어지는 구성으로 할 수 있고, 인듐, 텅스텐, 주석 및 아연으로 이루어지는 군에서 선택된 적어도 2종류의 원소로 구성되어 있는 형태로 할 수 있다. 즉, 구체적으로는 제1 반도체 재료층은 산화인듐에 텅스텐(W)을 첨가한 재료인 인듐-텅스텐산화물(IWO), 산화인듐에 텅스텐(W) 및 아연(Zn)을 첨가한 재료인 인듐-텅스텐-아연산화물(IWZO), 산화아연에 도펀트로서 인듐을 첨가한 인듐-아연산화물(IZO), 산화인듐에 주석(Sn) 및 아연(Zn)을 첨가한 재료인 인듐-주석-아연산화물(ITZO), 또는 아연-주석산화물(ZTO)로 이루어지는 구성으로 할 수 있다. 보다 구체적으로는 제1 반도체 재료층은 In-W 산화물로 이루어지고, 또는 In-Sn산화물, In-Zn산화물, 또는 W-Sn산화물, 또는 W-Zn산화물, 또는 Sn-Zn산화물, 또는 In-W-Sn산화물, 또는 In-W-Zn산화물, 또는 In-Sn-Zn산화물, 또는 In-W-Sn-Zn산화물로 이루어진다. IWO에서는 인듐산화물과 텅스텐산화물의 합계 질량을 100질량%로 하였을 때, 텅스텐산화물의 질량 비율은 10질량% 내지 30질량%인 것이 바람직하다. 나아가서는 IWZO에서는 인듐산화물과 텅스텐산화물과 Zn산화물의 합계 질량을 100질량%로 하였을 때, 텅스텐산화물의 질량 비율은 2질량% 내지 15질량%, Zn산화물의 질량 비율은 1질량% 내지 3질량%인 것이 바람직하다. 또한, ITZO에서는 인듐산화물과 Zn산화물과 Sn산화물의 합계 질량을 100질량%로 하였을 때, 텅스텐산화물의 질량 비율은 3질량% 내지 10질량%, 주석산화물의 질량 비율은 10질량% 내지 17질량%인 것이 바람직하다. 단, 이들의 값으로 한정하는 것은 아니다. 혹은 또, 제1 반도체 재료층을 구성하는 재료를 투명 전극을 구성하는 투명 도전 재료(후술한다)로부터 적절히 선택하여도 좋다.
제2 반도체 재료층을 구성하는 재료는 상기한 제1 반도체 재료층을 구성하는 재료로부터 적절히 선택하면 좋고, 후술하는 광전변환층을 구성하는 재료로부터 적절히 선택하여도 좋다.
제1 반도체 재료층은 단층 구성이라도 좋고, 다층 구성이라도 좋다. 혹은 또, 후술하는 전하 축적용 전극의 상방에 위치하는 제1 반도체 재료층을 구성하는 재료와, 제1 전극의 상방에 위치하는 제1 반도체 재료층을 구성하는 재료를 다르게 하여도 좋다. 제2 반도체 재료층도 단층 구성이라도 좋고, 다층 구성이라도 좋다.
제1 반도체 재료층은 예를 들면, 다른 타겟을 사용하여, 복수 차례의 스퍼터링을 행하는 스퍼터링법에 의거하여 성막할 수 있고, 코·스퍼터링법에 의거하여 성막할 수 있고, 성막시의 산소 가스 유량을 변화시켜서 스퍼터링법에 의거하여 성막할 수 있다. 구체적으로는 스퍼터링 장치로서, 평행 평판 스퍼터링 장치 또는 DC 마그네트론 스퍼터링 장치를 이용한다. 그리고, 프로세스 가스로서 아르곤(Ar) 가스를 사용하고, IGZO 소결체나, InZnO 소결체, InWO 소결체 등의 소망하는 소결체를 타겟으로서 이용한 스퍼터링법을 예시할 수 있다.
나아가서는 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 제1 반도체 재료층과 제2 반도체 재료층의 두께 합계(반도체 재료 적층체의 두께)는 2×10-8m 내지 1×10-7m인 형태로 할 수 있다. 또한, 제1 반도체 재료층의 두께를 T1, 제2 반도체 재료층의 두께를 T2로 하였을 때, 한정하는 것은 아니지만, 0.04≤T2/T1≤0.7을 예시할 수 있다.
나아가서는 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태∼제4의 양태에 관한 촬상 소자 등에서, 제2 전극부터 광이 입사하고, 광전변환층과 제2 반도체 재료층의 계면에서의 제2 반도체 재료층의 표면 거칠기(Ra)는 1.5㎚ 이하이고, 제2 반도체 재료층의 제곱평균제곱근 거칠기(Rq)의 값은 2.5㎚ 이하인 형태로 할 수 있다. 표면 거칠기(Ra, Rq)는 JIS B0601 : 2013의 규정에 의거한다. 이와 같은 광전변환층과 제2 반도체 재료층의 계면에서의 제2 반도체 재료층의 평활성은 제2 반도체 재료층에서 표면 산란 반사를 억제하고, 광전변환에서의 명전류 특성의 향상을 도모할 수 있다. 후술하는 전하 축적용 전극의 표면 거칠기(Ra)는 1.5㎚ 이하이고, 전하 축적용 전극의 제곱평균제곱근 거칠기(Rq)의 값은 2.5㎚ 이하인 형태로 할 수 있다.
본 개시의 촬상 소자 등에서는 제1 반도체 재료층 및 제2 반도체 재료층의, 파장 400㎚ 내지 660㎚의 광에 대한 광투과율은 65% 이상인 것이 바람직하다. 또한, 후술하는 전하 축적용 전극의, 파장 400㎚ 내지 660㎚의 광에 대한 광투과율도 65% 이상인 것이 바람직하다. 전하 축적용 전극의 시트 저항치는 3×10Ω/□ 내지 1×10 3Ω/□인 것이 바람직하다.
도 78에 도시한 종래의 촬상 소자에서, 제2 광전변환부(341A) 및 제3 광전변환부(343A)에서 광전변환에 의해 생성한 전하는 제2 광전변환부(341A) 및 제3 광전변환부(343A)에 일단 축적된 후, 제2 부유 확산층(FD2) 및 제3 부유 확산층(FD3)에 전송된다. 그러므로, 제2 광전변환부(341A) 및 제3 광전변환부(343A)를 완전 공핍화할 수 있다. 그렇지만, 제1 광전변환부(310A)에서 광전변환에 의해 생성한 전하는 직접, 제1 부유 확산층(FD1)에 축적된다. 그러므로, 제1 광전변환부(310A)를 완전 공핍화 하는 것은 곤란하다. 그리고, 이상의 결과 kTC 노이즈가 커지고, 랜덤 노이즈가 악화하고, 촬상 화질의 저하를 초래할 우려가 있다.
그럼에도 불구하고, 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있기 때문에 광전변환부에 광이 조사되고, 광전변환부에서 광전변환될 때, 제1 반도체 재료층(또는 제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층)에 전하를 축적할 수 있다. 그러므로, 노광 시작시, 전하 축적부를 완전 공핍화 하여, 전하를 소거하는 것이 가능해진다. 그 결과 kTC 노이즈가 커지고, 랜덤 노이즈가 악화하고, 촬상 화질의 저하를 초래한다는 현상의 발생을 억제할 수 있다.
또한, 광전변환부에 광이 조사되고, 광전변환부에서 광전변환됨으로써 생성한 전하는 주로, 제1 반도체 재료층에 축적되는데, 경우에 따라서는 제1 반도체 재료층 및 제2 반도체 재료층(반도체 재료 적층체)에 축적되는 경우도 있고, 경우에 따라서는 제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층(복합 적층체)에 축적되는 경우도 있다. 이하의 설명에서도 마찬가지이다.
본 개시의 촬상 소자 등에서는 반도체 기판을 또한 구비하고 있고, 광전변환부는 반도체 기판의 상방에 배치되어 있는 형태로 할 수 있다. 또한, 제1 전극, 전하 축적용 전극 및 제2 전극은 후술하는 구동 회로에 접속되어 있다.
광입사측에 위치하는 제2 전극은 복수의 촬상 소자에서 공통화되어 있어도 좋다. 즉, 제2 전극을 이른바 베타 전극으로 할 수 있다. 광전변환층 및 제2 반도체 재료층은 복수의 촬상 소자에서 공통화되어 있어도 좋고, 즉, 복수의 촬상 소자에서 1층의 광전변환층 및 1층의 제2 반도체 재료층이 형성되어 있어도 좋고, 촬상 소자마다 마련되어 있어도 좋다. 제1 반도체 재료층은 촬상 소자마다 마련되어 있는 것이 바람직하지만, 경우에 따라서는 복수의 촬상 소자에서 공통화되어 있어도 좋다. 즉, 예를 들면, 후술하는 전하 이동 제어 전극을 촬상 소자와 촬상 소자 사이에 마련함으로써, 복수의 촬상 소자에서 1층의 제1 반도체 재료층이 형성되어 있어도 좋다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 제1 전극은 절연층에 마련된 개구부 내를 연재되고, 제1 반도체 재료층과 접속되어 있는 형태로 할 수 있다. 혹은 또, 제1 반도체 재료층(또는 반도체 재료 적층체)는 절연층에 마련된 개구부 내를 연재되고, 제1 전극과 접속되어 있는 형태로 할 수 있고, 이 경우, 제1 전극의 정상면의 연부(緣部)는 절연층으로 덮이여 있고, 개구부의 저면에는 제1 전극이 노출하여 있고,
제1 전극의 정상면과 접하는 절연층의 면을 제1면, 전하 축적용 전극과 대향하는 제1 반도체 재료층의 부분과 접하는 절연층의 면을 제2면으로 하였을 때, 개구부의 측면은 제1면부터 제2면을 향하여 넓어지는 경사를 갖는 형태로 할 수 있고, 나아가서는 제1면부터 제2면을 향하여 넓어지는 경사를 갖는 개구부의 측면은 전하 축적용 전극측에 위치하는 형태로 할 수 있다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고, 제1 전극 및 전하 축적용 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 경유하여 제어부에 판독되는 구성으로 할 수 있다. 단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V12≥V11, 또한, V22<V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V12≤V11, 또한, V22>V21 이다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서는 제1 전극과 전하 축적용 전극의 사이에 제1 전극 및 전하 축적용 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전송 제어용 전극(전하 전송 전극)을 또한 구비하고 있는 형태로 할 수 있다. 이와 같은 형태의 본 개시의 촬상 소자 등을 편의상, 『본 개시의 전송 제어용 전극을 구비한 촬상 소자 등』으로 부른다.
그리고, 본 개시의 전송 제어용 전극을 구비한 촬상 소자 등에서는 반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고, 제1 전극, 전하 축적용 전극 및 전송 제어용 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 전송 제어용 전극에 전위(V13)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 전송 제어용 전극에 전위(V23)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 통하여 제어부에 판독되는 구성으로 할 수 있다. 단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V12>V13, 또한, V22V23≤V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V12<V13, 또한, V22≥V23≥V21 이다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서는 제1 반도체 재료층에 접속되고, 제1 전극 및 전하 축적용 전극과 이간하여 배치된 전하 배출 전극을 또한 구비하고 있는 형태로 할 수 있다. 이와 같은 형태의 본 개시의 촬상 소자 등을 편의상, 『본 개시의 전하 배출 전극을 구비한 촬상 소자 등』으로 부른다. 그리고, 본 개시의 전하 배출 전극을 구비한 촬상 소자 등에서, 전하 배출 전극은 제1 전극 및 전하 축적용 전극을 둘러싸도록(즉, 액자형상으로) 배치되어 있는 형태로 할 수 있다. 전하 배출 전극은 복수의 촬상 소자에서 공유화(공통화)할 수 있다. 그리고, 이 경우,
제1 반도체 재료층은 절연층에 마련된 제2 개구부 내를 연재되고, 전하 배출 전극과 접속되어 있고,
전하 배출 전극의 정상면의 연부는 절연층으로 덮이여 있고,
제2 개구부의 저면에는 전하 배출 전극이 노출하여 있고,
전하 배출 전극의 정상면과 접하는 절연층의 면을 제3면, 전하 축적용 전극과 대향하는 제1 반도체 재료층의 부분과 접하는 절연층의 면을 제2면으로 하였을 때, 제2 개구부의 측면은 제3면부터 제2면을 향하여 넓어지는 경사를 갖는 형태로 할 수 있다.
나아가서는 본 개시의 전하 배출 전극을 구비한 촬상 소자 등에서는
반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고,
제1 전극, 전하 축적용 전극 및 전하 배출 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 전하 배출 전극에 전위(V14)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 전하 배출 전극에 전위(V24)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 통하여 제어부에 판독되는 구성으로 할 수 있다. 단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V14>V11, 또한, V24<V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V14<V11, 또한, V24>V21 이다.
나아가서는 본 개시의 촬상 소자 등에서의 이상에 설명한 각종의 바람직한 형태, 구성에서, 전하 축적용 전극은 복수의 전하 축적용 전극 세그먼트로 구성되어 있는 형태로 할 수 있다. 이와 같은 형태의 본 개시의 촬상 소자 등을 편의상, 『본 개시의 복수의 전하 축적용 전극 세그먼트를 구비한 촬상 소자 등』으로 부른다. 전하 축적용 전극 세그먼트의 수는 2 이상이면 좋다. 그리고, 본 개시의 복수의 전하 축적용 전극 세그먼트를 구비한 촬상 소자 등에서는 N개의 전하 축적용 전극 세그먼트의 각각에 다른 전위를 가하는 경우,
제1 전극의 전위가 제2 전극의 전위보다도 높은 경우, 전하 전송 기간에서, 제1 전극에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트(제1번째의 광전변환부 세그먼트)에 인가되는 전위는 제1 전극에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트(제N번째의 광전변환부 세그먼트)에 인가되는 전위보다도 높고,
제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우, 전하 전송 기간에서, 제1 전극에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트(제1번째의 광전변환부 세그먼트)에 인가되는 전위는 제1 전극에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트(제N번째의 광전변환부 세그먼트)에 인가되는 전위보다도 낮은 형태로 할 수 있다.
이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 반도체 기판에는 제어부를 구성하는 적어도 부유 확산층 및 증폭 트랜지스터가 마련되어 있고, 제1 전극은 부유 확산층 및 증폭 트랜지스터의 게이트부에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 경우, 나아가서는 반도체 기판에는 또한, 제어부를 구성하는 리셋·트랜지스터 및 선택 트랜지스터가 마련되어 있고,
부유 확산층은 리셋·트랜지스터의 일방의 소스/드레인 영역에 접속되어 있고, 증폭 트랜지스터의 일방의 소스/드레인 영역은 선택 트랜지스터의 일방의 소스/드레인 영역에 접속되어 있고, 선택 트랜지스터의 타방의 소스/드레인 영역은 신호선에 접속되어 있는 구성으로 할 수 있다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 전하 축적용 전극의 크기는 제1 전극보다도 큰 형태로 할 수 있다. 전하 축적용 전극의 면적을 S1', 제1 전극의 면적을 S1로 하였을 때, 한정하는 것은 아니지만,
4≤S1'/S1 를 만족하는 것이 바람직하다.
혹은 또, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 촬상 소자 등의 변형례로서, 이하에 설명한 제1 구성∼제6 구성의 촬상 소자를 들 수 있다. 즉, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 촬상 소자 등에서의 제1 구성∼제6 구성의 촬상 소자에서,
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층(복합 적층체)은 N개의 광전변환층 세그먼트로 구성되어 있고, 절연층은 N개의 절연층 세그먼트로 구성되어 있고, 제1 구성∼제3 구성의 촬상 소자에서는 전하 축적용 전극은 N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제4 구성∼제5 구성의 촬상 소자에서는 전하 축적용 전극은 서로 이간되어 배치된, N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치한다. 여기서, 『광전변환층 세그먼트』란, 상술한 바와 같이, 복합 적층체로 이루어지는 세그먼트를 가리킨다.
그리고, 제1 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트의 두께가 점차로, 변화하고 있다. 또한, 제2 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 광전변환층 세그먼트의 두께가 점차로, 변화하고 있다. 또한, 광전변환층 세그먼트에서, 광전변환층의 부분의 두께를 변화시키고, 반도체 재료 적층체의 부분의 두께를 일정하게 하여, 광전변환층 세그먼트의 두께를 변화시켜도 좋고, 광전변환층의 부분의 두께를 일정하게 하고, 반도체 재료 적층체의 부분의 두께를 변화시켜서, 광전변환층 세그먼트의 두께를 변화시켜도 좋고, 광전변환층의 부분의 두께를 변화시키고, 반도체 재료 적층체의 부분의 두께를 변화시켜서, 광전변환층 세그먼트의 두께를 변화시켜도 좋다. 나아가서는 제3 구성의 촬상 소자에서는 인접하는 광전변환부 세그먼트에서, 절연층 세그먼트를 구성하는 재료가 다르다. 또한, 제4 구성의 촬상 소자에서는 인접하는 광전변환부 세그먼트에서, 전하 축적용 전극 세그먼트를 구성하는 재료가 다르다. 나아가서는 제5 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 전하 축적용 전극 세그먼트의 면적이, 점차로, 작게 되어 있다. 면적은 연속적으로 작게 되어 있어도 좋고, 계단형상으로 작게 되어 있어도 좋다.
혹은 또, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 촬상 소자 등에서의 제6 구성의 촬상 소자에서, 전하 축적용 전극과 절연층과 반도체 재료 적층체와 광전변환층의 적층 방향을 Z방향, 제1 전극부터 떨어지는 방향을 X방향으로 하였을 때, YZ 가상평면으로 전하 축적용 전극과 절연층과 반도체 재료 적층체와 광전변환층이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화한다. 단면적의 변화는 연속적인 변화라도 좋고, 계단형상의 변화라도 좋다.
제1 구성∼제2 구성의 촬상 소자에서, N개의 광전변환층 세그먼트는 연속해서 마련되어 있고, N개의 절연층 세그먼트도 연속해서 마련되어 있고, N개의 전하 축적용 전극 세그먼트도 연속해서 마련되어 있다. 제3 구성∼제5 구성의 촬상 소자에서, N개의 광전변환층 세그먼트는 연속해서 마련되어 있다. 또한, 제4 구성, 제5 구성의 촬상 소자에서, N개의 절연층 세그먼트는 연속해서 마련되어 있는 한편, 제3 구성의 촬상 소자에서, N개의 절연층 세그먼트는 광전변환부 세그먼트의 각각에 대응하여 마련되어 있다. 나아가서는 제4 구성∼제5 구성의 촬상 소자에서, 경우에 따라서는 제3 구성의 촬상 소자에서, N개의 전하 축적용 전극 세그먼트는 광전변환부 세그먼트의 각각에 대응하여 마련되어 있다. 그리고 제1 구성∼제6 구성의 촬상 소자에서는 전하 축적용 전극 세그먼트의 전부에 같은 전위가 가하여진다. 혹은 또, 제4 구성∼제5 구성의 촬상 소자에서, 경우에 따라서는 제3 구성의 촬상 소자에서, N개의 전하 축적용 전극 세그먼트의 각각에 다른 전위를 가하여도 좋다.
제1 구성∼제6 구성의 촬상 소자로 이루어지는 본 개시의 촬상 소자 등에서는 절연층 세그먼트의 두께가 규정되고, 혹은 또, 광전변환층 세그먼트의 두께가 규정되고, 혹은 또, 절연층 세그먼트를 구성하는 재료가 다르고, 혹은 또, 전하 축적용 전극 세그먼트를 구성하는 재료가 다르고, 혹은 또, 전하 축적용 전극 세그먼트의 면적이 규정되고, 혹은 또, 적층부분의 단면적이 규정되어 있기 때문에 일종의 전하 전송 구배가 형성되어, 광전변환에 의해 생성한 전하를 한층 용이하게, 또한, 확실하게, 제1 전극에 전송하는 것이 가능해진다. 그리고, 그 결과 잔상의 발생이나 전송 잔재의 발생을 방지할 수 있다.
제1 구성∼제5 구성의 촬상 소자에서는 n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하지만, 제1 전극부터 떨어저서 위치하는지의 여부는 X방향을 기준으로 하여 판단한다. 또한, 제6 구성의 촬상 소자에서는 제1 전극부터 떨어지는 방향을 X방향으로 하고 있는데, 『X방향』을 이하와 같이, 정의한다. 즉, 촬상 소자 또는 적층형 촬상 소자가 복수 배열된 화소 영역은 2차원 어레이형상으로, 즉, X방향 및 Y방향으로 규칙적으로 복수 배열된 화소로 구성된다. 화소의 평면 형상을 사각형으로 한 경우, 제1 전극에 가장 가까운 변이 늘어나는 방향을 Y방향으로 하고, Y방향과 직교하는 방향을 X방향으로 한다. 혹은 또, 화소의 평면 형상을 임의의 형상으로 하는 경우, 제1 전극에 가장 가까운 선분이나 곡선이 포함되는 전체적인 방향을 Y방향으로 하고, Y방향과 직교하는 방향을 X방향으로 한다.
이하, 제1 구성∼제6 구성의 촬상 소자에 관해, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우에 관한 설명을 행한다.
제1 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트의 두께가 점차로, 변화하고 있는데, 절연층 세그먼트의 두께는 점차로, 두껍게 되어 있는 것이 바람직하고, 이에 의해, 일종의 전하 전송 구배가 형성된다. 그리고, 전하 축적 기간에서, |V12|≥|V11|라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 많은 전하를 축적할 수 있고, 강한 전계가 가하여저서, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름을 확실하게 방지할 수 있다. 또한, 전하 전송 기간에서, |V22|<|V21|라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
제2 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 광전변환층 세그먼트의 두께가 점차로, 변화하고 있는데, 광전변환층 세그먼트의 두께는 점차로, 두껍게 되어 있는 것이 바람직하고, 이에 의해, 일종의 전하 전송 구배가 형성된다. 그리고, 전하 축적 1기간에서 V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 강한 전계가 가하여저서, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름을 확실하게 방지할 수 있다. 또한, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
제3 구성의 촬상 소자에서는 인접하는 광전변환부 세그먼트에서, 절연층 세그먼트를 구성하는 재료가 다르고, 이에 의해, 일종의 전하 전송 구배가 형성되지만, 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트를 구성하는 재료의 비유전율의 값이 점차로 작아지는 것이 바람직하다. 그리고, 이와 같은 구성을 채용함으로써, 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 많은 전하를 축적할 수 있다. 또한, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
제4 구성의 촬상 소자에서는 인접하는 광전변환부 세그먼트에서, 전하 축적용 전극 세그먼트를 구성하는 재료가 다르고, 이에 의해, 일종의 전하 전송 구배가 형성되지만, 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트를 구성하는 재료의 일함수의 값이 점차로 커지는 것이 바람직하다. 그리고, 이와 같은 구성을 채용함으로써, 전압의 정부(正負)에 의존하는 일 없이, 신호 전하 전송에 유리한 전위 구배를 형성할 수 있다.
제5 구성의 촬상 소자에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 전하 축적용 전극 세그먼트의 면적이, 점차로, 작게 되어 있고, 이에 의해, 일종의 전하 전송 구배가 형성되기 때문에 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 많은 전하를 축적할 수 있다. 또한, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
제6 구성의 촬상 소자에서, 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화하고, 이에 의해, 일종의 전하 전송 구배가 형성된다. 구체적으로는 적층부분의 단면의 두께를 일정하게 하고, 적층부분의 단면의 폭을 제1 전극부터 떨어질수록 좁게 하는 구성을 채용하면, 제5 구성의 촬상 소자에서 설명한 바와 마찬가지로, 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제1 전극에 가까운 영역의 쪽이, 먼 영역보다도 많은 전하를 축적할 수 있다. 따라서, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1 전극에 가까운 영역부터 제1 전극으로의 전하의 흐름, 먼 영역부터 가까운 영역으로의 전하의 흐름을 확실하게 확보할 수 있다. 한편, 적층부분의 단면의 폭을 일정하게 하고, 적층부분의 단면의 두께, 구체적으로는 절연층 세그먼트의 두께를 점차로, 두껍게 하는 구성을 채용하면, 제1 구성의 촬상 소자에서 설명한 바와 마찬가지로, 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제1 전극에 가까운 영역의 쪽이, 먼 영역보다도 많은 전하를 축적할 수 있고, 강한 전계가 가하여저서, 제1 전극에 가까운 영역부터 제1 전극으로의 전하의 흐름을 확실하게 방지할 수 있다. 그리고, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1 전극에 가까운 영역부터 제1 전극으로의 전하의 흐름, 먼 영역부터 가까운 영역으로의 전하의 흐름을 확실하게 확보할 수 있다. 또한, 광전변환층 세그먼트의 두께를 점차로, 두껍게 하는 구성을 채용하면, 제2 구성의 촬상 소자에서 설명한 바와 마찬가지로, 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제1 전극에 가까운 영역의 쪽이, 먼 영역보다도 강한 전계가 가하여저서, 제1 전극에 가까운 영역부터 제1 전극으로의 전하의 흐름을 확실하게 방지할 수 있다. 그리고, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1 전극에 가까운 영역부터 제1 전극으로의 전하의 흐름, 먼 영역부터 가까운 영역으로의 전하의 흐름을 확실하게 확보할 수 있다.
본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치의 변형례로서,
제1 구성∼제6 구성의 촬상 소자를 복수 갖고 있고,
복수의 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극이 공유되어 있는 고체 촬상 장치로 할 수 있다. 이와 같은 구성의 고체 촬상 장치를 편의상, 『제1 구성의 고체 촬상 장치』라고 부른다. 혹은 또, 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치의 변형례로서,
제1 구성∼제6 구성의 촬상 소자, 혹은 또, 제1 구성∼제6 구성의 촬상 소자를 적어도 하나 갖는 적층형 촬상 소자를 복수 갖고 있고,
복수의 촬상 소자 또는 적층형 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록을 구성하는 복수의 촬상 소자 또는 적층형 촬상 소자에서 제1 전극이 공유되어 있는 고체 촬상 장치로 할 수 있다. 이와 같은 구성의 고체 촬상 장치를 편의상, 『제2 구성의 고체 촬상 장치』라고 부른다. 그리고, 이와 같이 촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극을 공유화하면, 촬상 소자가 복수 배열된 화소 영역에서의 구성, 구조를 간소화 미세화할 수 있다.
제1 구성∼제2 구성의 고체 촬상 장치에서는 복수의 촬상 소자(하나의 촬상 소자 블록)에 대해 하나의 부유 확산층이 마련된다. 여기서, 하나의 부유 확산층에 대해 마련되는 복수의 촬상 소자는 후술하는 제1 타입의 촬상 소자의 복수로 구성되어 있어도 좋고, 적어도 하나의 제1 타입의 촬상 소자와, 1 또는 2 이상이 후술하는 제2 타입의 촬상 소자로 구성되어 있어도 좋다. 그리고, 전하 전송 기간의 타이밍을 적절하게 제어함으로써, 복수의 촬상 소자가 하나의 부유 확산층을 공유하는 것이 가능해진다. 복수의 촬상 소자는 연계하여 동작시키고, 후술하는 구동 회로에는 촬상 소자 블록으로서 접속되어 있다. 즉, 촬상 소자 블록을 구성하는 복수의 촬상 소자가 하나의 구동 회로에 접속되어 있다. 단, 전하 축적용 전극의 제어는 촬상 소자마다 행하여진다. 또한, 복수의 촬상 소자가 하나의 콘택트 홀부를 공유하는 것이 가능하다. 복수의 촬상 소자에서 공유된 제1 전극과, 각 촬상 소자의 전하 축적용 전극의 배치 관계는 제1 전극이, 각 촬상 소자의 전하 축적용 전극에 인접하여 배치되어 있는 경우도 있다. 혹은 또, 제1 전극이, 복수의 촬상 소자의 일부의 전하 축적용 전극에 인접하여 배치되어 있고, 복수의 촬상 소자의 나머지 전하 축적용 전극과는 인접하여 배치되지 않는 경우도 있고, 이 경우에는 복수의 촬상 소자의 나머지로부터 제1 전극으로의 전하의 이동은 복수의 촬상 소자의 일부를 경유한 이동이 된다. 촬상 소자를 구성하는 전하 축적용 전극과 촬상 소자를 구성하는 전하 축적용 전극 사이의 거리(편의상, 『거리(A)』라고 부른다)는 제1 전극에 인접한 촬상 소자에서의 제1 전극과 전하 축적용 전극 사이의 거리(편의상, 『거리(B)』라고 부른다)보다도 긴 것이, 각 촬상 소자로부터 제1 전극으로의 전하의 이동을 확실한 것으로 하기 때문에 바람직하다. 또한, 제1 전극부터 떨어저서 위치하는 촬상 소자일수록 거리(A)의 값을 크게 하는 것이 바람직하다.
나아가서는 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 제2 전극측부터 광이 입사하고, 제2 전극 가까이의 광입사측에는 차광층이 형성되어 있는 형태로 할 수 있다. 혹은 또, 제2 전극측부터 광이 입사하고, 제1 전극(경우에 따라서는 제1 전극 및 전송 제어용 전극)에는 광이 입사하지 않는 형태로 할 수 있다. 그리고, 이 경우, 제2 전극 가까이의 광입사측으로서, 제1 전극(경우에 따라서는 제1 전극 및 전송 제어용 전극)의 상방에는 차광층이 형성되어 있는 구성으로 할 수 있고, 혹은 또, 전하 축적용 전극 및 제2 전극의 상방에는 온 칩·마이크로·렌즈가 마련되어 있고, 온 칩·마이크로·렌즈에 입사하는 광은 전하 축적용 전극에 집광되는 구성으로 할 수 있다. 여기서, 차광층은 제2 전극의 광입사측의 면보다도 상방에 마련되어도 좋고, 제2 전극의 광입사측의 면의 위에 배설되어도 좋다. 경우에 따라서는 제2 전극에 차광층이 형성되어 있어도 좋다. 차광층을 구성하는 재료로서, 크롬(Cr)이나 구리(Cu), 알루미늄(Al), 텅스텐(W), 광을 통과시키지 않는 수지(예를 들면, 폴리이미드 수지)를 예시할 수 있다.
본 개시의 촬상 소자 등으로서, 구체적으로는 청색광(425㎚ 내지 495㎚의 광)을 흡수하는 광전변환층 또는 광전변환부(편의상, 『제1 타입의 청색광용 광전변환층』 또는 『제1 타입의 청색광용 광전변환부』라고 부른다)를 구비한 청색광에 감도를 갖는 촬상 소자(편의상, 『제1 타입의 청색광용 촬상 소자』라고 부른다), 녹색광(495㎚ 내지 570㎚의 광)을 흡수하는 광전변환층 또는 광전변환부(편의상, 『제1 타입의 녹색광용 광전변환층』 또는 『제1 타입의 녹색광용 광전변환부』라고 부른다)를 구비한 녹색광에 감도를 갖는 촬상 소자(편의상, 『제1 타입의 녹색광용 촬상 소자』라고 부른다), 적색광(620㎚ 내지 750㎚의 광)을 흡수하는 광전변환층 또는 광전변환부(편의상, 『제1 타입의 적색광용 광전변환층』 또는 『제1 타입의 적색광용 광전변환부』라고 부른다)를 구비한 적색광에 감도를 갖는 촬상 소자(편의상, 『제1 타입의 적색광용 촬상 소자』라고 부른다)를 들 수 있다. 또한, 전하 축적용 전극을 구비하고 있지 않는 종래의 촬상 소자로서, 청색광에 감도를 갖는 촬상 소자를 편의상, 『제2 타입의 청색광용 촬상 소자』라고 부르고, 녹색광에 감도를 갖는 촬상 소자를 편의상, 『제2 타입의 녹색광용 촬상 소자』라고 부르고, 적색광에 감도를 갖는 촬상 소자를 편의상, 『제2 타입의 적색광용 촬상 소자』라고 부르고, 제2 타입의 청색광용 촬상 소자를 구성하는 광전변환층 또는 광전변환부를 편의상, 『제2 타입의 청색광용 광전변환층』 또는 『제2 타입의 청색광용 광전변환부』라고 부르고, 제2 타입의 녹색광용 촬상 소자를 구성하는 광전변환층 또는 광전변환부를 편의상, 『제2 타입의 녹색광용 광전변환층』 또는 『제2 타입의 녹색광용 광전변환부』라고 부르고, 제2 타입의 적색광용 촬상 소자를 구성하는 광전변환층 또는 광전변환부를 편의상, 『제2 타입의 적색광용 광전변환층』 또는 『제2 타입의 적색광용 광전변환부』라고 부른다.
전하 축적용 전극을 구비한 적층형 촬상 소자는 구체적으로는 예를 들면,
[A] 제1 타입의 청색광용 광전변환부, 제1 타입의 녹색광용 광전변환부 및 제1 타입의 적색광용 광전변환부가 수직 방향으로 적층되고,
제1 타입의 청색광용 촬상 소자, 제1 타입의 녹색광용 촬상 소자 및 제1 타입의 적색광용 촬상 소자의 제어부의 각각이, 반도체 기판에 마련된 구성, 구조
[B] 제1 타입의 청색광용 광전변환부 및 제1 타입의 녹색광용 광전변환부가 수직 방향으로 적층되고,
이들 2층의 제1 타입의 광전변환부의 하방에 제2 타입의 적색광용 광전변환부가 배치되고,
제1 타입의 청색광용 촬상 소자, 제1 타입의 녹색광용 촬상 소자 및 제2 타입의 적색광용 촬상 소자의 제어부의 각각이, 반도체 기판에 마련된 구성, 구조
[C] 제1 타입의 녹색광용 광전변환부의 하방에 제2 타입의 청색광용 광전변환부 및 제2 타입의 적색광용 광전변환부가 배치되고,
제1 타입의 녹색광용 촬상 소자, 제2 타입의 청색광용 촬상 소자 및 제2 타입의 적색광용 촬상 소자의 제어부의 각각이, 반도체 기판에 마련된 구성, 구조
[D] 제1 타입의 청색광용 광전변환부의 하방에 제2 타입의 녹색광용 광전변환부 및 제2 타입의 적색광용 광전변환부가 배치되고,
제1 타입의 청색광용 촬상 소자, 제2 타입의 녹색광용 촬상 소자 및 제2 타입의 적색광용 촬상 소자의 제어부의 각각이, 반도체 기판에 마련된 구성, 구조
를 들 수 있다. 이들의 촬상 소자의 광전변환부의 수직 방향에서의 배치순은 광 입사 방향에서 청색광용 광전변환부, 녹색광용 광전변환부, 적색광용 광전변환부의 순서, 또는 광 입사 방향에서 녹색광용 광전변환부, 청색광용 광전변환부, 적색광용 광전변환부의 순서인 것이 바람직하다. 이것은 보다 짧은 파장의 광이 보다 입사 표면측에서 효율 좋게 흡수되기 때문이다. 적색은 3색 중에서는 가장 긴 파장이기 때문에 광입사면에서 보아 적색광용 광전변환부를 최하층에 위치시키는 것이 바람직하다. 이들 촬상 소자의 적층 구조에 의해, 하나의 화소가 구성된다. 또한, 제1 타입의 근적외광용 광전변환부(또는 적외광용 광전변환부)를 구비하고 있어도 좋다. 여기서, 제1 타입의 적외광용 광전변환부의 광전변환층은 예를 들면, 유기계 재료로 구성되고, 제1 타입의 촬상 소자의 적층 구조의 최하층으로서, 제2 타입의 촬상 소자보다도 위에 배치하는 것이 바람직하다. 혹은 또, 제1 타입의 광전변환부의 하방에 제2 타입의 근적외광용 광전변환부(또는 적외광용 광전변환부)를 구비하고 있어도 좋다.
제1 타입의 촬상 소자에서는 예를 들면, 제1 전극이, 반도체 기판의 위에 마련된 층간 절연층상에 형성되어 있다. 반도체 기판에 형성된 촬상 소자는 이면 조사형으로 할 수도 있고, 표면 조사형으로 할 수도 있다.
광전변환층을 유기계 재료로 구성하는 경우, 광전변환층을
(1) p형 유기 반도체로 구성한다.
(2) n형 유기 반도체로 구성한다.
(3) p형 유기 반도체층/n형 유기 반도체층의 적층 구조로 구성한다. p형 유기 반도체층/p형 유기 반도체와 n형 유기 반도체와의 혼합층(벌크 헤테로 구조)/n형 유기 반도체층의 적층 구조로 구성한다. p형 유기 반도체층/p형 유기 반도체와 n형 유기 반도체와의 혼합층(벌크 헤테로 구조)의 적층 구조로 구성한다. n형 유기 반도체층/p형 유기 반도체와 n형 유기 반도체와의 혼합층(벌크 헤테로 구조)의 적층 구조로 구성한다.
(4) p형 유기 반도체와 n형 유기 반도체의 혼합(벌크 헤테로 구조)으로 구성한다.
의 4양태의 어느 하나로 할 수 있다. 단, 적층순은 임의로 교체한 구성으로 할 수 있다.
p형 유기 반도체로서, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 피렌 유도체, 페릴렌 유도체, 테트라센 유도체, 펜타센 유도체, 퀴나크리돈 유도체, 티오펜 유도체, 티에노티오펜 유도체, 벤조티오펜 유도체, 벤조티에노벤조티오펜 유도체, 트리알릴아민 유도체, 카르바졸 유도체, 페릴렌 유도체, 피센 유도체, 크리센 유도체, 훌오란텐 유도체, 프탈로시아닌 유도체, 서브프탈로시아닌 유도체, 서브포르피라진 유도체, 복소환 화합물을 배위자로 하는 금속 착체, 폴리티오펜 유도체, 폴리벤조티아디아졸 유도체, 폴리플루오렌 유도체 등을 들 수 있다. n형 유기 반도체로서, 풀러렌 및 풀러렌 유도체<예를 들면, C60이나, C70, C74 등의 풀러렌(고차원 풀러렌), 내포 풀러렌 등) 또는 풀러렌 유도체(예를 들면, 풀러렌불화물이나 PCBM풀러렌 화합물, 풀러렌 다량체 등)>, p형 유기 반도체보다도 HOMO 및 LUMO가 큰(깊은) 유기 반도체, 투명한 무기 금속 산화물을 들 수 있다. n형 유기 반도체로서, 구체적으로는 질소 원자, 산소 원자, 유황 원자를 함유하는 복소환 화합물, 예를 들면, 피리딘 유도체, 피라진 유도체, 피리미딘 유도체, 트리아진 유도체, 퀴놀린 유도체, 퀴녹살린 유도체, 이소퀴놀린 유도체, 아크리딘 유도체, 페나진 유도체, 페난트롤린 유도체, 테트라졸 유도체, 피라졸 도체, 이미다졸 유도체, 티아졸 유도체, 옥사졸 유도체, 이미다졸 유도체, 벤조이미다졸 유도체, 벤조트리아졸 유도체, 벤조옥사졸 유도체, 벤조옥사졸 유도체, 카르바졸 유도체, 벤조푸란 유도체, 디벤조푸란 유도체, 서포브르피라진 유도체, 폴리페닐렌비닐렌 유도체, 폴리벤조티아디아졸 도체, 폴리플루오렌 유도체 등을 분자 골격의 일부에 갖는 유기 분자, 유기 금속 착체나 서브프탈로시아닌 유도체를 들 수 있다. 풀러렌 유도체에 포함되는 기(基) 등으로서, 할로겐 원자 ; 직쇄, 분기 또는 환상의 알킬기 또는 페닐기 ; 직쇄 또는 축환한 방향족 화합물을 갖는 기 ; 할로겐 화물을 갖는 기 ; 파셜플루오로알킬기 ; 퍼플루오로알킬기 ; 실릴알킬기 ; 실릴알콕시기 ; 아릴실릴기 ; 아릴술파닐기 ; 알킬술파닐기 ; 아릴술포닐기 ; 알킬술포닐기 ; 아릴술피드기 ; 알킬술피드기 ; 아미노기 ; 알킬아미노기 ; 아릴아미노기 ; 히드록시기 ; 알콕시기 ; 아실아미노기 ; 아실옥시기 ; 카르보닐기 ; 카르복시기 ; 카르복소아미드기 ; 카르보알콕시기 ; 아실기 ; 술포닐기 ; 시아노기 ; 니트로기 ; 칼코겐화물을 갖는 기 ; 포스핀기 ; 포스폰기 ; 이들의 유도체를 들 수 있다. 유기계 재료로 구성된 광전변환층(『유기 광전변환층』이라고 부르는 경우가 있다)의 두께는 한정하는 것은 아니지만, 예를 들면, 1×10-8m 내지 5×10-7m, 바람직하게는 2.5×10-8m 내지 3×10-7m, 보다 바람직하게는 2.5×10-8m 내지 2×10-7m, 한층 바람직하게는 1×10-7m 내지 1.8×10-7m를 예시할 수 있다. 또한, 유기 반도체는 p형, n형으로 분류되는 것이 많지만, p형이란 정공을 수송하기 쉽다는 의미이고, n형이란 전자를 수송하기 쉽다는 의미이고, 무기 반도체와 같이 열여기(熱勵起)의 다수 캐리어로서 정공 또는 전자를 갖고 있다는 해석으로 한정되지 않는다.
혹은 또, 녹색광을 광전변환하는 유기 광전변환층을 구성하는 재료로서, 예를 들면, 로다민계 색소, 메로시아닌계 색소, 퀴나크리돈 유도체, 서브프탈로시아닌계 색소(서브프탈로시아닌 유도체) 등을 들 수 있고, 청색광을 광전변환하는 유기 광전변환층을 구성하는 재료로서, 예를 들면, 쿠마린산 색소, 트리스-8-히드록시퀴놀리알미니움(Alq3), 메로시아닌계 색소 등을 들 수 있고, 적색광을 광전변환하는 유기 광전변환층을 구성하는 재료로서, 예를 들면, 프탈로시아닌계 색소, 서브프탈로시아닌계 색소(서브프탈로시아닌 유도체)를 들 수 있다.
혹은 또, 광전변환층을 구성하는 무기계 재료로서, 결정 실리콘, 어모퍼스 실리콘, 미결정 실리콘, 결정 셀렌, 어모퍼스 셀렌 및 칼코파이라이트계 화합물인 CIGS(CuInGaSe), CIS(CuInSe2), CuInS2, CuAlS2, CuAlSe2, CuGaS2, CuGaSe2, AgAlS2, AgAlSe2, AgInS2, AgInSe2, 혹은 또, Ⅲ-V족 화합물인 GaAs, InP, AlGaAs, InGaP, AlGaInP, InGaAsP, 나아가서는 CdSe, CdS, In2Se3, In2S3, Bi2Se3, Bi2S3, ZnSe, ZnS, PbSe, PbS 등의 화합물 반도체를 들 수 있다. 더하여, 이들의 재료로 이루어지는 양자 도트를 광전변환층에 사용하는 것도 가능하다.
본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치, 제1 구성∼제2 구성의 고체 촬상 장치에 의해, 단판식 컬러 고체 촬상 장치를 구성할 수 있다.
적층형 촬상 소자를 구비한 본 개시의 제2의 양태에 관한 고체 촬상 장치에서는 베이어 배열의 촬상 소자를 구비한 고체 촬상 장치와 달리(즉, 컬러 필터층을 이용하여 청색, 녹색, 적색의 분광을 행하는 것은 아니라), 동일 화소 내에서 광의 입사 방향에서, 복수종의 파장의 광에 대해 감도를 갖는 촬상 소자를 적층하여 하나의 화소를 구성하기 때문에 감도의 향상 및 단위체적당의 화소 밀도의 향상을 도모할 수 있다. 또한, 유기계 재료는 흡수 계수가 높기 때문에 유기 광전변환층의 막두께를 종래의 Si계 광전변환층과 비교하여 얇게 할 수 있고, 인접 화소로부터의 광 누설이나, 광의 입사각의 제한이 완화된다. 나아가서는 종래의 Si계 촬상 소자에서는 3색의 화소 사이에서 보간 처리를 행하여 색 신호를 작성하기 때문에 위색이 생기지만, 적층형 촬상 소자를 구비한 본 개시의 제2의 양태에 관한 고체 촬상 장치에서는 위색의 발생이 억제된다. 유기 광전변환층 그 자체가 컬러 필터층으로서도 기능하기 때문에 컬러 필터층을 마련하지 않더라도 색 분리가 가능하다.
하편, 본 개시의 제1의 양태에 관한 고체 촬상 장치에서는 컬러 필터층을 이용함으로써, 청색, 녹색, 적색의 분광 특성에의 요구를 완화할 수 있고, 또한, 높은 양산성을 갖는다. 본 개시의 제1의 양태에 관한 고체 촬상 장치에서의 촬상 소자의 배열로서, 베이어 배열 외에 인터라인 배열, G 스트라이프 RB 체크무늬 배열, G 스트라이프 RB 완전 체크무늬 배열, 체크무늬 보색 배열, 스트라이프 배열, 경사 스트라이프 배열, 원색 색차 배열, 필드 색차 순차 배열, 프레임 색차 순차 배열, MOS형 배열, 개량 MOS형 배열, 프레임 인터리브 배열, 필드 인터리브 배열을 들 수 있다. 여기서, 하나의 촬상 소자에 의해 하나의 화소(또는 부화소)가 구성된다.
컬러 필터층(파장 선택 수단)으로서, 적색, 녹색, 청색뿐만 아니라, 경우에 따라서는 시안색, 마젠더색, 황색 등의 특정 파장을 투과시키는 필터층을 들 수 있다. 컬러 필터층을 안료나 염료 등의 유기 화합물을 사용한 유기 재료계의 컬러 필터층으로 구성할 뿐만 아니라, 포토닉 결정이나, 플라즈몬을 응용한 파장 선택 소자(도체 박막에 격자형상의 구멍 구조를 마련한 도체 격자 구조를 갖는 컬러 필터층. 예를 들면, 일본 특개2008-177191호 공보 참조), 어모퍼스 실리콘 등의 무기 재료로 이루어지는 박막으로 구성할 수도 있다.
본 개시의 촬상 소자 등이 복수 배열된 화소 영역은 2차원 어레이형상으로 규칙적으로 복수 배열된 화소로 구성된다. 화소 영역은 통상, 실제로 광을 수광하고 광전변환에 의해 생성된 신호 전하를 증폭하여 구동 회로에 판독하는1 유효 화소 영역과, 흑레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑기준 화소 영역(광학적 흑화소 영역(OPB)이라고도 불린다)으로 구성되어 있다. 흑 기준 화소 영역은 통상은 유효 화소 영역의 외주부에 배치되어 있다.
이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 촬상 소자 등에서, 광이 조사되고, 광전변환층에서 광전변환이 생기고, 정공(홀)과 전자가 캐리어 분리된다. 그리고, 정공이 취출되는 전극을 양극, 전자가 취출되는 전극을 음극으로 한다. 제1 전극이 음극을 구성하고, 제2 전극이 양극을 구성하는 경우도 있고, 역으로, 제1 전극이 양극을 구성하고, 제2 전극이 음극을 구성하는 경우도 있다.
제1 전극, 전하 축적용 전극, 전송 제어용 전극, 전하 배출 전극 및 제2 전극은 투명 도전 재료로 이루어지는 구성으로 할 수 있다. 제1 전극, 전하 축적용 전극, 전송 제어용 전극 및 전하 배출 전극을 총칭하여, 『제1 전극 등』으로 부르는 경우가 있다. 혹은 또, 본 개시의 촬상 소자 등이, 예를 들면 베이어 배열과 같이 평면에 배치되는 경우에는 제2 전극은 투명 도전 재료로 이루어지고, 제1 전극 등은 금속재료로 이루어지는 구성으로 할 수 있고, 이 경우, 구체적으로는 광입사측에 위치하는 제2 전극은 투명 도전 재료로 이루어지고, 제1 전극 등은 예를 들면, Al-Nd(알루미늄 및 네오디뮴의 합금) 또는 ASC(알루미늄, 사마륨 및 구리의 합금)로 이루어지는 구성으로 할 수 있다. 투명 도전 재료로 이루어지는 전극을 『투명 전극』이라고 부르는 경우가 있다. 여기서, 투명 도전 재료의 밴드 갭 에너지는 2.5eV 이상, 바람직하게는 3.1eV 이상인 것이 바람직하다. 투명 전극을 구성하는 투명 도전 재료로서, 도전성이 있는 금속 산화물을 들 수 있고, 구체적으로는 산화인듐, 인듐-주석산화물(ITO, Indium Tin Oxide, Sn 도프의 In2O3, 결정성 ITO 및 어모퍼스 ITO를 포함한다), 산화아연에 도펀트로서 인듐을 첨가한 인듐-아연산화물(IZO, Indium Zinc Oxide), 산화갈륨에 도펀트로서 인듐을 첨가한 인듐-갈륨산화물(IGO), 산화아연에 도펀트로서 인듐과 갈륨을 첨가한 인듐-갈륨-아연산화물(IGZO, In-GaZnO4), 산화아연에 도펀트로서 인듐과 주석을 첨가한 인듐-주석-아연산화물(ITZO), IFO(F 도프의 In2O3), 산화주석(SnO2), ATO(Sb 도프의 SnO2), FTO(F 도프의 SnO2), 산화아연(타원소를 도프한 ZnO를 포함한다), 산화아연에 도펀트로서 알루미늄을 첨가한 알루미늄-아연산화물(AZO), 산화아연에 도펀트로서 갈륨을 첨가한 갈륨-아연산화물(GZO), 산화티탄(TiO2), 산화티탄에 도펀트로서 니오브를 첨가한 니오브-티탄산화물(TNO), 산화안티몬, 스피넬형 산화물, YbFe2O4 구조를 갖는 산화물을 예시할 수 있다. 혹은 또, 갈륨산화물, 티탄산화물, 니오브산화물, 니켈산화물 등을 모층(母層)으로 하는 투명 전극을 들 수 있다. 투명 전극의 두께로서, 2×10-8m 내지 2×10-7m, 바람직하게는 3×10-8m 내지 1×10-7m를 들 수 있다. 제1 전극이 투명성을 요구되는 경우, 제조 프로세스의 간소화라는 관점에서, 전하 배출 전극도 투명 도전 재료로 구성하는 것이 바람직하다.
혹은 또, 투명성이 불필요한 경우, 정공을 취출하는 전극으로서의 기능을 갖는 양극을 구성하는 도전 재료로서, 고(高)일함수(예를 들면, φ=4.5eV∼5.5eV)를 갖는 도전 재료로 구성하는 것이 바람직하고, 구체적으로는 금(Au), 은(Ag), 크롬(Cr), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 철(Fe), 이리듐(Ir), 게르마늄(Ge), 오스뮴(Os), 레늄(Re), 텔루르(Te)를 예시할 수 있다. 한편, 전자를 취출하는 전극으로서의 기능을 갖는 음극을 구성하는 도전 재료로서, 저(低)일함수(예를 들면, φ=3.5eV∼4.5eV)를 갖는 도전 재료로 구성하는 것이 바람직하고, 구체적으로는 알칼리 금속(예를 들면 Li, Na, K 등) 및 그 불화물 또는 산화물, 알칼리토류 금속(예를 들면 Mg, Ca 등) 및 그 불화물 또는 산화물, 알루미늄(Al), 아연(Zn), ㅈ주(Sn), 탈륨(Tl), 나트륨-칼륨 합금, 알루미늄-리튬 합금, 마그네슘-은 합금, 인듐, 이테르븀 등의 희토류 금속, 또는 이들의 합금을 들 수 있다. 혹은 또, 양극이나 음극을 구성하는 재료로서, 백금(Pt), 금(Au), 팔라듐(Pd), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 은(Ag), 탄탈(Ta), 텅스텐(W), 구리(Cu), 티탄(Ti), 인듐(In), 주석(Sn), 철(Fe), 코발트(Co), 몰리브덴(Mo) 등의 금속, 또는 이러한 금속 원소를 포함하는 합금, 이러한 금속으로 이루어지는 도전성 입자, 이들의 금속을 포함하는 합금의 도전성 입자, 불순물을 함유한 폴리실리콘, 탄소계 재료, 산화물 반도체 재료, 카본·나노·튜브, 그라펜 등의 도전성 재료를 들 수 있고, 이들의 원소를 포함하는 층의 적층 구조로 할 수도 있다. 나아가서는 양극이나 음극을 구성하는 재료로서, 폴리(3,4-에틸렌디옥시티오펜)/폴리스티렌술폰산[PEDOT/PSS] 이라는 유기 재료(도전성 고분자)를 들 수도 있다. 또한, 이들의 도전성 재료를 바인더(고분자)에 혼합하여 페이스트 또는 잉크로 한 것을 경화시켜, 전극으로서 이용하여도 좋다.
제1 전극 등이나 제2 전극(음극이나 양극)의 성막 방법으로서, 혹은 또, 제1 반도체 재료층(경우에 따라서는 또한, 제2 반도체 재료층)의 성막 방법으로서, 건식법 또는 습식법을 이용하는 것이 가능하다. 건식법으로서, 물리적 기상 성장법(PVD법) 및 화학적 기상 성장법(CVD법)을 들 수 있다. PVD법의 원리를 이용한 성막 방법으로서, 저항 가열 또는 고주파 가열을 이용한 진공 증착법, EB(전자빔) 증착법, 각종 스퍼터링법(마그네트론 스퍼터링법, RF-DC 결합형 바이어스 스퍼터링법, ECR 스퍼터링법, 대향 타겟 스퍼터링법, 고주파 스퍼터링법), 이온 플레이팅법, 레이저 어브레이전법, 분자선 에피택시법, 레이저 전사법을 들 수 있다. 또한, CVD법으로서, 플라즈마 CVD법, 열 CVD법, 유기 금속(MO) CVD법, 광 CVD법을 들 수 있다. 한편, 습식법으로서, 전해 도금법이나 무전해 도금법, 스핀 코트법, 잉크젯법, 스프레이 코트법, 스탬프법, 마이크로 콘택트 프린트법, 플렉소그래피법, 오프셋 인쇄법, 그라비어 인쇄법, 딥 법 등의 방법을 들 수 있다. 패터닝법으로서, 섀도우 마스크, 레이저 전사, 포토 리소그래피 등의 화학적 에칭, 자외선이나 레이저 등에 의한 물리적 에칭 등을 들 수 있다. 제1 전극 등이나 제2 전극의 평탄화 기술로서, 레이저 평탄화법, 리플로우법, CMP(Chemical Mechanical Polishing)법 등을 이용할 수 있다.
절연층을 구성하는 재료로서, 산화규소계 재료 ; 질화규소(SiNY) ; 산화알루미늄(Al2O3) 등의 금속 산화물 고유전 절연 재료로 예시되는 무기계 절연 재료뿐만 아니라, 폴리메틸메타크릴레이트(PMMA) ; 폴리비닐페놀(PVP) ; 폴리비닐알코올(PVA) ; 폴리이미드 ; 폴리카보네이트(PC) ; 폴리에틸렌테레프탈레이트(PET) ; 폴리스티렌 ; N-2(아미노에틸3)-아미노프로필트리메톡시실란(AEAPTMS), 3-메르캅토프로필트리메톡시실란(MPTMS), 옥타데실트리클로로실란(OTS) 등의 실라놀 유도체(실란 커플링제) ; 노볼락형 페놀 수지 ; 불소계 수지 ; 옥타데칸티올, 도데실이소시아네이트 등의 일단에 제어 전극과 결합 가능한 관능기를 갖는 직쇄 탄화수소류로 예시되는 유기계 절연 재료(유기 폴리머)를 들 수 있고, 이들의 조합을 사용할 수도 있다. 산화규소계 재료로서, 산화실리콘(SiOX), BPSG, PSG, BSG, AsSG, PbSG, 산화질화실리콘(SiON), SOG(스핀 온 글라스), 저유전율 절연 재료(예를 들면, 폴리아릴에테르, 시클로퍼플루오로카본 폴리머 및 벤조시클로부텐, 환상 불소 수지, 폴리테트라플루오로에틸렌, 불화아릴에테르, 불화폴리이미드, 어모퍼스 카본, 유기 SOG)를 예시할 수 있다. 절연층은 단층 구성으로 할 수도 있고, 복수층(예를 들면, 2층)이 적층된 구성으로 할 수도 있다. 후자인 경우, 적어도 전하 축적용 전극의 위 및 전하 축적용 전극과 제1 전극 사이의 영역에 절연층·하층을 형성하고, 절연층·하층에 평탄화 처리를 시행함으로써 적어도 전하 축적용 전극과 제1 전극 사이의 영역에 절연층·하층을 남겨 두고, 남아 있는 절연층·하층 및 전하 축적용 전극의 위에 절연층·상층을 형성하면 좋고, 이에 의해, 절연층의 평탄화를 확실하게 달성할 수 있다. 각종 층간 절연층이나 절연 재료막을 구성하는 재료도 이들의 재료로부터 적절히 선택하면 좋다.
제어부를 구성하는 부유 확산층, 증폭 트랜지스터 리셋·트랜지스터 및 선택 트랜지스터의 구성, 구조는 종래의 부유 확산층, 증폭 트랜지스터 리셋·트랜지스터 및 선택 트랜지스터의 구성, 구조와 마찬가지로 할 수 있다. 구동 회로도 주지의 구성, 구조로 할 수 있다.
제1 전극은 부유 확산층 및 증폭 트랜지스터의 게이트부에 접속되어 있는데, 제1 전극과 부유 확산층 및 증폭 트랜지스터의 게이트부와의 접속을 위해 콘택트 홀부를 형성하면 좋다. 콘택트 홀부를 구성하는 재료로서, 불순물이 도핑된 폴리실리콘이나, 텅스텐, Ti, Pt, Pd, Cu, TiW, TiN, TiNW, WSi2, MoSi2 등의 고융점 금속이나 금속 실리사이드, 이들의 재료로 이루어지는 층의 적층 구조(예를 들면, Ti/TiN/W)를 예시할 수 있다.
제1 반도체 재료층과 제1 전극의 사이에 제1 캐리어 블로킹층을 마련하여도 좋고, 유기 광전변환층과 제2 전극의 사이에 제2 캐리어 블로킹층을 마련하여도 좋다. 또한, 제1 캐리어 블로킹층과 제1 전극 사이에 제1 전하 주입층을 마련하여도 좋고, 제2 캐리어 블로킹층과 제2 전극 사이에 제2 전하 주입층을 마련하여도 좋다. 예를 들면, 전자 주입층을 구성하는 재료로서, 예를 들면, 리튬(Li), 나트륨(Na), 칼륨(K)이라는 알칼리 금속 및 그 불화물이나 산화물, 마그네슘(Mg), 칼슘(Ca)이라는 알칼리토류 금속 및 그 불화물이나 산화물을 들 수 있다.
각종 유기층의 성막 방법으로서, 건식 성막법 및 습식 성막법을 들 수 있다. 건식 성막법으로서, 저항 가열 또는 고주파 가열, 전자 빔 가열을 이용한 진공 증착법, 플래시 증착법, 플라즈마 증착법, EB 증착법, 각종 스퍼터링법(2극 스퍼터링법, 직류 스퍼터링법, 직류 마그네트론 스퍼터링법, 고주파 스퍼터링법, 마그네트론 스퍼터링법, RF-DC 결합형 바이어스 스퍼터링법, ECR 스퍼터링법, 대향 타겟 스퍼터링법, 고주파 스퍼터링법, 이온 빔 스퍼터링법), DC(Direct Current)법, RF법, 다음극법, 활성화 반응법, 전계 증착법, 고주파 이온 플레이팅법이나 반응성 이온 플레이팅법 등의 각종 이온 플레이팅법, 레이저 어브레이전법, 분자선 에피택시법, 레이저 전사법, 분자선 에피택시법(MBE법)을 들 수 있다. 또한, CVD법으로서, 플라즈마 CVD법, 열 CVD법, MO CVD법, 광 CVD법을 들 수 있다. 한편, 습식법으로서, 구체적으로는 스핀 코트법 ; 침지법 ; 캐스트법 ; 마이크로 콘택트 프린트법 ; 드롭 캐스트법 ; 스크린 인쇄법이나 잉크젯 인쇄법, 오프셋 인쇄법, 그라비어 인쇄법, 플렉소 인쇄법이라는 각종 인쇄법 ; 스탬프법 ; 스프레이법 ; 에어 독터 코터법, 블레이드 코터법, 로드 코터법, 나이프 코터법, 스퀴즈 코터법, 리버스 롤 코터법, 트랜스퍼 롤 코터법, 그라비어 코터법, 키스 코터법, 캐스트 코터법, 스프레이 코터법, 슬릿 오리피스 코터법, 캘린더 코터법이라는 각종 코팅법을 예시할 수 있다. 도포법에서는 용매로서, 톨루엔, 클로로포름, 헥산, 에탄올이라는 무극성 또는 극성이 낮은 유기 용매를 예시할 수 있다. 패터닝법으로서, 섀도우 마스크, 레이저 전사, 포토 리소그래피 등의 화학적 에칭, 자외선이나 레이저 등에 의한 물리적 에칭 등을 들 수 있다. 각종 유기층의 평탄화 기술로서, 레이저 평탄화법, 리플로우법 등을 이용할 수 있다.
이상에 설명한 제1 구성∼제6 구성의 촬상 소자의 2종류 또는 그 이상을 소망에 응하여, 적절히 조합시킬 수 있다.
촬상 소자 또는 고체 촬상 장치에는 전술한 바와 같이, 필요에 응하여, 온 칩·마이크로·렌즈나 차광층을 마련하여도 좋고, 촬상 소자를 구동하기 위한 구동 회로나 배선이 마련되어 있다. 필요에 응하여, 촬상 소자에의 광의 입사를 제어하기 위한 셔터를 마련하여도 좋고, 고체 촬상 장치의 목적에 응하여 광학 컷트 필터를 구비하여도 좋다.
또한, 제1 구성∼제2 구성의 고체 촬상 장치에서는 하나의 본 개시의 촬상 소자 등의 상방에 하나의 온 칩·마이크로·렌즈가 마련되어 있는 형태로 할 수 있고, 혹은 또, 2개의 본 개시의 촬상 소자 등으로 촬상 소자 블록이 구성되어 있고, 촬상 소자 블록의 상방에 하나의 온 칩·마이크로·렌즈가 마련되어 있는 형태로 할 수 있다.
예를 들면, 고체 촬상 장치를 판독용 집적 회로(ROIC)와 적층하는 경우, 판독용 집적 회로 및 구리(Cu)로 이루어지는 접속부가 형성된 구동용 기판과, 접속부가 형성된 촬상 소자를 접속부끼리가 접하도록 겹처서, 접속부끼리를 접합함으로써, 적층할 수 있고, 접속부끼리를 솔더 범프 등을 이용하여 접합할 수도 있다.
또한, 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치를 구동하기 위한 구동 방법에서는
모든 촬상 소자에서, 일제히 제1 반도체 재료층에 전하를 축적하면서, 제1 전극에서의 전하를 계외에 배출하고, 그 후,
모든 촬상 소자에서, 일제히 제1 반도체 재료층에 축적된 전하를 제1 전극에 전송하고, 전송 완료 후, 순차적으로, 각 촬상 소자에서 제1 전극에 전송된 전하를 판독하는
각 공정을 반복하는 고체 촬상 장치의 구동 방법으로 할 수 있다.
이와 같은 고체 촬상 장치의 구동 방법에서는 각 촬상 소자는 제2 전극측부터 입사한 광이 제1 전극에는 입사하지 않는 구조를 가지며, 모든 촬상 소자에서, 일제히 제1 반도체 재료층에 전하를 축적하면서, 제1 전극에서의 전하를 계외에 배출하기 때문에 전 촬상 소자에서 동시에 제1 전극의 리셋을 확실하게 행할 수 있다. 그리고, 그 후, 모든 촬상 소자에서, 일제히 제1 반도체 재료층에 축적된 전하를 제1 전극에 전송하고, 전송 완료 후, 순차적으로, 각 촬상 소자에서 제1 전극에 전송된 전하를 판독한다. 그러므로, 이른바 글로벌 셔터 기능을 용이하게 실현할 수 있다.
본 개시의 촬상 소자로서, CCD 소자, CMOS 이미지 센서, CIS(Contact Image Sensor), CMD(Charge Modulation Device)형의 신호 증폭형 이미지 센서를 들 수 있다. 본 개시의 제1의 양태∼제2의 양태에 관한 고체 촬상 장치, 제1 구성∼제2 구성의 고체 촬상 장치로, 예를 들면, 디지털 스틸 카메라나 비디오 카메라, 캠코더, 감시 카메라, 차량 탑재용 카메라, 스마트 폰용 카메라, 게임용의 사용자 인터페이스 카메라, 생체 인증용 카메라를 구성할 수 있다.
실시례 1
실시례 1은 본 개시의 제1의 양태∼실시례 4에 관한 촬상 소자, 본 개시의 적층형 촬상 소자 및 본 개시의 제2의 양태에 관한 고체 촬상 장치에 관한 것이다. 실시례 1의 촬상 소자 및 적층형 촬상 소자(이하, 이들을 총칭하여, 『촬상 소자 등』으로 부르는 경우가 있다)의 모식적인 일부 단면도를 도 1에 도시하고, 실시례 1의 촬상 소자 등의 등가 회로도를 도2 및 도 3에 도시하고, 실시례 1의 촬상 소자 등의 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 4에 도시하고, 실시례 1의 촬상 소자 등의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도 5에 도시하고, 실시례 1의 촬상 소자 등의 각 부위를 설명하기 위한 등가 회로도를 도 6A에 도시한다. 또한, 실시례 1의 촬상 소자 등의 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도를 도 7에 도시하고, 제1 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도를 도 8에 도시한다. 나아가서는 실시례 1의 고체 촬상 장치의 개념도를 도 76에 도시한다. 또한, 도 2, 도 3, 도 6A, 도 6B, 도 6C, 도 9, 도 17, 도 18, 도 29, 도 30, 도 66A, 도 66B, 도 66C에서는 제1 반도체 재료층 및 제2 반도체 재료층을 1층으로 표시하였다.
실시례 1의 촬상 소자는 제1 전극(21), 광전변환층(23A) 및 제2 전극(22)이 적층되어 이루어지는 광전변환부를 구비하고 있고, 제1 전극(21)과 광전변환층(23A) 사이에는 제1 전극측부터 제1 반도체 재료층(23B1) 및 제2 반도체 재료층(23B2)이 형성되어 있고, 제2 반도체 재료층(23B2)은 광전변환층(23A)에 접하여 있고, 광전변환부는 또한, 절연층(82) 및 제1 전극(21)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전하 축적용 전극(24)을 구비하고 있다. 광은 제2 전극측부터 입사한다. 또한, 도면에서는 제1 반도체 재료층(23B1) 및 제2 반도체 재료층(23B2)의 반도체 재료 적층체를 참조 번호 23B로 나타내는 경우가 있다.
실시례 1에서는
[A] 제1 반도체 재료층(23B1)의 전자 이동도(μ1)와, 제2 반도체 재료층(23B2)의 전자 이동도(μ2)의 관계
[B] 제2 반도체 재료층(23B2)의 이온화 포텐셜(IP2)과, 광전변환층(23A)의 이온화 포텐셜(IP0)의 관계
[C] 광전변환층(23A)의 전자 이동도(μ0)와, 제2 반도체 재료층(23B2)의 전자 이동도(μ2)의 관계
[D] 제1 반도체 재료층(23B1)의 전자 친화력(EA1)과, 제2 반도체 재료층(23B2)의 전자 친화력(EA2)과, 광전변환층(23A)의 전자 친화력(EA0)의 관계를 조사하기 위해, 이하의 시료를 제작하였다.
즉, SiO2층상에 ITO로 이루어지는 제1 전극을 형성하였다. 그리고, 제1 전극상에 스퍼터링법을 이용하여, 두께 100㎚의 IGZO로 이루어지는 제1 반도체 재료층을 형성하였다. 뒤이어, 제1 반도체 재료층을 어닐 처리함에 의해 제1 반도체 재료층을 공핍화시킨 후, 진공 증착법을 이용하여, 각종 반도체 재료로 이루어지는 두께 10㎚의 제2 반도체 재료층, 벌크 헤테로 구조를 갖는 각종 유기 반도체 재료로 이루어지는 두께 230㎚의 광전변환층, 두께 10㎚의 산화몰리브덴층을 차례로 적층하고, 또한, 스퍼터링법에 의거하여, 두께 50㎚의 ITO로 이루어지는 제2 전극을 형성하였다. 그리고, 제2 전극을 저저항화하기 위해 어닐 처리를 시행하였다.
이렇게 하여 얻어진 각종 시료의 제1 반도체 재료층의 전자 이동도를 홀 측정법에 의거하여 측정하고, 광전변환층 및 제2 반도체 재료층의 전자 이동도를 단일 캐리어 소자를 제작하고, 공간전하 제한 전류법에 의거하여 측정하였다. 또한, 제2 반도체 재료층 및 광전변환층을 구성하는 재료의 이온화 포텐셜을 자외선 광전자 분광법을 이용하여 계측하였다. 전자 친화력은 자외선 광전자 분광법에 의해 구한 이온화 포텐셜과 흡수 분광 측정에 의해 얻어진 광학 밴드 갭을 이용하여 산출할 수 있다. 또한, 이렇게 하여 얻어진 각종 시료의 암전류를 질소 분위기하, 반도체 파라미터 애널라이저를 이용하여 계측하였다. 양자효율의 값은 여기 파장 550㎚, 조사 강도 5마이크로와트/㎠, 역바이어스 인가 전압 1볼트로서 구하였다. 광응답성의 평가는 파장 550㎚의 광을 시료에 10밀리초 조사하고, 광차단 후의 광전류치가 광조사시의 광전류치의 10%가 될 때까지의 시간을 응답 시간으로 하여 평가하였다. 광응답성의 평가에서도 양자효율의 측정과 마찬가지로, 역바이어스 인가 전압 1볼트로 하였다.
실시례 1A, 실시례 1B, 실시례 1C 및 실시례 1D 및 비교례 1A 및 비교례 1C에서의 제1 반도체 재료층 및 제2 반도체 재료층의 전자 이동도(μ1, μ2)(단위 : ㎠/V·s)와 암전류의 측정 결과를 이하의 표 1에 표시한다. 또한, 암전류의 측정 결과는 비교례 1A의 암전류의 측정 결과를 「1」로 하였을 때의 상대치이다. 실시례 1A∼실시례 1D, 비교례 1A, 비교례 1C에서, 제1 반도체 재료층을 상술한 바와 같이, IGZO로 구성하였다. 또한, 실시례 1A∼실시례 1D, 비교례 1C에서는 상술한 바와 같이, 제2 반도체 재료층을 형성하였지만, 비교례 1A에서는 제2 반도체 재료층을 형성하지 않는다.
실시례 1E, 실시례 1F, 실시례 1G 및 실시례 1H 및 비교례 1A 및 비교례 1D에서의 제2 반도체 재료층 및 광전변환층의 이온화 포텐셜(IP2, IP0)(단위 : eV)과 암전류의 측정 결과를 이하의 표 1에 표시한다. 또한, 암전류의 측정 결과는 비교례 1A의 암전류의 측정 결과를 「1」로 하였을 때의 상대치이다. 실시례 1E∼실시례 1H, 비교례 1A, 비교례 1D에서, 제1 반도체 재료층을 상술한 바와 같이, IGZO로 구성하였다. 또한, 실시례 1E∼실시례 1H, 비교례 1D에서는 상술한 바와 같이, 제2 반도체 재료층을 형성하였지만, 비교례 1A에서는 제2 반도체 재료층을 형성하지 않는다.
실시례 1J, 실시례 1K, 실시례 1L 및 실시례 1M 및 비교례 1B 및 비교례 1E에서의 제2 반도체 재료층 및 광전변환층의 전자 이동도(μ2, μ0)와 광응답성 및 양자효율의 측정 결과를 이하의 표 1에 표시한다. 또한, 광응답성 및 양자효율의 측정 결과는 비교례 1B의 광응답성 및 양자효율의 측정 결과를 「1」로 하였을 때의 상대치이다. 실시례 1J∼실시례 1M, 비교례 1B, 비교례 1E에서, 제1 반도체 재료층을 상술한 바와 같이, IGZO로 구성하였다. 또한, 실시례 1J∼실시례 1M, 비교례 1E에서는 상술한 바와 같이, 제2 반도체 재료층을 형성하였지만, 비교례 1B에서는 제2 반도체 재료층을 형성하지 않는다.
실시례 1N, 실시례 1P 및 실시례 1Q 및 비교례 1B, 비교례 1F 및 비교례 1G에서의 제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층의 전자 친화력(EA1, EA2, EA0)(단위 : eV)과 광응답성 및 양자효율과의 측정 결과를 이하의 표 1에 표시한다. 또한, 광응답성 및 양자효율의 측정 결과는 비교례 1B의 광응답성 및 양자효율의 측정 결과를 「1」로 하였을 때의 상대치이다. 실시례 1N, 실시례 1P, 실시례 1Q, 비교례 1B, 비교례 1F 및 비교례 1G에서, 제1 반도체 재료층을 상술한 바와 같이, IGZO로 구성하였다. 또한, 실시례 1N, 실시례 1P, 실시례 1Q, 비교례 1F, 비교례 1G에서는 상술한 바와 같이, 제2 반도체 재료층을 형성하였지만, 비교례 1B에서는 제2 반도체 재료층을 형성하지 않는다.
[표 1]
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실시례 1A, 실시례 1B, 실시례 1C 및 실시례 1D 및 비교례 1A 및 비교례 1C를 비교하면, 제1 반도체 재료층(23B1)의 전자 이동도(μ1), 제2 반도체 재료층(23B2)의 전자 이동도(μ2)가 μ2<μ1를 만족할 때, 암전류의 저하를 도모할 수 있는 한편, 비교례 1C에서는 μ2>μ1이고, 암전류가 증가하였다.
실시례 1E, 실시례 1F, 실시례 1G 및 실시례 1H 및 비교례 1A 및 비교례 1D를 비교하면, 제2 반도체 재료층 및 광전변환층의 이온화 포텐셜(IP2, IP0)이, IP0<IP2를 만족할 때, 암전류의 저하를 도모할 수 있는 한편, 비교례 1D에서는 IP0>IP2이고, 암전류가 증가하였다. 또한, 실시례 1A, 실시례 1B, 실시례 1C 및 실시례 1D에서도 IP0<IP2를 만족하고, 암전류의 저하를 도모할 수 있었다.
실시례 1J, 실시례 1K, 실시례 1L 및 실시례 1M 및 비교례 1B 및 비교례 1E를 비교하면, 광전변환층(23A) 및 제2 반도체 재료층(23B2)의 전자 이동도(μ0, μ2)가 μ0≤μ2를 만족할 때, 광응답성의 향상, 양자효율의 향상을 도모할 수 있는 한편, 비교례 1E에서는 μ0>μ2이고, 광응답성의 향상, 양자효율의 향상을 도모할 수가 없었다. 또한, 실시례 1A, 실시례 1B, 실시례 1C, 실시례 1D, 실시례 1E, 실시례 1F, 실시례 1G 및 실시례 1H에서도 유효 숫자1자릿수로 하였을 때, μ0≤μ2를 만족하고, 광응답성의 향상, 양자효율의 향상을 도모할 수 있었다.
실시례 1N, 실시례 1P 및 실시례 1Q 및 비교례 1B, 비교례 1F 및 비교례 1G를 비교하면, 제1 반도체 재료층(23B1)의 전자 친화력, 제2 반도체 재료층(23B2)의 전자 친화력, 광전변환층(23A)의 전자 친화력(EA1, EA2, EA0)이, EA0≤EA2≤EA1를 만족할 때, 광응답성의 향상, 양자효율의 향상을 도모할 수 있는 한편, 비교례 1F에서는 EA2>EA1이고, 비교례 1G에서는 EA0>EA2이고, 광응답성의 향상, 양자효율의 향상을 도모할 수가 없었다.
실시례 1의 촬상 소자에서는 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제2의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 실시례 1의 촬상 소자에서는 제2 반도체 재료층(23B2)의 이온화 포텐셜을 IP2, 광전변환층(23A)의 이온화 포텐셜을 IP0으로 하였을 때, IP0<IP2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자를 또한 조합시킬 수 있다. 즉, 이와 같은 형태에서는 광전변환층(23A)의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 혹은 또, 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 또한 조합시킬 수 있고, 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 또한 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층(23B1)의 전자 친화력을 EA1, 제2 반도체 재료층(23B2)의 전자 친화력을 EA2, 광전변환층(23A)의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
혹은 또, 실시례 1의 촬상 소자에서는 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 본 개시의 제1의 양태에 관한 촬상 소자에서는 광전변환층(23A)의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 또한 조합시킬 수 있고, 혹은 또, 본 개시의 제1의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층(23B1)의 전자 친화력을 EA1, 제2 반도체 재료층(23B2)의 전자 친화력을 EA2, 광전변환층(23A)의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
혹은 또, 실시례 1의 촬상 소자에서는 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 본 개시의 제2의 양태에 관한 촬상 소자에서는 광전변환층(23A)의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 형태로 할 수 있다. 나아가서는 이 경우, 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제3의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 또한 조합시킬 수 있고, 혹은 또, 본 개시의 제2의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 이와 같은 형태에서는 제1 반도체 재료층(23B1)의 전자 친화력을 EA1, 제2 반도체 재료층(23B2)의 전자 친화력을 EA2, 광전변환층(23A)의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
혹은 또, 실시례 1의 촬상 소자에서는 본 개시의 제3의 양태에 관한 촬상 소자와 본 개시의 제4의 양태에 관한 촬상 소자를 조합시킬 수 있다. 즉, 본 개시의 제3의 양태에 관한 촬상 소자에서는 제1 반도체 재료층(23B1)의 전자 친화력을 EA1, 제2 반도체 재료층(23B2)의 전자 친화력을 EA2, 광전변환층(23A)의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 형태로 할 수 있다.
또한, 실시례 1의 촬상 소자에서, 제1 반도체 재료층(23B1)은 X선 회절 분석에 의하면, 비정질이였다. 즉, 예를 들면, 국소적으로 결정 구조를 갖지 않는 비정질이였다.
실시례 1의 적층형 촬상 소자는 실시례 1의 촬상 소자를 적어도 하나 갖는다. 또한, 실시례 1의 고체 촬상 장치는 실시례 1의 적층형 촬상 소자를 복수 구비하고 있다. 그리고, 실시례 1의 고체 촬상 장치로, 예를 들면, 디지털 스틸 카메라나 비디오 카메라, 캠코더, 감시 카메라, 차량 탑재용 카메라(차량탑재 카메라), 스마트 폰용 카메라, 게임용의 사용자 인터페이스 카메라, 생체 인증용 카메라 등이 구성되어 있다.
이하, 실시례 1의 촬상 소자 등, 고체 촬상 장치의 구체적인 설명을 행한다.
실시례 1의 촬상 소자 등은 반도체 기판(보다 구체적으로는 실리콘 반도체층)(70)을 또한 구비하고 있고, 광전변환부는 반도체 기판(70)의 상방에 배치되어 있다. 또한, 반도체 기판(70)에 마련되고, 제1 전극(21) 및 제2 전극(22)이 접속된 구동 회로를 갖는 제어부를 또한 구비하고 있다. 여기서, 반도체 기판(70)에서의 광입사면을 상방으로 하고, 반도체 기판(70)의 반대측을 하방으로 한다. 반도체 기판(70)의 하방에는 복수의 배선으로 이루어지는 배선층(62)이 마련되어 있다.
반도체 기판(70)에는 제어부를 구성하는 적어도 부유 확산층(FD1) 및 증폭 트랜지스터(TR1amp)가 마련되어 있고, 제1 전극(21)은 부유 확산층(FD1) 및 증폭 트랜지스터(TR1amp)의 게이트부에 접속되어 있다. 반도체 기판(70)에는 또한, 제어부를 구성하는 리셋·트랜지스터(TR1rst) 및 선택 트랜지스터(TR1sel)가 마련되어 있다. 부유 확산층(FD1)은 리셋·트랜지스터(TR1rst)의 일방의 소스/드레인 영역에 접속되어 있고, 증폭 트랜지스터(TR1amp)의 일방의 소스/드레인 영역은 선택 트랜지스터(TR1sel)의 일방의 소스/드레인 영역에 접속되어 있고, 선택 트랜지스터(TR1sel)의 타방의 소스/드레인 영역은 신호선(VSL1)에 접속되어 있다. 이들의 증폭 트랜지스터(TR1amp), 리셋·트랜지스터(TR1rst) 및 선택 트랜지스터(TR1sel)는 구동 회로를 구성한다.
구체적으로는 실시례 1의 촬상 소자 등은 이면 조사형의 촬상 소자이고, 녹색광을 흡수하는 제1 타입의 녹색광용 광전변환층을 구비한 녹색광에 감도를 갖는 제1 타입의 실시례 1의 녹색광용 촬상 소자(이하, 『제1 촬상 소자』라고 부른다), 청색광을 흡수하는 제2 타입의 청색광용 광전변환층을 구비한 청색광에 감도를 갖는 제2 타입의 종래의 청색광용 촬상 소자(이하, 『제2 촬상 소자』라고 부른다), 적색광을 흡수하는 제2 타입의 적색광용 광전변환층을 구비한 적색광에 감도를 갖는 제2 타입의 종래의 적색광용 촬상 소자(이하, 『제3 촬상 소자』라고 부른다)의 3개의 촬상 소자가 적층된 구조를 갖는다. 여기서, 적색광용 촬상 소자(제3 촬상 소자) 및 청색광용 촬상 소자(제2 촬상 소자)는 반도체 기판(70) 내에 마련되어 있고, 제2 촬상 소자의 쪽이 제3 촬상 소자보다도 광입사측에 위치한다. 또한, 녹색광용 촬상 소자(제1 촬상 소자)는 청색광용 촬상 소자(제2 촬상 소자)의 상방에 마련되어 있다. 제1 촬상 소자, 제2 촬상 소자 및 제3 촬상 소자의 적층 구조에 의해, 1화소가 구성된다. 컬러 필터층은 마련되어 있지 않다.
제1 촬상 소자에서는 층간 절연층(81)상에 제1 전극(21) 및 전하 축적용 전극(24)이, 이간하여 형성되어 있다. 층간 절연층(81) 및 전하 축적용 전극(24)은 절연층(82)에 의해 덮히여 있다. 절연층(82)상에는 반도체 재료 적층체(23B)(제1 반도체 재료층(23B1) 및 제2 반도체 재료층(23B2)) 및 광전변환층(23A)이 형성되고, 광전변환층(23A)상에는 제2 전극(22)이 형성되어 있다. 제2 전극(22)을 포함하는 전면에는 절연층(83)이 형성되어 있고, 절연층(83)상에 온 칩·마이크로·렌즈(14)가 마련되어 있다. 제1 전극(21), 전하 축적용 전극(24) 및 제2 전극(22)은 예를 들면, ITO(일함수 : 약 4.4eV)로 이루어지는 투명 전극으로 구성되어 있다. 제1 반도체 재료층(23B1)은 예를 들면, IGZO나 IWZO, IWO, ZTO, ITZO로 이루어지고, 제2 반도체 재료층(23B2)은 무기 또는 유기의 반도체 재료로 이루어진다. 광전변환층(23A)은 적어도 녹색광에 감도를 갖는 주지의 유기 광전변환 재료(예를 들면, 로다민계 색소, 메로시아닌계 색소, 퀴나크리돈 등의 유기계 재료)를 포함하는 층으로 구성되어 있다. 층간 절연층(81)이나 절연층(82, 83)은 주지의 절연 재료(예를 들면, SiO2나 SiN)로 구성되어 있다. 제1 반도체 재료층(23B1)과 제1 전극(21)은 절연층(82)에 마련된 접속부(67)에 의해 접속되어 있다. 접속부(67) 내에는 반도체 재료 적층체(23B)가 연재되어 있다. 즉, 제1 반도체 재료층(23B1)은 절연층(82)에 마련된 개구부(85) 내를 연재되고, 제1 전극(21)과 접속되어 있다.
전하 축적용 전극(24)은 구동 회로에 접속되어 있다. 구체적으로는 전하 축적용 전극(24)은 층간 절연층(81) 내에 마련된 접속구멍(66), 패드부(64) 및 배선(VOA)을 통하여, 구동 회로를 구성하는 수직 구동 회로(112)에 접속되어 있다.
전하 축적용 전극(24)의 크기는 제1 전극(21)보다도 크다. 전하 축적용 전극(24)의 면적을 S1', 제1 전극(21)의 면적을 S1로 하였을 때, 한정하는 것은 아니지만,
4≤S1'/S1
를 만족하는 것이 바람직하고, 실시례 1에서는 한정하는 것은 아니지만, 예를 들면,
S1'/S1=8
로 하였다. 또한, 후술하는 실시례 7∼실시례 10에서는 3개의 광전변환부 세그먼트(10'1, 10'2, 10'3))의 크기를 같은 크기로 하고, 평면 형상도 같게 하였다.
반도체 기판(70)의 제1면(겉면)(70A)의 측에는 소자 분리 영역(71)이 형성되고, 또한, 반도체 기판(70)의 제1면(70A)에는 산화막(72)이 형성되어 있다. 나아가서는 반도체 기판(70)의 제1면측에는 제1 촬상 소자의 제어부를 구성하는 리셋·트랜지스터(TR1rst), 증폭 트랜지스터(TR1amp) 및 선택 트랜지스터(TR1sel)가 마련되고, 또한, 제1 부유 확산층(FD1)이 마련되어 있다.
리셋·트랜지스터(TR1rst)는 게이트부(51), 채널 형성 영역(51A) 및 소스/드레인 영역(51B, 51C)으로 구성되어 있다. 리셋·트랜지스터(TR1rst)의 게이트부(51)는 리셋선(RST1)에 접속되고, 리셋·트랜지스터(TR1rst)의 일방의 소스/드레인 영역(51C)은 제1 부유 확산층(FD1)을 겸하고 있고, 타방의 소스/드레인 영역(51B)은 전원(VDD)에 접속되어 있다.
제1 전극(21)은 층간 절연층(81) 내에 마련된 접속구멍(65), 패드부(63), 반도체 기판(70) 및 층간 절연층(76)에 형성된 콘택트 홀부(61), 층간 절연층(76)에 형성된 배선층(62)을 통하여, 리셋·트랜지스터(TR1rst)의 일방의 소스/드레인 영역(51C)(제1 부유 확산층(FD1))에 접속되어 있다.
증폭 트랜지스터(TR1amp)는 게이트부(52), 채널 형성 영역(52A) 및 소스/드레인 영역(52B, 52C)으로 구성되어 있다. 게이트부(52)는 배선층(62)을 통하여, 제1 전극(21) 및 리셋·트랜지스터(TR1rst)의 일방의 소스/드레인 영역(51C)(제1 부유 확산층(FD1))에 접속되어 있다. 또한, 일방의 소스/드레인 영역(52B)은 전원(VDD)에 접속되어 있다.
선택 트랜지스터(TR1sel)는 게이트부(53), 채널 형성 영역(53A) 및 소스/드레인 영역(53B, 53C)으로 구성되어 있다. 게이트부(53)는 선택선(SEL1)에 접속되어 있다. 또한, 일방의 소스/드레인 영역(53B)은 증폭 트랜지스터(TR1amp)를 구성하는 타방의 소스/드레인 영역(52C)과 영역을 공유하고 있고, 타방의 소스/드레인 영역(53C)은 신호선(데이터 출력선)(VSL1)(117)에 접속되어 있다.
제2 촬상 소자는 반도체 기판(70)에 마련된 n형 반도체 영역(41)을 광전변환층으로서 구비하고 있다. 종형 트랜지스터로 이루어지는 전송 트랜지스터(TR2trs)의 게이트부(45)가 n형 반도체 영역(41)까지 늘어나고 있고, 또한, 전송 게이트선(TG2)에 접속되어 있다. 또한, 전송 트랜지스터(TR2trs)의 게이트부(45)의 근방의 반도체 기판(70)의 영역(45C)에는 제2 부유 확산층(FD2)이 마련되어 있다. n형 반도체 영역(41)에 축적된 전하는 게이트부(45)에 따라 형성된 전송 채널을 통하여 제2 부유 확산층(FD2)에 판독된다.
제2 촬상 소자에서는 또한, 반도체 기판(70)의 제1면측에 제2 촬상 소자의 제어부를 구성하는 리셋·트랜지스터(TR2rst), 증폭 트랜지스터(TR2amp) 및 선택 트랜지스터(TR2sel)가 마련되어 있다.
리셋·트랜지스터(TR2rst)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 리셋·트랜지스터(TR2rst)의 게이트부는 리셋선(RST2)에 접속되고, 리셋·트랜지스터(TR2rst)의 일방의 소스/드레인 영역은 전원(VDD)에 접속되고, 타방의 소스/드레인 영역은 제2 부유 확산층(FD2)을 겸하고 있다.
증폭 트랜지스터(TR2amp)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 게이트부는 리셋·트랜지스터(TR2rst)의 타방의 소스/드레인 영역(제2 부유 확산층(FD2))에 접속되어 있다. 또한, 일방의 소스/드레인 영역은 전원(VDD)에 접속되어 있다.
선택 트랜지스터(TR2sel)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 게이트부는 선택선(SEL2)에 접속되어 있다. 또한, 일방의 소스/드레인 영역은 증폭 트랜지스터(TR2amp)를 구성하는 타방의 소스/드레인 영역과 영역을 공유하고 있고, 타방의 소스/드레인 영역은 신호선(데이터 출력선)(VSL2)에 접속되어 있다.
제3 촬상 소자는 반도체 기판(70)에 마련된 n형 반도체 영역(43)을 광전변환층으로서 구비하고 있다. 전송 트랜지스터(TR3trs)의 게이트부(46)는 전송 게이트선(TG3)에 접속되어 있다. 또한, 전송 트랜지스터(TR3trs)의 게이트부(46)의 근방의 반도체 기판(70)의 영역(46C)에는 제3 부유 확산층(FD3)이 마련되어 있다. n형 반도체 영역(43)에 축적된 전하는 게이트부(46)에 따라 형성된 전송 채널(46A)을 이용하여 제3 부유 확산층(FD3)에 판독된다.
제3 촬상 소자에서는 또한, 반도체 기판(70)의 제1면측에 제3 촬상 소자의 제어부를 구성하는 리셋·트랜지스터(TR3rst), 증폭 트랜지스터(TR3amp) 및 선택 트랜지스터(TR3sel)가 마련되어 있다.
리셋·트랜지스터(TR3rst)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 리셋·트랜지스터(TR3rst)의 게이트부는 리셋선(RST3)에 접속되고, 리셋·트랜지스터(TR3rst)의 일방의 소스/드레인 영역은 전원(VDD)에 접속되고, 타방의 소스/드레인 영역은 제3 부유 확산층(FD3)을 겸하고 있다.
증폭 트랜지스터(TR3amp)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 게이트부는 리셋·트랜지스터(TR3rst)의 타방의 소스/드레인 영역(제3 부유 확산층(FD3))에 접속되어 있다. 또한, 일방의 소스/드레인 영역은 전원(VDD)에 접속되어 있다.
선택 트랜지스터(TR3sel)는 게이트부, 채널 형성 영역 및 소스/드레인 영역으로 구성되어 있다. 게이트부는 선택선(SEL3)에 접속되어 있다. 또한, 일방의 소스/드레인 영역은 증폭 트랜지스터(TR3amp)를 구성하는 타방의 소스/드레인 영역과 영역을 공유하고 있고, 타방의 소스/드레인 영역은 신호선(데이터 출력선)(VSL3)에 접속되어 있다.
리셋선(RST1, RST2, RST3), 선택선(SEL1, SEL2, SEL3), 전송 게이트선(TG2, TG3)은 구동 회로를 구성하는 수직 구동 회로(112)에 접속되고, 신호선(데이터 출력선)(VSL1, VSL2, VSL3)은 구동 회로를 구성하는 칼럼 신호 처리 회로(113)에 접속되어 있다.
n형 반도체 영역(43)과 반도체 기판(70)의 표면(70A)의 사이에는 p+층(44)이 마련되어 있고, 암전류 발생을 억제하고 있다. n형 반도체 영역(41)과 n형 반도체 영역(43) 사이에는 p+층(42)이 형성되어 있고, 나아가서는 n형 반도체 영역(43)의 측면의 일부는 p+층(42)에 의해 둘러싸여 있다. 반도체 기판(70)의 이면(70B)의 측에는 p+층(73)이 형성되어 있고, p+층(73)부터 반도체 기판(70)의 내부의 콘택트 홀부(61)를 형성하여야 할 부분에는 HfO2막(74) 및 절연 재료막(75)이 형성되어 있다. 층간 절연층(76)에는 복수의 층에 걸처서 배선이 형성되어 있는데, 도시는 생략하였다.
HfO2막(74)은 부의 고정 전하를 갖는 막이고, 이와 같은 막을 마련함에 의해, 암전류의 발생을 억제할 수 있다. HfO2막 대신에 산화알루미늄(Al2O3)막, 산화지르코늄(ZrO2)막, 산화탄탈(Ta2O5)막, 산화티탄(TiO2)막, 산화란탄(La2O3)막, 산화프라세오디뮴(Pr2O3)막, 산화세륨(CeO2)막, 산화네오디뮴(Nd2O3)막, 산화프로메튬(Pm2O3)막, 산화사마륨(Sm2O3)막, 산화유로퓸(Eu2O3)막, 산화가돌리늄((Gd2O3)막, 산화테르븀(Tb2O3)막, 산화디스프로슘(Dy2O3)막, 산화홀뮴(Ho2O3)막, 산화튤륨(Tm2O3)막, 산화이테르븀(Yb2O3)막, 산화루테튬(Lu2O3)막, 산화이트륨(Y2O3)막, 질화하프늄막, 질화알루미늄막, 산질화하프늄막, 산질화알루미늄막을 사용할 수도 있다. 이들의 막의 성막 방법으로서, 예를 들면, CVD법, PVD법, ALD법을 들 수 있다.
이하, 도 5 및 도 6A를 참조하여, 실시례 1의 전하 축적용 전극을 구비한 촬상 소자 등(제1 촬상 소자)의 동작을 설명한다. 여기서, 제1 전극(21)의 전위를 제2 전극(22)의 전위보다도 높게 하였다. 즉, 예를 들면, 제1 전극(21)을 정의 전위로 하고, 제2 전극(22)을 부의 전위로 하고, 광전변환층(23A)에서 광전변환에 의해 생성한 전자가 부유 확산층에 판독된다. 다른 실시례에서도 마찬가지로 한다. 또한, 제1 전극(21)을 부의 전위로 하고, 제2 전극을 정의 전위로 하고, 광전변환층(23A)에서 광전변환에 의거하여 생성한 정공이 부유 확산층에 판독되는 형태에서는 이하의 기술하는 전위의 고저를 역으로 하면 좋다.
도 5, 후술하는 실시례 4에서의 도 20, 도 21, 실시례 6에서의 도 32, 도 33 중에서 사용하고 있는 부호는 이하와 같다.
PA·····전하 축적용 전극(24) 또는 전송 제어용 전극(전하 전송 전극)(25)과 제1 전극(21)의 중간에 위치하는 영역과 대향한 제1 반도체 재료층(23B1)의 점(PA)에서의 전위
PB·····전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역의 점(PB)에서의 전위
PC1·····전하 축적용 전극 세그먼트(24A)와 대향한 제1 반도체 재료층(23B1)의 영역의 점(PC1)에서의 전위
PC2·····전하 축적용 전극 세그먼트(24B)와 대향한 제1 반도체 재료층(23B1)의 영역의 점(PC2)에서의 전위
PC3·····전하 축적용 전극 세그먼트(24C)와 대향한 제1 반도체 재료층(23B1)의 영역의 점(PC3)에서의 전위
PD·····전송 제어용 전극(전하 전송 전극)(25)과 대향한 제1 반도체 재료층(23B1)의 영역의 점(PD)에서의 전위
FD·····제1 부유 확산층(FD1)에서의 전위
VOA·····전하 축적용 전극(24)에서의 전위
VOA-A····전하 축적용 전극 세그먼트(24A)에서의 전위
VOA-B····전하 축적용 전극 세그먼트(24B)에서의 전위
VOA-C····전하 축적용 전극 세그먼트(24C)에서의 전위
VOT·····전송 제어용 전극(전하 전송 전극)(25)에서의 전위
RST····리셋·트랜지스터(TR1rst)의 게이트부(51)에서의 전위
VDD·····전원의 전위
VSL1··· 신호선(데이터 출력선)(VSL1)
TR1rst ··리셋·트랜지스터(TR1rst)
TR1amp ··증폭 트랜지스터(TR1amp)
TR1sel ··선택 트랜지스터(TR1sel)
전하 축적 기간에서는 구동 회로로부터 제1 전극(21)에 전위(V11)가 인가되고, 전하 축적용 전극(24)에 전위(V12)가 인가된다. 광전변환층(23A)에 입사된 광에 의해 광전변환층(23A)에서 광전변환이 생긴다. 광전변환에 의해 생성한 정공은 제2 전극(22)부터 배선(VOU)을 통하여 구동 회로로 송출된다. 한편, 제1 전극(21)의 전위를 제2 전극(22)의 전위보다도 높게 하였기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다고 하였기 때문에 V12≥V11, 바람직하게는 V12>V11로 한다. 이에 의해, 광전변환에 의해 생성한 전자는 전하 축적용 전극(24)으로 끌어당겨지고, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 엄춘다(止まる). 즉, 제1 반도체 재료층(23B1)에 전하가 축적된다. V12>V11이기 때문에 광전변환층(23A)의 내부에 생성한 전자가 제1 전극(21)을 향하여 이동하는 일은 없다. 광전변환의 시간 경과에 수반하여, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에서의 전위는 보다 부측의 값이 된다.
전하 축적 기간의 후기에서, 리셋 동작이 이루어진다. 이에 의해, 제1 부유 확산층(FD1)의 전위가 리셋되고, 제1 부유 확산층(FD1)의 전위는 전원의 전위(VDD)가 된다.
리셋 동작의 완료 후, 전하의 판독을 행한다. 즉, 전하 전송 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V21)가 인가되고, 전하 축적용 전극(24)에 전위(V22)가 인가된다. 여기서, V22<V21로 한다. 이에 의해, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 판독된다. 즉, 제1 반도체 재료층(23B1)에 축적된 전하가 제어부에 판독된다.
이상으로, 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작이 완료된다.
제1 부유 확산층(FD1)에 전자가 판독된 후의 증폭 트랜지스터(TR1amp), 선택 트랜지스터(TR1sel)의 동작은 종래의 이들 트랜지스터의 동작과 같다. 또한, 제2 촬상 소자, 제3 촬상 소자의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작은 종래의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작과 마찬가지이다. 또한, 제1 부유 확산층(FD1)의 리셋 노이즈는 종래와 마찬가지로, 상관 2중 샘플링(CDS, Correlated Double Sampling) 처리에 의해 제거할 수 있다.
이상과 같이, 실시례 1에서는 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 광전변환층과 대향하여 배치된 전하 축적용 전극이 구비되어 있기 때문에 광전변환층에 광이 조사되고, 광전변환층에서 광전변환될 때, 제1 반도체 재료층과 절연층과 전하 축적용 전극에 의해 일종의 커패시터가 형성되어, 제1 반도체 재료층에 전하를 축적할 수 있다. 그러므로, 노광 시작시, 전하 축적부를 완전 공핍화 하여, 전하를 소거하는 것이 가능해진다. 그 결과 kTC 노이즈가 커지고, 랜덤 노이즈가 악화하고, 촬상 화질의 저하를 초래한다는 현상의 발생을 억제할 수 있다. 또한, 전 화소를 일제히 리셋할 수 있기 때문에 이른바 글로벌 셔터 기능을 실현할 수 있다.
도 76에 실시례 1의 고체 촬상 장치의 개념도를 도시한다. 실시례 1의 고체 촬상 장치(100)는 적층형 촬상 소자(101)가 2차원 어레이형상으로 배열된 촬상 영역(111) 및 그 구동 회로(주변 회로)로서의 수직 구동 회로(112), 칼럼 신호 처리 회로(113), 수평 구동 회로(114), 출력 회로(115) 및 구동 제어 회로(116) 등으로 구성되어 있다. 이들의 회로는 주지의 회로로 구성할 수 있고, 또한, 다른 회로 구성(예를 들면, 종래의 CCD 촬상 장치나 CMOS 촬상 장치에 사용된 각종의 회로)를 이용하여 구성할 수 있음은 말할 것도 없다. 도 76에서, 적층형 촬상 소자(101)에서의 참조 번호 「101」의 표시는 1행만으로 하였다.
구동 제어 회로(116)는 수직 동기 신호, 수평 동기 신호 및 마스터·클록에 의거하여, 수직 구동 회로(112), 칼럼 신호 처리 회로(113) 및 수평 구동 회로(114)의 동작의 기준d이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 생성된 클록 신호나 제어 신호는 수직 구동 회로(112), 칼럼 신호 처리 회로(113) 및 수평 구동 회로(114)에 입력된다.
수직 구동 회로(112)는 예를 들면, 시프트 레지스터에 의해 구성되고, 촬상 영역(111)의 각 적층형 촬상 소자(101)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 적층형 촬상 소자(101)에서의 수광량에 응하여 생성한 전류(신호)에 의거한 화소 신호(화상 신호)는 신호선(데이터 출력선)(117, VSL)을 통하여 칼럼 신호 처리 회로(113)에 보내진다.
칼럼 신호 처리 회로(113)는 예를 들면, 적층형 촬상 소자(101)의 열마다 배치되어 있고, 1행분의 적층형 촬상 소자(101)로부터 출력되는 화상 신호를 촬상 소자마다 흑기준 화소(도시하지 않지만, 유효 화소 영역의 주위에 형성된다)로부터의 신호에 의해, 노이즈 제거나 신호 증폭의 신호 처리를 행한다. 칼럼 신호 처리 회로(113)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(118)과의 사이에 접속되어 마련된다.
수평 구동 회로(114)는 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(113)의 각각을 순차적으로 선택하고, 칼럼 신호 처리 회로(113)의 각각으로부터 신호를 수평 신호선(118)에 출력한다.
출력 회로(115)는 칼럼 신호 처리 회로(113)의 각각으로부터 수평 신호선(118)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다.
실시례 1의 촬상 소자 등의 변형례의 등가 회로도를 도 9에 도시하고, 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 10에 도시하는 바와 같이, 리셋·트랜지스터(TR1rst)의 타방의 소스/드레인 영역(51B)을 전원(VDD)에 접속하는 대신에 접지하여도 좋다.
실시례 1의 촬상 소자 등은 예를 들면, 이하의 방법으로 제작할 수 있다. 즉, 우선, SOI 기판을 준비한다. 그리고, SOI 기판의 표면에 제1 실리콘층을 에피택셜 성장법에 의거하여 형성하고, 이 제1 실리콘층에 p+층(73), n형 반도체 영역(41)을 형성한다. 뒤이어, 제1 실리콘층상에 제2 실리콘층을 에피택셜 성장법에 의거하여 형성하고, 이 제2 실리콘층에 소자 분리 영역(71), 산화막(72), p+층(42), n형 반도체 영역(43), p+층(44)을 형성한다. 또한, 제2 실리콘층에 촬상 소자의 제어부를 구성하는 각종 트랜지스터 등을 형성하고, 또한 그 위에 배선층(62)이나 층간 절연층(76), 각종 배선을 형성한 후, 층간 절연층(76)과 지지 기판(도시 생략)을 첩합시킨다. 그 후, SOI 기판을 제거하여 제1 실리콘층을 노출시킨다. 제2 실리콘층의 표면이 반도체 기판(70)의 표면(70A)에 해당하고, 제1 실리콘층의 표면이 반도체 기판(70)의 이면(70B)에 해당한다. 또한, 제1 실리콘층과 제2 실리콘층을 통합하여 반도체 기판(70)이라고 표현하고 있다. 뒤이어, 반도체 기판(70)의 이면(70B)의 측에 콘택트 홀부(61)를 형성하기 위한 개구부를 형성하고, HfO2막(74), 절연 재료막(75) 및 콘택트 홀부(61)를 형성하고, 또한, 패드부(63, 64), 층간 절연층(81), 접속구멍(65, 66), 제1 전극(21), 전하 축적용 전극(24), 절연층(82)을 형성한다. 다음에 접속부(67)를 개구하고, 반도체 재료 적층체(23B)(제1 반도체 재료층(23B1) 및 제2 반도체 재료층(23B2)), 광전변환층(23A), 제2 전극(22), 절연층(83) 및 온 칩·마이크로·렌즈(14)를 형성한다. 이상에 의해, 실시례 1의 촬상 소자 등을 얻을 수 있다.
도시는 생략하지만, 절연층(82)을 절연층·하층과 절연층·상층의 2층 구성으로 할 수도 있다. 즉, 적어도 전하 축적용 전극(24)의 위 및 전하 축적용 전극(24)과 제1 전극(21) 사이의 영역에 절연층·하층을 형성하고(보다 구체적으로는 전하 축적용 전극(24)을 포함하는 층간 절연층(81)상에 절연층·하층을 형성하고), 절연층·하층에 평탄화 처리를 시행한 후, 절연층·하층 및 전하 축적용 전극(24)의 위에 절연층·상층을 형성하면 좋고, 이에 의해, 절연층(82)의 평탄화를 확실하게 달성할 수 있다. 그리고, 이렇게 하여 얻어진 절연층(82)에 접속부(67)를 개구하면 좋다.
캐리어 축적과 캐리어 전송 기능을 갖는 제1 반도체 재료층상에 광전변환층이 형성된 촬상 소자(광전변환 소자)에서는 제1 반도체 재료층의 캐리어 전송 속도의 향상뿐만 아니라, 촬상 소자에서의 암전류의 저하, 고S/N비의 달성이 중요하다. 그래서, 실시례 1의 촬상 소자에서는 캐리어 축적 및 캐리어 전송 기능을 갖는 제1 반도체 재료층과 그 상방에 마련된 광전변환층의 사이에 인접하는 층과의 에너지 레벨의 위치 관계와 전자 이동도가 규정된 제2 반도체 재료층이 삽입되어 있다. 즉, 실시례 1의 촬상 소자에서는 제1 전극과 광전변환층의 사이에 제1 전극측부터 광전변환층에 접하여, 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제1 반도체 재료층의 각종 특성, 제2 반도체 재료층의 각종 특성 및 광전변환층의 각종 특성의 관계가 규정되어 있다. 따라서, 광전변환층에서 발생한 신호 전하를 신속하게 제1 전극에 전송할 수 있고, 게다가 촬상 화질의 저하를 초래하기 어려운 촬상 소자(광전변환 소자)를 제공할 수 있다.
그런데, 캐리어의 축적과 캐리어 전송을 ㄷ마당하는 제1 반도체 재료층의 위에 직접, 광전변환층을 적층한 경우, 제1 반도체 재료층/광전변환층의 계면에서 발생하는 암전류가 문제가 되는된 경우가 있다. 이 암전류 발생은 캐리어의 생성 재결합에 의한 것이라고 생각되는데 재결합모델이 랑제반형(Langevin型)인 경우, 암전류의 억제에는 제1 반도체 재료층의 전자 친화력(전도대)과 광전변환층의 이온화 포텐셜의 차(差)로 정의되는 유효 밴드 갭에 더하여, 제1 반도체 재료층과 광전변환층의 전자 이동도의 크기가 중요해진다. 구체적으로는 제1 반도체 재료층/광전변환층의 계면에서의 생성 재결합 레이트는 제1 반도체 재료층의 전자 이동도와 광전변환층의 전자 이동도 중, 전자 이동도가 높은 쪽에 정(正)의 의존성을 나타낸다. 고속의 캐리어 전송을 실현하는 경우, 필연적으로, 제1 반도체 재료층의 전자 이동도를 광전변환층의 전자 이동도보다도 높게 할 필요가 있기 때문에 제1 반도체 재료층/광전변환층의 계면에서의 암전류 발생은 제1 반도체 재료층의 전자 이동도의 크기(높이)에 의존하고 있다고 말할 수 있다.
따라서, 제1 반도체 재료층/광전변환층의 계면에서의 암전류 발생을 억제하기 위해서는 유효 밴드 갭을 확폭할 필요가 있고, 광전변환층보다도 큰 이온화 포텐셜을 갖는 제2 반도체 재료층을 삽입할 필요가 있다. 그렇지만, 제2 반도체 재료층의 삽입에 의해, 제2 반도체 재료층/광전변환층의 계면에서 암전류가 발생하는 경우가 있다. 이 경우에도 암전류의 크기는 제2 반도체 재료층/광전변환층의 계면의 유효 밴드 갭과 각각의 층의 전자 이동도 중, 높은 전자 이동도를 갖는 쪽의 층에 의존한다. 그때문에 제2 반도체 재료층의 전자 이동도는 적어도 제1 반도체 재료층의 전자 이동도보다도 낮은 재료를 사용할 필요가 있다. 한편으로, 제2 반도체 재료층의 전자 이동도가 광전변환층의 전자 이동도보다도 낮은 경우, 제2 반도체 재료층에서 캐리어 전도성이 저하되고, 양자효율이나 광전류의 응답성을 열화시키는 경우가 있다. 따라서, 제2 반도체 재료층의 전자 이동도는 제1 반도체 재료층의 전자 이동도보다도 낮고, 또한, 광전변환층의 전자 이동도 이상인 것이 필요하게 된다. 나아가서는 제2 반도체 재료층의 전자 친화력이 제1 반도체 재료층의 전자 친화력보다도 큰 경우, 또는 광전변환층의 전자 친화력보다도 작은 경우, 광조사에 의해 발생한 전자의 전도가 저해된다. 따라서, 제2 반도체 재료층의 전자 친화력은 광전변환층의 전자 친화력 이상, 제1 반도체 재료층의 전자 친화력 이하일 것이 필요하게 된다.
실시례 2
실시례 2는 실시례 1의 변형이다. 도 11에 모식적인 일부 단면도를 도시하는 실시례 2의 촬상 소자 등은 표면 조사형의 촬상 소자이고, 녹색광을 흡수하는 제1 타입의 녹색광용 광전변환층을 구비한 녹색광에 감도를 갖는 제1 타입의 실시례 1의 녹색광용 촬상 소자(제1 촬상 소자), 청색광을 흡수하는 제2 타입의 청색광용 광전변환층을 구비한 청색광에 감도를 갖는 제2 타입의 종래의 청색광용 촬상 소자(제2 촬상 소자), 적색광을 흡수하는 제2 타입의 적색광용 광전변환층을 구비한 적색광에 감도를 갖는 제2 타입의 종래의 적색광용 촬상 소자(제3 촬상 소자)의 3개의 촬상 소자가 적층된 구조를 갖는다. 여기서, 적색광용 촬상 소자(제3 촬상 소자) 및 청색광용 촬상 소자(제2 촬상 소자)는 반도체 기판(70) 내에 마련되어 있고, 제2 촬상 소자의 쪽이 제3 촬상 소자보다도 광입사측에 위치한다. 또한, 녹색광용 촬상 소자(제1 촬상 소자)는 청색광용 촬상 소자(제2 촬상 소자)의 상방에 마련되어 있다.
반도체 기판(70)의 표면(70A)측에는 실시례 1과 마찬가지로 제어부를 구성하는 각종 트랜지스터가 마련되어 있다. 이들의 트랜지스터는 실질적으로 실시례 1에서 설명한 트랜지스터와 같은 구성, 구조로 할 수 있다. 또한, 반도체 기판(70)에는 제2 촬상 소자, 제3 촬상 소자가 마련되어 있는데, 이들의 촬상 소자도 실질적으로 실시례 1에서 설명한 제2 촬상 소자, 제3 촬상 소자와 같은 구성, 구조로 할 수 있다.
반도체 기판(70)의 표면(70A)의 상방에는 층간 절연층(81)이 형성되어 있고, 층간 절연층(81)의 상방에 실시례 1의 촬상 소자 등을 구성하는 전하 축적용 전극을 구비한 광전변환부(제1 전극(21), 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2), 광전변환층(23A) 및 제2 전극(22) 및 전하 축적용 전극(24) 등)가 마련되어 있다.
이와 같이, 표면 조사형인 점을 제외하고, 실시례 2의 촬상 소자 등의 구성, 구조는 실시례 1의 촬상 소자 등의 구성, 구조와 마찬가지로 할 수 있기 때문에 상세한 설명은 생략한다.
실시례 3
실시례 3은 실시례 1 및 실시례 2의 변형이다.
도 12에 모식적인 일부 단면도를 도시하는 실시례 3의 촬상 소자 등은 이면 조사형의 촬상 소자이고, 제1 타입의 실시례 1의 제1 촬상 소자 및 제2 타입의 제2 촬상 소자의 2개의 촬상 소자가 적층된 구조를 갖는다. 또한, 도 13에 모식적인 일부 단면도를 도시하는 실시례 3의 촬상 소자 등의 변형례는 표면 조사형의 촬상 소자이고, 제1 타입의 실시례 1의 제1 촬상 소자 및 제2 타입의 제2 촬상 소자의 2개의 촬상 소자가 적층된 구조를 갖는다. 여기서, 제1 촬상 소자는 원색(原色)의 광을 흡수하고, 제2 촬상 소자는 보색(補色)의 광을 흡수한다. 혹은 또, 제1 촬상 소자는 백색광을 흡수하고, 제2 촬상 소자는 적외선을 흡수한다.
도 14에 모식적인 일부 단면도를 도시하는 실시례 3의 촬상 소자 등의 변형례는 이면 조사형의 촬상 소자이고, 제1 타입의 실시례 1의 제1 촬상 소자로 구성되어 있다. 또한, 도 15에 모식적인 일부 단면도를 도시하는 실시례 3의 촬상 소자의 변형례는 표면 조사형의 촬상 소자이고, 제1 타입의 실시례 1의 제1 촬상 소자로 구성되어 있다. 여기서, 제1 촬상 소자는 적색광을 흡수하는 촬상 소자, 녹색광을 흡수하는 촬상 소자, 청색광을 흡수하는 촬상 소자의 3종류의 촬상 소자로 구성되어 있다. 나아가서는 이들의 촬상 소자의 복수로부터 본 개시의 제1의 양태에 관한 고체 촬상 장치가 구성된다. 복수의 이들의 촬상 소자의 배치로서, 베이어 배열을 들 수 있다. 각 촬상 소자의 광입사측에는 필요에 응하여, 청색, 녹색, 적색의 분광을 행하기 위한 컬러 필터층이 마련되어 있다.
제1 타입의 실시례 1의 전하 축적용 전극을 구비한 광전변환부를 하나, 마련하는 대신에 2개, 적층하는 형태(즉, 전하 축적용 전극을 구비한 광전변환부를 2개, 적층하고, 반도체 기판에 2개의 광전변환부의 제어부를 마련하는 형태), 혹은 또, 3개, 적층하는 형태(즉, 전하 축적용 전극을 구비한 광전변환부를 3개, 적층하고, 반도체 기판에 3개의 광전변환부의 제어부를 마련하는 형태)로 할 수도 있다. 제1 타입의 촬상 소자와 제2 타입의 촬상 소자의 적층 구조례를 이하의 표에 예시한다.
[표 2]
Figure pct00002
실시례 4
실시례 4는 실시례 1∼실시례 3의 변형이고, 본 개시의 전송 제어용 전극(전하 전송 전극)을 구비한 촬상 소자 등에 관한 것이다. 실시례 4의 촬상 소자 등의 일부분의 모식적인 일부 단면도를 도 16에 도시하고, 실시례 4의 촬상 소자 등의 등가 회로도를 도 17 및 도 18에 도시하고, 실시례 4의 촬상 소자 등의 광전변환부를 구성하는 제1 전극, 전송 제어용 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 19에 도시하고, 실시례 4의 촬상 소자 등의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도 20 및 도 21에 도시하고, 실시례 4의 촬상 소자 등의 각 부위를 설명하기 위한 등가 회로도를 도 6B에 도시한다. 또한, 실시례 4의 촬상 소자 등의 광전변환부를 구성하는 제1 전극, 전송 제어용 전극 및 전하 축적용 전극의 모식적인 배치도를 도 22에 도시하고, 제1 전극, 전송 제어용 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도를 도 23에 도시한다.
실시례 4의 촬상 소자 등에서는 제1 전극(21)과 전하 축적용 전극(24) 사이에 제1 전극(21) 및 전하 축적용 전극(24)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전송 제어용 전극(전하 전송 전극)(25)을 또한 구비하고 있다. 전송 제어용 전극(25)은 층간 절연층(81) 내에 마련된 접속구멍(68B), 패드부(68A) 및 배선(VOT)을 통하여, 구동 회로를 구성하는 화소 구동 회로에 접속되어 있다. 또한, 층간 절연층(81)보다 하방에 위치하는 각종의 촬상 소자 구성 요소를 도면을 간소화하기 위해, 편의상, 통합하여, 참조 번호 13으로 나타낸다.
이하, 도 20, 도 21을 참조하여, 실시례 4의 촬상 소자(제1 촬상 소자) 등의 동작을 설명한다. 또한, 도 20과 도 21에서는 특히 전하 축적용 전극(24)에 인가되는 전위 및 점(PD)에서의 전위의 값이 상위하고 있다.
전하 축적 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V11)가 인가되고, 전하 축적용 전극(24)에 전위(V12)가 인가되고, 전송 제어용 전극(25)에 전위(V13)가 인가된다. 광전변환층(23A)에 입사된 광에 의해 광전변환층(23A)에서 광전변환이 생긴다. 광전변환에 의해 생성한 정공은 제2 전극(22)부터 배선(VOU)을 통하여 구동 회로로 송출된다. 한편, 제1 전극(21)의 전위를 제2 전극(22)의 전위보다도 높게 하였기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다고 하였기 때문에 V12>V13(예를 들면, V12>V11>V13, 또는 V11>V12>V13)로 한다. 이에 의해, 광전변환에 의해 생성한 전자는 전하 축적용 전극(24)으로 끌어당겨지고, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 엄춘다. 즉, 제1 반도체 재료층(23B1)에 전하가 축적된다. V12>V13이기 때문에 광전변환층(23A)의 내부에 생성한 전자가 제1 전극(21)을 향하여 이동하는 것을 확실하게 방지할 수 있다. 광전변환의 시간 경과에 수반하여, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에서의 전위는 보다 부측의 값이 된다.
전하 축적 기간의 후기에서, 리셋 동작이 이루어진다. 이에 의해, 제1 부유 확산층(FD1)의 전위가 리셋되고, 제1 부유 확산층(FD1)의 전위는 전원의 전위(VDD)가 된다.
리셋 동작의 완료 후, 전하의 판독을 행한다. 즉, 전하 전송 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V21)가 인가되고, 전하 축적용 전극(24)에 전위(V22)가 인가되고, 전송 제어용 전극(25)에 전위(V23)가 인가된다. 여기서, V22≤V23≤V21(바람직하게는 V22<V23<V21)로 한다. 전송 제어용 전극(25)에 전위(V13)가 인가되는 경우에서는 V22≤V13≤V21(바람직하게는 V22<V13<V21)로 하면 좋다. 이에 의해, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 확실하게 판독된다. 즉, 제1 반도체 재료층(23B1)에 축적된 전하가 제어부에 판독된다.
이상으로, 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작이 완료된다.
제1 부유 확산층(FD1)에 전자가 판독된 후의 증폭 트랜지스터(TR1amp), 선택 트랜지스터(TR1sel)의 동작은 종래의 이들 트랜지스터의 동작과 같다. 또한, 예를 들면, 제2 촬상 소자, 제3 촬상 소자의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작은 종래의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작과 마찬가지이다.
실시례 4의 촬상 소자 등의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 24에 도시하는 바와 같이, 리셋·트랜지스터(TR1rst)의 타방의 소스/드레인 영역(51B)을 전원(VDD)에 접속하는 대신에 접지하여도 좋다.
실시례 5
실시례 5는 실시례 1∼실시례 4의 변형이고, 본 개시의 전하 배출 전극을 구비한 촬상 소자 등에 관한 것이다. 실시례 5의 촬상 소자 등의 일부분의 모식적인 일부 단면도를 도 25에 도시하고, 실시례 5의 촬상 소자 등의 전하 축적용 전극을 구비한 광전변환부를 구성하는 제1 전극, 전하 축적용 전극 및 전하 배출 전극의 모식적인 배치도를 도 26에 도시하고, 제1 전극, 전하 축적용 전극, 전하 배출 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도를 도 27에 도시한다.
실시례 5의 촬상 소자 등에서는 접속부(69)를 통하여 제1 반도체 재료층(23B1)에 접속되고, 제1 전극(21) 및 전하 축적용 전극(24)과 이간하여 배치된 전하 배출 전극(26)을 또한 구비하고 있다. 여기서, 전하 배출 전극(26)은 제1 전극(21) 및 전하 축적용 전극(24)을 둘러싸도록(즉, 액자형상으로) 배치되어 있다. 전하 배출 전극(26)은 구동 회로를 구성하는 화소 구동 회로에 접속되어 있다. 접속부(69) 내에는 제1 반도체 재료층(23B1)이 연재되어 있다. 즉, 제1 반도체 재료층(23B1)은 절연층(82)에 마련된 제2 개구부(86) 내를 연재되고, 전하 배출 전극(26)과 접속되어 있다. 전하 배출 전극(26)은 복수의 촬상 소자에서 공유화(공통화)되어 있다.
실시례 5에서는 전하 축적 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V11)가 인가되고, 전하 축적용 전극(24)에 전위(V12)가 인가되고, 전하 배출 전극(26)에 전위(V14)가 인가되고, 제1 반도체 재료층(23B1)에 전하가 축적된다. 광전변환층(23A)에 입사된 광에 의해 광전변환층(23A)에서 광전변환이 생긴다. 광전변환에 의해 생성한 정공은 제2 전극(22)부터 배선(VOU)을 통하여 구동 회로로 송출된다. 한편, 제1 전극(21)의 전위를 제2 전극(22)의 전위보다도 높게 하였기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다고 하였기 때문에 V14>V11(예를 들면, V12>V14>V11)로 한다. 이에 의해, 광전변환에 의해 생성한 전자는 전하 축적용 전극(24)으로 끌어당겨지고, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어, 제1 전극(21)을 향하여 이동하는 것을 확실하게 방지할 수 있다. 단, 전하 축적용 전극(24)에 의한 끌어당김이 충분하지 않고, 혹은 또, 제1 반도체 재료층(23B1)에 축완전히 축적되지 않은 전자(이른바 오버플로우한 전자)는 전하 배출 전극(26)을 경유하여, 구동 회로에 송출된다.
전하 축적 기간의 후기에서, 리셋 동작이 이루어진다. 이에 의해, 제1 부유 확산층(FD1)의 전위가 리셋되고, 제1 부유 확산층(FD1)의 전위는 전원의 전위(VDD)가 된다.
리셋 동작의 완료 후, 전하의 판독을 행한다. 즉, 전하 전송 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V21)가 인가되고, 전하 축적용 전극(24)에 전위(V22)가 인가되고, 전하 배출 전극(26)에 전위(V24)가 인가된다. 여기서, V24<V21(예를 들면, V24<V22<V21)로 한다. 이에 의해, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 확실하게 판독된다. 즉, 제1 반도체 재료층(23B1)에 축적된 전하가 제어부에 판독된다.
이상으로, 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작이 완료된다.
제1 부유 확산층(FD1)에 전자가 판독된 후의 증폭 트랜지스터(TR1amp), 선택 트랜지스터(TR1sel)의 동작은 종래의 이들 트랜지스터의 동작과 같다. 또한, 예를 들면, 제2 촬상 소자, 제3 촬상 소자의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작은 종래의 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작과 마찬가지이다.
실시례 5에서는 이른바 오버플로우한 전자는 전하 배출 전극(26)을 경유하여 구동 회로에 송출되기 때문에 인접 화소의 전하 축적부로의 누입을 억제할 수 있고, 블루밍의 발생을 억제할 수 있다. 그리고, 이에 의해, 촬상 소자의 촬상 성능을 향상시킬 수 있다.
실시례 6
실시례 6은 실시례 1∼실시례 5의 변형이고, 본 개시의 복수의 전하 축적용 전극 세그먼트를 구비한 촬상 소자 등에 관한 것이다.
실시례 6의 촬상 소자 등의 일부분의 모식적인 일부 단면도를 도 28에 도시하고, 실시례 6의 촬상 소자 등의 등가 회로도를 도 29 및 도 30에 도시하고, 실시례 6의 촬상 소자 등의 전하 축적용 전극을 구비한 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 31에 도시하고, 실시례 6의 촬상 소자 등의 동작시의 각 부위에서의 전위의 상태를 모식적으로 도 32, 도 33에 도시하고, 실시례 6의 촬상 소자 등의 각 부위를 설명하기 위한 등가 회로도를 도 6C에 도시한다. 또한, 실시례 6의 촬상 소자 등의 전하 축적용 전극을 구비한 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극의 모식적인 배치도를 도 34에 도시하고, 제1 전극, 전하 축적용 전극, 제2 전극 및 콘택트 홀부의 모식적인 투시 사시도를 도 35에 도시한다.
실시례 6에서, 전하 축적용 전극(24)은 복수의 전하 축적용 전극 세그먼트(24A, 24B, 24C)로 구성되어 있다. 전하 축적용 전극 세그먼트의 수는 2 이상이면 좋고, 실시례 6에서는 「3」으로 하였다. 그리고, 실시례 6의 촬상 소자 등에서는 제1 전극(21)의 전위가 제2 전극(22)의 전위보다도 높기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다. 그리고, 전하 전송 기간에서, 제1 전극(21)에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트(24A)에 인가되는 전위는 제1 전극(21)에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트(24C)에 인가되는 전위보다도 높다. 이와 같이, 전하 축적용 전극(24)에 전위 구배를 부여함으로써, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 한층 확실하게 판독된다. 즉, 제1 반도체 재료층(23B1)에 축적된 전하가 제어부에 판독된다.
도 32에 도시하는 예에서는 전하 전송 기간에서, 전하 축적용 전극 세그먼트(24C)의 전위<전하 축적용 전극 세그먼트(24B)의 전위<전하 축적용 전극 세그먼트(24A)의 전위로 함으로써, 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 일제히 제1 부유 확산층(FD1)으로 판독한다. 한편, 도 33에 도시하는 예에서는 전하 전송 기간에서, 전하 축적용 전극 세그먼트(24C)의 전위, 전하 축적용 전극 세그먼트(24B)의 전위, 전하 축적용 전극 세그먼트(24A)의 전위를 점차로 변화시킴으로써(즉, 계단형상 또는 슬로프형상으로 변화시킴으로써), 전하 축적용 전극 세그먼트(24C)와 대향하는 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 전하 축적용 전극 세그먼트(24B)와 대향한 제1 반도체 재료층(23B1)의 영역으로 이동시키고, 뒤이어, 전하 축적용 전극 세그먼트(24B)와 대향하는 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 전하 축적용 전극 세그먼트(24A)와 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시키고, 뒤이어, 전하 축적용 전극 세그먼트(24A)와 대향하는 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 제1 부유 확산층(FD1)으로 확실하게 판독한다.
실시례 6의 촬상 소자 등의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 36에 도시하는 바와 같이, 리셋·트랜지스터(TR1rst)의 타방의 소스/드레인 영역(51B)을 전원(VDD)에 접속하는 대신에 접지하여도 좋다.
실시례 7
실시례 7은 실시례 1∼실시례 6의 변형이고, 제1 구성 및 제6 구성의 촬상 소자에 관한 것이다.
실시례 7의 촬상 소자 등의 모식적인 일부 단면도를 도 37에 도시하고, 전하 축적용 전극, 제1 반도체 재료층, 제2 반도체 재료층, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도를 도 38에 도시한다. 실시례 7의 촬상 소자 등의 등가 회로도는 도2 및 도 3에서 설명한 실시례 1의 촬상 소자 등의 등가 회로도와 마찬가지이고, 실시례 7의 촬상 소자 등의 전하 축적용 전극을 구비한 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도는 도 4에서 설명한 실시례 1의 촬상 소자 등과 마찬가지이다. 나아가서는 실시례 7의 촬상 소자(제1 촬상 소자) 등의 동작은 실질적으로, 실시례 1의 촬상 소자 등의 동작과 마찬가지이다.
여기서, 실시례 7의 촬상 소자 등 또는 후술하는 실시례 8∼실시례 12의 촬상 소자 등에서,
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트(구체적으로는 3개의 광전변환부 세그먼트(10'1, 10'2, 10'3))로 구성되어 있고,
제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2) 및 광전변환층(23A)(복합 적층체)는 N개의 광전변환층 세그먼트(구체적으로는 3개의 광전변환층 세그먼트(23'1, 23'2, 23'3))로 구성되어 있고,
절연층(82)은 N개의 절연층 세그먼트(구체적으로는 3개의 절연층 세그먼트(82'1, 82'2, 82'3))로 구성되어 있고,
실시례 7∼실시례 9에서, 전하 축적용 전극(24)은 N개의 전하 축적용 전극 세그먼트(구체적으로는 각 실시례에서는 3개의 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3))로 구성되어 있고,
실시례 10∼실시례 11에서, 경우에 따라서는 실시례 9에서, 전하 축적용 전극(24)은 서로 이간되어 배치된, N개의 전하 축적용 전극 세그먼트(구체적으로는 3개의 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3))로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트(10'n)는 제n번째의 전하 축적용 전극 세그먼트(24'n), 제n번째의 절연층 세그먼트(82'n) 및 제n번째의 광전변환층 세그먼트(23'n)로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극(21)부터 떨어저서 위치한다. 여기서, 광전변환층 세그먼트(23'1, 23'2, 23'3)는 제1 반도체 재료층(23B1)과 제2 반도체 재료층(23B2)과 광전변환층이 적층되어 이루어지는 세그먼트를 가리키고, 도면에서는 도면의 간소화를 위해, 1층으로 표현하고 있다. 이하에서도 마찬가지이다.
또한, 광전변환층 세그먼트에서, 광전변환층의 부분의 두께를 변화시키고, 반도체 재료 적층체의 부분의 두께를 일정하게 하여, 광전변환층 세그먼트의 두께를 변화시켜도 좋고, 광전변환층의 부분의 두께를 일정하게 하고, 반도체 재료 적층체의 부분의 두께를 변화시켜서, 광전변환층 세그먼트의 두께를 변화시켜도 좋고, 광전변환층의 부분의 두께를 변화시키고, 반도체 재료 적층체의 부분의 두께를 변화시켜서, 광전변환층 세그먼트의 두께를 변화시켜도 좋다.
혹은 또, 실시례 7의 촬상 소자 등 또는 후술하는 실시례 8, 실시례 11의 촬상 소자 등은
제1 전극(21), 반도체 재료 적층체(23B), 광전변환층(23A) 및 제2 전극(22)이 적층되어 이루어지는 광전변환부를 구비하고 있고,
광전변환부는 또한, 제1 전극(21)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전하 축적용 전극(24)을 구비하고 있고,
전하 축적용 전극(24)과 절연층(82)과 반도체 재료 적층체(23B)와 광전변환층(23A)의 적층 방향을 Z방향, 제1 전극(21)부터 떨어지는 방향을 X방향으로 하였을 때, YZ 가상평면으로 전하 축적용 전극(24)과 절연층(82)과 반도체 재료 적층체(23B)와 광전변환층(23A)이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화한다.
또한, 실시례 7의 촬상 소자 등에서는 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 절연층 세그먼트의 두께가 점차로, 변화하고 있다. 구체적으로는 절연층 세그먼트의 두께는 점차로, 두껍게 되어 있다. 혹은 또, 실시례 7의 촬상 소자 등에서는 적층부분의 단면의 폭은 일정하고, 적층부분의 단면의 두께, 구체적으로는 절연층 세그먼트의 두께는 제1 전극(21)부터의 거리에 의존하여, 점차로, 두껍게 되어 있다. 또한, 절연층 세그먼트의 두께는 계단형상으로 두껍게 되어 있다. 제n번째의 광전변환부 세그먼트(10'n) 내에서 절연층 세그먼트(82'n)의 두께는 일정하게 하였다. 제n번째의 광전변환부 세그먼트(10'n)에서의 절연층 세그먼트(82'n)의 두께를 「1」로 하였을 때, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1))에서의 절연층 세그먼트(82'(n+1))의 두께로서, 2 내지 10을 예시할 수 있지만, 이와 같은 값으로 한정하는 것은 아니다. 실시례 7에서는 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 점차 얇게 함으로써, 절연층 세그먼트(82'1, 82'2, 82'3)의 두께를 점차 두껍게 하고 있다. 광전변환층 세그먼트(23'1, 23'2, 23'3)의 두께는 일정하다.
이하, 실시례 7의 촬상 소자 등의 동작을 설명한다.
전하 축적 기간에서는 구동 회로로부터 제1 전극(21)에 전위(V11)가 인가되고, 전하 축적용 전극(24)에 전위(V12)가 인가된다. 광전변환층(23A)에 입사된 광에 의해 광전변환층(23A)에서 광전변환이 생긴다. 광전변환에 의해 생성한 정공은 제2 전극(22)부터 배선(VOU)을 통하여 구동 회로로 송출된다. 한편, 제1 전극(21)의 전위를 제2 전극(22)의 전위보다도 높게 하였기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다고 하였기 때문에 V12≥V11, 바람직하게는 V12>V11로 한다. 이에 의해, 광전변환에 의해 생성한 전자는 전하 축적용 전극(24)으로 끌어당겨지고, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 엄춘다. 즉, 제1 반도체 재료층(23B1)의 영역에 전하가 축적된다. V12>V11이기 때문에 광전변환층(23A)의 내부에 생성한 전자가 제1 전극(21)을 향하여 이동하는 일은 없다. 광전변환의 시간 경과에 수반하여, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에서의 전위는 보다 부측의 값이 된다.
실시례 7의 촬상 소자 등에서는 절연층 세그먼트의 두께가 점차로, 두꺼워지는 구성을 채용하고 있기 때문에 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트(10'n)의 쪽이, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1)) 보다도 많은 전하를 축적할 수 있고, 강한 전계가 가하여저서, 제1번째의 광전변환부 세그먼트(10'1)로부터 제1 전극(21)으로의 전하의 흐름을 확실하게 방지할 수 있다.
전하 축적 기간의 후기에서, 리셋 동작이 이루어진다. 이에 의해, 제1 부유 확산층(FD1)의 전위가 리셋되고, 제1 부유 확산층(FD1)의 전위는 전원의 전위(VDD)가 된다.
리셋 동작의 완료 후, 전하의 판독을 행한다. 즉, 전하 전송 기간에서, 구동 회로로부터 제1 전극(21)에 전위(V21)가 인가되고, 전하 축적용 전극(24)에 전위(V22)가 인가된다. 여기서, V21>V22로 한다. 이에 의해, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 판독된다. 즉, 제1 반도체 재료층(23B1)의 영역에 축적된 전하가 제어부에 판독된다.
보다 구체적으로는 전하 전송 기간에서, V21>V22라는 상태가 되면, 제1번째의 광전변환부 세그먼트(10'1)로부터 제1 전극(21)으로 전하가 흐르고, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1))로부터 제n번째의 광전변환부 세그먼트(10'n)로의 전하의 흐름을 확실하게 확보할 수 있다.
이상으로, 전하 축적, 리셋 동작, 전하 전송이라는 일련의 동작이 완료된다.
실시례 7의 촬상 소자 등에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트의 두께가 점차로, 변화하고 있기 때문에 혹은 또, YZ 가상평면으로 전하 축적용 전극과 절연층과 반도체 재료 적층체와 광전변환층이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화하기 때문에 일종의 전하 전송 구배가 형성되어, 광전변환에 의해 생성한 전하를 한층 용이하게, 또한, 확실하게 전송하는 것이 가능해진다.
실시례 7의 촬상 소자 등은 실질적으로, 실시례 1의 촬상 소자 등과 같은 방법으로 제작할 수 있기 때문에 상세한 설명은 생략한다.
또한, 실시례 7의 촬상 소자 등에서는 제1 전극(21), 전하 축적용 전극(24) 및 절연층(82)의 형성에서, 우선, 층간 절연층(81)상에 전하 축적용 전극(24'3)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여 광전변환부 세그먼트(10'1, 10'2, 10'3) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21)의 일부 및 전하 축적용 전극(24'3)을 얻을 수 있다. 다음에 전면에 절연층 세그먼트(82'3)를 형성하기 위한 절연층을 성막하고, 절연층을 패터닝하여, 평탄화 처리를 행함으로써, 절연층 세그먼트(82'3)를 얻을 수 있다. 다음에 전면에 전하 축적용 전극(24'2)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여, 광전변환부 세그먼트(10'1, 10'2) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21)의 일부 및 전하 축적용 전극(24'2)을 얻을 수 있다. 다음에 전면에 절연층 세그먼트(82'2)를 형성하기 위한 절연층을 성막하고, 절연층을 패터닝하여, 평탄화 처리를 행함으로써, 절연층 세그먼트(82'2)를 얻을 수 있다. 다음에 전면에 전하 축적용 전극(24'1)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여, 광전변환부 세그먼트(10'1) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21) 및 전하 축적용 전극(24'1)을 얻을 수 있다. 다음에 전면에 절연층을 성막하고, 평탄화 처리를 행함으로써, 절연층 세그먼트(82'1)(절연층(82))을 얻을 수 있다. 그리고, 절연층(82)상에 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2), 광전변환층(23A)을 형성한다. 이렇게 하여, 광전변환부 세그먼트(10'1, 10'2, 10'3)를 얻을 수 있다.
실시례 7의 촬상 소자 등의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 39에 도시하는 바와 같이, 리셋·트랜지스터(TR1rst)의 타방의 소스/드레인 영역(51B)을 전원(VDD)에 접속하는 대신에 접지하여도 좋다.
실시례 8
실시례 8의 촬상 소자 등은 본 개시의 제2 구성 및 제6 구성의 촬상 소자에 관한 것이다. 전하 축적용 전극, 반도체 재료 적층체, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도를 도 40에 도시하는 바와 같이, 실시례 8의 촬상 소자 등에서는 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 광전변환층 세그먼트의 두께가 점차로, 변화하고 있다. 혹은 또, 실시례 8의 촬상 소자 등에서는 적층부분의 단면의 폭은 일정하고, 적층부분의 단면의 두께, 구체적으로는 광전변환층 세그먼트의 두께를 제1 전극(21)부터의 거리에 의존하여 점차로, 두껍게 한다. 보다 구체적으로는 광전변환층 세그먼트의 두께는 점차로, 두껍게 되어 있다. 또한, 광전변환층 세그먼트의 두께는 계단형상으로 두껍게 되어 있다. 제n번째의 광전변환부 세그먼트(10'n) 내에서 광전변환층 세그먼트(23'n)의 두께는 일정하게 하였다. 제n번째의 광전변환부 세그먼트(10'n)에서 광전변환층 세그먼트(23'n)의 두께를 「1」로 하였을 때, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1))에서 광전변환층 세그먼트(23(n+1))의 두께로서, 2 내지 10을 예시할 수 있지만, 이와 같은 값으로 한정하는 것은 아니다. 실시례 8에서는 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 점차 얇게 함으로써, 광전변환층 세그먼트(23'1, 23'2, 23'3)의 두께를 점차 두껍게 하고 있다. 절연층 세그먼트(82'1, 82'2, 82'3)의 두께는 일정하다. 또한 광전변환층 세그먼트에서, 예를 들면, 반도체 재료 적층체의 부분의 두께를 일정하게 하고, 광전변환층의 부분의 두께를 변화시킴으로써, 광전변환층 세그먼트의 두께를 변화시키면 좋다.
실시례 8의 촬상 소자 등에서는 광전변환층 세그먼트의 두께가 점차로, 두꺼워지기 때문에 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트(10'n)의 쪽이, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1))보다도 강한 전계가 가하여저서, 제1번째의 광전변환부 세그먼트(10'1)로부터 제1 전극(21)으로의 전하의 흐름을 확실하게 방지할 수 있다. 그리고, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트(10'1)로부터 제1 전극(21)으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트(10'(n+1))로부터 제n번째의 광전변환부 세그먼트(10'n)로의 전하의 흐름을 확실하게 확보할 수 있다.
이와 같이, 실시례 8의 촬상 소자 등에서는 제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 광전변환층 세그먼트의 두께가 점차로, 변화하고 있기 때문에 혹은 또, YZ 가상평면으로 전하 축적용 전극과 절연층과 반도체 재료 적층체와 광전변환층이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화하기 때문에 일종의 전하 전송 구배가 형성되어, 광전변환에 의해 생성한 전하를 한층 용이하게, 또한, 확실하게 전송하는 것이 가능해진다.
실시례 8의 촬상 소자 등에서는 제1 전극(21), 전하 축적용 전극(24), 절연층(82), 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2) 및 광전변환층(23A)의 형성에서, 우선, 층간 절연층(81)상에 전하 축적용 전극(24'3)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여, 광전변환부 세그먼트(10'1, 10'2, 10'3) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21)의 일부 및 전하 축적용 전극(24'3)을 얻을 수 있다. 뒤이어, 전면에 전하 축적용 전극(24'2)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여, 광전변환부 세그먼트(10'1, 10'2) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21)의 일부 및 전하 축적용 전극(24'2)을 얻을 수 있다. 뒤이어, 전면에 전하 축적용 전극(24'1)을 형성하기 위한 도전 재료층을 성막하고, 도전 재료층을 패터닝하여, 광전변환부 세그먼트(10'1) 및 제1 전극(21)을 형성하여야 할 영역에 도전 재료층을 남겨 둠으로써, 제1 전극(21) 및 전하 축적용 전극(24'1)을 얻을 수 있다. 다음에 전면에 절연층(82)을 컨포멀하게 성막한다. 그리고, 절연층(82)의 위에 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2) 및 광전변환층(23A)을 형성하고, 광전변환층(23A)에 평탄화 처리를 시행한다. 이렇게 하여, 광전변환부 세그먼트(10'1, 10'2, 10'3)을 얻을 수 있다.
실시례 9
실시례 9는 제3 구성의 촬상 소자에 관한 것이다. 실시례 9의 촬상 소자 등의 모식적인 일부 단면도를 도 41에 도시한다. 실시례 9의 촬상 소자 등에서는 인접하는 광전변환부 세그먼트에서, 절연층 세그먼트를 구성하는 재료가 다르다. 여기서, 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 절연층 세그먼트를 구성하는 재료의 비유전율의 값을 점차로, 작게 하고 있다. 실시례 9의 촬상 소자 등에서는 N개의 전하 축적용 전극 세그먼트의 전부에 같은 전위를 가하여도 좋고, N개의 전하 축적용 전극 세그먼트의 각각에 다른 전위를 가하여도 좋다. 후자인 경우, 실시례 10에서 설명하는 바와 마찬가지로, 서로 이간되어 배치된 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)를 패드부(641, 642, 643)를 통하여, 구동 회로를 구성하는 수직 구동 회로(112)에 접속하면 좋다.
그리고, 이와 같은 구성을 채용함으로써, 일종의 전하 전송 구배가 형성되어, 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 많은 전하를 축적할 수 있다. 그리고, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
실시례 10
실시례 10은 제4 구성의 촬상 소자에 관한 것이다. 실시례 10의 촬상 소자 등의 모식적인 일부 단면도를 도 42에 도시한다. 실시례 10의 촬상 소자 등에서는 인접하는 광전변환부 세그먼트에서, 전하 축적용 전극 세그먼트를 구성하는 재료가 다르다. 여기서, 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 절연층 세그먼트를 구성하는 재료의 일함수의 값을 점차로, 크게 하고 있다. 실시례 10의 촬상 소자 등에서는 N개의 전하 축적용 전극 세그먼트의 전부에 같은 전위를 가하여도 좋고, N개의 전하 축적용 전극 세그먼트의 각각에 다른 전위를 가하여도 좋다. 후자인 경우, 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)는 패드부(641, 642, 643)를 통하여, 구동 회로를 구성하는 수직 구동 회로(112)에 접속되어 있다.
실시례 11
실시례 11의 촬상 소자 등은 제5 구성의 촬상 소자에 관한 것이다. 실시례 11에서의 전하 축적용 전극 세그먼트의 모식적인 평면도를 도 43A, 도 43B, 도 44A 및 도 44B에 도시하고, 실시례 11의 촬상 소자 등의 전하 축적용 전극을 구비한 광전변환부를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 45에 도시한다. 실시례 11의 촬상 소자 등의 모식적인 일부 단면도는 도 42 또는 도 47에 도시한 바와 마찬가지이다. 실시례 11의 촬상 소자 등에서는 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 전하 축적용 전극 세그먼트의 면적이, 점차로, 작게 되어 있다. 실시례 11의 촬상 소자 등에서는 N개의 전하 축적용 전극 세그먼트의 전부에 같은 전위를 가하여도 좋고, N개의 전하 축적용 전극 세그먼트의 각각에 다른 전위를 가하여도 좋다. 구체적으로는 실시례 10에서 설명한 바와 마찬가지로, 서로 이간되어 배치된 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)를 패드부(641, 642, 643)를 통하여, 구동 회로를 구성하는 수직 구동 회로(112)에 접속하면 좋다.
실시례 11에서, 전하 축적용 전극(24)은 복수의 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)로 구성되어 있다. 전하 축적용 전극 세그먼트의 수는 2 이상이면 좋고, 실시례 11에서는 「3」으로 하였다. 그리고, 실시례 11의 촬상 소자 등에서는 제1 전극(21)의 전위가 제2 전극(22)의 전위보다도 높기 때문에 즉, 예를 들면, 제1 전극(21)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가되기 때문에 전하 전송 기간에서, 제1 전극(21)에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트(24'1)에 인가되는 전위는 제1 전극(21)에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트(24'3)에 인가되는 전위보다도 높다. 이와 같이, 전하 축적용 전극(24)에 전위 구배를 부여함으로써, 전하 축적용 전극(24)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(21), 나아가서는 제1 부유 확산층(FD1)으로 한층 확실하게 판독된다. 즉, 제1 반도체 재료층(23B1)의 영역에 축적된 전하가 제어부에 판독된다.
그리고, 전하 전송 기간에서, 전하 축적용 전극 세그먼트(24'3)의 전위<전하 축적용 전극 세그먼트(24'2)의 전위<전하 축적용 전극 세그먼트(24'1)의 전위로 함으로써, 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 일제히 제1 부유 확산층(FD1)으로 판독할 수 있다. 혹은 또, 전하 전송 기간에서, 전하 축적용 전극 세그먼트(24'3)의 전위, 전하 축적용 전극 세그먼트(24'2)의 전위, 전하 축적용 전극 세그먼트(24'1)의 전위를 점차로 변화시킴으로써(즉, 계단형상 또는 슬로프형상으로 변화시킴으로써), 전하 축적용 전극 세그먼트(24'3)와 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 전하 축적용 전극 세그먼트(24'2)와 대향한 제1 반도체 재료층(23B1)의 영역으로 이동시키고, 뒤이어, 전하 축적용 전극 세그먼트(24'2)와 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 전하 축적용 전극 세그먼트(24'1)와 대향한 제1 반도체 재료층(23B1)의 영역으로 이동시키고, 뒤이어, 전하 축적용 전극 세그먼트(24'1)와 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 제1 부유 확산층(FD1)으로 확실하게 판독할 수 있다.
실시례 11의 촬상 소자 등의 변형례를 구성하는 제1 전극 및 전하 축적용 전극 및 제어부를 구성하는 트랜지스터의 모식적인 배치도를 도 46에 도시하는 바와 같이, 리셋·트랜지스터(TR3rst)의 타방의 소스/드레인 영역(51B)을 전원(VDD)에 접속하는 대신에 접지하여도 좋다.
실시례 11의 촬상 소자 등에서도 이와 같은 구성을 채용함으로써, 일종의 전하 전송 구배가 형성된다. 즉, 제1번째의 광전변환부 세그먼트(10'1)로부터 제N번째의 광전변환부 세그먼트(10'N)에 걸처서, 전하 축적용 전극 세그먼트의 면적이, 점차로, 작게 되어 있기 때문에 전하 축적 기간에서, V12≥V11라는 상태가 되면, 제n번째의 광전변환부 세그먼트의 쪽이, 제(n+1)번째의 광전변환부 세그먼트보다도 많은 전하를 축적할 수 있다. 그리고, 전하 전송 기간에서, V22<V21라는 상태가 되면, 제1번째의 광전변환부 세그먼트로부터 제1 전극으로의 전하의 흐름, 제(n+1)번째의 광전변환부 세그먼트로부터 제n번째의 광전변환부 세그먼트로의 전하의 흐름을 확실하게 확보할 수 있다.
실시례 12
실시례 12는 제6 구성의 촬상 소자에 관한 것이다. 실시례 12의 촬상 소자 등의 모식적인 일부 단면도를 도 47에 도시한다. 또한, 실시례 12에서의 전하 축적용 전극 세그먼트의 모식적인 평면도를 도 48A 및 도 48B에 도시한다. 실시례 12의 촬상 소자 등은 제1 전극(21), 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2), 광전변환층(23A) 및 제2 전극(22)이 적층되어 이루어지는 광전변환부를 구비하고 있고, 광전변환부는 또한, 제1 전극(21)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전하 축적용 전극(24)(24"1, 24"2, 24"3)을 구비하고 있다. 그리고, 전하 축적용 전극(24)(24"1, 24"2, 24"3)과 절연층(82)과 반도체 재료 적층체(23B)와 광전변환층(23A)의 적층 방향을 Z방향, 제1 전극(21)부터 떨어지는 방향을 X방향으로 하였을 때, YZ 가상평면으로 전하 축적용 전극(24)(24"1, 24"2, 24"3)과 절연층(82)과 반도체 재료 적층체(23B)와 광전변환층(23A)이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극(21)부터의 거리에 의존하여 변화한다.
구체적으로는 실시례 12의 촬상 소자 등에서는 적층부분의 단면의 두께는 일정하고, 적층부분의 단면의 폭은 제1 전극(21)부터 떨어질수록 좁게 되어 있다. 또한, 폭은 연속적으로 좁게 되어 있어도 좋고(도 48A 참조), 계단형상으로 좁게 되어 있어도 좋다(도 48B 참조).
이와 같이, 실시례 12의 촬상 소자 등에서는 YZ 가상평면으로 전하 축적용 전극(24)(24"1, 24"2, 24"3)과 절연층(82)과 광전변환층(23A)이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화하기 때문에 일종의 전하 전송 구배가 형성되어, 광전변환에 의해 생성한 전하를 한층 용이하게, 또한, 확실하게 전송하는 것이 가능해진다.
실시례 13
실시례 13은 제1 구성 및 제2 구성의 고체 촬상 장치에 관한 것이다.
실시례 13의 고체 촬상 장치는
제1 전극(21), 제1 반도체 재료층(23B1), 제2 반도체 재료층(23B2), 광전변환층(23A) 및 제2 전극(22)이 적층되어 이루어지는 광전변환부를 구비하고 있고,
광전변환부는 또한, 제1 전극(21)과 이간하여 배치되고, 또한, 절연층(82)을 통하여 제1 반도체 재료층(23B1)과 대향하여 배치된 전하 축적용 전극(24)을 구비한 촬상 소자를 복수 갖고 있고,
복수의 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극(21)이 공유되어 있다.
혹은 또, 실시례 13의 고체 촬상 장치는 실시례 1∼실시례 12에서 설명한 촬상 소자 등을 복수 구비하고 있다.
실시례 13에서는 복수의 촬상 소자에 대해 하나의 부유 확산층이 마련된다. 그리고, 전하 전송 기간의 타이밍을 적절하게 제어함으로써, 복수의 촬상 소자가 하나의 부유 확산층을 공유하는 것이 가능해진다. 그리고, 이 경우, 복수의 촬상 소자가 하나의 콘택트 홀부를 공유하는 것이 가능하다.
또한, 촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극(21)이 공유되어 있는 점을 제외하고, 실시례 13의 고체 촬상 장치는 실질적으로, 실시례 1∼실시례 12에서 설명한 고체 촬상 장치와 같은 구성, 구조를 갖는다.
실시례 13의 고체 촬상 장치에서의 제1 전극(21) 및 전하 축적용 전극(24)의 배치 상태를 모식적으로 도 49(실시례 13), 도 50(실시례 13의 제1 변형례), 도 51(실시례 13의 제2 변형례), 도 52(실시례 13의 제3 변형례) 및 도 53(실시례 13의 제4 변형례)에 도시한다. 도 49, 도 50, 도 53 및 도 54에는 16개의 촬상 소자 등을 도시하고 있고, 도 51 및 도 52에는 12개의 촬상 소자 등을 도시하고 있다. 그리고, 2개의 촬상 소자 등으로 촬상 소자 블록이 구성되어 있다. 촬상 소자 블록을 점선으로 둘러싸서 도시하고 있다.
제1 전극(21), 전하 축적용 전극(24)에 붙여진 첨자는 제1 전극(21), 전하 축적용 전극(24)을 구별하기 위한 것이다. 이하의 설명에서도 마찬가지이다. 또한, 하나의 촬상 소자 등의 상방에 하나의 온 칩·마이크로·렌즈(도 49∼도 58에는 도시 생략)가 마련되어 있다. 그리고, 하나의 촬상 소자 블록에서는 제1 전극(21)을 끼우고, 2개의 전하 축적용 전극(24)이 배치되어 있다(도 49, 도 50 참조). 혹은 또, 병설된 2개의 전하 축적용 전극(24)에 대향하여 하나의 제1 전극(21)이 배치되어 있다(도 53, 도 54 참조). 즉, 제1 전극은 각 촬상 소자 등의 전하 축적용 전극에 인접하여 배치되어 있다.
혹은 또, 제1 전극이, 복수의 촬상 소자 등의 일부의 전하 축적용 전극에 인접하여 배치되어 있고, 복수의 촬상 소자 등의 나머지 전하 축적용 전극과는 인접하여 배치되어 있지 않고(도 51, 도 52 참조), 이 경우에는 복수의 촬상 소자 등의 나머지로부터 제1 전극으로의 전하의 이동은 복수의 촬상 소자 등의 일부를 경유한 이동이 된다. 촬상 소자 등을 구성하는 전하 축적용 전극과 촬상 소자 등을 구성하는 전하 축적용 전극 사이의 거리(A)는 제1 전극에 인접하는 촬상 소자 등에서의 제1 전극과 전하 축적용 전극 사이의 거리(B)보다도 긴 것이, 각 촬상 소자 등으로부터 제1 전극으로의 전하의 이동을 확실한 것으로 하기 위해 바람직하다.
또한, 제1 전극부터 떨어저서 위치하는 촬상 소자 등일 수록 거리(A)의 값을 크게 하는 것이 바람직하다. 또한, 도 50, 도 52 및 도 54에 도시하는 예에서는 촬상 소자 블록을 구성하는 복수의 촬상 소자 등의 사이에는 전하 이동 제어 전극(27)이 배설되어 있다. 전하 이동 제어 전극(27)을 배설함으로써, 전하 이동 제어 전극(27)을 끼우고 위치하는 촬상 소자 블록에서의 전하의 이동을 확실하게 억제할 수 있다. 또한, 전하 이동 제어 전극(27)에 인가되는 전위를 V17로 하였을 때, V12>V17로 하면 좋다.
전하 이동 제어 전극(27)은 제1 전극측에 제1 전극(21) 또는 전하 축적용 전극(24)과 같은 레벨에 형성되어 있어도 좋고, 다른 레벨(구체적으로는 제1 전극(21) 또는 전하 축적용 전극(24)보다도 하방의 레벨)에 형성되어 있어도 좋다. 전자인 경우, 전하 이동 제어 전극(27)과 광전변환층 사이의 거리를 단축할 수 있기 때문에 포텐셜을 제어하기 쉽다. 한편, 후자인 경우, 전하 이동 제어 전극(27)과 전하 축적용 전극(24) 사이의 거리를 단축할 수 있기 때문에 미세화에 유리하다.
이하, 제1 전극(212) 및 2개의 2개의 전하 축적용 전극(2421, 2422)에 의해 구성된 촬상 소자 블록의 동작을 설명한다.
전하 축적 기간에서는 구동 회로로부터 제1 전극(212)에 전위(Va)가 인가되고, 전하 축적용 전극(2421, 2422)에 전위(VA)가 인가된다. 광전변환층(23A)에 입사된 광에 의해 광전변환층(23A)에서 광전변환이 생긴다. 광전변환에 의해 생성한 정공은 제2 전극(22)부터 배선(VOU)을 통하여 구동 회로로 송출된다. 한편, 제1 전극(212)의 전위를 제2 전극(22)의 전위보다도 높게 하였기 때문에 즉, 예를 들면, 제1 전극(212)에 정의 전위가 인가되고, 제2 전극(22)에 부의 전위가 인가된다고 하였기 때문에 VA≥Va, 바람직하게는 VA>Va로 한다.
이에 의해, 광전변환에 의해 생성한 전자는 전하 축적용 전극(2421, 2422)으로 끌어당겨지고, 전하 축적용 전극(2421, 2422)과 대향한 제1 반도체 재료층(23B1)의 영역에 엄춘다. 즉, 제1 반도체 재료층(23B1)의 영역에 전하가 축적된다. VA≥Va이기 때문에 광전변환층(23A)의 내부에 생성한 전자가 제1 전극(212)을 향하여 이동하는 일은 없다. 광전변환의 시간 경과에 수반하여, 전하 축적용 전극(2421, 2422)과 대향한 제1 반도체 재료층(23B1)의 영역에서의 전위는 보다 부측의 값이 된다.
전하 축적 기간의 후기에서, 리셋 동작이 이루어진다. 이에 의해, 제1 부유 확산층의 전위가 리셋되고, 제1 부유 확산층의 전위는 전원의 전위(VDD)가 된다.
리셋 동작의 완료 후, 전하의 판독을 행한다. 즉, 전하 전송 기간에서, 구동 회로로부터 제1 전극(212)에 전위(Vb)가 인가되고, 전하 축적용 전극(2421)에 전위(V21-B)가 인가되고, 전하 축적용 전극(2422)에 전위(V22-B)가 인가된다. 여기서, V21-B<Vb<V22-B로 한다. 이에 의해, 전하 축적용 전극(2421)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(212), 나아가서는 제1 부유 확산층으로 판독된다. 즉, 전하 축적용 전극(2421)에 대향한 제1 반도체 재료층(23B1)의 영역에 축적된 전하가 제어부에 판독된다. 판독이 완료되었으면, V22-B≤V21-B<Vb로 한다. 또한, 도 53, 도 54에 도시한 예에서는 V22-B<Vb<V21-B로 하여도 좋다. 이에 의해, 전하 축적용 전극(2422)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자는 제1 전극(212), 나아가서는 제1 부유 확산층으로 판독된다.
또한, 도 51, 도 52에 도시한 예에서는 전하 축적용 전극(2422)과 대향한 제1 반도체 재료층(23B1)의 영역에 멈추어 있던 전자를 전하 축적용 전극(2422)이 인접하여 있는 제1 전극(213)을 경유하여, 제1 부유 확산층으로 판독하여도 좋다. 이와 같이, 전하 축적용 전극(2422)에 대향한 제1 반도체 재료층(23B1)의 영역에 축적된 전하가 제어부에 판독된. 또한, 전하 축적용 전극(2421)에 대향한 제1 반도체 재료층(23B1)의 영역에 축적된 전하의 제어부로의 판독이 완료되었으면, 제1 부유 확산층의 전위를 리셋하여도 좋다.
도 59A에 실시례 13의 촬상 소자 블록에서의 판독 구동례를 도시하는데,
[스텝-A]
콤퍼레이터로의 오토 제로 신호 입력
[스텝-B]
공유된 하나의 부유 확산층의 리셋 동작
[스텝-C]
전하 축적용 전극(2421)에 대응한 촬상 소자 등에서의 P상 판독 및 제1 전극(212)으로의 전하의 이동
[스텝-D]
전하 축적용 전극(2421)에 대응한 촬상 소자 등에서의 D상 판독 및 제1 전극(212)으로의 전하의 이동
[스텝-E]
공유된 하나의 부유 확산층의 리셋 동작
[스텝-F]
콤퍼레이터로의 오토 제로 신호 입력
[스텝-G]
전하 축적용 전극(2422)에 대응한 촬상 소자 등에서의 P상 판독 및 제1 전극(212)으로의 전하의 이동
[스텝-H]
전하 축적용 전극(2422)에 대응한 촬상 소자 등에서의 D상 판독 및 제1 전극(212)으로의 전하의 이동
이라는 흐름으로, 전하 축적용 전극(2421) 및 전하 축적용 전극(2422)에 대응한 2개의 촬상 소자 등으로부터의 신호를 판독한다. 상관 2중 샘플링(CDS) 처리에 의거하여, [스텝-C]에서의 P상 판독과 [스텝-D]에서의 D상 판독과의 차분이, 전하 축적용 전극(2421)에 대응한 촬상 소자 등으로부터의 신호이고, [스텝-G]에서의 P상 판독과 [스텝-H]에서의 D상 판독과의 차분이, 전하 축적용 전극(2422)에 대응한 촬상 소자 등으로부터의 신호이다.
또한, [스텝-E]의 동작을 생략하여도 좋다(도 59B 참조). 또한, [스텝-F]의 동작을 생략하여도 좋고, 이 경우, 나아가서는 [스텝-G]를 생략할 수 있고(도 59C 참조), [스텝-C]에서의 P상 판독과 [스텝-D]에서의 D상 판독과의 차분이, 전하 축적용 전극(2421)에 대응한 촬상 소자 등으로부터의 신호이고, [스텝-D]에서의 D상 판독과 [스텝-H]에서의 D상 판독과의 차분이, 전하 축적용 전극(2422)에 대응한 촬상 소자 등으로부터의 신호가 된다.
제1 전극(21) 및 전하 축적용 전극(24)의 배치 상태를 모식적으로 도 55(실시례 13의 제6 변형례) 및 도 56(실시례 13의 제7 변형례)에 도시하는 변형례에서는 4개의 촬상 소자 등으로 촬상 소자 블록이 구성되어 있다. 이들의 고체 촬상 장치의 동작은 실질적으로, 도 49∼도 54에 도시하는 고체 촬상 장치의 동작과 마찬가지로 할 수 있다.
제1 전극(21) 및 전하 축적용 전극(24)의 배치 상태를 모식적으로 도 57 및 도 58에 도시하는 제8 변형례 및 제9 변형례에서는 16개의 촬상 소자 등으로 촬상 소자 블록이 구성되어 있다. 도 57 및 도 58에 도시하는 바와 같이, 전하 축적용 전극(2411)과 전하 축적용 전극(2412) 사이, 전하 축적용 전극(2412)과 전하 축적용 전극(2413) 사이, 전하 축적용 전극(2413)과 전하 축적용 전극(2414) 사이에는 전하 이동 제어 전극(27A1, 27A2, 27A3)이 배설되어 있다. 또한, 도 58에 도시하는 바와 같이, 전하 축적용 전극(2421, 2431, 2441)과 전하 축적용 전극(2422, 2432, 2442) 사이, 전하 축적용 전극(2422, 2432, 2442)과 전하 축적용 전극(2423, 2433, 2443) 사이, 전하 축적용 전극(2423, 2433, 2443)과 전하 축적용 전극(2424, 2434, 2444) 사이에는 전하 이동 제어 전극(27B1, 27B2, 27B3)이 배설되어 있다. 나아가서는 촬상 소자 블록과 촬상 소자 블록 사이에는 전하 이동 제어 전극(27C)이 배설되어 있다. 그리고, 이들의 고체 촬상 장치에서는 16개의 전하 축적용 전극(24)을 제어함으로써, 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 제1 전극(21)부터 판독할 수 있다.
[스텝-10]
구체적으로는 우선, 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 제1 전극(21)부터 판독한다. 다음에 전하 축적용 전극(2412)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역의 영역을 경유하여, 제1 전극(21)부터 판독한다. 다음에 전하 축적용 전극(2413)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2412) 및 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역의 영역을 경유하여, 제1 전극(21)부터 판독한다.
[스텝-20]
그 후, 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2412)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2413)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2414)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-21]
전하 축적용 전극(2431)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2432)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2433)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2434)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-22]
전하 축적용 전극(2441)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2431)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2442)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2432)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2443)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2433)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2444)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2434)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-30]
그리고, [스텝-10]를 재차 실행함으로써, 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하 및 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 제1 전극(21)을 경유하여 판독할 수 있다.
[스텝-40]
그 후, 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2412)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2413)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2414)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-41]
전하 축적용 전극(2431)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2432)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2433)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2434)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-50]
그리고, [스텝-10]를 재차 실행함으로써, 전하 축적용 전극(2431)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2432)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2433)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하 및 전하 축적용 전극(2434)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 제1 전극(21)을 경유하여 판독할 수 있다.
[스텝-60]
그 후, 전하 축적용 전극(2421)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2411)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2422)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2412)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2423)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2413)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다. 전하 축적용 전극(2424)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 전하 축적용 전극(2414)에 대향하는 제1 반도체 재료층(23B1)의 영역으로 이동시킨다.
[스텝-70]
그리고, [스텝-10]를 재차 실행함으로써, 전하 축적용 전극(2441)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2442)에 대향하는 제1 반도체 재료층(23B1)의 영역에 축적된 전하, 전하 축적용 전극(2443)에 대향한 제1 반도체 재료층(23B1)의 영역에 축적된 전하 및 전하 축적용 전극(2444)에 대향한 제1 반도체 재료층(23B1)의 영역에 축적된 전하를 제1 전극(21)을 경유하여 판독할 수 있다.
실시례 13의 고체 촬상 장치에서는 촬상 소자 블록을 구성하는 복수의 촬상 소자 등에서의 제1 전극이 공유되어 있기 때문에 촬상 소자 등이 복수 배열된 화소 영역에서의 구성, 구조를 간소화 미세화할 수 있다. 또한, 하나의 부유 확산층에 대해 마련되는 복수의 촬상 소자 등은 제1 타입의 촬상 소자의 복수로 구성되어 있어도 좋고, 적어도 하나의 제1 타입의 촬상 소자와, 1 또는 2 이상의 제2 타입의 촬상 소자로 구성되어 있어도 좋다.
실시례 14
실시례 14는 실시례 13의 변형이다. 제1 전극(21) 및 전하 축적용 전극(24)의 배치 상태를 모식적으로 도 60, 도 61, 도 62 및 도 63에 도시하는 실시례 14의 고체 촬상 장치에서는 2개의 촬상 소자 등으로 촬상 소자 블록이 구성되어 있다. 그리고, 촬상 소자 블록의 상방에 하나의 온 칩·마이크로·렌즈(14)가 마련되어 있다. 또한, 도 61 및 도 63에 도시한 예에서는 촬상 소자 블록을 구성하는 복수의 촬상 소자 등의 사이에 전하 이동 제어 전극(27)이 배설되어 있다.
예를 들면, 촬상 소자 블록을 구성하는 전하 축적용 전극(2411, 2421, 2431, 2441)에 대응하는 광전변환층은 도면, 우경사 위로부터의 입사광에 대해 높은 감도를 갖는다. 또한, 촬상 소자 블록을 구성하는 전하 축적용 전극(2412, 2422, 2432, 2442)에 대응하는 광전변환층은 도면, 좌경사 위로부터의 입사광에 대해 높은 감도를 갖다. 따라서, 예를 들면, 전하 축적용 전극(2411)을 갖는 촬상 소자 등과 전하 축적용 전극(2412)을 갖는 촬상 소자 등과 조합시킴으로써, 상면(像面) 위상차 신호의 취득이 가능해진다. 또한, 전하 축적용 전극(2411)을 갖는 촬상 소자 등으로부터의 신호와 전하 축적용 전극(2412)을 갖는 촬상 소자 등으로부터의 신호를 가산하면, 이들의 촬상 소자 등과의 조합에 의해, 하나의 촬상 소자 등을 구성할 수 있다. 도 60에 도시한 예에서는 전하 축적용 전극(2411)과 전하 축적용 전극(2412) 사이에 제1 전극(211)을 배치하고 있는데, 도 62에 도시한 예와 같이, 병설된 2개의 전하 축적용 전극(2411, 2412)에 대향하여 하나의 제1 전극(211)을 배치함으로써, 감도의 한층의 향상을 도모할 수 있었다.
이상, 본 개시를 바람직한 실시례에 의거하여 설명하였지만, 본 개시는 이들의 실시례로 한정되는 것이 아니다. 실시례에서 설명한 촬상 소자나 적층형 촬상 소자, 고체 촬상 장치의 구조나 구성, 제조 조건, 제조 방법, 사용한 재료는 예시이고, 적절히 변경할 수 있다. 각 실시례의 촬상 소자 등을 적절히 조합시킬 수 있다. 예를 들면, 실시례 7의 촬상 소자 등과 실시례 8의 촬상 소자 등과 실시례 9의 촬상 소자 등과 실시례 10의 촬상 소자 등과 실시례 11의 촬상 소자 등을 임의로 조합시킬 수 있고, 실시례 7의 촬상 소자 등과 실시례 8의 촬상 소자 등과 실시례 9의 촬상 소자 등과 실시례 10의 촬상 소자 등과 실시례 12의 촬상 소자 등을 임의로 조합시킬 수 있다.
경우에 따라서는 부유 확산층(FD1, FD2, FD3, 51C, 45C, 46C)을 공유화할 수도 있다.
실시례에서는 오로지, 제1 반도체 재료층을 IGZO로 구성하였지만, 대체적으로, 제1 반도체 재료층을 인듐, 텅스텐, 주석 및 아연으로 이루어지는 군에서 선택된 적어도 2종류의 원소로 구성되어 있는 형태로 할 수 있고, 구체적으로는 인듐-텅스텐산화물(IWO), 인듐-텅스텐-아연산화물(IWZO), 인듐-아연산화물(IZO), 인듐-주석-아연산화물(ITZO), 또는 아연-주석산화물(ZTO)로 이루어지는 구성으로 할 수 있다. 보다 구체적으로는 제1 반도체 재료층은 In-W산화물로 이루어지고, 또는 In-Sn산화물, In-Zn산화물, 또는 W-Sn산화물, 또는 W-Zn산화물, 또는 Sn-Zn산화물, 또는 In-W-Sn산화물, 또는 In-W-Zn산화물, 또는 In-Sn-Zn산화물, 또는 In-W-Sn-Zn산화물로 이루어지는 구성으로 할 수도 있다. 그리고, 이들의 구성에 의해서도 제1 반도체 재료층을 IGZO로 구성한 경우와 마찬가지로, 광전변환층에서 발생한 신호 전하를 신속하게 제1 전극에 전송할 수 있고, 게다가 촬상 화질의 저하를 초래하기 어려운 촬상 소자를 제공할 수 있다.
또한, 제1 반도체 재료층(23B1)과 제2 반도체 재료층(23B2) 사이에 반도체 재료로 이루어지는 중간층이 형성되고 구조로 할 수도 있다.
도 64에 예를 들면, 실시례 1에서 설명한 촬상 소자 등의 변형례를 도시하는 바와 같이, 제1 전극(21)은 절연층(82)에 마련된 개구부(85A) 내를 연재되고, 제1 반도체 재료층(23B1)과 접속되어 있는 구성으로 할 수도 있다.
혹은 또, 도 65에 예를 들면, 실시례 1에서 설명한 촬상 소자, 적층형 촬상 소자의 변형례를 도시하고, 도 66A에 제1 전극의 부분 등의 확대된 모식적인 일부 단면도를 도시하는 바와 같이, 제1 전극(21)의 정상면의 연부는 절연층(82)으로 덮이여 있고, 개구부(85B)의 저면에는 제1 전극(21)이 노출하여 있고, 제1 전극(21)의 정상면과 접하는 절연층(82)의 면을 제1면(82a), 전하 축적용 전극(24)과 대향하는 제1 반도체 재료층(23B1)의 부분과 접하는 절연층(82)의 면을 제2면(82b)으로 하였을 때, 개구부(85B)의 측면은 제1면(82a)부터 제2면(82b)을 향하여 넓어지는 경사를 갖는다. 이와 같이, 개구부(85B)의 측면에 경사를 붙임으로써, 제1 반도체 재료층(23B1)부터 제1 전극(21)으로의 전하의 이동이 보다 원활하게 된다.
또한, 도 66A에 도시한 예에서는 개구부(85B)의 축선을 중심으로 하여, 개구부(85B)의 측면은 회전 대칭이지만, 도 66B에 도시하는 바와 같이, 제1면(82a)부터 제2면(82b)을 향하여 넓어지는 경사를 갖는 개구부(85C)의 측면이 전하 축적용 전극(24)측에 위치하도록 개구부(85C)를 마련하여도 좋다. 이에 의해, 개구부(85C)를 끼우고 전하 축적용 전극(24)과는 반대측의 제1 반도체 재료층(23B1)의 부분부터의 전하의 이동이 행하여지기 어렵게 된다. 또한, 개구부(85B)의 측면은 제1면(82a)부터 제2면(82b)을 향하여 넓어지는 경사를 갖지만, 제2면(82b)에서의 개구부(85B)의 측면의 연부는 도 66A에 도시한 바와 같이, 제1 전극(21)의 연부보다도 외측에 위치하여도 좋고, 도 66C에 도시하는 바와 같이, 제1 전극(21)의 연부보다도 내측에 위치하여도 좋다. 전자의 구성을 채용함으로써, 전하의 전송이 한층 용이해지고, 후자의 구성을 채용함으로써, 개구부의 형성시의 형상 편차를 작게 할 수 있다.
이러한 개구부(85B, 85C)는 절연층에 개구부를 에칭법에 의거하여 형성할 때에 형성하는 레지스트 재료로 이루어지는 에칭용 마스크를 리플로우함으로써, 에칭용 마스크의 개구 측면에 경사를 붙이고, 이 에칭용 마스크를 이용하여 절연층(82)을 에칭함으로써, 형성할 수 있다.
혹은 또, 실시례 5에서 설명한 전하 배출 전극(26)에 관해, 도 67에 도시하는 바와 같이, 제1 반도체 재료층(23B1)은 절연층(82)에 마련된 제2 개구부(86A) 내를 연재되고, 전하 배출 전극(26)과 접속되어 있고, 전하 배출 전극(26)의 정상면의 연부는 절연층(82)으로 덮이여 있고, 제2 개구부(86A)의 저면에는 전하 배출 전극(26)이 노출하여 있고, 전하 배출 전극(26)의 정상면과 접하는 절연층(82)의 면을 제3면(82c), 전하 축적용 전극(24)과 대향하는 제1 반도체 재료층(23B1)의 부분과 접하는 절연층(82)의 면을 제2면(82b)으로 하였을 때, 제2 개구부(86A)의 측면은 제3면(82c)부터 제2면(82b)을 향하여 넓어지는 경사를 갖는 형태로 할 수 있다.
또한, 도 68에 예를 들면, 실시례 1에서 설명한 촬상 소자, 적층형 촬상 소자의 변형례를 도시하는 바와 같이, 제2 전극(22)의 측부터 광이 입사하고, 제2 전극(22) 가까이의 광입사측에는 차광층(15)이 형성되어 있는 구성으로 할 수도 있다. 또한, 광전변환층보다도 광입사측에 마련된 각종 배선을 차광층으로서 기능시킬 수도 있다.
또한, 도 68에 도시한 예에서는 차광층(15)은 제2 전극(22)의 상방에 형성되어 있는데, 즉, 제2 전극(22) 가까이의 광입사측으로서, 제1 전극(21)의 상방에 차광층(15)이 형성되어 있는데, 도 69에 도시하는 바와 같이, 제2 전극(22)의 광입사측의 면의 위에 배설되어도 좋다. 또한, 경우에 따라서는 도 70에 도시하는 바와 같이, 제2 전극(22)에 차광층(15)이 형성되어 있어도 좋다.
혹은 또, 제2 전극(22)측부터 광이 입사하고, 제1 전극(21)에는 광이 입사하지 않는 구조로 할 수도 있다. 구체적으로는 도 68에 도시한 바와 같이, 제2 전극(22) 가까이의 광입사측으로서, 제1 전극(21)의 상방에는 차광층(15)이 형성되어 있다. 혹은 또, 도 72에 도시하는 바와 같이, 전하 축적용 전극(24) 및 제2 전극(22)의 상방에는 온 칩·마이크로·렌즈(14)가 마련되어 있고, 온 칩·마이크로·렌즈(14)에 입사하는 광은 전하 축적용 전극(24)에 집광되고, 제1 전극(21)에는 도달하지 않는 구조로 할 수도 있다. 또한, 실시례 4에서 설명한 바와 같이, 전송 제어용 전극(25)이 마련되어 있는 경우, 제1 전극(21) 및 전송 제어용 전극(25)에는 광이 입사하지 않는 형태로 할 수 있고, 구체적으로는 도 71에 도시하는 바와 같이, 제1 전극(21) 및 전송 제어용 전극(25)의 상방에는 차광층(15)이 형성되어 있는 구조로 할 수도 있다. 혹은 또, 온 칩·마이크로·렌즈(14)에 입사하는 광은 제1 전극(21) 또는 제1 전극(21) 및 전송 제어용 전극(25)에는 도달하지 않는 구조로 할 수도 있다.
이들의 구성, 구조를 채용함으로써, 혹은 또, 전하 축적용 전극(24)의 상방에 위치하는 광전변환층(23A)의 부분에만 광이 입사하도록 차광층(15)을 마련하고, 혹은 또, 온 칩·마이크로·렌즈(14)를 설계함으로써, 제1 전극(21)의 상방(또는 제1 전극(21) 및 전송 제어용 전극(25)의 상방)에 위치하는 광전변환층(23A)의 부분은 광전변환에 기여하지 않게 되기 때문에 전 화소를 보다 확실하게 일제히 리셋할 수 있고, 글로벌 셔터 기능을 한층 용이하게 실현할 수 있다. 즉, 이들의 구성, 구조를 갖는 촬상 소자 등을 복수 구비한 고체 촬상 장치의 구동 방법에서는
모든 촬상 소자 등에서, 일제히 제1 반도체 재료층(23B1)에 전하를 축적하면서, 제1 전극(21)에서의 전하를 계외에 배출하고, 그 후,
모든 촬상 소자 등에서, 일제히 제1 반도체 재료층(23B1)에 축적된 전하를 제1 전극(21)에 전송하고, 전송 완료 후, 순차적으로, 각 촬상 소자 등에서 제1 전극(21)에 전송된 전하를 판독하는 각 공정을 반복한다.
이와 같은 고체 촬상 장치의 구동 방법에서는 각 촬상 소자 등은 제2 전극측부터 입사한 광이 제1 전극에는 입사하지 않는 구조를 가지며, 모든 촬상 소자 등에서, 일제히 제1 반도체 재료층에 전하를 축적하면서, 제1 전극에서의 전하를 계외에 배출하기 때문에 전 촬상 소자 등에서 동시에 제1 전극의 리셋을 확실하게 행할 수 있다. 그리고, 그 후, 모든 촬상 소자 등에서, 일제히 제1 반도체 재료층에 축적된 전하를 제1 전극에 전송하고, 전송 완료 후, 순차적으로, 각 촬상 소자 등에서 제1 전극에 전송된 전하를 판독한다. 그러므로, 이른바 글로벌 셔터 기능을 용이하게 실현할 수 있다.
또한, 실시례 4의 변형례로서, 도 73에 도시하는 바와 같이, 제1 전극(21)에 가장 가까운 위치부터 전하 축적용 전극(24)을 향하여, 복수의 전송 제어용 전극을 마련하여도 좋다. 또한, 도 73에는 2개의 전송 제어용 전극(25A, 25B)을 마련한 예를 도시하였다. 그리고, 전하 축적용 전극(24) 및 제2 전극(22) 상방에는 온 칩·마이크로·렌즈(14)가 마련되어 있고, 온 칩·마이크로·렌즈(14)에 입사하는 광은 전하 축적용 전극(24)에 집광되고, 제1 전극(21) 및 전송 제어용 전극(25A, 25B)에는 도달하지 않는 구조로 할 수도 있다.
도 37 및 도 38에 도시한 실시례 7에서는 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 점차 얇게 함으로써, 절연층 세그먼트(82'1, 82'2, 82'3)의 두께를 점차 두껍게 하고 있다. 한편, 실시례 7의 변형례에서의 전하 축적용 전극, 반도체 재료 적층체, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도를 도 74에 도시하는 바와 같이, 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 일정하게 하고, 절연층 세그먼트(82'1, 82'2, 82'3)의 두께를 점차 두껍게 하여도 좋다. 또한, 광전변환층 세그먼트(23'1, 23'2, 23'3)의 두께는 일정하다.
또한, 도 40에 도시한 실시례 8에서는 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 점차 얇게 함으로써, 광전변환층 세그먼트(23'1, 23'2, 23'3)의 두께를 점차 두껍게 하고 있다. 한편, 실시례 8의 변형례에서의 전하 축적용 전극, 광전변환층 및 제2 전극이 적층된 부분을 확대한 모식적인 일부 단면도를 도 75에 도시하는 바와 같이, 전하 축적용 전극 세그먼트(24'1, 24'2, 24'3)의 두께를 일정하게 하고, 절연층 세그먼트(82'1, 82'2, 82'3)의 두께를 점차 얇게 함으로써, 광전변환층 세그먼트(23'1, 23'2, 23'3)의 두께를 점차 두껍게 하여도 좋다.
이상에 설명한 각종의 변형례는 실시례 2∼실시례 14에 대해서도 적용할 수 있음은 말할 것도 없다.
실시례에서는 전자를 신호 전하로 하고 있고, 반도체 기판에 형성된 광전변환층의 도전형을 n형으로 하였지만, 정공을 신호 전하로 하는 고체 촬상 장치에도 적용할 수 있다. 이 경우에는 각 반도체 영역을 반대의 도전형의 반도체 영역으로 구성하면 좋고, 반도체 기판에 형성된 광전변환층의 도전형은 p형으로 하면 좋다.
실시례에서는 입사광량에 응한 신호 전하를 물리량으로서 검지하는 단위화소가 행렬형상으로 배치되어 이루어지는 CMOS형 고체 촬상 장치에 적용한 경우를 예로 들여 설명하였지만, CMOS형 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, CCD형 고체 촬상 장치에 적용할 수도 있다. 후자인 경우, 신호 전하는 CCD형 구조의 수직 전송 레지스터에 의해 수직 방향으로 전송되고, 수평 전송 레지스터에 의해 수평 방향으로 전송되고, 증폭됨에 의해 화소 신호(화상 신호)가 출력된다. 또한, 화소가 2차원 매트릭스형상으로 형성되고, 화소열마다 칼럼 신호 처리 회로를 배치하여 이루어지는 칼럼 방식의 고체 촬상 장치 전반으로 한정하는 것도 아니다. 나아가서는 경우에 따라서는 선택 트랜지스터를 생략할 수도 있다.
나아가서는 본 개시의 촬상 소자, 적층형 촬상 소자는 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의에는 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
나아가서는 촬상 영역의 각 단위화소를 행 단위로 차례로 주사하여 각 단위화소로부터 화소 신호를 판독하는 고체 촬상 장치로 한정되는 것이 아니다. 화소 단위로 임의의 화소를 선택하여, 선택 화소로부터 화소 단위로 화소 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다. 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상 영역과, 구동 회로 또는 광학계를 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
또한, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기서, 촬상 장치란, 디지털 스틸 카메라나 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기를 가리킨다. 전자 기기에 탑재된 모듈형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.
본 개시의 촬상 소자, 적층형 촬상 소자로 구성된 고체 촬상 장치(201)를 전자 기기(카메라)(200)에 이용한 예를 도 77에 개념도로서 도시한다. 전자 기기(200)는 고체 촬상 장치(201), 광학 렌즈(210), 셔터 장치(211), 구동 회로(212) 및 신호 처리 회로(213)를 갖는다. 광학 렌즈(210)는 피사체로부터의 상광(입사광)을 고체 촬상 장치(201)의 촬상면상에 결상시킨다. 이에 의해 고체 촬상 장치(201) 내에 일정 기간, 신호 전하가 축적된다. 셔터 장치(211)는 고체 촬상 장치(201)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(212)는 고체 촬상 장치(201)의 전송 동작 등 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급된 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(201)의 신호 전송을 행한다. 신호 처리 회로(213)는 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다. 이와 같은 전자 기기(200)에서는 고체 촬상 장치(201)에서의 화소 사이즈의 미세화 및 전송 효율의 향상을 달성할 수 있기 때문에 화소 특성의 향상이 도모된 전자 기기(200)를 얻을 수 있다. 고체 촬상 장치(201)를 적용할 수 있는 전자 기기(200)로서는 카메라로 한정되는 것이 아니고, 디지털 스틸 카메라, 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
또한, 본 개시는 이하와 같은 구성을 취할 수도 있다.
[A01] ≪촬상 소자 : 제1의 양태≫
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
제1 반도체 재료층의 전자 이동도를 μ1, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ2<μ1를 만족하는 촬상 소자.
[A02] 제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족하는 [A01]에 기재된 촬상 소자.
[A03] 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 [A02]에 기재된 촬상 소자.
[A04] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A02]에 기재된 촬상 소자.
[A05] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A03]에 기재된 촬상 소자.
[A06] 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 [A01]에 기재된 촬상 소자.
[A07] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A06]에 기재된 촬상 소자.
[A08] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A01]에 기재된 촬상 소자.
[A09] ≪촬상 소자 : 제2의 양태≫
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족하는 촬상 소자.
[A10] 광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 [A09]에 기재된 촬상 소자.
[A11] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A10]에 기재된 촬상 소자.
[A12] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A09]에 기재된 촬상 소자.
[A13] ≪촬상 소자 : 제3의 양태≫
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
광전변환층의 전자 이동도를 μ0, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ0≤μ2를 만족하는 촬상 소자.
[A14] 제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 [A13]에 기재된 촬상 소자.
[A15] ≪촬상 소자 : 제4의 양태≫
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 촬상 소자.
[A16] 제1 반도체 재료층은 비정질인 [A01] 내지 [A15]의 어느 한 항에 기재된 촬상 소자.
[A17] 반도체 기판을 또한 구비하고 있고,
광전변환부는 반도체 기판의 상방에 배치되어 있는 [A01] 내지 [A15]의 어느 한 항에 기재된 촬상 소자.
[A18] 제1 전극은 절연층에 마련된 개구부 내를 연재되고, 제1 반도체 재료층과 접속되어 있는 [A01] 내지 [A17]의 어느 한 항에 기재된 촬상 소자.
[A19] 제1 반도체 재료층은 절연층에 마련된 개구부 내를 연재되고, 제1 전극과 접속되어 있는 [A01] 내지 [A17]의 어느 한 항에 기재된 촬상 소자.
[A20] 제1 전극의 정상면의 연부는 절연층으로 덮이여 있고,
개구부의 저면에는 제1 전극이 노출하여 있고,
제1 전극의 정상면과 접하는 절연층의 면을 제1면, 전하 축적용 전극과 대향하는 제1 반도체 재료층의 부분과 접하는 절연층의 면을 제2면으로 하였을 때, 개구부의 측면은 제1면부터 제2면을 향하여 넓어지는 경사를 갖는 [A19]에 기재된 촬상 소자.
[A21] 제1면부터 제2면을 향하여 넓어지는 경사를 갖는 개구부의 측면은 전하 축적용 전극측에 위치하는 [A20]에 기재된 촬상 소자.
[A22] ≪제1 전극 및 전하 축적용 전극의 전위의 제어≫
반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고,
제1 전극 및 전하 축적용 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 경유하여 제어부에 판독되는 [A01] 내지 [A21]의 어느 한 항에 기재된 촬상 소자.
단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V12≥V11, 또한, V22<V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V12≤V11, 또한, V22>V21
이다.
[A23] ≪전송 제어용 전극≫
제1 전극과 전하 축적용 전극의 사이에 제1 전극 및 전하 축적용 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전송 제어용 전극을 또한 구비하고 있는 [A01] 내지 [A22]의 어느 한 항에 기재된 촬상 소자.
[A24] ≪제1 전극, 전하 축적용 전극 및 전송 제어용 전극의 전위의 제어≫
반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고,
제1 전극, 전하 축적용 전극 및 전송 제어용 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 전송 제어용 전극에 전위(V13)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 전송 제어용 전극에 전위(V23)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 통하여 제어부에 판독되는 [A23]에 기재된 촬상 소자.
단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V12>V13, 또한, V22≤V23≤V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V12<V13, 또한, V22≥V23≥V21
이다.
[A25] ≪전하 배출 전극≫
제1 반도체 재료층에 접속되고, 제1 전극 및 전하 축적용 전극과 이간하여 배치된 전하 배출 전극을 또한 구비하고 있는 [A01] 내지 [A24]의 어느 한 항에 기재된 촬상 소자.
[A26] 전하 배출 전극은 제1 전극 및 전하 축적용 전극을 둘러싸도록 배치되어 있는 [A25]에 기재된 촬상 소자.
[A27] 제1 반도체 재료층은 절연층에 마련된 제2 개구부 내를 연재되고, 전하 배출 전극과 접속되어 있고,
전하 배출 전극의 정상면의 연부는 절연층으로 덮이여 있고,
제2 개구부의 저면에는 전하 배출 전극이 노출하여 있고,
전하 배출 전극의 정상면과 접하는 절연층의 면을 제3면, 전하 축적용 전극과 대향하는 제1 반도체 재료층의 부분과 접하는 절연층의 면을 제2면으로 하였을 때, 제2 개구부의 측면은 제3면부터 제2면을 향하여 넓어지는 경사를 갖는 [A25] 또는 [A26]에 기재된 촬상 소자.
[A28] ≪제1 전극, 전하 축적용 전극 및 전하 배출 전극의 전위의 제어≫
반도체 기판에 마련되고, 구동 회로를 갖는 제어부를 또한 구비하고 있고,
제1 전극, 전하 축적용 전극 및 전하 배출 전극은 구동 회로에 접속되어 있고,
전하 축적 기간에서, 구동 회로로부터 제1 전극에 전위(V11)가 인가되고, 전하 축적용 전극에 전위(V12)가 인가되고, 전하 배출 전극에 전위(V14)가 인가되고, 제1 반도체 재료층에 전하가 축적되고,
전하 전송 기간에서, 구동 회로로부터 제1 전극에 전위(V21)가 인가되고, 전하 축적용 전극에 전위(V22)가 인가되고, 전하 배출 전극에 전위(V24)가 인가되고, 제1 반도체 재료층에 축적된 전하가 제1 전극을 통하여 제어부에 판독되는 [A25] 내지 [A27]의 어느 한 항에 기재된 촬상 소자.
단, 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우,
V14>V11, 또한, V24<V21
이고, 제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우,
V14<V11, 또한, V24>V21 이다.
[A29] ≪전하 축적용 전극 세그먼트≫
전하 축적용 전극은 복수의 전하 축적용 전극 세그먼트로 구성되어 있는 [A01] 내지 [A28]의 어느 한 항에 기재된 촬상 소자.
[A30] 제1 전극의 전위가 제2 전극의 전위보다도 높은 경우, 전하 전송 기간에서, 제1 전극에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트에 인가되는 전위는 제1 전극에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트에 인가되는 전위보다도 높고,
제1 전극의 전위가 제2 전극의 전위보다도 낮은 경우, 전하 전송 기간에서, 제1 전극에 가장 가까운 곳에 위치하는 전하 축적용 전극 세그먼트에 인가되는 전위는 제1 전극에 가장 먼 곳에 위치하는 전하 축적용 전극 세그먼트에 인가되는 전위보다도 낮은 [A29]에 기재된 촬상 소자.
[A31] 제1 반도체 재료층 및 제2 반도체 재료층의 두께 합계는 2×10-8m 내지 1×10-7m인 [A01] 내지 [A30]의 어느 한 항에 기재된 촬상 소자.
[A32] 제2 전극부터 광이 입사하고,
광전변환층과 제1 반도체 재료층의 계면에서의 제1 반도체 재료층의 표면 거칠기(Ra)는 1.5㎚ 이하이고, 제1 반도체 재료층의 제곱평균제곱근 거칠기(Rq)의 값은 2.5㎚ 이하인 [A01] 내지 [A31]의 어느 한 항에 기재된 촬상 소자.
[A33] 반도체 기판에는 제어부를 구성하는 적어도 부유 확산층 및 증폭 트랜지스터가 마련되어 있고,
제1 전극은 부유 확산층 및 증폭 트랜지스터의 게이트부에 접속되어 있는 [A01] 내지 [A32]의 어느 한 항에 기재된 촬상 소자.
[A34] 반도체 기판에는 또한, 제어부를 구성하는 리셋·트랜지스터 및 선택 트랜지스터가 마련되어 있고,
부유 확산층은 리셋·트랜지스터의 일방의 소스/드레인 영역에 접속되어 있고,
증폭 트랜지스터의 일방의 소스/드레인 영역은 선택 트랜지스터의 일방의 소스/드레인 영역에 접속되어 있고, 선택 트랜지스터의 타방의 소스/드레인 영역은 신호선에 접속되어 있는 [A33]에 기재된 촬상 소자.
[A35] 전하 축적용 전극의 크기는 제1 전극보다도 큰 [A01] 내지 [A34]의 어느 한 항에 기재된 촬상 소자.
[A36] 제2 전극측부터 광이 입사하고, 제2 전극 가까이의 광입사측에는 차광층이 형성되어 있는 [A01] 내지 [A35]의 어느 한 항에 기재된 촬상 소자.
[A37] 제2 전극측부터 광이 입사하고, 제1 전극에는 광이 입사하지 않는 [A01] 내지 [A35]의 어느 한 항에 기재된 촬상 소자.
[A38] 제2 전극 가까이의 광입사측으로서, 제1 전극의 상방에는 차광층이 형성되어 있는 [A37]에 기재된 촬상 소자.
[A39] 전하 축적용 전극 및 제2 전극의 상방에는 온 칩·마이크로·렌즈가 마련되어 있고,
온 칩·마이크로·렌즈에 입사하는 광은 전하 축적용 전극에 집광되는 [A37]에 기재된 촬상 소자.
[A40] ≪촬상 소자 : 제1 구성≫
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층은 N개의 광전변환층 세그먼트로 구성되어 있고,
절연층은 N개의 절연층 세그먼트로 구성되어 있고,
전하 축적용 전극은 N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하고,
제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 절연층 세그먼트의 두께가 점차로, 변화하고 있는 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[A41] ≪촬상 소자 : 제2 구성≫
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층은 N개의 광전변환층 세그먼트로 구성되어 있고,
절연층은 N개의 절연층 세그먼트로 구성되어 있고,
전하 축적용 전극은 N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하고,
제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 광전변환층 세그먼트의 두께가 점차로, 변화하고 있는 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[A42] ≪촬상 소자 : 제3 구성≫
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층은 N개의 광전변환층 세그먼트로 구성되어 있고,
절연층은 N개의 절연층 세그먼트로 구성되어 있고,
전하 축적용 전극은 N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하고,
인접하는 광전변환부 세그먼트에서, 절연층 세그먼트를 구성하는 재료가 다른 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[A43] ≪촬상 소자 : 제4 구성≫
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층은 N개의 광전변환층 세그먼트로 구성되어 있고,
절연층은 N개의 절연층 세그먼트로 구성되어 있고,
전하 축적용 전극은 서로 이간되어 배치된, N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하고,
인접하는 광전변환부 세그먼트에서, 전하 축적용 전극 세그먼트를 구성하는 재료가 다른 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[A44] ≪촬상 소자 : 제5 구성≫
광전변환부는 N개(단, N≥2)의 광전변환부 세그먼트로 구성되어 있고,
제1 반도체 재료층, 제2 반도체 재료층 및 광전변환층은 N개의 광전변환층 세그먼트로 구성되어 있고,
절연층은 N개의 절연층 세그먼트로 구성되어 있고,
전하 축적용 전극은 서로 이간되어 배치된, N개의 전하 축적용 전극 세그먼트로 구성되어 있고,
제n번째(단, n=1, 2, 3 … N)의 광전변환부 세그먼트는 제n번째의 전하 축적용 전극 세그먼트, 제n번째의 절연층 세그먼트 및 제n번째의 광전변환층 세그먼트로 구성되어 있고,
n의 값이 큰 광전변환부 세그먼트일수록 제1 전극부터 떨어저서 위치하고,
제1번째의 광전변환부 세그먼트로부터 제N번째의 광전변환부 세그먼트에 걸처서, 전하 축적용 전극 세그먼트의 면적이, 점차로, 작게 되어 있는 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[A45] ≪촬상 소자 : 제6 구성≫
전하 축적용 전극과 절연층과 제1 반도체 재료층과 제2 반도체 재료층과 광전변환층의 적층 방향을 Z방향, 제1 전극부터 떨어지는 방향을 X방향으로 하였을 때, YZ 가상평면으로 전하 축적용 전극과 절연층과 제1 반도체 재료층과 제2 반도체 재료층과 광전변환층이 적층된 적층부분을 절단한 때의 적층부분의 단면적은 제1 전극부터의 거리에 의존하여 변화하는 [A01] 내지 [A39]의 어느 한 항에 기재된 촬상 소자.
[B01] ≪적층형 촬상 소자≫
[A01] 내지 [A45]의 어느 한 항에 기재된 촬상 소자를 적어도 하나 갖는 적층형 촬상 소자.
[C01] ≪고체 촬상 장치 : 제1의 양태≫
[A01] 내지 [A45]의 어느 한 항에 기재된 촬상 소자를 복수 구비한 고체 촬상 장치.
[C02] ≪고체 촬상 장치 : 제2의 양태≫
[B01]에 기재된 적층형 촬상 소자를 복수 구비한 고체 촬상 장치.
[D01] ≪고체 촬상 장치 : 제1 구성≫
제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
광전변환부는 [A01] 내지 [A45]의 어느 한 항에 기재된 촬상 소자를 복수 갖고 있고,
복수의 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극이 공유되어 있는 고체 촬상 장치.
[D02] ≪고체 촬상 장치 : 제2 구성≫
[A01] 내지 [A45]의 어느 한 항에 기재된 촬상 소자를 복수 갖고 있고,
복수의 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록을 구성하는 복수의 촬상 소자에서 제1 전극이 공유되어 있는 고체 촬상 장치.
[D03] 하나의 촬상 소자의 상방에 하나의 온 칩·마이크로·렌즈가 마련되어 있는 [D01] 또는 [D02]에 기재된 고체 촬상 장치.
[D04] 2개의 촬상 소자로 촬상 소자 블록이 구성되어 있고,
촬상 소자 블록의 상방에 하나의 온 칩·마이크로·렌즈가 마련되어 있는 [D01] 또는 [D02]에 기재된 고체 촬상 장치.
[D05] 복수의 촬상 소자에 대해 하나의 부유 확산층이 마련되어 있는 [D01] 내지 [D04]의 어느 한 항에 기재된 고체 촬상 장치.
[D06] 제1 전극은 각 촬상 소자의 전하 축적용 전극에 인접하여 배치되어 있는 [D01] 내지 [D05]의 어느 한 항에 기재된 고체 촬상 장치.
[D07] 제1 전극이, 복수의 촬상 소자의 일부의 전하 축적용 전극에 인접하여 배치되어 있고, 복수의 촬상 소자의 나머지 전하 축적용 전극과는 인접하여 배치되고 는 있지 않는 [D01] 내지 [D06]의 어느 한 항에 기재된 고체 촬상 장치.
[D08] 촬상 소자를 구성하는 전하 축적용 전극과 촬상 소자를 구성하는 전하 축적용 전극 사이의 거리는 제1 전극에 인접한 촬상 소자에서의 제1 전극과 전하 축적용 전극 사이의 거리보다도 길다란 [D07]에 기재된 고체 촬상 장치.
[E01] ≪고체 촬상 장치의 구동 방법≫
[A01] 내지 [A45]의 어느 한 항에 기재된 촬상 소자로서, 제2 전극측부터 광이 입사하고, 제1 전극에는 광이 입사하지 않는 구조를 갖는 촬상 소자를 복수 구비한 고체 촬상 장치의 구동 방법으로서,
모든 촬상 소자에서, 일제히 제1 반도체 재료층에 전하를 축적하면서, 제1 전극에서의 전하를 계외에 배출하고, 그 후,
모든 촬상 소자에서, 일제히 제1 반도체 재료층에 축적된 전하를 제1 전극에 전송하고, 전송 완료 후, 순차적으로, 각 촬상 소자에서 제1 전극에 전송된 전하를 판독하는 각 공정을 반복하는 고체 촬상 장치의 구동 방법.
10'1, 10'2, 10'3 : 광전변환부 세그먼트
13 : 층간 절연층보다 하방에 위치하는 각종의 촬상 소자 구성 요소
14 : 온 칩·마이크로·렌즈(OCL)
15 : 차광층
21 : 제1 전극
22 : 제2 전극
23A : 광전변환층
23B : 반도체 재료 적층체
23B1 : 제1 반도체 재료층
23B2 : 제2 반도체 재료층
23'1, 23'2, 23'3 : 광전변환층 세그먼트
24, 24"1, 24"2, 24"3 : 전하 축적용 전극
24A, 24B, 24C, 24'1, 24'2, 24'3 : 전하 축적용 전극 세그먼트
25, 25A, 25B : 전송 제어용 전극(전하 전송 전극)
26 : 전하 배출 전극
27, 27A1, 27A2, 27A3, 27B1, 27B2, 27B3, 27C : 전하 이동 제어 전극
31, 33, 41, 43 : n형 반도체 영역
32, 34, 42, 44, 73 : p+층
35, 36, 45, 46 : 전송 트랜지스터의 게이트부
35C, 36C : 반도체 기판의 영역
36A : 전송 채널
51 : 리셋·트랜지스터(TR1rst)의 게이트부
51A : 리셋·트랜지스터(TR1rst)의 채널 형성 영역
51B, 51C : 리셋·트랜지스터(TR1rst)의 소스/드레인 영역
52 : 증폭 트랜지스터(TR1amp)의 게이트부
52A : 증폭 트랜지스터(TR1amp)의 채널 형성 영역
52B, 52C : 증폭 트랜지스터(TR1amp)의 소스/드레인 영역
53 : 선택 트랜지스터(TR1sel)의 게이트부
53A : 선택 트랜지스터(TR1sel)의 채널 형성 영역
53B, 53C : 선택 트랜지스터(TR1sel)의 소스/드레인 영역
61 : 콘택트 홀부 62 : 배선층
63, 64, 68A : 패드부 65, 68B : 접속구멍
66, 67, 69 : 접속부 70 : 반도체 기판
70A : 반도체 기판의 제1면(겉면) 70B : 반도체 기판의 제2면(이면)
71 : 소자 분리 영역 72 : 산화막
74 : HfO2막 75 : 절연 재료막
76, 81 : 층간 절연층 82 : 절연층
82'1, 82'2, 82'3 : 절연층 세그먼트 82a : 절연층의 제1면
82b : 절연층의 제2면 82c : 절연층의 제3면
83 : 절연층 85, 85A, 85B, 85C : 개구부
86, 86A : 제2 개구부 100 : 고체 촬상 장치
101 : 적층형 촬상 소자 111 : 촬상 영역
112 : 수직 구동 회로 113 : 칼럼 신호 처리 회로
114 : 수평 구동 회로 115 : 출력 회로
116 : 구동 제어 회로 117 : 신호선(데이터 출력선)
118 : 수평 신호선 200 : 전자 기기(카메라)
201 : 고체 촬상 장치 210 : 광학 렌즈
211 : 셔터 장치 212 : 구동 회로
213 : 신호 처리 회로
FD1, FD2, FD3, 45C, 46C : 부유 확산층
TR1trs, TR2trs, TR3trs : 전송 트랜지스터
TR1rst, TR2rst, TR3rst : 리셋·트랜지스터
TR1amp, TR2amp, TR3amp : 증폭 트랜지스터
TR1sel, TR3sel, TR3sel : 선택 트랜지스터
VDD : 전원
TG1, TG2, TG3 : 전송 게이트선
RST1, RST2, RST3 : 리셋선
SEL1, SEL2, SEL3 : 선택선
VSL, VSL1, VSL2, VSL3 : 신호선(데이터 출력선)
VOA, VOT, VOU : 배선

Claims (18)

  1. 제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
    제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
    광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
    제1 반도체 재료층의 전자 이동도를 μ1, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ2<μ1를 만족하는 것을 특징으로 하는 촬상 소자.
  2. 제1항에 있어서,
    제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족하는 것을 특징으로 하는 촬상 소자.
  3. 제2항에 있어서,
    광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 것을 특징으로 하는 촬상 소자.
  4. 제2항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  5. 제3항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  6. 제1항에 있어서,
    광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 것을 특징으로 하는 촬상 소자.
  7. 제6항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  8. 제1항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  9. 제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
    제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
    광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
    제2 반도체 재료층의 이온화 포텐셜을 IP2, 광전변환층의 이온화 포텐셜을 IP0로 하였을 때, IP0<IP2를 만족하는 것을 특징으로 하는 촬상 소자.
  10. 제9항에 있어서,
    광전변환층의 전자 이동도를 μ0로 하였을 때, μ0≤μ2를 만족하는 것을 특징으로 하는 촬상 소자.
  11. 제10항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  12. 제9항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  13. 제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
    제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
    광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
    광전변환층의 전자 이동도를 μ0, 제2 반도체 재료층의 전자 이동도를 μ2로 하였을 때, μ0≤μ2를 만족하는 것을 특징으로 하는 촬상 소자.
  14. 제13항에 있어서,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  15. 제1 전극, 광전변환층 및 제2 전극이 적층되어 이루어지는 광전변환부를 구비하고 있고,
    제1 전극과 광전변환층의 사이에는 제1 전극측부터 제1 반도체 재료층 및 제2 반도체 재료층이 형성되어 있고, 제2 반도체 재료층은 광전변환층에 접하여 있고,
    광전변환부는 또한, 절연층 및 제1 전극과 이간하여 배치되고, 또한, 절연층을 통하여 제1 반도체 재료층과 대향하여 배치된 전하 축적용 전극을 구비하고 있고,
    제1 반도체 재료층의 전자 친화력을 EA1, 제2 반도체 재료층의 전자 친화력을 EA2, 광전변환층의 전자 친화력을 EA0로 하였을 때, EA0≤EA2≤EA1를 만족하는 것을 특징으로 하는 촬상 소자.
  16. 제1항 내지 제15항 중 어느 한 항에 기재된 촬상 소자를 적어도 하나 갖는 것을 특징으로 하는 적층형 촬상 소자.
  17. 제1항 내지 제15항 중 어느 한 항에 기재된 촬상 소자를 복수 구비하는 것을 특징으로 하는 고체 촬상 장치.
  18. 제16항에 기재된 적층형 촬상 소자를 복수 구비하는 것을 특징으로 하는 고체 촬상 장치.
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