KR20200040843A - 코딩 방법 및 장치 - Google Patents

코딩 방법 및 장치 Download PDF

Info

Publication number
KR20200040843A
KR20200040843A KR1020207007773A KR20207007773A KR20200040843A KR 20200040843 A KR20200040843 A KR 20200040843A KR 1020207007773 A KR1020207007773 A KR 1020207007773A KR 20207007773 A KR20207007773 A KR 20207007773A KR 20200040843 A KR20200040843 A KR 20200040843A
Authority
KR
South Korea
Prior art keywords
crc
bit sequence
encoding
polar
encoded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020207007773A
Other languages
English (en)
Other versions
KR102296685B1 (ko
Inventor
셩천 다이
링천 황
공정 장
윈페이 챠오
룽 리
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20200040843A publication Critical patent/KR20200040843A/ko
Application granted granted Critical
Publication of KR102296685B1 publication Critical patent/KR102296685B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H04L1/0058—Block-coded modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

본 출원은 인코딩 방법 및 장치를 제공한다. 이 방법은: CRC 다항식에 기초하여 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하는 단계 - 여기서 제1 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함함 - ; 및 제1 비트 시퀀스에 대해 폴라 인코딩을 수행하는 단계를 포함한다. 개선된 CRC 다항식에 기초하여, FAR 요구 사항을 만족시키는 인코딩이 구현된다.

Description

인코딩 방법 및 장치
본 출원은 통신 기술 분야, 특히 인코딩 방법 및 장치에 관한 것이다.
통신 시스템에서, 데이터 전송의 신뢰성을 향상시키고 통신 품질을 보장하기 위해, 채널 인코딩이 일반적으로 수행된다. 현재 5G 모바일 통신 시스템에는 3개의 주요 출원 시나리오: 향상된 모바일 광대역(Enhanced Mobile Broad Band, eMBB), URLLC 및 대규모 머신-유형 통신(Massive Machine-Type Communications, mMTC)이 포함되어 있고, 데이터 통신에 대한 새로운 요구 사항이 제시되며, 폴라(polar) 코드는 "이미 도달한" 채널 용량에 대해 엄격히 증명될 수 있는 제1 채널 인코딩 방법이며, 5G 통신 시스템 및 미래의 통신 시스템에 적용될 수 있다.
본 출원은 인코딩 방법 및 장치를 제공한다.
제1 측면에 따르면, 이 출원은 다음을 포함하는 인코딩 방법을 제공하며, 이 방법은 다음을 포함한다:
전송단이, 순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여, A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하는 단계 - 제1 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음의 다항식들:
D^6+D^5+1;
D^6+D^5+D^4+D^3+1;
D^6+D^4+D^3+D+1;
D^6+D^3+D^2+D+1;
D^6+D^5+D^2+1;
D^6+D^5+D^4+D^2+1;
D^6+D^3+D^2+1;
D^6+D^5+D^3+D^2+1;
D^6+D^5+D^4+D^3+D^2+1;
D^6+D^5+D^4+D^3+D+1; 또는
D^6+D^4+D^2+D+1 중 어느 하나임 - ; 및
상기 제1 비트 시퀀스에 대해 폴라(polar) 인코딩을 수행하는 단계.
위의 인코딩 방식을 사용함으로써, FAR 요구 사항이 충족될 수 있고, 이에 따라 통신이 정상적으로 수행됨을 보장할 수 있다.
가능한 설계에서, CRC 다항식은 시프트 레지스터(shift register)를 사용하여 구현된다.
가능한 설계에서, 제1 비트 시퀀스의 L개의 CRC 비트는, A개의 인코딩될 정보 비트 이후에 위치된다.
가능한 설계에서, 전송단은 제1 폴라-인코딩된 비트 시퀀스를 전송한다.
가능한 설계에서, 인코딩 방법은 하드웨어, 예를 들어 회로 또는 하나 이상의 집적 회로를 사용하여 구현함으로써 구현될 수 있다. 인코딩 방법은 다르게는 소프트웨어를 사용하여 구현될 수 있다. 예를 들어, 하나 이상의 프로세서가 메모리에 저장된 명령을 판독함으로써 인코딩 방법을 수행한다. 하나 이상의 프로세서는 칩에 통합되거나 복수의 칩에 분산될 수 있다. 인코딩 방법은 다르게는 하드웨어를 사용하여 부분적으로 구현될 수 있고 소프트웨어를 사용하여 부분적으로 구현될 수 있다. 예를 들어, 프로세서는 메모리에 저장된 명령을 판독함으로써 "순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여, A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하는 단계"를 수행하고, "제1 비트 시퀀스에 대해 폴라(polar) 인코딩을 수행하는 단계"는 논리 회로 또는 가속기를 사용하여 구현된다. 확실한 것은, 구체적인 구현 중에, 통상의 기술자는, 다르게는, 전술한 방식의 조합을 사용할 수 있다.
가능한 설계에서, 전송단은 기지국 또는 단말기이다.
제2 측면에 따르면, 본 출원은 다음을 포함하는 인코딩 장치를 제공하며, 다음을 포함한다:
순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여, A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하도록 구성되는 제1 인코딩 모듈 - 제1 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음의 다항식들:
D^6+D^5+1;
D^6+D^5+D^4+D^3+1;
D^6+D^4+D^3+D+1;
D^6+D^3+D^2+D+1;
D^6+D^5+D^2+1;
D^6+D^5+D^4+D^2+1;
D^6+D^3+D^2+1;
D^6+D^5+D^3+D^2+1;
D^6+D^5+D^4+D^3+D^2+1;
D^6+D^5+D^4+D^3+D+1; 또는
D^6+D^4+D^2+D+1 중 어느 하나임 - ; 및
제1 비트 시퀀스에 대해 폴라 인코딩을 수행하도록 구성된 제2 인코딩 모듈.
가능한 설계에서, CRC 다항식은 시프트 레지스터를 사용하여 구현된다.
가능한 설계에서, 제1 비트 시퀀스의 L개의 CRC 비트는 A개의 인코딩될 정보 비트 이후에 위치된다.
가능한 설계에서, 이 장치는 제1 폴라-인코딩된 비트 시퀀스를 전송하도록 구성된 전송 모듈을 더 포함한다.
가능한 설계에서, 이 장치는 기지국 또는 단말기이다.
제3 측면에 따르면, 본 출원은 프로세서를 포함하는 인코딩 장치를 제공한다. 이 프로세서는:
순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여, A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하고 - 제1 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음의 다항식들:
D^6+D^5+1;
D^6+D^5+D^4+D^3+1;
D^6+D^4+D^3+D+1;
D^6+D^3+D^2+D+1;
D^6+D^5+D^2+1;
D^6+D^5+D^4+D^2+1;
D^6+D^3+D^2+1;
D^6+D^5+D^3+D^2+1;
D^6+D^5+D^4+D^3+D^2+1;
D^6+D^5+D^4+D^3+D+1; 또는
D^6+D^4+D^2+D+1 중 어느 하나임 - ; 및
제1 비트 시퀀스에 대해 폴라 인코딩을 수행하도록 구성된다.
가능한 설계에서, 이 인코딩 장치는 메모리를 더 포함하고, 메모리는 프로그램 명령을 저장하도록 구성된다.
가능한 설계에서, CRC 다항식은 시프트 레지스터를 사용하여 구현된다.
가능한 설계에서, 제1 비트 시퀀스의 L개의 CRC 비트는 A개의 인코딩될 정보 비트보다 뒤에 위치된다.
가능한 설계에서, 이 장치는 기지국 또는 단말기이다.
메모리는 프로세서 내부 또는 프로세서 외부에 있을 수 있다. 프로세서는 단말기 또는 기지국에 통합될 수 있다.
프로세서는 회로, 하나 이상의 집적 회로, 또는 하나 이상의 전용 칩일 수 있다. 프로세서는 다르게는 범용 칩일 수 있고, 인코딩 방법을 구현하기 위해 사용되는 프로그램 명령이 프로세서에 로드될 때, 전술한 인코딩 기능이 구현될 수 있다. 프로세서는 다르게는 회로, 집적 회로, 전용 칩 및 범용 칩 중 하나 이상의 조합일 수 있다.
제4 측면에 따르면, 본 출원은 인코딩 장치를 제공하며, 이는 다음을 포함한다:
인코딩될 비트 시퀀스를 획득하도록 구성된 입력 인터페이스;
획득된 인코딩될 비트 시퀀스에 기초하여, 제1항 내지 제4항 중 어느 한 항에 따른 방법을 수행하여 인코딩된 비트를 획득하도록 구성된 논리 회로; 및
인코딩된 비트를 출력하도록 구성된 출력 인터페이스.
가능한 설계에서, 이 장치는 기지국 또는 단말기이다.
제5 측면에 따르면, 본 출원은 제3 측면 및 제3 측면의 가능한 설계에서 제공된 인코딩 장치 및 트랜시버를 포함하는 통신 장치를 제공하며,
트랜시버는 인코딩 장치에 의해 인코딩된 비트를 전송하도록 구성된다.
가능한 설계에서, 이 통신 장치는 기지국 또는 단말기이다.
제6 측면에 따르면, 본 출원은 판독 가능한 저장 매체와 컴퓨터 프로그램을 포함하는 판독 가능한 저장 매체를 제공한다. 이 컴퓨터 프로그램은 제1 측면 및 제1 측면의 가능한 설계에서 제공되는 인코딩 방법을 구현하는 데 사용된다.
제7 측면에 따르면, 본 출원은 프로그램 제품을 제공한다. 이 프로그램 제품에는 컴퓨터 프로그램이 포함된다. 컴퓨터 프로그램은 판독 가능한 저장 매체에 저장된다. 인코딩 장치의 적어도 하나의 프로세서는 판독 가능한 저장 매체로부터 컴퓨터 프로그램을 판독할 수 있고, 적어도 하나의 프로세서가 컴퓨터 프로그램을 실행하여, 제1 측면 및 제1 측면의 가능한 설계에서의 인코딩 방법을 수행할 수 있다.
본 출원에 제공된 CRC 다항식이 사용된 후에, 시스템의 FAR 요구 사항이 충족될 수 있고, 이에 따라 통신이 정상적으로 수행된다.
도 1a 및 도 1b는 본 출원의 실시 예에 적용되는 통신 시스템의 개략적인 구조도이다.
도 2는 통신 시스템의 개략적인 흐름도이다.
도 3은 본 출원에 따른 인코딩 방법의 실시 예의 흐름도이다.
도 4는 CRC 인코딩 방식의 개략도이다.
도 5는 본 출원의 실시 예에 따른 인코딩 장치의 제1 개략적인 구조도이다.
도 6은 본 출원의 실시 예에 따른 인코딩 장치의 제2 개략적인 구조도이다.
도 7은 본 출원의 실시 예에 따른 인코딩 장치의 제3 개략적인 구조도이다.
도 8은 본 출원의 실시 예에 따른 디코딩 장치의 제1 개략적인 구조도이다.
도 9는 본 출원의 실시 예에 따른 디코딩 장치의 제2 개략적인 구조도이다.
도 10은 본 출원의 실시 예에 따른 디코딩 장치의 제3 개략적인 구조도이다. 과
도 11은 본 출원의 실시 예에 따른 네트워크 디바이스 및 단말기의 개략적인 구조도이다.
풀라 코드는 선형 블록 코드이다. 폴라 코드의 생성기 행렬(generator matrix)은
Figure pct00001
이다. 폴라 코드의 인코딩 프로세스는
Figure pct00002
이다.
Figure pct00003
은 길이가
Figure pct00004
(즉, 코드 길이)인 이진(binary) 행(row) 벡터이다.
Figure pct00005
, 여기서,
Figure pct00006
,
Figure pct00007
은 행렬
Figure pct00008
와
Figure pct00009
의 크로네커(Kronecker) 곱으로 정의된다.
Figure pct00010
은 인코딩된 비트(코드 워드로도 지칭됨)이며, 여기서 인코딩된 비트는
Figure pct00011
에 생성기 행렬
Figure pct00012
이 곱해진 후에 획득되며, 곱셈 프로세스가 인코딩 프로세스이다. 폴라 코드의 인코딩 프로세스에서,
Figure pct00013
의 일부의 비트는 정보를 전달하는데 사용되어 정보 비트로 지칭되고, 정보 비트의 인덱스 세트는
Figure pct00014
로 표시되며; 그리고
Figure pct00015
의 다른 비트는 수신단과 전송단이 미리 합의한 고정 값으로 설정되어 프로즌 비트(frozen bit)로 지칭되고, 프로즌 비트의 인덱스의 세트는 상보 적 세트
Figure pct00016
를 사용하여 표현된다. 프로즌 비트는 일반적으로 0으로 설정된다. 수신단과 전송단이 사전에 동의하면, 프로즌 비트 시퀀스가 임의로 설정될 수 있다.
시스템의 인코딩 성능을 추가로 개선하기 위해, 검사 능력을 갖는 외부 코드, 예를 들어 순환 중복 검사(영문: Cyclic Redundancy Check, CRC) 코드가 폴라와 연결될 수 있다. 직렬 소거 리스트(Serial Cancellation List) 디코딩과 같은 디코딩 방식이 사용될 때, 시스템의 채널 인코딩 성능을 향상시키기 위해 디코딩의 종료 후에 순환 중복 검사에 기초하여 생존자 경로(survivor path)에 대한 선택이 일반적으로 수행된다. 폴라 코드가 제어 채널에 사용되는 경우, 일반적인 기술 지시자인 블록 에러율(block error rate, BLER)에 더하여 거짓 경보 비율(false alarm rate, 줄여서 FAR) 지시자가 추가로 만족되어야 한다. 예를 들어, CRC 비트의 수량이 L이면, 직렬 소거 리스트 디코딩과 같은 디코딩 방식이 사용되고, 디코딩 종료 후에 순환 중복 검사가 사용되며, 생존자 경로의 T개의 경로가 검사되고, 일반적으로 FAR은(2^(-L+log2(T)))보다 작게 되도록 요구된다. 값 T에 대한 선택은, 순환 중복 검사 다항식 및 길이에 의존하지 않고, 디코딩 구현 복잡성, 디코딩 성능 등에 의존한다는 점을 유의해야 한다. 따라서, FAR 요구 사항에 따라 CRC 검사와 폴라 코드를 연결하는 적절한 방법을 어떻게 찾는지가 고려되어야 한다. 본 출원은 시스템 요구 사항을 만족시키고 통신이 정상적으로 수행되도록 하기 위해, L의 값에 기초하여 적절한 CRC 다항식을 결정하는 것을 강조한다.
본 출원의 실시 예는 무선 통신 시스템에 적용될 수 있다. 본 출원의 실시 예에서 언급된 무선 통신 시스템은 LTE(Long Term Evolution) 시스템 및 차세대 5G 모바일 통신 시스템의 3가지 주요 응용 시나리오인 향상된 모바일 광대역(Enhanced Mobile Broad Band, eMBB), URLLC 및 대규모 머신-타입 통신(Massive Machine-Type Communications, mMTC)을 포함하지만 이에 제한되지 않는다는 점에 유의해야 한다. 다르게는, 무선 통신 시스템은 디바이스 대 디바이스(Device to Device, D2D) 통신 시스템, 다른 통신 시스템, 미래의 통신 시스템 등일 수 있다.
본 출원과 관련된 통신 장치는 통신 디바이스에 구성될 수 있고, 통신 디바이스는 주로 네트워크 디바이스 또는 단말 디바이스를 포함한다. 본 출원에서의 전송단이 네트워크 디바이스인 경우, 수신단은 단말 디바이스이거나; 또는 본 출원에서의 전송단이 단말 디바이스인 경우, 수신단은 네트워크 디바이스이다.
본 출원의 실시 예에서, 도 1a에 도시된 바와 같이, 통신 시스템(100)은 네트워크 디바이스(110) 및 단말 디바이스(112)를 포함한다. 무선 통신 네트워크(100)가 코어 네트워크를 포함하는 경우, 네트워크 디바이스(110)는 코어 네트워크에 추가로 연결될 수 있다. 네트워크 디바이스(101)는 인터넷(internet), 개인 IP 네트워크 또는 다른 데이터 네트워크와 같은 IP 네트워크(200)와 추가로 통신할 수 있다. 네트워크 디바이스는 커버리지 내의 단말기에 서비스를 제공한다. 예를 들어, 도 1a를 참조하면, 네트워크 디바이스(110)는 네트워크 디바이스(110)의 커버리지 내에서 하나 이상의 단말기에게 무선 액세스를 제공한다. 또한, 네트워크 디바이스(110) 및 네트워크 디바이스(120)와 같은 네트워크 디바이스의 커버리지 내에 중첩 영역이 존재할 수 있다. 네트워크 디바이스는 추가로 서로 통신할 수 있다. 예를 들어, 네트워크 디바이스(110)는 네트워크 디바이스(120)와 통신할 수 있다.
네트워크 디바이스(110) 또는 단말기(112)가 정보 또는 데이터를 전송할 때, 본 출원의 실시 예에서 설명되는 인코딩 방법이 사용될 수 있다. 따라서, 설명의 편의를 위해, 본 출원의 본 실시 예에서는, 통신 시스템(100)이 도 1b에 도시된 바와 같이 전송단(101) 및 수신단(102)을 포함하는 시스템으로 단순화된다. 전송단(101)은 네트워크 디바이스(110)일 수 있고, 수신단(102)은 단말기(112)이거나; 또는 전송단(101)은 단말기(112)이고, 수신단(102)은 네트워크 디바이스(110)이다. 네트워크 디바이스(110)는 단말 디바이스와 통신하도록 구성된 디바이스일 수 있다. 예를 들어, 네트워크 디바이스(110)는 LTE 시스템에서의 개선된 노드비(Evolved Node B, eNB 또는 eNodeB), 5G 네트워크의 네트워크 측 디바이스, 다른 네트워크의 단말기와 통신하는 네트워크 측 디바이스, 또는 미래형 네트워크에서의 네트워크 측 디바이스일 수 있다. 다르게는, 네트워크 디바이스는 중계국, 액세스 포인트, 차량용 장치 등일 수 있다. 디바이스 대 디바이스(Device to Device, D2D) 통신 시스템에서, 네트워크 디바이스는 기지국의 역할을 하는 단말기일 수 있다. 단말기는 다양한 핸드 헬드 장치, 차량용 장치, 웨어러블 장치, 또는 무선 통신 기능을 갖는 컴퓨팅 장치, 또는 무선 모뎀에 연결된 다른 처리 장치 및 다양한 형태의 사용자 장비(user equipment, UE), 이동국(mobile station, MS) 등을 포함할 수 있다.
본 출원과 관련된 인코딩 프로세스는 대략 다음과 같다: 인코딩될 정보에 대해 CRC 검사를 수행하고; 필요한 경우, CRC 검사된 비트 시퀀스에 대해 인터리빙과 같은 동작을 수행하며; 그런 다음 폴라 인코딩을 수행한다. 또한, 레이트 매칭, 변조, 디지털-아날로그 변환 및 주파수 변환을 포함한 것(그러나 이에 제한되지 않음) 중 하나 이상이, 폴라 인코딩 후에 획득된 인코딩된 비트에 대해 목표 코드 길이 M에 기초하여, 추가로 수행될 수 있다.
도 2는 통신 시스템의 개략적인 흐름도이다. 도 2에 도시된 바와 같이, 전송단에서, 신호 소스는 신호 소스 인코딩, 채널 인코딩, 레이트 매칭(선택적 단계임), 변조 및 전송을 순차적으로 거친다. 수신단에서, 신호 소스는 복조, 레이트 디-매칭(선택적 단계임), 채널 디코딩 및 신호 소스 디코딩을 순차적으로 거치고, 신호 싱크(sink)로 출력된다. 본 출원의 실시 예는 주로 채널 인코딩 및 채널 디코딩(간략하게는 채널 인코딩 및 디코딩으로 지칭됨)과 관련되고, 특정 예시를 사용하여 이하에서 설명된다. CRC 검사와 연결된 폴라 코드가, 본 출원의 실시 예에서의 채널 인코딩 및 디코딩을 위해 사용될 수 있다.
본 출원은 FAR 요구 사항을 만족시키기 위한 인코딩 방법 및 장치를 제공한다. 본 출원과 관련된 방법 및 장치는 제어 채널 및 데이터 채널 모두에 적용 가능하고, 업링크 및 다운링크 모두에 적용 가능하다. 본 출원에서 제공되는 인코딩 방법 및 장치는 첨부 도면을 참조하여 아래에서 상세히 설명된다.
도 3은 본 출원에 따른 인코딩 방법의 실시 예의 흐름도이다. 도 3에 도시된 바와 같이, 본 실시 예는 전송단에 의해 수행되며, 본 실시 예의 방법은 다음 단계를 포함할 수 있다.
S101. 전송단은 CRC 다항식에 기초하여 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득하고, 여기서 제1 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하며, L 및 A는 양의 정수이다. L은 일반적으로 CRC 길이라고도 한다.
FAR 요구 사항을 고려할 때, L=6인 경우, CRC 다항식은 다음 다항식 중의 어느 하나이다.
D^6+D^5+1;
D^6+D^5+D^4+D^3+1;
D^6+D^4+D^3+D+1;
D^6+D^3+D^2+D+1;
D^6+D^5+D^2+1;
D^6+D^5+D^4+D^2+1;
D^6+D^3+D^2+1;
D^6+D^5+D^3+D^2+1;
D^6+D^5+D^4+D^3+D^2+1;
D^6+D^5+D^4+D^3+D+1; 또는
D^6+D^4+D^2+D+1.
선택된 다항식에 기초하여 CRC 인코딩을 수행하는 구체적인 프로세스는 현재의 일반적인 CRC 인코딩과 동일하다.
구체적으로, A개의 인코딩될 정보 비트를 수신한 후, 전송단은 CRC 다항식에 기초하여 L개의 CRC 비트를 가산하고, 제1 비트 시퀀스를 획득한다.
A개의 인코딩될 정보 비트는 전송될 정보 비트를 오름차순 또는 내림차순으로 정렬함으로써 획득될 수 있거나, 정보 비트에 대해 다른 처리를 수행함으로써 획득될 수 있다. 이는 본 명세서에서 제한되지 않는다.
CRC 인코딩의 구현은 시프트 레지스터의 형태이다. 예를 들어, 도 4는 시프트 레지스터(간단하게는 레지스터라고 불리움)의 형태로 CRC 인코딩을 구현하기 위해 일반적으로 사용되는 방식을 도시한다. 레지스터의 피드백 탭은 CRC 다항식 D^4+D^2+1에 의해 결정되며, 레지스터의 컨텐츠는 사전 설정된 값으로 초기화된다. 인코딩 중에, 인코딩될 정보 비트는 한 비트씩 사이드에서 레지스터로 시프트되고, 피드백 탭 및 대응하는 레지스터 상태에 대해 비트 배타적-OR 연산(bit exclusive-OR operation)이 수행되어, 레지스터 상태가 변할 수 있다. 인코딩될 모든 비트가 레지스터로 시프트된 후, 그 수량이 CRC 길이의 비트의 수량과 동일한 비트 0이 레지스터로 시프트된 다음, 레지스터 상태가 판독되고, 레지스터 상태가 CRC 비트로서 사용되며, CRC 인코딩의 코드 워드로서 사용된다. 제1 비트 시퀀스에서의 L개의 CRC 비트는 A개의 인코딩될 정보 비트 뒤에 위치될 수 있거나, A개의 인코딩될 정보 비트 앞에 위치될 수 있거나, 수신단 및 전송단이 합의한 임의의 위치에 위치될 수 있다.
S102. 전송단은 제1 비트 시퀀스를 인터리빙하여 제2 비트 시퀀스를 획득한다.
인터리빙 단계에서, 제1 비트 시퀀스의 일부 비트가 인터리빙될 수 있거나, 제1 비트 시퀀스의 모든 비트가 인터리빙될 수 있다. 이 단계는 선택적인 단계로서: 이 단계는 정보 비트 및/또는 CRC 검사 비트의 위치를 조정해야 할 때에만 필요하며; 정보 비트 및/또는 CRC 검사 비트의 위치가 조정될 필요가 없다면, 이 단계는 실제 인코딩 프로세스에서 생략될 수 있고, 이 경우 단계 S103에서의 제2 비트 시퀀스는 제1 비트 시퀀스이다. 구체적인 인터리빙 방식은 본 출원의 내용이 아니며 세부 사항은 설명되지 않는다.
S103. 전송단은 제2 비트 시퀀스에 대해 폴라 인코딩을 수행하여 제3 비트 시퀀스를 획득한다. 단계 S102가 생략되면, 이 단계는 다음과 같다: 전송단은 제1 비트 시퀀스에 대해 폴라 인코딩을 수행하여 제3 비트 시퀀스를 획득한다.
전송단에 의해, 제2 비트 시퀀스에 대한 폴라 인코딩을 수행하기 위한 인코딩 방법으로서는 기존의 폴라 인코딩 방법이 사용될 수 있다. 세부 사항은 여기에 설명되지 않는다.
S104(도시되지 않음). 전송단은 레이트 매칭, 변조, 아날로그-디지털 변환 및 제3 비트 시퀀스에서의 주파수 변환을 포함하여(이에 제한되지는 않음) 그 일부 또는 전부를 수행한 다음, 제3 비트 시퀀스를 전송한다.
단계 S104에서의 레이트 매칭 단계는 선택적이라는 것에 유의해야 한다. 인코딩 코드 길이가 타깃 코드의 코드 길이와 동일하면 레이트 매칭은 필요하지 않다. 본 발명의 본 실시 예는 단계 S104를 강조하지 않는다. 따라서, 세부 사항은 본 명세서에서 설명되지 않는다. 예를 들어, 가능한 구현에서, 통상의 기술자는 종래 기술에서의 실시를 참조할 수 있다.
본 실시 예에서 제공되는 인코딩 방법에 기초하여, 전송단은 본 출원에서 제공되는 CRC 다항식에 기초하여 A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, 제1 비트 시퀀스를 획득한 다음, 제1 비트 시퀀스에 대해 인터리빙(필요한 경우) 및 폴라 인코딩을 수행한다. 따라서, CRC가 연결된 후에, 사용된 폴라 인코딩 방식은 FAR 요구 사항을 만족시킬 수 있다.
디코딩될 정보 비트를 수신한 후에, 수신단(디코더 측)은 또한 동일한 CRC 다항식에 기초하여 CRC 검사를 수행할 필요가 있음에 유의해야 한다. 세부 사항이 여기에 설명되지 않는다.
본 출원의 본 실시 예에서, 디코더 단부에서의 디코딩 동작은 대략: 디코딩될 시퀀스를 수신하고, CRC 다항식에 기초하여, 획득된 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하는 것이다.
도 3에 도시된 인코딩 방법에서와 동일한 발명적 아이디어에 기초하여, 도 5에 도시된 바와 같이, 본 출원의 실시 예는 장치(700)를 추가로 제공한다. 인코딩 장치(700)는 도 3에 도시된 인코딩 방법을 수행하도록 구성된다. 도 3에 도시된 인코딩 방법의 일부 또는 모든 단계는 하드웨어 또는 소프트웨어를 사용하여 수행될 수 있다. 도 3에 도시된 인코딩 방법의 일부 또는 모든 단계가 하드웨어를 사용하여 수행될 때, 인코딩 장치(700)는: 인코딩될 비트 시퀀스를 획득하도록 구성된 입력 인터페이스(701); 상세하게는 전술한 방법 실시예에서의 설명을 참고할 수 있고 여기에서는 그 상세한 내용이 다시 설명되지는 않는, 도 3에 도시된 인코딩 방법을 수행하도록 구성된 논리 회로(702); 및 인코딩된 비트 시퀀스를 출력하도록 구성된 출력 인터페이스(703)를 포함한다.
선택적으로, 특정 구현 중에, 인코딩 장치(700)는 칩 또는 집적 회로일 수 있다.
선택적으로, 전술한 실시 예의 인코딩 방법의 일부 또는 모든 단계가 소프트웨어를 사용하여 수행될 때, 도 6에 도시된 바와 같이, 인코딩 장치(800)는 프로그램을 저장하도록 구성된 메모리(801); 및 메모리(801)에 저장된 프로그램을 실행하도록 구성된 프로세서(802)를 포함한다. 프로그램이 실행될 때, 인코딩 장치(800)는 도 3의 실시 예에서 제공되는 인코딩 방법을 수행한다.
선택적으로, 메모리(801)는 물리적으로 독립된 유닛일 수 있거나 프로세서(802)와 함께 통합될 수 있다.
선택적으로, 도 3의 실시 예의 인코딩 방법의 일부 또는 모든 단계가 소프트웨어를 사용하여 수행될 때, 인코딩 장치(800)는 프로세서(802)만 포함할 수도 있다. 프로그램을 저장하도록 구성된 메모리(801)는 인코딩 장치(800)의 외부에 위치하고, 프로세서(802)는 회로 또는 와이어를 사용하여 메모리(801)에 연결되고, 메모리(801)에 저장된 프로그램을 판독 및 실행하도록 구성된다.
프로세서(802)는 중앙 처리 장치(central processing unit, CPU) 또는 네트워크 프로세서(network processor, NP)이거나, 또는 CPU와 NP의 조합일 수 있다.
프로세서(802)는 하드웨어 칩을 더 포함할 수 있다. 하드웨어 칩은 주문형 집적 회로(application-specific integrated circuit, ASIC) 또는 프로그래머블 로직 디바이스(programmable logic device, PLD) 또는 이들의 조합일 수 있다. PLD는 컴플렉스 프로그래머블 로직 디바이스(complex programmable logic device, CPLD), 필드-프로그래머블 게이트 어레이(field-programmable gate array, FPGA), 제네릭 어레이 로직(generic array logic, GAL) 또는 이들의 임의의 조합일 수 있다.
메모리(801)는 휘발성 메모리(volatile memory), 예를 들어 랜덤 액세스 메모리(random-access memory, RAM)를 포함할 수 있다. 다르게는, 메모리(801)는 비 휘발성 메모리(non-volatile memory), 예를 들어, 플래시 메모리(flash memory), 하드 디스크 드라이브(hard disk drive, HDD) 또는 솔리드 스테이트 드라이브(solid-state drive, SSD)를 포함할 수 있다. 다르게는, 메모리(801)는 전술한 유형의 메모리의 조합을 포함할 수 있다.
도 3에서 도시된 인코딩 방법의 발명적 아이디어와 동일한 발명적 아이디어에 기초하여, 도 7에 도시된 바와 같이, 본 출원의 실시 예는 인코딩 장치의 실시 예의 개략적인 구조도를 추가로 제공한다. 이 장치는 제1 인코딩 모듈(901), 인터리빙 모듈(902) 및 제2 인코딩 모듈(903)을 포함할 수 있다. 제1 인코딩 모듈(901)은 CRC 다항식에 기초하여 인코딩될 정보 비트에 대해 순환 중복 검사(CRC) 인코딩을 수행하여, 제1 비트 시퀀스를 획득하도록 구성되며, 여기서 제1 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음 다항식 중 하나이다:
D^6+D^5+1;
D^6+D^5+D^4+D^3+1;
D^6+D^4+D^3+D+1;
D^6+D^3+D^2+D+1;
D^6+D^5+D^2+1;
D^6+D^5+D^4+D^2+1;
D^6+D^3+D^2+1;
D^6+D^5+D^3+D^2+1;
D^6+D^5+D^4+D^3+D^2+1;
D^6+D^5+D^4+D^3+D+1; 또는
D^6+D^4+D^2+D+1.
일반적으로, CRC 인코딩에 사용되는 CRC 다항식은 시프트 레지스터를 사용하여 구현된다. 제1 비트 시퀀스에서의 L개의 CRC 비트는 A개의 인코딩될 정보 비트 뒤에 위치될 수 있거나, A개의 인코딩될 정보 비트 앞에 위치될 수 있거나, 수신단 및 전송단이 합의한 임의의 위치에 위치될 수 있다. 인터리빙 모듈(902)은 선택적 모듈이며, 제2 비트 시퀀스를 획득하기 위해 제1 비트 시퀀스에 대해 인터리빙 동작을 수행하도록 구성된다. 이 모듈은 정보 비트 및/또는 CRC 검사 비트의 위치가, 분산된 CRC와 같은 방식으로 조정되어야 하는 경우에만 필요하다. 정보 비트 및/또는 CRC 검사 비트의 위치가 조정될 필요가 없다면, 이 모듈은 실제 인코딩 프로세스에서 생략될 수 있고, 이 경우에 제2 비트 시퀀스는 제1 비트 시퀀스이다. 제2 인코딩 모듈(903)은 제2 비트 시퀀스에 대해 폴라 인코딩을 수행하도록 구성되고, 인터리빙 모듈(902)이 없을 때, 제2 인코딩 모듈(903)은 제1 비트 시퀀스에 대해 폴라 인코딩을 수행하도록 구성된다.
레이트 매칭 모듈, 변조 모듈 및 송신 모듈과 같은 모듈은 도 7에 도시되지 않음에 유의해야한다. 송신 모듈은 인코딩된 시퀀스를 전송하도록 구성되며, 분명한 것은, 인코딩된 시퀀스가 전송되기 전에, 레이트 매칭(필요한 경우) 및 변조와 같은 동작이 추가로 수행될 필요가 있다는 것이다.
전술한 실시 예에서 제공되는 디코딩 방법과 동일한 발명적 아이디어에 기초하여, 도 8을 참조하면, 본 출원의 실시 예는 디코딩 장치(1000)를 추가로 제공한다. 디코딩 장치(1000)는 본 출원의 실시 예에서 제공되는 디코딩 방법을 수행하도록 구성될 수 있고, 이 디코딩 장치(1000)는:
디코딩될 비트 시퀀스를 획득하도록 구성된 획득 모듈(1001); 및
디코딩 방법에 따라 디코딩될 비트 시퀀스에 대해 디코딩 동작을 수행하도록 구성된 디코딩 모듈(1002) - 여기서 디코딩 방법은 CRC 다항식 및 폴라 인코딩 방법에 기초하여 결정됨 - 을 포함한다.
전술한 실시 예에서 제공되는 디코딩 방법과 동일한 발명적 아이디어에 기초하여, 도 9를 참조하면, 본 출원의 실시 예는 디코딩 장치(1100)를 추가로 제공한다. 이 디코딩 장치(1100)는 전술한 디코딩 방법을 수행하도록 구성된다. 전술한 디코딩 방법의 일부 또는 모든 단계는 하드웨어 또는 소프트웨어를 사용하여 수행될 수 있다. 전술한 디코딩 방법의 일부 또는 전부의 단계가 하드웨어를 사용하여 수행될 때, 이 디코딩 장치(1100)는: 디코딩될 비트 시퀀스를 획득하도록 구성된 입력 인터페이스(1101); 전술한 디코딩 방법을 수행하도록 구성된 논리 회로(1102); 및 디코딩된 시퀀스를 출력하도록 구성된 출력 인터페이스(1103)를 포함한다.
선택적으로, 특정 구현 중에, 디코딩 장치(1100)는 칩 또는 집적 회로일 수 있다.
선택적으로, 전술한 실시 예의 디코딩 방법의 일부 또는 모든 단계가 소프트웨어를 사용하여 수행될 때, 도 10에 도시된 바와 같이, 디코딩 장치(1200)는 프로그램을 저장하도록 구성된 메모리(1201); 및 메모리(1201)에 저장된 프로그램을 실행하도록 구성된 프로세서(1202)를 포함한다. 프로그램이 실행될 때, 디코딩 장치(1200)는 전술한 실시 예에서 제공된 디코딩 방법을 수행한다.
선택적으로, 메모리(1201)는 물리적으로 독립된 유닛일 수 있거나, 프로세서(1202)와 함께 통합될 수 있다.
선택적으로, 전술한 실시 예의 디코딩 방법의 일부 또는 모든 단계가 소프트웨어를 사용하여 수행될 때, 디코딩 장치(1200)는 프로세서(1202)만을 포함할 수 있다. 프로그램을 저장하도록 구성된 메모리(1201)는 디코딩 장치(1200)의 외부에 위치하고, 프로세서(1202)는 회로 또는 와이어를 사용하여 메모리(1201)에 연결되고, 메모리(1201)에 저장된 프로그램을 판독 및 실행하도록 구성된다.
프로세서(1202)는 중앙 처리 장치(central processing unit, CPU), 또는 네트워크 프로세서(network processor, NP), 또는 CPU와 NP의 조합일 수 있다.
프로세서(1202)는 하드웨어 칩을 더 포함할 수 있다. 하드웨어 칩은 ASIC(application-specific integrated circuit), PLD(programmable logic device) 또는 이들의 조합일 수 있다. PLD는 CPLD(complex programmable logic device), FPGA(field-programmable gate array), GAL(generic array logic) 또는 이들의 임의의 조합일 수 있다.
메모리(1201)는 휘발성 메모리, 예를 들어 RAM(random-access memory)을 포함할 수 있다. 다르게는, 메모리(1201)는 비-휘발성 메모리, 예를 들어 플래시 메모리, HDD(hard disk drive) 또는 SSD(solid-state drive)를 포함할 수 있다. 다르게는, 메모리(1201)는 전술한 유형의 메모리의 조합을 포함할 수 있다.
본 출원의 실시 예는 또한 네트워크 디바이스를 제공한다. 도 11을 참조하면, 전술한 인코딩 장치 및/또는 디코딩 장치는 네트워크 디바이스(110)에 설치될 수 있다. 전술한 인코딩 장치 및 디코딩 장치에 더하여, 네트워크 디바이스(110)는 트랜시버(1302)를 더 포함할 수 있다. 인코딩 장치에 의해 인코딩된 비트 시퀀스가 후속 변경 또는 프로세싱을 겪고 나서 트랜시버(1302)에 의해 단말기(112)에 전송되거나, 트랜시버(1302)는 또한 단말기(112)로부터 정보 또는 데이터를 수신하도록 구성된다. 정보 또는 데이터는 일련의 처리를 겪고 디코딩될 시퀀스로 변환되고, 디코딩될 시퀀스는 디코딩 장치에 의해 처리되어 디코딩된 시퀀스를 획득한다. 네트워크 디바이스(110)는 다른 네트워크 디바이스와 통신하도록 구성된 네트워크 인터페이스(1304)를 더 포함할 수 있다.
마찬가지로, 전술한 인코딩 장치 및/또는 디코딩 장치는 단말기(112)에 구성될 수 있다. 전술한 인코딩 장치 및/또는 디코딩 장치 외에, 단말기(112)는 트랜시버(1312)를 더 포함할 수 있다. 인코딩 장치에 의해 인코딩된 비트 시퀀스가 후속 변경 또는 처리(레이트 매칭, 변조, 디지털-아날로그 변환 및 주파수 변환의 일부 또는 전부를 포함하지만 이에 제한되지는 않음)를 겪고 나서 트랜시버(1312)에 의해 네트워크 디바이스(110)에 전송되거나, 또는 트랜시버(1312)가 네트워크 디바이스(110)로부터 정보 또는 데이터를 수신하도록 추가로 구성된다. 정보 또는 데이터는 일련의 처리(주파수 변환, 아날로그-디지털 변환, 복조 및 레이트 디-매칭의 일부 또는 전부를 포함하지만 이에 한정되지는 않음)를 거치고 디코딩될 시퀀스로 변환되고, 디코딩될 시퀀스가 디코딩 장치에 의해 처리되어 디코딩된 시퀀스를 획득한다. 단말기(112)는 사용자에 의해 입력된 정보를 수신하도록 구성된 사용자 입력/출력 인터페이스(1314)를 더 포함할 수 있다. 네트워크 디바이스(110)에 전송될 필요가 있는 정보는 인코더에 의해 처리된 후 트랜시버(1312)에 의해 네트워크 디바이스(110)에 전송되어야 한다. 후속 처리를 거친 후, 디코더에 의해 디코딩된 데이터는 입력/출력 인터페이스(1314)를 사용하여 사용자에게 제시될 수 있다.
본 출원의 실시 예는 또한 컴퓨터 프로그램을 저장하는 컴퓨터 저장 매체를 제공한다. 이 컴퓨터 프로그램은 도 3에 도시된 인코딩 방법과 전술한 실시 예 및 전술한 실시 예에서 제공되는 디코딩 방법을 수행하는데 사용된다.
본 출원의 실시 예는 도 5 내지 도 7의 인코딩 장치 중 어느 하나와 도 8 내지 도 10의 디코딩 장치 중 어느 하나를 포함하는 폴라 인코딩 장치를 추가로 제공한다.
본 출원의 실시 예는 또한 명령을 포함하는 컴퓨터 프로그램 제품을 제공한다. 명령이 컴퓨터에서 실행될 때, 컴퓨터는 도 3에 도시된 인코딩 방법과 전술한 실시예에서 제공되는 디코딩 방법을 수행한다.
통상의 기술자는 본 출원의 실시 예가 방법, 시스템 또는 컴퓨터 프로그램 제품으로 제공될 수 있음을 이해해야 한다. 그러므로, 본 출원은 하드웨어 전용 실시 예, 소프트웨어 전용 실시 예, 또는 소프트웨어와 하드웨어의 조합을 갖는 실시 예의 형태를 사용할 수 있다. 또한, 본 출원은 컴퓨터가 사용 가능한 프로그램 코드를 포함하는 하나 이상의 컴퓨터가 사용 가능한 저장 매체(디스크 메모리, CD-ROM 및 광학 메모리를 포함하지만 이에 제한되지는 않음) 상에서 구현되는 컴퓨터 프로그램 제품의 형태를 사용할 수 있다.
본 출원은, 본 출원의 실시 예에 따른 방법, 디바이스(시스템) 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 설명된다. 컴퓨터 프로그램 명령은 흐름도 및/또는 블록도에서의 각각의 프로세스 및/또는 각각의 블록 및 흐름도 및/또는 블록도에서의 프로세스 및/또는 블록의 조합을 구현하기 위해 사용될 수 있음을 이해해야 한다. 이들 컴퓨터 프로그램 명령은 범용 컴퓨터, 전용 컴퓨터, 내장 프로세서 또는 머신을 생성하기 위한 임의의 다른 프로그래머블 데이터 처리 장치의 프로세서에 제공되어, 컴퓨터 또는 임의의 다른 프로그래머블 데이터 처리 디바이스의 프로세서에 의해 실행되는 명령이 흐름도에서의 하나 이상의 프로세스 및/또는 블록도에서의 하나 이상의 블록의 특정 기능을 구현하기 위한 장치를 생성한다.
이들 컴퓨터 프로그램 명령은, 컴퓨터 또는 다른 임의의 프로그래머블 데이터 처리 디바이스가 특정 방식으로 작동하도록 명령할 수 있는, 컴퓨터가 판독 가능한 메모리에 저장되어, 컴퓨터가 판독 가능한 메모리에 저장된 명령이 명령 장치를 포함하는 아티팩트를 생성하도록 한다. 명령 장치는 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서의 특정 기능을 구현한다.
이들 컴퓨터 프로그램 명령은 컴퓨터 또는 다른 프로그래머블 데이터 처리 장치에 로딩될 수 있어서, 일련의 동작 및 단계가 컴퓨터 또는 다른 프로그래머블 장치에서 수행됨으로써, 컴퓨터로 구현되는 처리를 생성한다. 따라서, 컴퓨터 또는 다른 프로그래머블 장치에서 실행되는 명령은 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서의 특정 기능을 구현하기 위한 단계를 제공한다.
본 출원의 일부의 바람직한 실시 예가 설명되었지만, 통상의 기술자는 기본적인 발명적 개념을 알게 되면 이들 실시 예를 변경 및 수정할 수 있다. 그러므로, 다음의 청구범위는 바람직한 실시 예 및 본 출원의 범위 내에 속하는 모든 변경 및 수정을 포함하는 것으로 해석되도록 의도된다.
명백히, 통상의 기술자는 본 출원의 실시 예들의 사상 및 범위를 벗어나지 않고 본 출원의 실시 예들에 대한 다양한 수정 및 변형을 행할 수 있다. 본 출원은 이러한 수정 및 변형을 다음의 청구범위 및 그와 동등한 기술에 의해 정의된 보호 범위 내에 포함하도록 의도된다.

Claims (41)

  1. 인코딩 방법으로서,
    전송단이 순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여 A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, CRC-인코딩된 비트 시퀀스를 획득하는 단계 - 상기 CRC-인코딩된 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ; 및
    상기 전송단이, 상기 CRC-인코딩된 비트 시퀀스에 대해 폴라 인코딩을 수행하여 폴라-인코딩된 비트 시퀀스를 획득하는 단계
    를 포함하는 인코딩 방법.
  2. 제1항에 있어서,
    상기 CRC 다항식은 시프트 레지스터를 사용하여 구현되는, 인코딩 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 CRC-인코딩된 비트 시퀀스의 상기 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트의 뒤에 위치하는, 인코딩 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 인코딩 방법은,
    상기 전송단이 상기 폴라-인코딩된 비트 시퀀스를 송신하는 단계
    를 더 포함하는 인코딩 방법.
  5. 제4항에 있어서,
    상기 폴라-인코딩된 비트 시퀀스를 송신하기 전에, 상기 전송단이 타깃 코드 길이에 기초하여 상기 폴라-인코딩된 비트 시퀀스에 대해 레이트 매칭(rate matching)을 수행하는, 인코딩 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전송단은 기지국 또는 단말기인, 인코딩 방법.
  7. 인코딩 장치로서,
    순환 중복 검사(Cyclic Redundancy Check, CRC) 다항식에 기초하여 A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, CRC-인코딩된 비트 시퀀스를 획득하도록 구성된 제1 인코딩 모듈 - 상기 CRC-인코딩된 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ; 및
    상기 CRC-인코딩된 비트 시퀀스에 대해 폴라 인코딩을 수행하여 폴라-인코딩된 비트 시퀀스를 획득하도록 구성된 제2 인코딩 모듈
    을 포함하는 인코딩 장치.
  8. 제7항에 있어서,
    상기 인코딩 장치는 시프트 레지스터를 더 포함하고, 상기 CRC 다항식은 상기 시프트 레지스터를 사용함으로써 구현되는, 인코딩 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 CRC-인코딩된 비트 시퀀스의 상기 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트 뒤에 위치하는, 인코딩 장치.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 인코딩 장치가 상기 폴라-인코딩된 비트 시퀀스를 송신하도록 구성된 전송 모듈을 더 포함하는, 인코딩 장치.
  11. 제10항에 있어서,
    상기 폴라-인코딩된 비트 시퀀스를 송신하기 전에, 상기 인코딩 장치가 타깃 코드 길이에 기초하여 상기 폴라-인코딩된 비트 시퀀스에 대해 레이트 매칭을 수행하는, 인코딩 장치.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 인코딩 장치는 기지국 또는 단말기인, 인코딩 장치.
  13. 프로세서를 포함하는 인코딩 장치로서, 상기 프로세서는:
    순환 중복 검사(cyclic redundancy check, CRC) 다항식에 기초하여, A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, CRC-인코딩된 비트 시퀀스를 획득하고 - 여기서 상기 CRC-인코딩된 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, 상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ; 및
    상기 CRC-인코딩된 비트 시퀀스에 대해 폴라 인코딩을 수행하여 폴라-인코딩된 비트 시퀀스를 획득하도록 구성되는, 인코딩 장치.
  14. 제13항에 있어서,
    상기 인코딩 장치는 메모리를 더 포함하고, 상기 메모리는 프로그램 명령을 저장하도록 구성되는, 인코딩 장치.
  15. 제13항 또는 제14항에 있어서,
    상기 CRC 다항식은 시프트 레지스터를 사용하여 구현되는, 인코딩 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 CRC-인코딩된 비트 시퀀스의 상기 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트 뒤에 위치하는, 인코딩 장치.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 인코딩 장치가 상기 폴라-인코딩된 비트 시퀀스를 전송하도록 구성된 트랜시버를 더 포함하는, 인코딩 장치.
  18. 제17항에 있어서,
    상기 트랜시버가 상기 폴라-인코딩된 비트 시퀀스를 전송하기 전에, 상기 프로세서가, 타깃 코드 길이에 기초하여 상기 폴라-인코딩된 비트 시퀀스에 대해 레이트 매칭을 수행하도록 추가로 구성되는, 인코딩 장치.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 인코딩 장치는 기지국 또는 단말기인, 인코딩 장치.
  20. 인코딩 장치로서,
    A개의 인코딩될 정보 비트를 획득하도록 구성된 입력 인터페이스;
    순환 중복 검사(CRC) 다항식에 기초하여 상기 A개의 인코딩될 정보 비트에 대해 CRC 인코딩을 수행하여, CRC-인코딩된 비트 시퀀스를 획득하고 - 여기서, 상기 CRC-인코딩된 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, 상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ,
    상기 CRC-인코딩된 비트 시퀀스에 대해 폴라 인코딩을 수행하여 폴라-인코딩된 비트 시퀀스를 획득하도록 구성되는 논리 회로; 및
    상기 폴라-인코딩된 비트 시퀀스를 출력하도록 구성된 출력 인터페이스
    를 포함하는 인코딩 장치.
  21. 제20항에 있어서,
    상기 CRC 다항식은 시프트 레지스터를 사용하여 구현되는, 인코딩 장치.
  22. 제20항 또는 제21항에 있어서,
    상기 CRC-인코딩된 비트 시퀀스의 상기 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트 뒤에 위치하는, 인코딩 장치.
  23. 제20항에 있어서,
    상기 논리 회로는, 상기 출력 인터페이스가 상기 폴라-인코딩된 비트 시퀀스를 출력하기 전에, 타깃 코드 길이에 기초하여 상기 폴라-인코딩된 비트 시퀀스에 대해 레이트 매칭을 수행하도록 추가로 구성되는, 인코딩 장치.
  24. 컴퓨터가 판독 가능한 저장 매체로서,
    상기 저장 매체는 컴퓨터 프로그램을 저장하도록 구성되고, 전송단으로서 사용되는 통신 장치에 의해 실행될 때, 상기 컴퓨터 프로그램은 제1항 내지 제5항 중 어느 한 항에 따른 방법을 수행하는 데 사용되는,
    컴퓨터가 판독 가능 저장 매체.
  25. 컴퓨터 프로그램 제품으로서,
    전송단으로서 사용되는 통신 장치에 의해 실행될 때, 컴퓨터 프로그램이 제1항 내지 제5항 중 어느 한 항에 따른 방법을 수행하기 위해 사용되는,
    컴퓨터 프로그램 제품.
  26. 디코딩 방법으로서,
    수신단이 디코딩될 시퀀스를 수신하는 단계;
    상기 수신단이, CRC 다항식에 기초하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하여, 폴라-디코딩된 비트 시퀀스를 획득하는 단계 - 여기서, 상기 폴라-디코딩된 비트 시퀀스는 L개의 CRC 비트와 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, 상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ; 및
    상기 수신단이, 상기 폴라-디코딩된 비트 시퀀스를 출력하는 단계
    를 포함하는 디코딩 방법.
  27. 제26항에 있어서,
    상기 디코딩될 시퀀스의 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트의 뒤에 위치하는, 디코딩 방법.
  28. 제26항 또는 제27항에 있어서,
    상기 수신단이 상기 디코딩될 시퀀스를 수신하기 전에, 상기 수신단은, 전송단으로부터 정보 또는 데이터를 수신하고 상기 전송단으로부터의 정보 또는 데이터에 대해 레이트 디-매칭을 수행하여, 상기 디코딩될 시퀀스를 획득하도록 추가로 구성되는, 디코딩 방법.
  29. 제26항 내지 제28항 중 어느 한 항에 있어서,
    상기 수신단은 기지국 또는 단말기인, 디코딩 방법.
  30. 디코딩 장치로서,
    디코딩될 비트 시퀀스를 획득하도록 구성된 획득 모듈 - 상기 디코딩될 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6임 - ; 및
    상기 CRC 다항식에 기초하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하여, 폴라-디코딩된 비트 시퀀스를 획득하도록 구성된 디코딩 모듈 - 상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 -
    을 포함하는 디코딩 장치.
  31. 제30항에 있어서,
    상기 디코딩될 시퀀스의 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트의 뒤에 위치하는, 디코딩 장치.
  32. 제30항 또는 제31항에 있어서,
    상기 디코딩 장치는 기지국 또는 단말기인, 디코딩 장치.
  33. 프로세서를 포함하는 디코딩 장치로서,
    상기 프로세서는:
    디코딩될 비트 시퀀스를 획득하고 - 상기 디코딩될 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하고, L=6임 - ; 및
    CRC 다항식에 기초하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하여, 폴라-디코딩된 비트 시퀀스를 획득하도록 구성되고,
    상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나인, 디코딩 장치.
  34. 제33항에 있어서,
    상기 디코딩 장치는 메모리를 더 포함하고, 상기 메모리는 프로그램 명령을 저장하도록 구성되는, 디코딩 장치.
  35. 제33항 또는 제34항에 있어서,
    상기 디코딩될 시퀀스의 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트의 뒤에 위치하는, 디코딩 장치.
  36. 제33항 내지 제35항 중 어느 한 항에 있어서,
    상기 프로세서가 상기 디코딩될 비트 시퀀스를 수신하기 전에, 상기 프로세서가, 전송단으로부터 정보 또는 데이터를 수신하고 상기 전송단으로부터의 정보 또는 데이터에 대해 레이트 디-매칭을 수행하여, 상기 디코딩될 시퀀스를 획득하도록 추가로 구성되는, 디코딩 장치.
  37. 제33항 내지 제36항 중 어느 한 항에 있어서,
    상기 디코딩 장치는 기지국 또는 단말기인, 디코딩 장치.
  38. 디코딩 장치로서,
    디코딩될 시퀀스를 획득하도록 구성된 입력 인터페이스;
    CRC 다항식에 기초하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하여, 폴라-디코딩된 비트 시퀀스를 획득하도록 구성된 논리 회로 - 상기 폴라-디코딩된 비트 시퀀스는 L개의 CRC 비트 및 A개의 정보 비트를 포함하고, L 및 A는 양의 정수이며, L=6이고, 상기 CRC 다항식은 다음의 다항식들:
    D^6+D^5+1;
    D^6+D^5+D^4+D^3+1;
    D^6+D^4+D^3+D+1;
    D^6+D^3+D^2+D+1;
    D^6+D^5+D^2+1;
    D^6+D^5+D^4+D^2+1;
    D^6+D^3+D^2+1;
    D^6+D^5+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D^2+1;
    D^6+D^5+D^4+D^3+D+1; 또는
    D^6+D^4+D^2+D+1
    중 어느 하나임 - ; 및
    상기 폴라-디코딩된 비트 시퀀스를 출력하도록 구성된 출력 인터페이스
    를 포함하는 디코딩 장치.
  39. 제38항에 있어서,
    상기 디코딩될 시퀀스의 L개의 CRC 비트는 상기 A개의 인코딩될 정보 비트의 뒤에 위치하는, 디코딩 장치.
  40. 컴퓨터가 판독 가능한 저장 매체로서,
    상기 저장 매체는 컴퓨터 프로그램을 저장하도록 구성되고, 수신단으로서 사용되는 통신 장치에 의해 실행될 때, 제26항 내지 제28항 중 어느 한 항에 따른 방법을 수행하기 위해 상기 컴퓨터 프로그램이 사용되는, 컴퓨터가 판독 가능한 저장 매체.
  41. 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 프로그램 제품은 컴퓨터 프로그램을 포함하고, 수신단으로서 사용되는 통신 장치에 의해 실행될 때, 제26항 내지 제28항 중 어느 한 항에 따른 방법을 수행하기 위해 상기 컴퓨터 프로그램이 사용되는, 컴퓨터 프로그램 제품.
KR1020207007773A 2017-09-08 2018-05-04 코딩 방법 및 장치 Active KR102296685B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710807307.6A CN109474377B (zh) 2017-09-08 2017-09-08 编译码方法及装置
CN201710807307.6 2017-09-08
PCT/CN2018/085522 WO2019047543A1 (zh) 2017-09-08 2018-05-04 编码方法及装置

Publications (2)

Publication Number Publication Date
KR20200040843A true KR20200040843A (ko) 2020-04-20
KR102296685B1 KR102296685B1 (ko) 2021-08-31

Family

ID=63131291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007773A Active KR102296685B1 (ko) 2017-09-08 2018-05-04 코딩 방법 및 장치

Country Status (10)

Country Link
US (2) US10425190B2 (ko)
EP (2) EP3745622B1 (ko)
JP (2) JP2020533874A (ko)
KR (1) KR102296685B1 (ko)
CN (2) CN109474377B (ko)
AU (1) AU2018328895B2 (ko)
BR (2) BR122020003959B1 (ko)
ES (1) ES2823227T3 (ko)
RU (1) RU2735857C1 (ko)
WO (1) WO2019047543A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250120564A (ko) 2024-02-02 2025-08-11 김진원 전문가 매칭 플랫폼을 위한 머신러닝 기반 매칭알고리즘 활용한 전문가 매칭 시스템

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116170112A (zh) * 2021-11-24 2023-05-26 华为技术有限公司 一种信道编码方法及装置
CN120530577A (zh) * 2023-01-13 2025-08-22 华为技术有限公司 一种编码方法、译码方法及通信装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140077492A (ko) * 2012-12-14 2014-06-24 삼성전자주식회사 Crc 부호와 극 부호에 의한 부호화 방법 및 장치
US20140365842A1 (en) * 2012-01-20 2014-12-11 Huawei Technologies Co., Ltd. Decoding method and decoding device for polar code cascaded with cyclic redundancy check
US20170155405A1 (en) * 2015-12-01 2017-06-01 Huawei Technologies Co., Ltd. Signature-enabled polar encoder and decoder

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58118009A (ja) * 1981-12-29 1983-07-13 Victor Co Of Japan Ltd デイジタル信号磁気記録再生装置
EP1603265A3 (en) * 2004-06-02 2008-06-25 Samsung Electronics Co., Ltd. Apparatus and method for detecting a time division multiplexing frame in a mobile communication system
JP4379329B2 (ja) * 2004-12-22 2009-12-09 ソニー株式会社 Ｃｒｃ生成多項式の選択方法、ｃｒｃ符号化方法およびｃｒｃ符号化回路
US8341510B2 (en) * 2007-06-22 2012-12-25 Sony Corporation CRC generator polynomial select method, CRC coding method and CRC coding circuit
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
KR20090017384A (ko) * 2007-08-14 2009-02-18 엘지전자 주식회사 오류검출부호의 부가를 고려한 코드블록 분할 방법
CN101252421B (zh) * 2007-08-14 2011-01-19 华为技术有限公司 一种短应答/否定应答的接收发送方法及编解码装置
EP2075918A3 (en) * 2007-12-21 2012-09-12 Sony Corporation Transmission apparatus and method, reception apparatus and method, and program
JP5298621B2 (ja) * 2007-12-21 2013-09-25 ソニー株式会社 送信装置および方法、受信装置および方法
JP5111536B2 (ja) * 2009-04-27 2013-01-09 株式会社エヌ・ティ・ティ・ドコモ ユーザ装置、基地局装置及び通信制御方法
CN106899311B (zh) * 2012-09-24 2023-11-03 华为技术有限公司 混合极性码的生成方法和生成装置
CN104219019B (zh) * 2013-05-31 2021-06-22 华为技术有限公司 编码方法及编码设备
US9768915B2 (en) * 2013-08-20 2017-09-19 Lg Electronics Inc. Method for transmitting data by using polar coding in wireless access system
JP2015156530A (ja) * 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
US10193578B2 (en) * 2014-07-10 2019-01-29 The Royal Institution For The Advancement Of Learning / Mcgill University Flexible polar encoders and decoders
US9954645B2 (en) * 2014-12-05 2018-04-24 Lg Electronics Inc. Method and device for providing secure transmission based on polar code
CN105337696B (zh) * 2015-10-08 2018-03-30 东南大学 基于分段crc校验的极化解码方法
CN106788878B (zh) * 2015-11-24 2019-11-15 中国航空工业第六一八研究所 一种具有单比特纠错功能的并行crc纠错方法
CN106817192B (zh) * 2015-11-30 2020-08-14 华为技术有限公司 一种错误估计的方法、基站及终端
US10389567B2 (en) * 2016-11-03 2019-08-20 Samsung Electronics Co., Ltd. Method and apparatus for synchronization signal design
KR102635791B1 (ko) * 2016-12-21 2024-02-08 인텔 코포레이션 무선 통신 기술, 장치 및 방법
CN107040262B (zh) * 2017-03-28 2020-07-28 北京航空航天大学 一种计算polar码SCL+CRC译码的List预测值的方法
CN107017892B (zh) * 2017-04-06 2019-06-11 华中科技大学 一种校验级联极化码编码方法及系统
WO2018231026A1 (ko) * 2017-06-16 2018-12-20 엘지전자 주식회사 정보 전송 방법 및 전송 장치
CN108736899B (zh) * 2017-06-19 2019-07-12 华为技术有限公司 一种极化码编译码方法及装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140365842A1 (en) * 2012-01-20 2014-12-11 Huawei Technologies Co., Ltd. Decoding method and decoding device for polar code cascaded with cyclic redundancy check
KR20140077492A (ko) * 2012-12-14 2014-06-24 삼성전자주식회사 Crc 부호와 극 부호에 의한 부호화 방법 및 장치
US20170155405A1 (en) * 2015-12-01 2017-06-01 Huawei Technologies Co., Ltd. Signature-enabled polar encoder and decoder

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250120564A (ko) 2024-02-02 2025-08-11 김진원 전문가 매칭 플랫폼을 위한 머신러닝 기반 매칭알고리즘 활용한 전문가 매칭 시스템

Also Published As

Publication number Publication date
ES2823227T3 (es) 2021-05-06
CN109474377B (zh) 2024-05-10
JP2022107694A (ja) 2022-07-22
US10425190B2 (en) 2019-09-24
CN108418658B (zh) 2019-03-26
AU2018328895A1 (en) 2020-04-02
RU2735857C1 (ru) 2020-11-09
JP7375111B2 (ja) 2023-11-07
AU2018328895B2 (en) 2021-01-21
EP3745622A1 (en) 2020-12-02
EP3474473B1 (en) 2020-07-15
EP3474473A4 (en) 2019-04-24
JP2020533874A (ja) 2020-11-19
BR122020003959A2 (pt) 2020-09-29
WO2019047543A1 (zh) 2019-03-14
BR112019025204B1 (pt) 2021-01-12
BR112019025204A2 (pt) 2020-03-31
KR102296685B1 (ko) 2021-08-31
US20190081732A1 (en) 2019-03-14
US20200021395A1 (en) 2020-01-16
EP3745622B1 (en) 2022-08-24
BR122020003959B1 (pt) 2021-06-01
EP3474473A1 (en) 2019-04-24
CN108418658A (zh) 2018-08-17
CN109474377A (zh) 2019-03-15
US10999009B2 (en) 2021-05-04

Similar Documents

Publication Publication Date Title
KR102296684B1 (ko) 인코딩 방법 및 장치
JP7375111B2 (ja) 符号化方法および装置
US11296724B2 (en) Encoding method and apparatus
CN109474378B (zh) 编码方法及装置
CN109474380B (zh) 编码方法及装置
CN109474383B (zh) 编码方法及装置
CN109474376B (zh) 编码方法及装置
CN109474379B (zh) 编码方法及装置

Legal Events

Date Code Title Description
A201 Request for examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 5