KR20200041999A - 질화물 에칭을 위한 표면 보수 방법 - Google Patents

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Abstract

질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법이 제공된다. 실시예에서, 방법은, 질화물 함유 구조물을 갖는 기판을 제공하는 단계를 포함하며, 상기 질화물 함유 구조물은 산소-질소 층을 갖는다. 상기 방법은 또한, 하나 이상의 가스를 사용하여 상기 산소-질소 층을 갖는 상기 질화물 함유 구조물에 대해 표면 개질 프로세스를 수행하는 단계를 포함하며, 상기 표면 개질 프로세스는 세정된 질화물 함유 구조물을 생성한다. 또한, 상기 방법은, 상기 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하는 단계를 포함할 수 있으며, 상기 에칭된 질화물 함유 구조물은 5 nm 이하 기술 노드에 포함되고, 상기 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키며, 상기 세정된 질화물-함유 구조물은 타겟 잔여물 세정 목표를 충족한다.

Description

질화물 에칭을 위한 표면 보수 방법
본 출원은 2017년 9월 12일 출원된 미국 가특허 출원 번호 제62/557,375호와 관련되고 이의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
본 발명은 기판 프로세싱을 위한 시스템 및 방법에 관한 것이며, 보다 상세하게는 질화물 에칭을 위한 표면 보수(surface restoration)에 대한 방법 및 시스템에 관한 것이다.
마이크로기계, 마이크로전자 및 나노스케일 디바이스 프로세싱을 포함한 반도체 디바이스 프로세싱은 종종 다양한 프로세싱 챔버에서 수행되는 복수의 프로세싱 단계들을 포함한다. 반응성 이온 에칭(RIE; Reactive Ion Etch)과 같은 프로세싱 단계는 RIE 에칭 시스템에서 수행될 수 있다. RIE 에칭 시스템은 워크피스(workpiece)의 표면 상에 형성된 특정 층의 일부에 이온으로 워크피스의 표면을 충돌시키기 위한 플라즈마 필드를 형성할 수 있다.
하나의 이러한 프로세스는 질화물 함유 층의 컨포멀(conformal) 에칭이다. 질화물 에칭 프로세스는, 산화물, 실리콘 또는 실리콘-게르마늄(SiGe)을 포함한, 표면 상의 다른 재료에 대해 선택적이어야 한다. 선택도 요건은, 질화물 층의 임의의 산화 또는 다른 오염이 발생할 때 통상의 에칭 프로세스의 경우에는 문제를 야기한다. 에칭 프로세스는 통상적으로, 에칭 챔버 안으로 도입될 가스, 플라즈마 필드를 형성하기 위하여 인가되어야 할 RF 전력 진폭 및/또는 주파수, 플라즈마 필드 내의 온도와 압력, 노출 시간 등을 정의하는 “레시피”를 사용한다. 이전의 질화물 에칭 프로세스를 이용한 하나의 문제점은, 산화물 오염이 아래의 피처의 기울어짐(tipping) 또는 변형, 에칭 정지 등을 포함한 프로세싱 이상(anomalies)을 야기할 수 있다는 것이다. 이러한 이상은 프로세싱 비효율, 낭비, 마감된 제품에서의 이상, 추가적인 프로세싱 단계를 위한 추가적인 비용과 시간 등을 초래한다.
질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법이 제공된다. 실시예에서, 방법은 질화물 함유 구조물을 갖는 기판을 제공하는 단계를 포함하며, 상기 질화물 함유 구조물은 산소-질소 층을 갖는다. 상기 방법은 또한, 하나 이상의 가스를 사용하여 상기 산소-질소 층을 갖는 상기 질화물 함유 구조물에 대해 표면 개질 프로세스를 수행하는 단계를 포함하며, 상기 표면 개질 프로세스는 세정된 질화물 함유 구조물을 생성한다. 또한, 상기 방법은, 상기 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하는 단계를 포함할 수 있으며, 상기 에칭된 질화물 함유 구조물은 5 nm 이하 기술 노드에 포함되고, 상기 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키며, 상기 세정된 질화물-함유 구조물은 타겟 잔여물 세정 목표를 충족한다.
질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하기 위한 시스템도 또한 제시된다. 실시예에서, 상기 시스템은, 질화물 함유 구조물을 갖는 기판을 수용하도록 구성된 챔버를 포함하며, 상기 질화물 함유 구조물은 산소-질소 층을 갖는다. 상기 시스템은 또한, 상기 챔버에 결합된 컨트롤러를 포함할 수 있다. 상기 컨트롤러는, 하나 이상의 가스를 사용하여 상기 산소-질소 층을 갖는 상기 질화물 함유 구조물에 대해 표면 개질 프로세스 - 상기 표면 개질 프로세스는 세정된 질화물 함유 구조물을 생성함 - 를 수행하고, 상기 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하게끔, 상기 시스템의 하나 이상의 컴포넌트를 동작시키도록 구성될 수 있으며, 상기 에칭된 질화물 함유 구조물은 5 nm 이하 기술 노드에 포함되고, 상기 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키며, 상기 세정된 질화물-함유 구조물은 타겟 잔여물 세정 목표를 충족한다.
본 명세서에 포함되며 이의 일부를 구성하는 첨부 도면은 본 발명의 실시예를 예시하며, 상기에 주어진 본 발명의 일반적인 설명 및 아래에 주어진 상세한 설명과 함께, 본 발명의 설명을 돕는다.
도 1은 질화물 에칭을 위해 표면 보수를 위한 시스템의 하나의 실시예를 예시한 개략 블록도이다.
도 2a는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 상부도이다.
도 2b는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 상부도이다.
도 2c는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 단면도이다.
도 3a는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 상부도이다.
도 3b는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 상부도이다.
도 4는 반도체 디바이스 워크피스의 시간-간격 프로세싱을 예시한 단면도이다.
도 5는 질화물 에칭을 위해 표면 보수를 위한 방법의 하나의 실시예를 예시한 흐름도이다.
도 6a는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한 단면도이다.
도 6b는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한 단면도이다.
도 6c는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한 단면도이다.
도 6d는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한 단면도이다.
도 7a는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 7b는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 7c는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 7d는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 8은 프로세싱 파라미터의 표를 예시한다.
도 9a는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 9b는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 9c는 프로세싱 워크플로우에서 반도체 디바이스의 하나의 실시예를 예시한다.
도 9d는 프로세싱 워크플로우에서의 반도체 디바이스의 하나의 실시예를 예시한다.
도 10은 프로세싱 파라미터의 표를 예시한다.
측벽 형상을 패터닝하기 위한 방법 및 시스템이 제시된다. 그러나, 관련 기술분야에서의 숙련자라면, 다양한 실시예들이 구체적인 세부사항들 중의 하나 이상의 세부사항 없이도 또는 다른 대체물 및/또는 추가의 방법, 재료, 또는 컴포넌트로 실시될 수 있다는 것을 알 것이다. 다른 경우로, 잘 알려져 있는 구조물, 재료, 또는 동작은 본 발명의 다양한 실시예의 양상을 모호하게 하는 것을 피하기 위하여 도시되거나 상세하게 기재되지 않는다.
마찬가지로, 설명을 위한 목적으로, 본 발명의 완전한 이해를 제공하기 위하여 구체적인 수치, 재료, 및 구성이 서술된다. 그러나, 본 발명은 구체적인 세부사항 없이도 실시될 수 있다. 또한, 도면에 도시된 다양한 실시예들은 예시를 위한 표현인 것이며 반드시 실축척대로 도시된 것은 아님을 이해하여야 한다. 도면을 참조하는데 있어서, 유사한 번호는 전반에 걸쳐 유사한 부분을 지칭한다.
본 명세서 전반에 걸쳐 “하나의 실시예” 또는 “실시예” 또는 이의 변형어의 인용은, 이 실시예와 관련하여 기재된 특정 특징, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미하지만 모든 실시예에 존재함을 나타내는 것은 아니다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 “하나의 실시예에서” 또는 "실시예에서”와 같은 문구의 출현은, 반드시 본 발명의 동일 실시예를 인용하는 것은 아니다. 또한, 특정 특징, 구조, 재료, 또는 특성이 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 다른 실시예에서 다양한 추가의 층 및/또는 구조물이 포함될 수 있고 그리고/또는 기재된 특징들이 생략될 수도 있다.
추가적으로, “a” 또는 “an”은 달리 명시적으로 서술되지 않는 한 “하나 이상”을 의미할 수 있는 것으로 이해하여야 한다.
다양한 동작들은 본 발명을 이해하는 데에 가장 도움이 될 방식으로 순서대로 복수의 별개 동작들로서 기재될 것이다. 하지만, 기재의 순서는 이 동작들이 반드시 순서에 따라야 함을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시된 순서대로 수행되지 않아도 된다. 기재된 동작들은 기재된 실시예와는 상이한 순서로 수행될 수 있다. 추가의 실시예에서 다양한 추가의 동작이 수행될 수 있고 그리고/또는 기재된 동작이 생략될 수도 있다.
여기에서 사용될 때, 용어 "기판”은 그 위에 재료가 형성되는 베이스 재료 또는 구성을 의미하고 이를 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 그 안에 상이한 재료나 상이한 구조의 영역을 갖는 층이나 층들 등을 포함할 수 있다는 것을 알 것이다. 이들 재료는 반도체, 절연체, 전도체, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조 상의 베이스 반도체 층, 하나 이상의 층, 구조 또는 영역이 그 위에 형성되어 있는 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도성 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 여기에서 사용될 때, 용어 “벌크 기판”은 실리콘 웨이퍼 뿐만 아니라, “SOS”(silicon-on-sapphire) 기판 및 “SOG”(silicon-on-glass) 기판과 같은 “SOI(silicon-on-insulator)” 기판, 베이스 반도체 기재 상의 실리콘의 에피텍셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소화물, 갈륨 질화물, 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료도 의미하고 포함할 수 있다. 기판은 도핑되거나 도핑되지 않을 수 있다.
이제 도면을 참조하며, 유사한 참조 번호는 여러 도면에 걸쳐 동일하거나 대응하는 부분을 지정한다.
도 1은 질화물 에칭을 위해 표면 보수를 위한 시스템의 실시예(100)이다. 부가의 실시예에서, 시스템은 도 2a 내지 도 8d에 관련하여 기재된 바와 같이 질화물 에칭을 위한 표면 보수를 수행하도록 구성될 수 있다. 상기의 식별된 프로세스 조건을 수행하도록 구성된 에칭 및 포스트 열 처리 시스템(100)이 도 1에 도시되어 있으며, 프로세싱 챔버(110), 처리될 웨이퍼(125)가 위에 고정되는 기판 홀더(120), 및 진공 펌핑 시스템(150)을 포함한다. 웨이퍼(125)는 반도체 기판, 웨이퍼, 평판 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 프로세싱 챔버(110)는 웨이퍼(125)의 표면 부근에서 프로세싱 영역(145)을 에칭하는 것을 용이하게 하도록 구성될 수 있다. 이온화 가능 가스(ionizable gas) 또는 프로세스 가스의 혼합물이 가스 분배 시스템(140)을 통해 도입된다. 프로세스 가스의 소정 플로우에 대하여, 프로세스 압력은 진공 펌핑 시스템(150)을 사용하여 조정된다.
웨이퍼(25)는 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예컨대, 정전 클램핑 시스템)과 같은 클램핑 시스템(도시되지 않음)을 통하여 기판 홀더(120)에 고정될 수 있다. 또한, 기판 홀더(120)는, 기판 홀더(120) 및 웨이퍼(125)의 온도를 조정 및/또는 제어하도록 구성되는 가열 시스템(도시되지 않음) 또는 냉각 시스템(도시되지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은, 냉각시킬 때 기판 홀더(120)로부터 열을 받아 열 교환 시스템(도시되지 않음)에 열을 전달하거나, 또는 가열할 때 열 교환 시스템으로부터 기판 홀더(120)로 열을 전달하는 열 전달 유체의 재순환 플로우를 포함할 수 있다. 다른 실시예에서, 저항성 가열 소자, 또는 열-전기 히터/쿨러와 같은 가열/냉각 소자가, 기판 홀더(120) 뿐만 아니라, 프로세싱 챔버(110)의 챔버 벽 및 프로세싱 시스템(100) 내의 임의의 다른 컴포넌트에도 포함될 수 있다.
또한, 웨이퍼(125)와 기판 홀더(120) 사이의 가스-갭 열 전도성을 개선하기 위하여, 열 전달 가스가 후면 가스 공급 시스템(126)을 통하여 웨이퍼(125)의 후면으로 전달될 수 있다. 이러한 시스템은 높아진 또는 감소된 온도에서 웨이퍼(125)의 온도 제어가 요구될 때 이용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 2구역 가스 분배 시스템을 포함할 수 있으며, 헬륨 가스-갭 압력이 웨이퍼(125)의 중심과 에지 사이에 독립적으로 달라질 수 있다.
도 1에 도시된 실시예에서, 기판 홀더(120)는 전극(122)을 포함할 수 있으며, 전극(122)을 통해 RF 전력이 프로세싱 영역(145)에 결합된다. 예를 들어, 기판 홀더(120)는 RF 발생기(130)로부터 선택적인 임피던스 매치 네트워크(132)를 통해 기판 홀더(120)에 RF 전력의 전달을 통해 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 전기 바이어스는 전자를 가열하여 플라즈마를 형성 및 유지하도록 도울 수 있다. 이 구성에서, 시스템(100)은 RIE 반응기로서 동작할 수 있으며, 챔버 및 상부 가스 주입 전극은 접지 표면으로서 작용한다.
또한, RF 전압에서 전극(122)의 전기 바이어스는 펄싱된 바이어스 신호 컨트롤러(131)를 사용하여 펄싱될 수 있다. RF 발생기(130)로부터 출력된 RF 전력은 예를 들어 오프 상태와 온 상태 사이에 펄싱될 수 있다. 대안으로서, RF 전력은 복수의 주파수에서 기판 홀더 전극에 인가된다. 또한, 임피던스 매치 네트워크(132)는 반사 전력을 감소시킴으로써 플라즈마 프로세싱 챔버(110)에서 플라즈마로의 RF 전력의 전달을 개선할 수 있다. 매치 네트워크 토폴로지(예컨대, L-타입, π-타입, T-타입 등) 및 자동 제어 방법은 당해 기술분야에서의 숙련자에게 잘 알려져 있다.
가스 분배 시스템(140)은 프로세스 가스의 혼합물을 도입하기 위한 샤워헤드 설계를 포함할 수 있다. 대안으로서, 가스 분배 시스템(140)은, 프로세스 가스의 혼합물을 도입하고 웨이퍼(125) 위로 프로세스 가스의 혼합물의 분배를 조정하기 위한 멀티존 샤워헤드 설계를 포함할 수 있다. 예를 들어, 멀티존 샤워헤드 설계는, 웨이퍼(125) 위의 실질적으로 중심 영역에의 프로세스 가스 유동의 양 또는 조성에 대한, 웨이퍼(125) 위의 실질적으로 주변 영역에의 프로세스 가스 유동 또는 조성을 조정하도록 구성될 수 있다. 이러한 실시예에서, 챔버(10) 내에 매우 균일한 플라즈마를 형성하도록 가스가 적합한 조합으로 분배될 수 있다.
진공 펌핑 시스템(150)은 초당 약 8000 리터(및 그 이상)까지 펌핑 속도가 가능한 터보 분자 진공 펌프(TMP; turbo-molecular vacuum pump) 및 챔버 압력을 조절하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭에 이용되는 종래의 플라즈마 프로세싱 디바이스에서, 초당 800 내지 3000 리터 TMP가 채용될 수 있다. TMP는, 통상적으로 약 50 mTorr보다 작은 저압 프로세싱에 유용하다. 고압 프로세싱(즉, 약 80 mTorr보다 큼)의 경우, 기계적 부스터 펌프 및 건식 러핑 펌프가 사용될 수 있다. 또한, 챔버 압력을 모니터하기 위한 디바이스(도시되지 않음)가 플라즈마 프로세싱 챔버(110)에 결합될 수 있다.
실시예에서, 소스 컨트롤러(155)는, 프로세싱 시스템(100)에의 입력을 통신 및 작동시킬 뿐만 아니라 플라즈마 프로세싱 시스템(100)으로부터의 출력을 모니터하기에 충분한 제어 전압을 발생시킬 수 있는, 마이크로프로세서, 메모리, 및 디지털 I/O 포트를 포함할 수 있다. 또한, 소스 컨트롤러(155)는, RF 발생기(130), 펄싱된 바이어스 신호 컨트롤러(131), 임피던스 매치 네트워크(132), 가스 분배 시스템(140), 가스 공급장치(190), 진공 펌핑 시스템(150) 뿐만 아니라, 기판 가열/냉각 시스템(도시되지 않음), 후면 가스 공급 시스템(126), 및/또는 정전 클램핑 시스템(128)에 결합될 수 있으며, 이들과 정보를 교환할 수 있다. 예를 들어, 웨이퍼(125)에 대해 플라즈마 에칭 프로세스 또는 열 처리-후 프로세스와 같은 플라즈마 보조 프로세스를 수행하기 위하여, 프로세스 레시피에 따라 프로세싱 시스템(100)의 전술한 컴포넌트에의 입력을 작동시키도록 메모리에 저장된 프로그램이 이용될 수 있다.
또한, 프로세싱 시스템(100)은, 선택적인 임피던스 매치 네트워크(174)를 통해 RF 발생기(172)로부터 RF 전력이 결합될 수 있는 상부 전극(170)을 더 포함할 수 있다. 하나의 실시예에서, 상부 전극에 RF 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 200 MHz 범위일 수 있다. 대안으로서, 본 실시예는 유도 결합 플라즈마(ICP; Inductively Coupled Plasma) 소스, 용량 결합 플라즈마(CCP; Capacitive Coupled Plasma) 소스, Ghz 주파수 범위에서 동작하도록 구성된 라디칼 라인 슬롯 안테나(RLSA; Radial Line Slot Antenna) 소스, 서브-GHz 내지 GHz 범위에서 동작하도록 구성된 전자 사이클론 공명(ECR; Electron Cyclotron Resonance) 소스 등과 관련하여 사용될 수 있다. 또한, 하부 전극에 RF 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 80 MHz 범위일 수 있다. 또한, 소스 컨트롤러(155)는 상부 전극(170)에의 RF 전력의 인가를 제어하기 위하여 RF 발생기(172) 및 임피던스 매치 네트워크(174)에 결합된다. 상부 전극의 설계 및 구현은 당해 기술분야에서의 숙련자에게 잘 알려져 있다. 상부 전극(170) 및 가스 분배 시스템(140)은 도시된 바와 같이 동일한 챔버 어셈블리 내에서 설계될 수 있다. 대안으로서, 상부 전극(170)은 웨이퍼(125) 위의 플라즈마에 결합된 RF 전력 분배를 조정하기 위한 멀티존 전극 설계를 포함할 수 있다. 예를 들어, 상부 전극(170)은 중심 전극 및 에지 전극으로 분할될 수 있다.
응용에 따라, 실시간 데이터를 수집하고 이러한 실시간 데이터를 사용하여, 퇴적 프로세스, RIE 프로세스, 풀 프로세스, 프로필 재형성 프로세스, 열 트리트먼트 프로세스 및/또는 집적 방식의 패턴 전사 프로세스를 수반한 둘 이상의 단계에서 둘 이상의 선택된 통합 동작 변수를 동시에 제어하기 위해, 센서 또는 계측 디바이스와 같은 추가의 디바이스가 프로세싱 챔버(110)에 그리고 소스 컨트롤러(155)에 결합될 수 있다. 또한, 포스트 열 트리트먼트의 완료, 패터닝 균일도(균일도), 구조의 풀다운(풀다운), 구조의 슬리밍(슬리밍), 구조의 종횡비(종횡비), 선폭 거칠기, 기판 쓰루풋, 소유 비용 등을 포함하는 통합 목표가 달성됨을 보장하도록 동일 데이터가 사용될 수 있다.
인가되는 전력을 변조함으로써, 통상적으로 펄스 주파수 및 듀티 비의 변동을 통해, 연속파(CW; continuous wave)에서 생성되는 것과 현저하게 상이한 플라즈마 특성을 얻는 것이 가능하다. 결과적으로, 전극의 RF 전력 변조는 시간 평균 이온 플럭스 및 이온 에너지에 대한 제어를 제공할 수 있다.
도 2a는 반도체 디바이스 워크피스의 하나의 실시예를 예시한 상부도이다. 도 2a에 예시된 바와 같이, 인커밍 워크피스(200)는 하나 이상의 게이트 구조물(202) 및 하나 이상의 하부(underlying) 구조물(204)을 포함할 수 있다. 하나의 실시예에서, 하나 이상의 게이트 구조물(202)은 DSA(Directed Self Assembly) 프로세스에 의해 형성될 수 있다. 통상의 지식을 가진 자라면, 본 실시예는 대안의 디바이스 구조물에 적용될 수 있다는 것을 알 수 있을 것이다. 실제로, 본 실시예는 임의의 질화물 함유 층에 적용될 수 있다.
도 2b에 도시된 바와 같이, 디바이스 구조물은 질화물 에칭 프로세스 동안 오염될 수 있다. 예를 들어, O2 에칭 화학을 사용하여 질화물 에칭이 수행될 수 있으며, 이는 오픈된 반도체 디바이스 워크피스(210) 상에 산화물 또는 염 퇴적물(salt deposits)과 같은 오염물(216)을 형성할 수 있다. 오픈된 반도체 디바이스 워크피스(210)는 질화물 층(212) 및 노출된 실리콘 층(214)을 포함할 수 있다.
도 2c에 도시된 바와 같이, 오염물(216)은 에칭을 방해하거나 또는 기울어진(tipped) 게이트와 같이 프로세스에서의 다른 변형을 초래할 수 있다. 이러한 실시예에서, 오염물(216)의 무게는 제2 게이트(202b)에 대하여 제1 게이트(202a)를 기울어지게 할 수 있다. 게이트(202a-b)는 기판(222) 상에 형성될 수 있다.
예를 들어, Si 또는 SiGe에 매우 선택적인 컨포멀 질화물 에칭 프로세스는 높은 O2 유량을 요구할 수 있다. 높은 O2 유동으로 인해, 질화물은 프로세스 동안 더 많은 산소를 포함하도록 개질되거나 산화될 수 있다. 질화물의 산화 후에, 워크피스가 불소에 노출되면, 염이 형성될 수 있으며, 그에 의해 오염물(216)을 생성할 수 있다. 질화물 에칭 프로세스의 하나의 실시예는 에칭 가스로서 SF6을 사용할 수 있으며, 그에 의해 (NH4)2SF6 염을 형성한다. 도 2b 및 도 2c에 도시된 바와 같이 오염물을 야기할 수 있는 프로세싱 조건의 예가 표 1에 나타나 있다.
Figure pct00001
표 1: 프로세싱 조건
표 1에서, 압력은 파스칼로 측정되고, 마이크로파 및 RF 전력은 Watts로 측정되며, 가스 유량은 sccm으로 측정되고, 온도는 섭씨(Celsius)로 측정된다. 통상의 지식을 가진 자라면, 표 1에서의 파라미터는 단지 프로세싱 파라미터의 예를 나타낸 것 뿐이며, 파라미터의 각각은 타겟 프로세싱 목표에 따라 달라질 수 있다는 것을 알 것이다. 예를 들어, 압력은 20-300 파스칼의 범위 내에 있을 수 있다. RF 전력은 10-30W의 범위 내에 또는 다른 실시예에서 0-100W의 범위 내에 있을 수 있다. MW 전력은 1 kW-4 kW의 범위 내에 또는 0-10 kW의 범위 내에 있을 수 있다. 마찬가지로, 온도는 50 - 100 ℃의 범위 내에 있을 수 있다.
도 3a는 그의 표면 상에 형성된 하나 이상의 피처를 갖는 인커밍 워크피스의 상부도를 예시한다. 하나의 실시예에서, 피처는 예를 들어 DSA(Directed Self-Assembly) 프로세스에 따라 형성된 게이트 구조물(202)일 수 있다. 도 3b는 질화물 에칭 프로세스의 결과를 도시한다. 예시된 바와 같이, 에칭 프로세스는 질화물을 완전히 제거하지 않으며 오염물(216)이 워크피스의 표면 상에 형성된다. 오염물은 예를 들어 상기에 기재된 바와 같이 염일 수 있다.
도 4는 에칭 동안 질화물의 산화에 의해 유도된 에칭 정지가 에칭 정지를 초래할 수 있음을 예시한다. 도시된 바와 같이, 연장된 기간 동안 연속적인 에칭에도 불구하고, 전체 질화물(212)에서의 감소가 거의 없다. 도 4의 실시예에서, 워크피스는 에칭 정지로 인해 질화물(212)에서의 어떠한 인지할 수 있는 변화 없이 20초, 40초, 그리고 80초 동안 에칭되었다.
도 5는 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법(500)의 하나의 실시예를 예시한다. 방법(500)은, 블록 502에 도시된 바와 같이, 질화물 함유 구조물을 갖는 기판을 제공하는 단계를 포함할 수 있으며, 질화물 함유 구조물은 산소-질소 층을 갖는다. 실시예에서, 블록 504에 도시된 바와 같이, 방법(500)은 하나 이상의 가스를 사용하여 산소-질소 층을 갖는 질화물 함유 구조물에 대해 표면 개질 프로세스를 수행하는 단계를 포함하며, 표면 개질 프로세스는 세정된 질화물 함유 구조물을 생성한다. 블록 506에서, 방법은, 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하는 단계를 포함하며, 에칭된 질화물 함유 구조물은 5 nm 이하의 기술 노드에 포함되고, 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키고, 세정된 질화물-함유 구조물은 타겟 잔여물 제거 목표를 충족한다. 블록 508에서, 방법은, 프로세싱 블록에서의 프로세스 동작 변수를 제어하는 단계를 포함하며, 프로세스 동작 변수는 RF 전력, 마이크로파 전력, 압력, 온도, 상이한 가스의 가스 유량 등 중의 하나 이상을 포함한다. 잔여물 제거 목표는, 염 오염물(216)의 제거, 산질화물 층(306)의 제거 등을 포함할 수 있다. 부가의 프로세싱 목표는, 질화물 층(306)의 미리 결정된 정도로의 에칭, 기재된 프로세스에 따라 형성된 내부 스페이서의 임계 치수(CD) 등일 수 있다.
도 6a 내지 도 6d의 실시예는 트랜지스터 게이트 스택과 같은 반도체 디바이스 구조물(202)의 형성을 위한 에칭 프로세스의 다양한 실시예를 예시한다. 실시예에서, 구조물(202)은 산화물 층(222) 상에 형성될 수 있고, Si 또는 폴리-Si 코어(602)를 가질 수 있다. 코어(602)는 질화물(604)의 컨포멀 층으로 코팅될 수 있다. 또한, Si 또는 폴리-Si 캡(608)이 형성될 수 있다. 구조물(202)의 외부 표면은 산질화물 층(606)을 형성하는 산화된 질화물을 포함할 수 있다. SF6 에칭 가스에 노출될 때, 산질화물 층(606)의 오염 및 에칭 가스의 불소에 의해 오염물(216)이 형성될 수 있다. 또한, 에칭 가스의 높은 O2 함량으로 인해, 도 6b에 도시된 바와 같이 에칭 정지를 일으킬 만큼 충분히 산질화물 층을 성장시킬 수 있다.
실시예에서, 산질화물 층(606)은 세정 에칭 프로세스를 사용하여 질화물 층(604)의 표면으로부터 세정될 수 있다. 이러한 실시예에서, 도 6c에 도시된 바와 같이 산질화물 층(606)을 제거하도록 예를 들어 H2, N2, Cl2 또는 CF4 플라즈마를 사용하여 짧은 표면 개질 또는 세정 프로세스가 수행될 수 있다. 도 6c의 세정 단계 후에, 도 6d에 도시된 바와 같이, 남은 질화물 층(604)은 첫 번째 단계에서와 같이 질화물 에칭 플라즈마를 사용하여 에칭 제거될 수 있다. 통상의 지식을 가진 자라면, 타겟 프로세싱 목표에 따라, 도 6b 및 도 6d의 에칭 프로세스를 도 6c의 표면 개질 단계와 교대하는 것이 복수의 사이클 동안 반복적으로 반복될 수 있다는 것을 알 것이다. 반복의 듀티 사이클은 타겟 잔여물 세정 목표를 달성하기에 충분할 수 있다. 예를 들어, 하나의 실시예에서, 에칭 성능에 따라, 표면 개질은 5-90초의 지속기간 동안 수행될 수 있고 1-10 사이클의 범위 동안 반복될 수 있다. 도 6c의 표면 개질 단계는 산화로 인한 에칭 정지를 방지할 수 있고, 또한 질화물 에칭 프로세스 동안 염 오염물(216)의 형성을 감소시킬 수 있다.
도 7a 내지 도 7d는 다양한 프로세싱 절차의 결과를 예시한다. 도 7a 내지 도 7d의 각각에서, 상부 패널(702)은 단면을 예시하고 하부 패널(704)은 구조물(202)의 상부도를 예시한다. 도 7a는 그 위의 오염물(216)이 있는 하나 이상의 구조물(202)을 갖는 인커밍 워크피스를 예시한다. 도 7b에서, 세정 프로세스 없이 70초의 SiN 에칭은 한 쌍의 경사진 구조물(202) 사이에 남겨진 갭(706)을 갖는 경사진 구조물을 야기할 수 있다는 것을 알 수 있다. 이러한 결과는 타겟 프로세싱 목표를 충족하지 않을 수 있다.
도 7b의 경사진 구조물(202) 및 갭(706)을 피하기 위해, 표면 개질 또는 세정 단계가 수행될 수 있다. 이러한 실시예에서, 표면 개질은 보다 균일하게 이격된 구조물(202)을 산출할 수 있지만, 구조물은 프로세스의 질화물 에칭 부분 동안 산화물의 구축으로부터의 에칭 정지로 인해 충분히 에칭되지 않을 수 있다. 예를 들어, 하나의 결과에서, 도 7c에 도시된 바와 같이 20초의 프로세싱 및 단일 세정 단계 후에 구조물은 35.69 nm일 수 있다.
복수의 표면 개질 단계를 반복시킴으로써 향상된 결과가 얻어질 수 있다. 예를 들어, 도 7d의 결과에서, 질화물 에칭과 교대하는 표면 개질의 2 사이클이 20초 주기에 걸쳐 수행될 수 있다. 이러한 실시예에서, 도 7c의 에칭 단계를 피하며, 구조물은 31.71 nm의 폭으로 더 에칭된다.
도 8은 도 7a 내지 도 7d의 결과를 획득하는 데에 사용되는 샘플 프로세싱 파라미터의 표를 예시한다. 도 8에서의 도면은 본 실시예에 따라 적합한 파라미터를 나타내지만, 통상의 지식을 가진 자라면, 파라미터 값의 범위가 채용될 수 있다는 것을 알 것이다. 예를 들어, H2의 유량은 10-100 sccm의 범위 내에 있을 수 있고, N2의 유량은 200-600 sccm의 범위 내에 있을 수 있다.
도 9a 내지 도 9d는 표면 개질 프로세스를 위해 다양한 에칭 화학을 사용하는 것의 효과를 예시한다. 상부 패널(902)은 각각의 결과의 단면도를 예시하고, 하부 패널(904)은 각각 도 9a 내지 도 9d에서의 각각의 결과의 상부도를 예시한다. 도 9a는 조합된 H2 및 N2 에칭 프로세스의 결과를 예시한다. 예시된 바와 같이, H2+N2 표면 개질은 실질적으로 에칭 정지를 제한하며, 비교적 균등하게 이격되어 있는 구조물(202)을 제공한다. 도 9b의 교대하는 H2/N2 표면 개질은 양호한 균일도 간격의 구조물(202)을 산출하며 기울어짐을 피하지만, 도 9a의 결과를 얻도록 사용된 프로세스 만큼 높은 에칭 정도를 제공하지 않는다. 도 9c는 N2 없이 H2 표면 개질 프로세스의 결과를 예시한다. 이러한 프로세스는, 표면 프로세싱에서 N2의 사용을 제한하도록 요구되는 특정 프로세스에서 유리할 수 있지만, H2 단독 프로세스는 기울어짐은 피하더라도 구조물(202)의 높은 정도의 균일도를 산출하지 않는다. 도 9d에 예시된 바와 같이, 표면 개질 프로세스에 Cl2가 사용될 수 있다. Cl2는 구조물(202)의 기울어짐을 막지만, 도 9a 내지 도 9c의 프로세스와 동일한 정도로 에칭 정지를 막지는 않는다. 예를 들어, 도 9d의 결과에서 구조물의 폭은, 도 9a의 프로세스의 경우 31.71 nm에 비교하여, 37.00 nm이다. 하나의 실시예에서, 구조물(202)의 보다 완전한 에칭을 달성하도록 도 9d의 Cl2 프로세스와 같은 특정 프로세스와 함께 더 높은 수의 표면 개질 사이클이 사용될 수 있다.
프로세스에 사용되는 에칭 화학 및 결과적인 에칭 특성에 대응하여 표면 개질 단계의 기간 및 표면 개질 단계 사이의 시간이 결정될 수 있다. 따라서, 표면 개질 프로세스의 주기 및 지속기간은 타겟 제조 목표를 충족시키도록 제어될 수 있다.
도 10은 도 9a 내지 도 9d의 결과를 얻도록 사용되는 프로세싱 파라미터의 표를 예시한다. 도 10에서의 도면은 본 실시예에 따라 적합한 파라미터를 나타내지만, 통상의 지식을 가진 자라면, 파라미터 값의 범위가 채용될 수 있다는 것을 알 것이다. 예를 들어, Cl2의 유량은 50-200 sccm의 범위 내에 있을 수 있고, CF4의 유량은 10-50 sccm의 범위 내에 있을 수 있다. 도 8 및 도 10에서 인용된 모든 다른 값들은 다양한 범위로 달라질 수 있다. 예를 들어, 하나의 실시예에서, 파라미터는 +/-10%의 범위 만큼 달라질 수 있다. 다른 실시예에서, 파라미터는 +/-20%, +/-50%, +/- 100% 등의 범위 만큼 달라질 수 있다.
추가의 이점 및 수정이 당해 기술 분야에서의 숙련자에게 용이하게 떠오를 것이다. 그러므로 보다 넓은 양상의 본 발명은 특정 세부사항, 대표적인 장치 및 방법, 그리고 도시되고 기재된 예에 한정되지 않는다. 따라서, 전반적인 본 발명의 개념의 범위를 벗어나지 않고서 이러한 세부사항으로부터 벗어날 수 있다.

Claims (23)

  1. 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법에 있어서,
    질화물 함유 구조물(nitride-containing structure) - 상기 질화물 함유 구조물은 산소-질소 층을 가짐 - 을 갖는 기판을 제공하는 단계;
    하나 이상의 가스를 사용하여 상기 산소-질소 층을 갖는 상기 질화물 함유 구조물에 대해 표면 개질 프로세스 - 상기 표면 개질 프로세스는 세정된(cleaned) 질화물 함유 구조물을 생성함 - 를 수행하는 단계; 및
    상기 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하는 단계를 포함하고,
    상기 에칭된 질화물 함유 구조물은 5 nm 이하 기술 노드에 포함되고, 상기 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키며, 상기 세정된 질화물-함유 구조물은 타겟 잔여물 세정 목표를 충족하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  2. 청구항 1에 있어서, 상기 표면 개질 프로세스 및 상기 질화물 에칭 프로세스의 시퀀스를 반복적으로 반복하는 단계를 더 포함하는, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  3. 청구항 2에 있어서, 상기 표면 개질 프로세스는 타겟 잔여물 세정 목표를 달성하기에 충분한 듀티 사이클로 반복되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  4. 청구항 2에 있어서, 상기 표면 개질 프로세스는 1-10 사이클의 범위 동안 반복되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  5. 청구항 1에 있어서, 상기 표면 개질 프로세스는 5초 내지 90초 범위의 지속기간 동안 수행되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  6. 청구항 1에 있어서, 상기 표면 개질 프로세스는 상기 산소-질소 층을 제거하기에 적합한 에칭 프로세스를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  7. 청구항 4에 있어서, 상기 표면 개질 프로세스는 건식 에칭 프로세스를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  8. 청구항 5에 있어서, 상기 표면 개질 프로세스에 사용되는 에칭 가스는 수소를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  9. 청구항 6에 있어서, 상기 수소는 10-100 sccm 범위의 유량으로 에칭 챔버 안에 도입되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  10. 청구항 5에 있어서, 상기 표면 개질 프로세스에 사용되는 에칭 가스는 질소를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  11. 청구항 8에 있어서, 상기 질소는 200-600 sccm 범위의 유량으로 에칭 챔버 안에 도입되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  12. 청구항 5에 있어서, 상기 표면 개질 프로세스에 사용되는 에칭 가스는 염소를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  13. 청구항 10에 있어서, 상기 염소는 50-200 sccm 범위의 유량으로 에칭 챔버 안에 도입되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  14. 청구항 5에 있어서, 상기 표면 개질 프로세스에 사용되는 에칭 가스는 수소 및 질소 함유 가스의 조합을 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  15. 청구항 5에 있어서, 상기 표면 개질 프로세스는 제1 에칭 단계 및 제2 에칭 단계를 포함하며, 상기 제1 에칭 단계와 상기 제2 에칭 단계 중의 하나는 수소를 포함하는 에칭 가스를 사용하고, 상기 제1 에칭 단계와 상기 제2 에칭 단계 중의 다른 하나는 질소를 포함하는 에칭 가스를 사용하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  16. 청구항 5에 있어서, 상기 표면 개질 프로세스에 사용되는 에칭 가스는 CF4와 O2의 조합을 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  17. 청구항 14에 있어서, 상기 CF4는 10-50 sccm 범위의 유량으로 에칭 챔버 안에 도입되는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  18. 청구항 1에 있어서, 상기 표면 개질 단계는 20-300 파스칼 범위의 압력에서 일어나는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  19. 청구항 1에 있어서, 상기 표면 개질 프로세스는, 10-30 W의 전력 범위의 무선 주파수(RF; Radio Frequency) 전력으로 에칭 가스를 에너지화(energize)하는 단계를 더 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  20. 청구항 1에 있어서, 상기 표면 개질 프로세스는, 1kW-4kW의 전력 범위의 마이크로파(MW; microwave) 전력으로 에칭 가스를 에너지화하는 단계를 더 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  21. 청구항 1에 있어서, 상기 질화물 에칭 프로세스에 사용되는 에칭 가스는 SF6를 포함하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  22. 청구항 1에 있어서, 상기 타겟 에칭 속도, 타겟 에칭 선택도, 세정된 질화물 함유 구조물의 임계 치수, 및 타겟 잔여물 목표를 충족시키기 위하여 컨트롤러가 하나 이상의 프로세스 동작 변수를 제어하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하는 방법.
  23. 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하기 위한 시스템에 있어서,
    질화물 함유 구조물 - 상기 질화물 함유 구조물은 산소-질소 층을 가짐 - 을 갖는 기판을 수용하도록 구성된 챔버; 및
    상기 챔버에 결합된 컨트롤러를 포함하고,
    상기 컨트롤러는,
    하나 이상의 가스를 사용하여 상기 산소-질소 층을 갖는 상기 질화물 함유 구조물에 대해 표면 개질 프로세스 - 상기 표면 개질 프로세스는 세정된 질화물 함유 구조물을 생성함 - 를 수행하고;
    상기 세정된 질화물 함유 구조물을 사용하여 질화물 에칭 프로세스를 수행하도록 구성되며,
    상기 에칭된 질화물 함유 구조물은 5 nm 이하 기술 노드에 포함되고, 상기 질화물 에칭 프로세스는 타겟 에칭 속도 및 타겟 에칭 선택도를 충족시키며, 상기 세정된 질화물-함유 구조물은 타겟 잔여물 세정 목표를 충족하는 것인, 질화물 에칭의 에칭 선택도 개선을 위해 기판의 표면을 개질하기 위한 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7590079B2 (ja) * 2021-02-05 2024-11-26 東京エレクトロン株式会社 基板処理装置、基板処理システム及び異常検知方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010032912A (ko) * 1997-12-08 2001-04-25 조셉 제이. 스위니 실리콘 산화 질화물과 무기 반사 방지 코팅막 에칭 방법
US20150249017A1 (en) * 2014-03-03 2015-09-03 Tokyo Electron Limited Spacer material modification to improve k-value and etch properties

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
KR20090126520A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
KR101196918B1 (ko) 2011-02-17 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 제조 방법
TWI492298B (zh) * 2011-08-26 2015-07-11 應用材料股份有限公司 雙重圖案化蝕刻製程
US8455352B1 (en) 2012-05-24 2013-06-04 Applied Materials, Inc. Method for removing native oxide and associated residue from a substrate
FR3023971B1 (fr) 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9412609B1 (en) 2015-05-29 2016-08-09 Lam Research Corporation Highly selective oxygen free silicon nitride etch

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010032912A (ko) * 1997-12-08 2001-04-25 조셉 제이. 스위니 실리콘 산화 질화물과 무기 반사 방지 코팅막 에칭 방법
US20150249017A1 (en) * 2014-03-03 2015-09-03 Tokyo Electron Limited Spacer material modification to improve k-value and etch properties

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