KR20200045035A - 광 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

광 집적 회로 장치가 제공된다. 광 집적 회로 장치는 복수 개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상기 칩 영역들 각각에 제공된 광 송신기 및 광 수신기; 및 상기 반도체 기판 상에 제공되어 상기 광 송신기와 상기 광 수신기에 제공된 광 검출기를 연결하는 테스트 광 도파로를 포함할 수 있다.

Description

광 집적 회로 장치 및 그 제조 방법{photonic integrated circuit device and method for manufacturing the same}
본 발명은 광 집적 회로 장치 및 그 제조 방법에 관한 것으로서, 광 송신기 및 광 수신기를 포함하는 광 집적 회로 장치 및 그 제조 방법에 관한 것이다.
전자 장치의 소형화 및 고속화의 요구에 대응하기 위해 신호 전달이 고속화될 것이 요구된다. 전기 신호는 구리선 등과 같은 배선을 통해 전달되어 고속화에는 한계가 있으므로 광 신호를 통한 신호 전달 방식이 요구되고 있다. 이에 따라, 광 신호를 전달하기 위한 광 집적 회로 장치에 대한 연구가 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 웨이퍼 레벨에서 광 송신기 및 광 수신기를 전기적으로 테스트할 수 있는 광 집적 회로 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 광 집적 회로 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 광 집적 회로 장치는 복수 개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상기 칩 영역들 각각에 제공된 광 송신기 및 광 수신기; 및 상기 반도체 기판 상에 제공되어 상기 광 송신기와 상기 광 수신기에 제공된 광 검출기를 연결하는 테스트 광 도파로를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 광 집적 회로 장치의 제조 방법은 복수 개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판을 제공하는 것; 상기 칩 영역들에 광 집적 회로 장치들을 각각 형성하는 것으로서, 상기 광 집적 회로 장치는 광 송신기, 광 수신기, 및 상기 광 송신기와 상기 광 수신기를 연결하는 테스트 광 도파로를 포함하는 것; 상기 광 송신기에 전기적 테스트 신호를 입력하여 상기 광 송신기 및 상기 광 수신기를 테스트하는 테스트 공정을 수행하는 것; 및 상기 테스트 공정을 수행한 후에, 상기 스크라이브 라인 영역을 따라 상기 반도체 기판을 컷팅하여, 상기 광 집적 회로 장치들을 개별적으로 분리하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 기판 상에서 광 송신기와 광 수신기를 연결하는 테스트용 광 도파로가 제공될 수 있다. 이에 따라 반도체 기판 상에 형성된 광 송신기에 전기적 테스트 신호를 입력함으로써 광 송신기의 테스트용 광 도파로를 통해 광학적 테스트 신호가 광 수신기로 입력될 수 있다. 이에 따라, 광 집적 회로 장치들을 개별적으로 분리하기 전에, 반도체 기판(즉, 웨이퍼) 상에서 광학적 프로브를 사용하지 않고 전기적 프로브만 이용하여 광 송신기 및 광 수신기를 테스트할 수 있다.
도 1은 본 발명의 실시예들에 따른 광 집적 회로 장치들을 포함하는 반도체 기판을 나타내는 도면이다.
도 2는 도 1의 일 부분을 확대한 도면이다.
도 3은 본 발명의 실시예들에 따른 광 집적 회로 장치의 제조 방법을 나타내는 순서도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 광 집적 회로 장치의 테스트 전후를 나타내는 도면들이다.
도 5a는 본 발명의 실시예들에 따른 광 집적 회로 장치의 일부를 나타내는 평면도이다.
도 5b는 본 발명의 실시예들에 따른 광 집적 회로 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I' 선을 따라 자른 단면이다.
도 6 및 도 7은 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치를 나타내는 도면들이다.
도 8a 및 도 8b는 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치의 테스트 전후를 나타내는 도면들이다.
도 9 내지 도 12는 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치를 나타내는 도면들이다.
도 13은 본 발명의 실시예들에 따른 광 집적 회로 장치를 포함하는 반도체 패키지의 개략적인 평면도이다.
도 14는 본 발명의 실시예들에 따른 광 집적 회로 장치를 포함하는 반도체 패키지의 개략적인 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 광 집적 회로 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 광 집적 회로 장치들이 형성된 반도체 기판을 나타낸다. 도 2는 도 1의 일 부분을 확대한 도면이다.
도 1을 참조하면, 반도체 기판(100)은 광 소자들이 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함한다.
반도체 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
칩 영역들(10)은 제 1 방향(D1) 및 제 1 방향(D1)에 수직하는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다.
실시예들에 따르면, 칩 영역들(10) 각각에 광 집적 회로 장치가 형성될 수 있다. 각 광 집적 회로 장치는 광 송신기(TX) 및 광 수신기(RX)를 포함한다. 본 발명의 실시예들에 따른 광 집적 회로 장치는 광 송신기(T0X) 및 광 수신기(RX)를 포함하는 반도체 칩일 수 있다.
상세하게, 반도체 기판(100)의 칩 영역들(10) 각각에 광 신호를 송수신하는 광 송신기(TX) 및 광 수신기(RX)가 제공될 수 있다. 이에 더하여, 반도체 기판(100)의 칩 영역들(10)에 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 또는 NAND 플래시 메모리(Flash Memory) 등과 같은 반도체 메모리 소자들 및/또는 MEMS(Micro Electro Mechanical Systems) 소자, CPU, 또는 DSP 등의 프로세서가 제공될 수도 있다. 또한, 반도체 기판(100)의 칩 영역들(10) 각각에 데이터 또는 신호를 입출력하기 위한 칩 패드들이 배치될 수 있다.
실시예들에 따르면, 칩 영역들(10) 각각에 광 송신기(TX), 광 수신기(RX), 및 반도체 기판(100) 상에서 광 송신기(TX) 및 광 수신기(RX)를 테스트하기 위한 광 도파로(optical waveguide; OW)가 제공될 수 있다. 즉, 칩 영역들(10) 각각에서 광 송신기(TX)와 광 수신기(RX)가 광 도파로(OW)를 통해 직접 연결될 수 있다. 칩 영역들(10) 각각에서, 테스트용 광 도파로(OW)는 광 송신기(TX)와 광 수신기(RX) 간의 빌트-인 셀프 테스트(Built-in self-test) 통로(path)로 사용될 수 있다. 실시예들에서, 테스트용 광 도파로(OW)의 일부는 스크라이브 라인 영역(20) 상에 형성될 수 있다.
도 2를 참조하면, 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 제공될 수 있으며, 각각의 칩 영역들(10)에 광 송신기(TX) 및 광 수신기(RX)가 제공될 수 있다.
광 송신기(TX)는 광원 소자(LD), 광 변조기(MOD), 및 광 송신 제어 소자(TIC)를 포함할 수 있다. 광 수신기(RX)는 광 검출기(PD) 및 광 수신 제어 소자(RIC)를 포함할 수 있다. 광 검출기(PD)는 광 도파로(OW)를 통해 광 송신기(TX)와 연결될 수 있다.
광 송신기(TX)는 제 1 및 제 2 출력 광 신호들(OP1, OP2)을 출력할 수 있으며, 반도체 기판(100) 상에서 제 1 및 제 2 출력 광 신호들 중 하나는 광 수신기(RX)로 입력될 수 있다. 즉, 반도체 기판(100) 상에서 광 송신기(TX) 및 광 수신기(RX)는, 외부로부터 광 신호의 입출력 없이, 광 신호를 송수신할 수 있다.
도 3은 본 발명의 실시예들에 따른 광 집적 회로 장치의 제조 방법을 나타내는 순서도이다.
도 3을 참조하면, 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 복수 개의 칩 영역들(10) 및 스크라이브 라인 영역(20)을 포함하는 반도체 기판을 준비한다(S10).
반도체 소자 제조 공정들(예를 들어, 포토리소그래피 공정 및 식각 공정 등)을 수행하여 칩 영역들(10)에 광 집적 회로 장치들이 각각 형성될 수 있다(S20). 즉, 도 2에 도시된 바와 같이, 반도체 기판(100)의 각 칩 영역에 광 송신기(TX), 광 수신기(RX), 및 광 도파로(OW)가 형성될 수 있다.
반도체 기판 상에 광 집적 회로 장치들을 형성한 후, 광 집적 회로 장치들에 대한 테스트 공정이 수행될 수 있다(S30).
테스트 공정시 각 칩 영역에 제공되는 테스트 패드들에 전기적 신호를 입력하여 광신호를 송신 및 수신함으로써 광 송신기 및 광 수신기를 테스트할 수 있다. 테스트 공정은 전기적 프로브 핀들을 테스트 패드들에 접촉시킴으로써 수행될 수 있다.
보다 상세하게, 전기적 테스트 신호를 광 송신기에 입력함으로써 광 송신기의 테스트용 광 도파로를 통해 광학적 테스트 신호가 출력될 수 있다. 광학적 테스트 신호는 테스트용 광 도파로를 통해 광 수신기로 입력될 수 있다. 광 수신기에서는 광학적 테스트 신호를 수신하여 광학적 신호의 품질을 평가할 수 있다. 일 예로, 광 수신기의 에러 검출기에서 광 검출기에서 수신한 광학적 신호에 에러가 발생하였는지 여부를 판단할 수 있다. 즉, 광 집적 회로 장치들을 개별적으로 분리하기 전에, 반도체 기판(예를 들어, 웨이퍼) 상에서 광학적 프로브를 사용하지 않고 전기적 프로브만 이용하여 광 송신기(TX) 및 광 수신기를 테스트할 수 있다.
테스트 공정을 수행한 후, 스크라이브 라인 영역을 따라 쏘잉(sawing) 또는 다이싱(dicing) 공정이 수행될 수 있다. 이에 따라, 광 집적 회로 장치들이 형성된 반도체 기판의 칩 영역들이 개별적으로 분리될 수 있다(S40).
이어서, 개별적으로 분리된 광 집적 회로 장치에 대한 패키징 공정이 수행될 수 있다(S50).
도 4a 및 도 4b는 본 발명의 실시예들에 따른 광 집적 회로 장치의 테스트 전후를 나타내는 도면들이다.
도 1 및 도 4a를 참조하면, 반도체 기판(100)의 칩 영역 상에 광 송신기(TX) 및 광 수신기(RX)가 제공될 수 있다. 반도체 기판(100)의 칩 영역은 스크라이브 라인 영역(20)으로 둘러싸일 수 있다.
광 송신기(TX)는 광원 소자(LD), 광 변조기(MOD), 및 송신 회로 소자(TIC)를 포함할 수 있다.
광원 소자(LD)는 광 변조기(MOD)와 이격되어 제공될 수 있으며, 접착막을 이용하여 반도체 기판(100) 상에 부착될 수 있다. 광원 소자(LD)는 예를 들어, 레이저 다이오드일 수 있다. 광원 소자(LD)에서 출력되는 광 신호는 광 변조기(MOD)로 전달될 수 있다.
광 변조기(MOD)는 송신 회로 소자(TIC)로부터 인가된 전기 신호에 따라 광 신호를 변조하여 출력 광 도파로들(OW1, OW2)를 통해 변조된 광 신호들을 출력할 수 있다. 변조된 광 신호는 광 섬유 또는 광 섬유 어레이를 통해 외부로 출력될 수 있다. 광 변조기(MOD)는 반도체 소자 제조 공정을 이용하여 형성된 광 도파로에 pn 다이오드가 접합되어 구성될 수 있다.
보다 상세하게, 광 변조기(MOD)는 입력 도파로(IW), 광 분할부(120), 위상 변조기(130), 광 결합부(140), 및 제 1 및 제 2 출력 광 도파로들(OW1, OW2)을 포함할 수 있다. 광 변조기(MOD)는 광원 소자(LD)로부터 광 신호를 입력받는 입력 격자 커플러(110) 및 변조된 광 신호를 외부로 출력하는 출력 격자 커플러(150)를 포함할 수 있다. 출력 격자 커플러(150)는 제 1 출력 광 도파로(OW1)의 끝단에 연결될 수 있다.
광 신호가 입력 격자 커플러(110)를 통하여 입력되고, 입력된 광 신호는 광 분할부(120)를 통하여 각각 제 1 도파로(WG1)와 제 2 도파로(WG2)로 각각 분기될 수 있다. 제 1 도파로(WG1)로 분기된 광 신호는 위상이 변화되지 않으며, 제 2 도파로(WG2)로 분기된 광 신호의 위상은 위상 변조기(130)에서 변조될 수 있다. 제 1 및 제 2 도파로들(WG1, WG2)을 통과한 광 신호들은 광 결합부(140)에서 합쳐져 간섭이 일어날 수 있다. 광 결합부(140)에서 보강 간섭 또는 상쇄 간섭이 발생된 광 신호들은 제 1 및 제 2 출력 광 도파로들(OW1, OW2)을 통하여 출력될 수 있다. 즉, 제 1 출력 광 도파로(OW1)를 통해 제 1 광 변조 신호가 출력될 수 있으며, 제 2 출력 광 도파로(OW2)를 통해 제 2 광 변조 신호가 출력될 수 있다. 여기서, 제 1 및 제 2 광 변조 신호들은 서로 상보적인 신호일 수 있다.
실시예들에서, 광도파로들(IW, WG1, WG2, OW1, OW2)은 단결정 실리콘으로 형성될 수 있으며, 하부 및 상부 클래드층들은 실리콘 산화물로 형성될 수 있다.
위상 변조기(130)는 p형 도펀트가 도핑된 제 1 전극, n형 도펀트가 도핑된 제 2 전극, 제 1 및 제 2 전극들 사이의 제 2 도파로(WG2)를 포함할 수 있다.
송신 회로 소자(TIC)는 위상 변조기(130)의 제 1 및 제 2 전극들에 전기적 신호를 인가하여 광 신호의 위상을 변조시킬 수 있다. 송신 회로 소자(TIC)는 PRBS(Pseudo-Random Binary Sequence) 생성기 및 드라이버를 포함할 수 있다. 위상 변조기(130)의 제 1 및 제 2 전극들은 도전 라인들을 통하여 송신 회로 소자(TIC)와 연결될 수 있다. PRBS(Pseudo-Random Binary Sequence) 생성기를 이용하여 제 1 및 제 2 출력 광 도파로들(OW1, OW2)로 변조된 광 신호가 출력될 수 있다.
송신 회로 소자(TIC)는 도전 패드들을 포함할 수 있으며, 반도체 기판(100) 상에 형성된 입출력 패드(미도시)와 연결될 수 있다.
입력 및 출력 격자 커플러들(110, 150)은 입력 및 출력 광 도파로들(IW, OW1)의 일단에 격자를 형성함으로써 구현할 수 있다. 입력 및 출력 격자 커플러들(110, 150)은 광 신호가 격자를 만나면서 회절하는 특성을 이용하여, 광 신호를 송수신할 수 있고, 격자의 간격을 조절함으로써 광 신호를 필터링할 수도 있다.
광 수신기(RX)는 광 검출기(PD) 및 광 검출기(PD)와 연결된 수신 회로 소자(RIC)를 포함한다. 실시예들에서, 광 검출기(PD)는 제 2 출력 광 도파로(OW2)와 연결될 수 있으며, 광 송신기(TX)에서 출력되는 제 2 광 변조 신호가 광 검출기(PD)로 입력될 수 있다.
일 예로, 광 검출기(PD)는 반도체 소자 제조 공정을 이용하여 형성된 포토다이오드(Photodiode), APD(Avalanche photodiode), PIN 포토다이오드 중 어느 하나를 포함할 수 있다. 광 검출기(PD)는 광 섬유로부터 반도체 기판(100)에 수직하는 방향으로 입사하는 광 신호를 검출하여 전기적 신호로 변환할 수 있다. 광 검출기(PD)에서 생성된 전기적 신호는 제 1 및 제 2 도전 플러그들(CP1, CP2)을 통해 수신 회로 소자(RIC)로 출력될 수 있다. 광 검출기(PD)의 구조에 대해 도 5a 및 도 5b를 참조하여 보다 상세히 설명한다.
광 검출기(PD)에서 변환된 전기적 신호는 수신 회로 소자(RIC)의 트랜스임피던스 증폭기(transimpedance amplifier, TIA)에 의해 증폭될 수 있다. 증폭된 전기신호는 전기적 인터페이스를 통해 외부 전자 장치로 전달될 수 있다.
수신 회로 소자(RIC)는 광 검출기(PD)(또는 광전 변환기)에서 변환된 전기적 신호를 검출 및 증폭할 수 있다. 수신 회로 소자(RIC)는 트랜스임피던스 증폭기(TIA), 제한 증폭기(limiting amplifier; LA), 및 에러 검출기를 포함할 수 있다.
트랜스임피던스 증폭기(TIA)는 광 검출기(PD)에서 출력된 전기 신호를 변환하거나 또는 증폭할 수 있다. 광 검출기(PD)에서 출력되는 전기적 신호가 입력된 광 신호에 따라 전류의 크기가 변경되는 전류 신호인 경우, 트랜스임피던스 증폭기(TIA)는 광 검출기(PD)의 전류 신호를 전압 신호로 변환하여 출력할 수 있다. 즉, 트랜스임피던스 증폭기(TIA)에서 출력되는 전기 신호의 전압 크기는 광 신호에 따라 변경될 수 있다.
제한 증폭기(LA)는 미리 설정된 전압 레벨에 기초하여 전기 신호를 증폭할 수 있다. 미리 설정된 전압 레벨은 전기 신호에 포함된 0 또는 1의 디지털 값을 해석하기에 적절한 레벨로 결정될 수 있다.
에러 검출기(error detector)는 광 송신기(TX)의 PRBS 생성기에서 생성된 PRBS 패턴과 광 검출기(PD)에서 변환된 전기 신호와 비교하여 에러를 체크할 수 있다.
복수 개의 칩 영역들(10)을 포함하는 반도체 기판(100) 상에서 테스트 공정이 수행될 수 있으며, 전기적 테스트 프로브들을 이용하는 테스트 공정에 의해 광 송신기(TX)에서 광 수신기(RX)로 테스트 광 신호가 제 2 출력 광 도파로(OW2)를 통해 전달될 수 있다. 제 2 출력 광 도파로(OW2)는 광 송신기(TX)에 연결되는 출력 부분(OW2a), 광 수신기(RX)에 연결되는 입력 부분, 및 출력 부분과 입력 부분 사이에 연결된 연결 부분을 포함할 수 있다. 출력 부분 및 입력 부분은 칩 영역(10)에 형성될 수 있으며, 연결 부분은 스크라이브 라인 영역(20)에 형성될 수 있다.
도 1 및 도 4b를 참조하면, 광 집적 회로 장치의 테스트 후에, 스크라이브 라인 영역(20)을 따라 쏘잉(sawing) 또는 다이싱(dicing) 공정이 수행되어, 제 2 출력 광 도파로(OW2)가 컷팅될 수 있다. 즉, 스크라이브 라인 영역(20) 상의 연결 부분이 컷팅될 수 있으며, 제 2 출력 광 도파로(OW2)의 출력 부부(OW2a)과 입력 부분(OW2b)이 서로 분리될 수 있다.
즉, 반도체 기판(100)에 대한 컷팅 공정에 의해 개별적으로 분리된 광 집적 회로 장치의 광 송신기(TX)와 광 수신기(RX) 간의 광 신호는 연결되지 않으며, 광 송신기(TX)와 광 수신기(RX)는 독립적으로 동작할 수 있다.
컷팅 공정 후에, 광 송신기(TX)에서 출력되는 광 신호는 제 1 출력 광 도파로(IW) 및 출력 격자 커플러(150)를 통해 광 섬유로 전달될 수 있다. 컷팅 공정 후에, 광 섬유를 통해 광 수신기(RX)의 광 검출기(PD)로 광 신호가 입력될 수 있다.
도 5a는 본 발명의 실시예들에 따른 광 집적 회로 장치의 일부를 나타내는 평면도이다. 도 5b는 본 발명의 실시예들에 따른 광 집적 회로 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I' 선을 따라 자른 단면이다.
도 5a 및 도 5b를 참조하면, 광 검출기(PD)는 SOI 기판 상에 형성될 수 있다. 즉, 반도체 기판(100) 상에 하부 클래딩층(101; 예를 들어, 실리콘 산화막)이 형성될 수 있으며, 하부 클래딩층(101) 상에 실리콘 도파로(103) 및 실리콘 도파로(103) 상의 게르마늄 패턴(105)이 형성될 수 있다.
실리콘 도파로(103) 내에 n형 도펀트가 도핑된 n형 도핑 영역을 포함할 수 있으며, 게르마늄 패턴(105)의 상부에 p형 도펀트가 도핑된 p형 도핑 영역(107)이 제공될 수 있다. 실리콘 도파로(103)의 일단은 제 2 출력 광 도파로(OW2)와 연결될 수 있다. 제 2 출력 광 도파로(OW2)는 실리콘 산화막(104)으로 둘러싸일 수 있다. 실리콘 도파로(103)의 n형 도핑 영역에 제 1 도전 플러그(CP1)가 접속될 수 있으며, 제 1 도전 플러그(CP1)는 게르마늄 패턴(105)을 둘러쌀 수 있다. 제 2 도전 플러그(CP2)가 게르마늄 패턴(105)의 p형 도핑 영역(107)에 접속될 수 있으며, 링 형태를 가질 수 있다.
실리콘 도파로(103)를 따라 입사되는 광 신호는 전반사되어 진행하며, 광 신호가 게르마늄 패턴(105)에 도달하는 경우 게르마늄 패턴(105)에서 광 신호가 흡수될 수 있다. 게르마늄 패턴(105)으로 흡수된 광 신호는 전기적 신호로 변환되어 제 1 및 제 2 도전 플러그들(CP1, CP2)을 통해 출력될 수 있다.
실시예들에 따르면, 테스트 공정시 광 검출기(PD)는 광 송신기(도 4a의 TX)로부터 제 2 출력 광 도파로(도 4a의 OW2)를 통해 제공되는 테스트 광 신호(BIST)를 검출할 수 있다. 제 2 출력 광 도파로(도 4a의 OW2)를 통해 입력된 테스트 광 신호(BIST)는 광 검출기(PD)에서 전기적 신호로 변환될 수 있으며, 변환된 전기적 신호는 수신 회로 소자(RIC)의 에러 검출기로 전달될 수 있다.
반도체 기판(100)을 컷팅한 후에, 광 검출기(PD)는 외부에서 광 섬유를 통해 입력되는 외부 광 신호(LS)를 전기적 신호로 변환할 수 있다. 외부에서 광 섬유를 통해 입력되는 외부 광 신호(LS)는 반도체 기판(100)에 대해 수직한 방향으로 입력될 수 있다.
도 6 및 도 7은 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치를 나타내는 도면들이다. 설명의 간략함을 위해, 앞서 도 4a 및 도 4b를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6을 참조하면, 반도체 기판(100)의 칩 영역(10)은 스크라이브 라인 영역(20)으로 둘러싸일 수 있으며, 칩 영역(10) 상에 광 송신기(TX) 및 광 수신기(RX)가 제공될 수 있다.
광 송신기(TX)는, 앞서 설명한 것처럼, 광원 소자(LD), 광 변조기(MOD), 송신 회로 소자(TIC)를 포함한다. 이에 더하여, 광 송신기(TX)는 가변 광 감쇠기(160; variable optical attenuator)를 더 포함할 수 있다.
광 감쇠기(160)는 제 2 출력 광 도파로(OW2)에 p-i-n 다이오드가 접합되어 구성될 수 있다. 광 감쇠기(160)는 제 2 출력 광 도파로(OW2)에서 출력되는 광 신호의 세기를 조절함으로써 광 신호 파워 크기에 따른 수신 감도를 평가할 수 있다. 일 예에서, 광 감쇠기(160)가 광 송신기(TX)에 구비되는 것으로 도시하였으나, 광 감쇠기(160)는 광 수신기(RX)에 제공될 수도 있다.
도 7을 참조하면, 광 변조기(MOD)는 세 개의 출력 포트들을 포함하는 광 컴바이너(combiner; 170)와 세 개의 출력 포트들에 각각 연결된 출력 광 도파로들(OW1, OW2, OW3)을 포함할 수 있다.
광 컴바이너(170)는 세 개의 출력 포트들을 통해 광 컴바이너(170) 내에서 발생한 출력 광 신호를 외부로 모두 출력시킴으로써 광 컴바이너(170) 내에 내부 반사광의 발생을 억제할 수 있다.
출력 광 도파로들(OW1, OW2, OW3)은 메인 광 도파로(OW1)와 제 1 및 제 2 보조 광 도파로들(OW2, OW3)을 포함할 수 있다. 메인 광 도파로(OW1)에서 보강 간섭이 일어난 메인 광 신호가 출력될 수 있으며, 제 1 및 제 2 보조 광 도파로들(OW2, OW3)에서 상쇄 간섭이 일어난 보조 광 신호들이 출력될 수 있다.
실시예들에 따르면, 제 1 및 제 2 보조 광 도파로들(OW2, OW3) 중 하나는 광 수신기(RX)의 광 검출기(PD)와 연결될 수 있다. 즉, 테스트 공정 전에, 광 송신기(TX)에서 출력되는 광 신호들 중 하나는 테스트용 광 신호로서 광 수신기(RX)로 제공될 수 있다.
도 8a 및 도 8b는 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치의 테스트 전후를 나타내는 도면들이다. 설명의 간략함을 위해, 앞서 도 4a 및 도 4b를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 1 및 도 8a을 참조하면, 제 2 출력 광 도파로(OW2)는 스크라이브 라인 영역(20)의 연장 방향들에 대해 수직하지 않을 수 있다. 제 2 출력 광 도파로(OW2)는 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)과 나란하지 않을 수 있다.
제 2 출력 광 도파로(OW2)는 광 송신기(TX)에 연결되는 출력 부분(OW2a), 광 수신기(RX)에 연결되는 입력 부분(OW2b), 및 출력 부분(OW2a)과 입력 부분(OW2b) 사이에 연결된 연결 부분(OW2c)을 포함할 수 있다. 출력 부분(OW2a) 및 입력 부분(OW2b)은 칩 영역(10)에 형성될 수 있으며, 연결 부분(OW2c)은 스크라이브 라인 영역(20)에 형성될 수 있다. 여기서, 출력 부분(OW2a) 및 입력 부분(OW2b)은 제 1 및 제 2 방향들(D1, D2)과 나란하지 않을 수 있다. 다시 말해, 출력 부분(OW2a) 및 입력 부분(OW2b)은 제 1 방향 (D1) 또는 제 2 방향(D2)에 대해 소정 각도(θ)를 가질 수 있다.
반도체 기판(100) 상에서 광 집적 회로 장치에 대한 테스트 공정 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)이 절단될 수 있다.
도 1 및 도 8b를 참조하면, 반도체 기판(100)에 대한 절단 공정 후, 제 2 출력 광 도파로(OW2)는 절단 면에 대해 90도 보다 작은 소정 각도(θ)를 가질 수 있다. 제 2 출력 광 도파로(OW2)의 절단면은 공기(air)와 접합될 수 있다. 이와 같이, 제 2 출력 광 도파로(OW2)는 스크라이브 라인 영역(20) 수직하지 않으므로, 컷팅 공정 후, 제 2 출력 광 도파로(OW2)에서 출력되는 광 신호가 절단면에서 반사되어 재입력되는 것을 방지할 수 있다.
도 9 내지 도 12는 본 발명의 다양한 실시예들에 따른 광 집적 회로 장치를 나타내는 도면들이다.
도 9를 참조하면, 반도체 기판(100)의 칩 영역(10)은 스크라이브 라인 영역(20)으로 둘러싸일 수 있으며, 칩 영역(10) 상에 광 송신기(TX) 및 광 수신기(RX)가 제공될 수 있다.
광 송신기(TX)는, 앞서 설명한 것처럼, 광원 소자(LD), 광 변조기(MOD), 및 송신 회로 소자(TIC)를 포함한다. 광 수신기(RX)는 앞서 설명한 것처럼, 광 검출기(PD) 및 수신 회로 소자(RIC)를 포함할 수 있다.
실시예들에서, 광 검출기(PD)는 광 도파로에 집적된 포토다이오드일 수 있다. 이에 더하여, 광 수신기(RX)는 광 검출기(PD)의 광 도파로와 연결되는 격자 커플러(180)를 포함할 수 있다.
보다 상세하게, 광 검출기(PD)는, 도 5b에 도시된 바와 유사하게, 반도체 기판(100) 상에 배치된 클래딩층, 클래딩층 상의 실리콘 코어층, 및 실리콘 코어층 상에 배치된 게르마늄 패턴을 포함할 수 있다. 여기서, 실리콘 코어층은 n형 도펀트를 포함하는 제 1 영역, p형 도펀트를 포함하는 제 2 영역, 및 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함할 수 있다. 그리고, 제 1 및 제 2 영역들은 제 3 영역을 사이에 두고 수평적으로 이격될 수 있다.
게르마늄 패턴은 소정의 전하 캐리어 농도를 갖도록 제1 도전형 또는 제2 도전형의 도펀트로 도핑된 외인성 게르마늄, 또는 도핑되지 않은 진성 게르마늄으로 형성될 수도 있다.
실리콘 코어층의 제 1 영역은 제 1 도전 플러그 및 도전 라인을 통해 수신 회로 소자(RIC)와 연결되며, 실리콘 코어층의 제 2 영역은 제 2 도전 플러그 및 도전 라인을 통해 수신 회로 소자(RIC)와 연결될 수 있다. 여기서, 실리콘 코어층의 제 3 영역에서 광 신호를 흡수하여 전기적 신호로 변환될 수 있다. 제 3 영역에서 광 신호에 의해 생성된 전하 캐리어가 제 1 영역 또는 제 2 영역으로 유출입되면서, 광 검출기(PD)는 입력된 광 신호에 상응하는 전기적 신호를 출력할 수 있다.
실시예들에 따르면, 실리콘 코어층의 일측은 격자 커플러(180)와 연결될 수 있으며, 실리콘 코어층의 타측은 제 2 출력 광 도파로(OW2)와 연결될 수 있다. 즉, 테스트 공정시 테스트용 광 신호가 광 검출기(PD)로 입력될 수 있으며, 테스트 공정 및 컷팅 공정 후에 외부로부터 광 신호가 격자 커플러(180)를 통해 광 검출기(PD)로 입력될 수 있다.
도 10을 참조하면, 광 수신기(RX)는 광 검출기(PD), 2차원 격자 커플러(180), 2차원 격자 커플러(180)와 광 검출기(PD)를 연결하는 제 1 및 제 2 입력 광 도파로들을 포함할 수 있다.
광 검출기(PD)는 앞서 도 9를 참조하여 설명한 것처럼, 광 도파로에 집적된 포토다이오드일 수 있다. 외부에서 입력되는 광 신호는 2차원 격자 커플러(180)를 통해 제 1 및 제 2 입력 광 도파로들로 분배될 수 있다.
2차원 격자 커플러(180)는 광을 굴절시키는 규칙적인 2차원 패턴들을 포함할 수 있다. 2차원 격자 커플러(180)의 일단에 제 1 입력 광 도파로가 연결되고, 2차원 격자 커플러(180)의 타단에 제 2 입력 광 도파로가 연결될 수 있다.
제 1 입력 광 도파로가 광 검출기(PD)의 실리콘 코어층 일단에 연결되고, 제 2 입력 광 도파로가 광 검출기(PD)의 실리콘 코어층 타단에 연결될 수 있다.
또한, 광 송신기(TX)와 광 검출기(PD)를 연결하는 제 2 출력 광 도파로가 실리콘 코어층의 일단에 연결될 수 있다. 광 신호의 간섭이 방지될 수 있도록 제 2 출력 광 도파로와 제 1 입력 광 도파로 사이에 실리콘 산화물이 개재될 수 있다.
광 집적 회로 장치에 대한 테스트 공정 및 반도체 기판(100)에 대한 컷팅 공정 후에, 제 2 출력 광 도파로(OW2)는 컷팅되므로, 제 2 출력 광 도파로(OW2)를 통해 광신호는 입력되지 않을 수 있다.
도 11 및 도 12를 참조하면, 광 수신기(RX)는 제 1 및 제 2 광 검출기들(PD1, PD2), 2차원 격자 커플러(180), 제 1 및 제 2 입력 광 도파로들을 포함할 수 있다. 제 1 입력 광 도파로는 제 1 광 검출기(PD)와 2차원 격자 커플러(180)의 일단을 연결할 수 있으며, 제 2 입력 광 도파로는 제 2 광 검출기(PD)와 2차원 격자 커플러(180)의 타단을 연결할 수 있다.
제 2 출력 광 도파로(OW2)는 도 11에 도시된 바와 같이, 제 1 및 제 2 광 검출기들(PD) 중 어느 하나에 연결될 수 있다. 이와 달리, 제 2 출력 광 도파로(OW2)는, 도 12에 도시된 바와 같이, 2개로 분기되어 제 1 및 제 2 광 검출기들(PD1, PD2))과 연결될 수도 있다.
도 13은 본 발명의 실시예들에 따른 광 집적 회로 장치를 포함하는 반도체 패키지의 개략적인 평면도이다. 도 14는 본 발명의 실시예들에 따른 광 집적 회로 장치를 포함하는 반도체 패키지의 개략적인 단면도이다.
도 13을 참조하면, 광 집적 회로 패키지(1000)는 앞서 설명된 광 집적 회로 장치(100C), 전기적 인터페이스(500A), 및 광학적 인터페이스(500B)를 포함할 수 있다. 광 집적 회로 장치(100C)는 반도체 기판(100) 상에 형성될 수 있으며, 외부 전자 장치와의 연결을 위한 입출력 패드들(P)을 포함할 수도 있다. 광 집적 회로 장치(100C)의 일측에 전기적 인터페이스(500A)가 연결되고, 광 집적 회로 장치(100C)의 타측에 광학적 인터페이스(500B)가 연결될 수 있다.
전기적 인터페이스(500A)의 배선 라인들을 통해 전기적 신호가 광 수신기(RX) 및 광 송신기(TX)에 입출력될 수 있다. 광학적 인터페이스(500B)는 하나의 광 섬유 또는 복수 개의 광 섬유들을 포함하는 광 섬유 어레이일 수 있다. 광학적 인터페이스(500B)의 광 섬유들을 통해 광 신호들이 입출력될 수 있다.
도 14를 참조하면, 앞서 설명된 제조 방법들에 의해 형성된 광 집적 회로 장치(100C)가 패키지 기판(200) 상에 실장될 수 있다.
패키지 기판(200)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판 등일 수 있다. 패키지 기판(200)은 그 내부에 내부 배선들이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(200)은 서로 대향하는 상면 및 하면을 가지며, 본딩 패드들, 내부 배선들, 및 외부 접속 패드들을 포함할 수 있다. 패키지 기판(200)의 상면 중심에 광 집적 회로 장치(100C)가 제공될 수 있다.
광 집적 회로 패키지(1000)는 반도체 기판(100)에 형성된 광 집적 회로 장치(100C)를 포함할 수 있다. 반도체 기판(100)은 실리콘 기판 또는 III-V족 반도체 기판일 수 있다. 반도체 기판(100)에, 앞서 도면을 참조하여 설명된 광 도파로, 광 변조기, 격자 커플러, 및 광 검출기가 형성될 수 있다.
광원 소자(LD), 송신 및 수신 회로 소자들(TIC)은 접착층을 이용하여 반도체 기판(100)에 부착될 수 있다. 송신 및 수신 회로 소자들(TIC)은 도전 패드들을 통해 반도체 기판(100)에 제공된 도전 패드들과 전기적으로 연결될 수 있다.
반도체 기판(100)의 일측에 광학적 인터페이스, 예를 들어, 광 섬유(500)가 연결될 수 있다. 광 섬유(500)는 반도체 기판(100)에 형성된 격자 커플러를 통해 광 도파로와 광학적으로 연결될 수 있다.
몰딩막(미도시)이 패키지 기판(200)의 상면에서 광 집적 회로 장치(100C)를 덮을 수 있다. 몰딩막은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 복수 개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 칩 영역들 각각에 제공된 광 송신기 및 광 수신기; 및
    상기 반도체 기판 상에 제공되어 상기 광 송신기와 상기 광 수신기에 제공된 광 검출기를 연결하는 테스트 광 도파로를 포함하는 광 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 테스트 광 도파로는 상기 광 송신기에서 출력되는 광학적 테스트 신호를 상기 광 수신기로 전달하는 광 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 테스트 광 도파로의 일부는 상기 스크라이브 라인 영역 상에 제공되는 광 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 스크라이브 라인 영역은 제 1 방향 및 제 1 방향에 수직하는 제 2 방향으로 연장되고,
    상기 테스트 광 도파로는 상기 광 송신기에 연결되는 출력 부분 및 상기 광 수신기에 연결되는 입력 부분을 포함하되, 상기 출력 부분 및 상기 입력 부분은 상기 제 1 및 제 2 방향들과 나란하지 않은 광 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 광 검출기는:
    상기 반도체 기판 상에 배치된 클래딩층;
    상기 클래딩층 상에 배치된 실리콘 코어층; 및
    상기 실리콘 코어층 상의 게르마늄 패턴을 포함하되,
    상기 테스트 광 도파로는 상기 실리콘 코어층의 일측에 연결되는 광 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 실리콘 코어층은 n형 도펀트를 포함하는 n형 도펀트 영역을 포함하고,
    상기 게르마늄 패턴은 상기 실리콘 코어층과 이격되며 p형 도펀트를 포함하는 p형 도펀트 영역을 포함하는 광 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 광 검출기는:
    상기 반도체 기판 상에 배치된 클래딩층;
    상기 클래딩층 상에 배치되며, 제 1 영역, 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하는 실리콘 코어층; 및
    상기 실리콘 코어층의 상기 제 3 영역 상에 배치된 게르마늄 패턴을 포함하되,
    상기 테스트 광 도파로는 상기 실리콘 코어층의 상기 제 3 영역과 연결되는 광 집적 회로 장치.
  8. 제 1 항에 있어서,
    상기 광 송신기는:
    광 신호를 제공하는 광원 소자;
    상기 광 신호를 변조하여 변조된 광 신호를 출력하는 광 변조기; 및
    상기 광 변조기에서 변조된 광 신호를 출력하는 광 출력부를 포함하는 광 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 광 변조기는:
    상기 광 신호를 수신하여 제 1 광 신호와 제 2 광 신호로 나누어 제 1 및 제 2 광 도파로들로 각각 전송하는 광 분할부;
    상기 제 1 광 도파로에 위치하여, 전기 신호에 따라 상기 제1 광 신호의 위상을 천이시키는 위상 천이기; 및
    상기 제 1 광 도파로로 전송된 광 신호 및 상기 제2 광 도파로로 전송된 광 신호를 결합하여 상기 변조된 광 신호를 생성하는 광 결합부를 포함하는 광 집적 회로 장치.
  10. 복수 개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판을 제공하는 것;
    상기 칩 영역들에 광 집적 회로 장치들을 각각 형성하는 것으로서, 상기 광 집적 회로 장치는 광 송신기, 광 수신기, 및 상기 광 송신기와 상기 광 수신기를 연결하는 테스트 광 도파로를 포함하는 것;
    상기 광 송신기에 전기적 테스트 신호를 입력하여 상기 광 송신기 및 상기 광 수신기를 테스트하는 테스트 공정을 수행하는 것; 및
    상기 테스트 공정을 수행한 후에, 상기 스크라이브 라인 영역을 따라 상기 반도체 기판을 컷팅하여, 상기 광 집적 회로 장치들을 개별적으로 분리하는 것을 포함하는 광 집적 회로 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020255191A1 (ko) * 2019-06-17 2020-12-24

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7103042B2 (ja) * 2018-08-03 2022-07-20 富士通オプティカルコンポーネンツ株式会社 光デバイス、光送受信モジュール、および光デバイスの製造方法
JP7259431B2 (ja) * 2019-03-15 2023-04-18 富士通オプティカルコンポーネンツ株式会社 光デバイス、これを用いた光モジュール、及び光デバイスの試験方法
US11280959B2 (en) * 2019-04-23 2022-03-22 Ayar Labs, Inc. Photonics systems to enable top-side wafer-level optical and electrical test
US11531172B2 (en) * 2020-05-13 2022-12-20 Globalfoundries U.S. Inc. Wafer-level testing of lasers attached to photonics chips
CN112180505B (zh) * 2020-10-22 2022-08-16 武汉光谷信息光电子创新中心有限公司 光电集成芯片
CN113625391B (zh) * 2021-07-09 2024-11-08 南京光智元科技有限公司 光学结构、光耦合方法和光子集成电路芯片
GB2609636B (en) * 2021-08-11 2024-10-30 Ligentec Sa Stress-relief structure for photonic integrated circuits
WO2023042320A1 (ja) * 2021-09-15 2023-03-23 日本電信電話株式会社 検査用光回路および光回路チップの製造方法
CN114068736B (zh) * 2021-10-18 2023-06-02 武汉光谷信息光电子创新中心有限公司 光电探测器
CN116299888A (zh) * 2021-12-14 2023-06-23 上海曦智科技有限公司 光互连装置及其制造方法
JP7740008B2 (ja) * 2021-12-20 2025-09-17 古河ファイテルオプティカルコンポーネンツ株式会社 光デバイス
CN117289407A (zh) * 2022-06-17 2023-12-26 苏州旭创科技有限公司 光芯片以及光模块
CN115166899B (zh) * 2022-08-04 2024-06-07 赛丽科技(苏州)有限公司 集成光学芯片及其使用方法、集成光学系统
CN119002102A (zh) * 2023-05-17 2024-11-22 华为技术有限公司 一种芯片、光电模块及光通信设备
US20250085193A1 (en) * 2023-09-08 2025-03-13 Marvell Asia Pte Ltd Method and apparatus for silicon photonics testing
CN117170016B (zh) * 2023-11-03 2024-01-23 中国科学院半导体研究所 高集成度光子芯片结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120052555A (ko) * 2010-11-16 2012-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170051140A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 광 집적 회로 패키지
US9766410B1 (en) * 2014-07-11 2017-09-19 Acacia Communications, Inc. Wafer-level testing of photonic integrated circuits with optical IOs
US9841618B1 (en) * 2017-04-19 2017-12-12 Ciena Corporation Optical modulator with improved efficiency

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078486A (ja) 2001-08-31 2003-03-14 Mitsubishi Electric Corp 光送受信器、多重化集積回路、多重分離集積回路、一体型多重化／多重分離集積回路及び光送受信器の評価・試験方法
US9813152B2 (en) 2004-01-14 2017-11-07 Luxtera, Inc. Method and system for optoelectronics transceivers integrated on a CMOS chip
US7341384B2 (en) 2005-03-30 2008-03-11 The Boeing Company Fiber optic transceiver module having built-in test capability and associated method
WO2008036468A2 (en) 2006-07-28 2008-03-27 Em4, Inc. System and method for built-in testing of a fiber optic transceiver
US9236958B2 (en) * 2012-08-10 2016-01-12 Skorpios Technologies, Inc. Method and system for performing testing of photonic devices
US9960888B2 (en) 2014-06-26 2018-05-01 Luxtera, Inc. Method and system for an optoelectronic built-in self-test system for silicon photonics optical transceivers
EP3400635B1 (en) * 2016-01-04 2023-06-07 Infinera Corporation Tunable waveguide devices
US9941957B2 (en) 2016-01-07 2018-04-10 Luxtera, Inc. Method and system for connectionless integrated optical receiver and transmitter test
US11099338B2 (en) * 2018-01-25 2021-08-24 Poet Technologies, Inc. Method of forming an hermetic seal on electronic and optoelectronic packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120052555A (ko) * 2010-11-16 2012-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9766410B1 (en) * 2014-07-11 2017-09-19 Acacia Communications, Inc. Wafer-level testing of photonic integrated circuits with optical IOs
KR20170051140A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 광 집적 회로 패키지
US9841618B1 (en) * 2017-04-19 2017-12-12 Ciena Corporation Optical modulator with improved efficiency

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020255191A1 (ko) * 2019-06-17 2020-12-24

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