KR20200048978A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다. 본 발명의 일 측면에 따르면, 복수의 플레인을 포함하되 플레인 각각은 적어도 2 이상의 메모리 블록을 포함하는 메모리 장치와, 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 메모리 블록 중 웨이 인터리빙이 가능한 적어도 2이상의 메모리 블록을 포함하는 슈퍼 블록인 제1 슈퍼 블록을 생성하고, 제1 슈퍼 블록에 포함된 메모리 블록에 대한 배드 블록 여부를 판단하여, 배드 블록으로 판단된 메모리 블록인 제1 메모리 블록을 대체하기 위한 대체 블록을 검색하며, 웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙이 불가한 대체 블록인 제2 메모리 블록으로 제1 메모리 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성하고, 제2 슈퍼 블록이 생성된 이후 가용하게 된, 제2 메모리 블록을 대체하기 위한 웨이 인터리빙 가능한 대체 블록인 제3 메모리 블록을 검색하며, 제3 메모리 블록으로 상기 제2 메모리 블록을 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성하는 데이터 저장 장치가 제공된다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예는 웨이 인터리빙이 불가능한 메모리 블록을 웨이 인터리빙이 가능한 블록으로 대체하는 기술을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 복수의 플레인을 포함하되 플레인 각각은 적어도 2 이상의 메모리 블록을 포함하는 메모리 장치와, 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 메모리 블록 중 웨이 인터리빙이 가능한 적어도 2이상의 메모리 블록을 포함하는 슈퍼 블록인 제1 슈퍼 블록을 생성하고, 제1 슈퍼 블록에 포함된 메모리 블록에 대한 배드 블록 여부를 판단하여, 배드 블록으로 판단된 메모리 블록인 제1 메모리 블록을 대체하기 위한 대체 블록을 검색하며, 웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙이 불가한 대체 블록인 제2 메모리 블록으로 제1 메모리 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성하고, 제2 슈퍼 블록이 생성된 이후 가용하게 된, 제2 메모리 블록을 대체하기 위한 웨이 인터리빙 가능한 대체 블록인 제3 메모리 블록을 검색하며, 제3 메모리 블록으로 상기 제2 메모리 블록을 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성하는 데이터 저장 장치가 제공된다.
본 발명의 일 실시예에 따르면, 복수의 메모리 블록을 포함하는 메모리 장치와, 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법에 있어서, 복수의 메모리 블록 중 웨이 인터리빙이 가능한 적어도 2이상의 메모리 블록을 포함하는 슈퍼 블록인 제1 슈퍼 블록을 생성하는 단계, 제1 슈퍼 블록에 포함된 메모리 블록에 대한 배드 블록 여부를 판단하는 단계, 배드 블록으로 판단된 메모리 블록인 제1 메모리 블록을 대체하기 위한 대체 블록을 검색하는 단계, 웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙이 불가한 대체 블록인 제2 메모리 블록으로 제1 메모리 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성하는 단계, 제2 슈퍼 블록이 생성된 이후 가용하게 된, 제2 메모리 블록을 대체하기 위한 웨이 인터리빙 가능한 대체 블록인 제3 메모리 블록을 검색하는 단계 및 제3 메모리 블록으로 제2 메모리 블록을 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성하는 단계를 포함하는 데이터 저장 장치 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 웨이 인터리빙을 통한 데이터 저장 장치의 성능 향상이 가능하게 된다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 나타낸 도면.
도 2는 도 1의 메모리의 구성을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면.
도 4는 도 1에 도시된 불휘발성 메모리 장치의 일 예를 설명하기 위한 도면.
도 5는 본 발명의 일 실시예에 따른 도 2에 도시된 FTL의 블록도.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 장치 동작 방법의 흐름도.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 대체 블록을 설명하기 위한 도면.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 11은 도 10의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(20)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드러플 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트 장치로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(20)의 프로토콜에 대응하여 호스트 장치(20)와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치(20)로부터 전송된 요청을 처리할 수 있다. 호스트 장치(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
도 2는 도 1의 메모리(230)를 나타낸 도면이다.
도 2를 참조하면, 본 실시 예에 따른 메모리(230)는 플래시 변환 계층(flash translation layer, FTL)이 저장되는 제1 영역(R1), 호스트 장치(20)로부터 제공된 요청에 대응하는 커맨드를 큐잉하기 위한 커맨드 큐(CMDQ)로 사용되는 제2 영역(R2) 등을 포함할 수 있다. 그러나, 메모리(230)는 도 2에 도시된 영역들 외에 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역, 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
또한, 메모리(230)는 시스템 데이터 또는 메타 데이터 등이 저장되는 영역(도시하지 않음)을 포함할 수 있다. 도 1의 워크로드 패턴 정보(workload pattern information)(WLPI)는 메모리(230)의 시스템 데이터 또는 메타 데이터 등이 저장되는 영역 내에 저장될 수 있다. 워크로드 패턴 정보(WLPI)에 대해서는 이후 도 5를 참조하여 상세히 설명한다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치(20)는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리(230)의 제1 영역(R1)에 저장된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 각 모듈의 구동에 필요한 메타 데이터를 포함할 수 있다. 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 파워-온 되면 불휘발성 메모리 장치(100)의 시스템 영역으로부터 독출되어 메모리(230)의 제1 영역(R1)에 로드될 수 있다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면이다.
도 3을 참조하면, 불휘발성 메모리 장치(100)는 컨트롤러(200)와 연결되는 채널을 공유하는 복수의 다이(Die)(310a, 310b)를 포함할 수 있으며, 각 다이는 채널과 연결되는 웨이(way)(311)를 공유하는 다수의 플레인(plain)(312a, 312b)를 포함할 수 있고, 각 플레인은 복수의 페이지를 포함할 수 있다. 여기서, 페이지는 데이터를 읽거나 쓰는 최소 단위의 저장 영역을 의미할 수 있다. 또한, 소거 동작이 일괄적으로 이뤄지는 복수의 페이지 단위를 메모리 블록이라 하며, 하나로 관리되는 복수의 메모리 블록 단위를 슈퍼 블록이라고 한다. 따라서, 불휘발성 메모리 장치(100)에서 데이터 저장 영역은, 다이, 플레인, 슈퍼 블록, 메모리 블록, 페이지 등을 의미할 수 있으나, 이하 별도의 언급이 없는 한 데이터 저장 영역은 페이지를 의미하는 것을 예시로 설명한다.
도 4는 도 1에 도시된 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 4를 참조하면, 불 휘발성 메모리 장치(100)는 제1 다이(Die_0)(410) 및 제2 다이(Die_1)(420)을 포함할 수 있다. 제1 다이(410)는 두 개의 플레인(411, 412)을 포함하고, 제2 다이(420)는 두 개의 플레인(421, 422)를 포함할 수 있다. 각 플레인은 5 개의 메모리 블록(BLK_0, BLK_1, BLK_2, BLK_3, BLK_4)를 포함할 수 있다. 슈퍼 블록 0(Super BLK_0)은 각 플레인의 0 번 메모리 블록을 포함하는 메모리 블록 그룹, 슈퍼 블록 1(Super BLK_1)은 각 플레인의 1 번 메모리 블록을 포함하는 메모리 블록 그룹, 슈퍼 블록 2(Super BLK_2)는 각 플레인의 2 번 메모리 블록을 포함하는 메모리 블록 그룹을 의미할 수 있다. 또한, 비휘발성 메모리 장치는 데이터를 저장하기 위한 쓰기 동작시 페일이 발생하는 메모리 블록인 배드 블록을 대체하기 위한 메모리 블록 그룹을 포함할 수 있다. 대체 메모리 블록 그룹 0(Spare Group_0)은 각 플레인의 3번 블록을 포함하는 메모리 블록 그룹, 대체 메모리 블록 그룹 1(Spare Group_1)은 각 플레인의 4번 블록을 포함하는 메모리 블록 그룹을 의미할 수 있다.
일 실시예에서, 대체 메모리 블록 그룹 1은 대체 메모리 블록 그룹 0에 가용한 메모리 블록인 대체 블록이 존재하지 않는 경우에 한하여, 배드 블록을 대체하기 위해 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 2에 도시된 FTL의 블록도이다.
도 5를 참조하면, 일 실시예에 따른 FTL은 슈퍼 블록 관리 모듈(510), 배드 블록 판단 모듈(520) 및 대체 블록 관리 모듈(530)을 포함할 수 있다.
슈퍼 블록 관리 모듈(510)은 비휘발성 메모리 장치(100)에 포함된 복수의 메모리 블록을 맵핑하여 슈퍼 블록을 생성 및 관리할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙이 가능하도록 적어도 2이상의 메모리 블록을 맵핑하여 슈퍼 블록을 생성할 수 있다. 예를 들어, 슈퍼 블록 관리 모듈(510)은 각각 상이한 플레인에 포함된 적어도 2 이상의 메모리 블록을 포함하도록 슈퍼 블록을 생성할 수 있다.
또한, 슈퍼 블록 관리 모듈(510)은 슈퍼 블록에 포함된 배드 블록을 다른 메모리 블록으로 대체하여 슈퍼 블록을 재 생성할 수 있다. 구체적 예로, 슈퍼 블록 관리 모듈(510)은 슈퍼 블록에 포함된 메모리 블록 중 일부 메모리 블록이 배드 블록으로 판단된 경우, 배드 블록으로 판단된 메모리 블록을 대체 메모리 블록 그룹에 포함된 메모리 블록인 대체 블록으로 대체하여 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(510)은 대체 메모리 블록 그룹 0에 가용한 메모리 블록인 대체 블록이 존재하지 않는 경우에 한하여, 대체 메모리 블록 그룹 1에 포함된 대체 블록으로 배드 블록을 대체하여, 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙 가능한 대체 블록을 우선적으로 적용하여 배드 블록이 대체된 슈퍼 블록을 재 생성할 수 있다. 구체적 예로, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙이 가능한 대체 블록이 존재하면, 웨이 인터리빙이 가능한 대체 블록으로 배드 블록을 대체하여 슈퍼 블록을 재 생성할 수 있다. 또한, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙 가능한 대체 블록이 존재하지 않으면, 채널 인터리빙이 가능한 대체 블록으로 배드 블록을 대체할 수 있다.
또한, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙이 불가한 메모리 블록을 웨이 인터리빙이 가능한 메모리 블록으로 대체하여 슈퍼 블록을 재 생성할 수 있다. 구체적 예로, 슈퍼 블록 관리 모듈(510)은 슈퍼 블록에 포함된 일부 메모리 블록이 동일한 플레인에 포함되는 등 웨이 인터리빙이 불가한 경우, 대체 메모리 블록 그룹에 포함된 가용한 대체 블록 중 웨이 인터리빙이 가능한 메모리 블록으로,웨이 인터리빙이 불가한 메모리 블록을 대체하여 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(510)은 대체 메모리 그룹에 웨이 인터리빙이 가능한 대체 메모리 블록이 존재하지 않으면, 슈퍼 블록을 재 생성하지 않고, 현재 슈퍼 블록을 유지할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(510)은 웨이 인터리빙이 불가한 대체 블록으로 배드 블록을 대체하여 재 생성된 슈퍼 블록인 경우, 웨이 인터리빙이 가능한 대체 블록은 배드 블록과 동일한 플레인에 존재하는 메모리 블록일 수 있다.
배드 블록 판단 모듈(520)은 메모리 블록의 배드 블록 여부를 판단할 수 있다. 구체적 예로, 배드 블록 판단 모듈(520)은 슈퍼 블록에 포함된 메모리 블록의 소거 동작, 쓰기 동작, 읽기 동작 등을 모니터링하여, 해당 동작 페일이 발생하는 메모리 블록을 배드 블록으로 판단할 수 있다.
대체 블록 관리 모듈(530)은 배드 블록을 대체하기 위한 메모리 블록인 대체 블록을 관리할 수 있다.
일 실시예에서, 대체 블록 관리 모듈(530)은 대체 블록 사용을 제한할 수 있다. 구체적 예로, 대체 블록 관리 모듈(530)은 대체 메모리 블록 그룹 0에 웨이 인터리빙 가능한 대체 블록은 존재하지 않으나 웨이 인터리빙 불가한 대체 블록은 존재하는 경우, 대체 메모리 블록 그룹 1에 포함된 대체 블록을 이용하여 슈퍼 블록에 포함된 배드 블록을 대체하는 것을 제한할 수 있다.
일 실시예에서, 대체 블록 관리 모듈(530)은 슈퍼 블록에 포함된 웨이 인터리빙 불가한 메모리 블록이 채널 인터리빙 가능한 메모리 블록인 대체 블록으로 대체된 경우에는, 기존의 인터리빙 불가한 메모리 블록을 다시 대체 블록으로 할당할 수 있다.
또한, FTL은 슈퍼 블록을 생성하는 동작을 백 그라운드 동작으로 수행할 수 있다.
이상 도 5에 도시된 블록도는 FTL의 펌웨어를 기능적인 측면에서 설명하기 위한 것으로 이는 FTL일 예에 불과하므로, 이에 한정되지 않고 회로 등의 별도 하드 웨어로 구현될 수 있음은 자명하다.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 장치 동작 방법의 흐름도이다.
상기 방법은 도 1에 도시된 데이터 저장 장치(10)에 의해 수행되는 것을 예시로 설명하는 바, 데이터 저장 장치(10)에 관한 설명이 상기 방법에 까지 확장됨은 자명하다.
도 6을 참조하면, 단계 S610에서 제1 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 메모리 블록에 포함된 복수의 메모리 블록 중 적어도 2 이상을 맵핑하여 하나의 그룹인 제1 슈퍼 블록을 생성할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 웨이 인터리빙이 가능하도록 제1 슈퍼 블록을 생성할 수 있다. 예를 들어, 데이터 저장 장치(10)는 각각 상이한 플레인에 포함된 적어도 2이상의 메모리 블록을 포함하도록 제1 슈퍼 블록을 생성할 수 있다. 예를 들어, 도 4에 도시된 바와 같이 데이터 저장 장치(10)는 각각 서로 상이한 플레인에 포함된 4개의 블록으로 구성되는 슈퍼 블록들(Super Block_0, Super Block_1, Super Block_2)을 생성할 수 있다.
단계 S620에서, 배드 블록이 판단된다. 구체적 예로, 데이터 저장 장치(10)는 비휘발성 메모리 장치에 포함된 복수의 메모리 블록에 대한 배드 블록 여부를 판단할 수 있다.
단계 S630에서, 웨이 인터리빙 가능한 대체 블록의 존재 여부가 확인된다. 구체적 예로, 데이터 저장 장치(10)는 슈퍼 블록에 포함된 메모리 블록 중 일부 메모리 블록이 배드 블록으로 판단된 경우, 배드 블록을 대체하기 위한 가용한 메모리 블록인 대체 블록의 존재 여부를 검색할 수 있다. 또한, 데이터 저장 장치(10)는 가용한 대체 블록이 존재하더라도 웨이 인터리빙 가능 여부를 확인할 수 있다. 예를 들어, 도 4에 도시된 대체 블록 그룹들(Spare Group_0, Spare Group_1) 중에서 배드 블록을 대체하기 위한 블록으로 가용한 블록의 존재 여부를 검색할 수 있으며, 검색된 블록 중 배드 블록으로 판단된 블록과 동일한 플레인에 존재하는 블록을 웨이 인터리빙 가능한 블록으로 확인할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 대체 메모리 블록 그룹 0에 가용한 메모리 블록인 대체 블록이 존재하지 않는 경우에 한하여, 대체 메모리 블록 그룹 1의 대체 블록을 검색할 수 있다. 예를 들어, 도 4에 도시된 대체 블록 그룹들(Spare Group_0, Spare Group_1) 중 대체 블록 그룹 0(Spare Group_0)에 포함된 블록이 모두 사용된 다음에 대체 블록 그룹 1(Spare Group_1)에 블록을 대체 블록으로 사용할 수 있도록 미리 설정된 경우, 데이터 저장 장치(10)는 대체 블록 그룹 0(Spare Group_0)에 가용한 블록이 존재하지 않는 경우에 한하여, 대체 블록 그룹 1(Spare Group_1)에 가용한 대체 블록이 존재하는 지 검색할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 배드 블록을 대체하기 위해 사용 가능한 메모리 블록 중 배드 블록으로 판단된 메모리 블록과 동일한 플레인에 존재하는 대체 블록을 웨이 인터리빙 가능한 대체 블록으로 확인할 수 있다. 예를 들어, 도 4에 도시된 슈퍼 블록 0(Super Block_0)을 구성하는 블록 중 다이 0(Die_0)의 플레인 0(Plane_0)에 블록이 배드 블록으로 판단된 경우, 데이터 저장 장치(10)는 다이 0(Die_0)의 플레인 0(Plane_0)에 포함된 블록 중 블록 3(BLK_3) 및 블록 4(BLK_4)을 웨이 인터리빙이 가능한 블록으로 확인할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 대체 블록 중 배드 블록과 상이한 플레인에 존재하는 메모리 블록을 웨이 인터리빙 불가한 대체 블록으로 확인할 수 있다. 예를 들어, 도 4에 도시된 슈퍼 블록 0(Super Block_0)을 구성하는 블록 중 다이 0(Die_0)의 플레인 0(Plane_0)에 블록이 배드 블록으로 판단된 경우, 데이터 저장 장치(10)는 다이 0(Die_0)의 플레인 1(Plane_1), 다이 1(Die_1)의 플레인 (Plane_0) 및 다이 1(Die_1)의 플레인 (Plane_1)에 포함된 블록 중 블록 3(BLK_3) 및 블록 4(BLK_4)을 웨이 인터리빙이 불가능한 블록으로 확인할 수 있다.
단계 S640에서, 제2 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙 불가한 대체 블록으로 배드 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 슈퍼 블록인 슈퍼 블록 0(Super Block_0)을 구성하는 블록 중 다이 0(Die_0)의 플레인 0(Plane_0)에 포함된 블록 0(BLK_0)이 배드 블록으로 판단되었으나 대체 블록 그룹 0(Spare Group_0)을 구성하는 대체 블록 및 플레인 0(Plane_0) 및 대체 블록 그룹 1(Spare Group_1)을 구성하는 대체 블록 중 플레인 0(Plane_0)에 포함된 가용한 대체 블록이 존재하지 않으면(웨이 인터리빙 가능한 대체 블록이 존재하지 않음), 데이터 저장 장치(10)는 가용한 블록(available block)들 중 어느 하나의 블록으로 제1 슈퍼 블록인 슈퍼 블록 0의 배드 블록을 대체할 수 있다. 이로써, 데이터 저장 장치(10)는 제1 슈퍼 블록인 슈퍼 블록 0의 배드 블록이 웨이 인터리빙이 불가한 대체 블록으로 대체된 슈퍼 블록 0인 제2 슈퍼 블록을 생성할 수 있다.
단계 S650에서, 웨이 인터리빙 가능한 대체 블록의 존재 여부가 확인된다. 구체적 예로, 데이터 저장 장치(10)는 제2 슈퍼 블록을 생성한 후에, 제2 슈퍼 블록에 포함된 메모리 중 웨이 인터리빙 불가한 메모리 블록을 웨이 인터리빙 가능하도록 대체할 수 있는 대체 블록의 존재 여부를 검색할 수 있다. 이는 제2 슈퍼 블록이 생성된 이후에 웨이 인터리빙 가능한 대체 블록이 사용 가능해 질 수 있기 때문이다. 예를 들어, 도 8에 도시된 대체 블록 그룹들(Spare Group_0, Spare Group_1) 중 대체 블록 그룹 0(Spare Group_0)에 포함된 블록이 모두 사용된 다음에 대체 블록 그룹 1(Spare Group_1)에 블록을 대체 블록으로 사용할 수 있도록 미리 설정된 경우, 제2 슈퍼 블록을 생성할 당시에 대체 블록 그룹 0(Spare Group_0)에 포함된 블록 중 웨이 인터리빙 불가한 블록만 가용하여 이를 기반으로 제2 슈퍼 블록이 생성된 후에, 대체 블록 그룹 0(Spare Group_0)에 포함된 블록이 모두 사용됨에 따라 대체 블록 그룹 1(Spare Group_1)에 포함된 블록을 대체 블록으로 사용할 수 있게 되면, 데이터 저장 장치(10)는 대체 블록 그룹 1(Spare Group_1)에 포함된 가용한 블록 중 웨이 인터리빙이 가능한 블록의 존재 여부를 검색할 수 있다.
단계 S660에서, 제3 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 가용한 메모리 블록 중 웨이 인터리빙 가능하도록 대체할 수 있는 대체 블록이 존재하는 경우, 웨이 인터리빙 불가한 대체 블록을 웨이 인터리빙 가능한 대체 블록으로 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성할 수 있다. 예를 들어 도 8에 도시된 바와 같이, 대체 블록 그룹 0(Spare Group_0)에 포함된 웨이 인터리빙 불가한 블록을 기반으로 제2 슈퍼 블록이 생성된 후 대체 블록 그룹 0(Spare Group_0)에 포함된 블록이 모두 사용된 경우, 대체 블록 그룹 1(Spare Group_1)에 포함된 블록 중 웨이 인터리빙이 가능한 블록으로 제2 슈퍼 블록 중 웨이 인터리빙이 불가한 블록을 대체하여 제3 슈퍼 블록을 생성할 수 있다.
단계 S670에서, 제4 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 단계 S630에서 웨이 인터리빙 가능한 대체 블록이 존재하는 경우, 웨이 인터리빙 가능한 대체 블록으로 배드 블록을 대체한 슈퍼 블록인 제4 슈퍼 블록을 생성할 수 있다. 예를 들어, 도 9에 도시된 바와 같이 배드 블록으로 판단된 블록과 동일한 플레인에 가용한 대체 블록인 웨이 인터리빙 가능한 대체 블록이 존재하면, 배드 블록을 웨이 인터리빙이 가능한 대체 블록으로 대체하여 제4 슈퍼 블록을 생성할 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 도 10의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 11의 데이터 저장 장치(2200), 도 12의 데이터 저장 장치(3200) 및 도 13의 데이터 저장 장치(4200)로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (17)

  1. 복수의 플레인을 포함하되 상기 플레인 각각은 적어도 2 이상의 메모리 블록을 포함하는 메모리 장치와, 상기 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되,
    상기 컨트롤러는,
    상기 복수의 메모리 블록 중 웨이 인터리빙이 가능한 적어도 2이상의 메모리 블록을 포함하는 슈퍼 블록인 제1 슈퍼 블록을 생성하고,
    상기 제1 슈퍼 블록에 포함된 메모리 블록에 대한 배드 블록 여부를 판단하여,
    배드 블록으로 판단된 메모리 블록인 제1 메모리 블록을 대체하기 위한 대체 블록을 검색하며,
    웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙이 불가한 대체 블록인 제2 메모리 블록으로 상기 제1 메모리 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성하고,
    상기 제2 슈퍼 블록이 생성된 이후 가용하게 된, 상기 제2 메모리 블록을 대체하기 위한 웨이 인터리빙 가능한 대체 블록인 제3 메모리 블록을 검색하며,
    상기 제3 메모리 블록으로 상기 제2 메모리 블록을 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성하는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는,
    각각 상이한 플레인에 포함된 적어도 2 이상의 메모리 블록을 기반으로 상기 제1 슈퍼 블록을 생성하는 것을 특징으로 하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 제1 슈퍼 블록에 포함된 메모리 블록 중 쓰기 동작 페일이 발생하는 메모리 블록을 배드 블록으로 판단하는 것을 특징으로 하는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 메모리 장치는,
    각각 상기 메모리 장치에 포함된 메모리 블록 중 적어도 2이상의 메모리 블록을 포함하는 제1 대체 메모리 블록 그룹 및 제2 대체 메모리 블록 그룹을 포함하되,
    상기 컨트롤러는,
    상기 제1 대체 메모리 블록 그룹에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치.
  5. 제 4 항에 있어서,
    상기 컨트롤러는,
    상기 제1 대체 메모리 블록 그룹에 포함된 메모리 블록 중 가용한 메모리 블록이 없는 경우, 상기 제2 대체 메모리 블록 그룹에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 웨이 인터리빙이 가능한 대체 블록인 제4 메모리 블록이 존재하면, 상기 제4 메모리 블록으로 상기 제1 메모리 블록을 대체한 슈퍼 블록인 제4 슈퍼 블록을 생성하는 것을 특징으로 하는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 웨이 인터리빙이 가능한 대체 블록은 상기 제2 메모리 블록과 동일한 플레인에 포함된 메모리 블록인 것을 특징으로 하는 데이터 저장 장치.
  8. 제 4 항에 있어서,
    상기 컨트롤러는,
    상기 제2 메모리 블록이 상기 제1 대체 메모리 블록 그룹에 포함되고, 상기 제2 슈퍼 블록이 생성된 이후 상기 제1 대체 메모리 블록 그룹에 가용한 메모리 블록이 존재하지 않는 경우,
    상기 제2 대체 메모리 블록 그룹에 포함된 메모리 블록 중 상기 제1 메모리 블록과 동일한 플레인에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치.
  9. 복수의 메모리 블록을 포함하는 메모리 장치와, 상기 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법에 있어서,
    상기 복수의 메모리 블록 중 웨이 인터리빙이 가능한 적어도 2이상의 메모리 블록을 포함하는 슈퍼 블록인 제1 슈퍼 블록을 생성하는 단계;
    상기 제1 슈퍼 블록에 포함된 메모리 블록에 대한 배드 블록 여부를 판단하는 단계;
    배드 블록으로 판단된 메모리 블록인 제1 메모리 블록을 대체하기 위한 대체 블록을 검색하는 단계;
    웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 웨이 인터리빙이 불가한 대체 블록인 제2 메모리 블록으로 상기 제1 메모리 블록을 대체한 슈퍼 블록인 제2 슈퍼 블록을 생성하는 단계;
    상기 제2 슈퍼 블록이 생성된 이후 가용하게 된, 상기 제2 메모리 블록을 대체하기 위한 웨이 인터리빙 가능한 대체 블록인 제3 메모리 블록을 검색하는 단계; 및
    상기 제3 메모리 블록으로 상기 제2 메모리 블록을 대체한 슈퍼 블록인 제3 슈퍼 블록을 생성하는 단계
    를 포함하는 데이터 저장 장치 동작 방법.
  10. 제 9 항에 있어서,
    상기 메모리 장치는,
    각각 적어도 하나의 메모리 블록을 포함하는 복수의 플레인을 포함하되,
    상기 제1 슈퍼 블록을 생성하는 단계는,
    각각 상이한 플레인에 포함된 적어도 2 이상의 메모리 블록을 기반으로 상기 제1 슈퍼 블록을 생성하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  11. 제 9 항에 있어서,
    상기 배드 블록 여부를 판단하는 단계는,
    상기 제1 슈퍼 블록에 포함된 메모리 블록 중 쓰기 동작 페일이 발생하는 메모리 블록을 배드 블록으로 판단하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  12. 제 9 항에 있어서,
    상기 메모리 장치는,
    각각 상기 복수의 메모리 블록 중 적어도 2이상의 메모리 블록을 포함하는 제1 대체 메모리 블록 그룹 및 제2 대체 메모리 블록 그룹을 포함하되,
    상기 대체 블록을 검색하는 단계는,
    상기 제1 대체 메모리 블록 그룹에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  13. 제 12 항에 있어서,
    상기 대체 블록을 검색하는 단계는,
    상기 제1 대체 메모리 블록 그룹에 포함된 메모리 블록 중 가용한 메모리 블록이 없는 경우, 상기 제2 대체 메모리 블록 그룹에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  14. 제 9 항에 있어서,
    상기 제2 슈퍼 블록을 생성하는 단계는,
    상기 웨이 인터리빙이 가능한 대체 블록인 제4 메모리 블록이 존재하면, 상기 제4 메모리 블록으로 상기 제1 메모리 블록을 대체한 슈퍼 블록인 제4 슈퍼 블록을 생성하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  15. 제 9 항에 있어서,
    상기 웨이 인터리빙이 가능한 대체 블록은 상기 제2 메모리 블록과 동일한 플레인에 포함된 메모리 블록인 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  16. 제 12 항에 있어서,
    상기 제3 메모리 블록을 검색하는 단계는,
    상기 제2 메모리 블록이 상기 제1 대체 메모리 블록 그룹에 포함되고, 상기 제2 슈퍼 블록이 생성된 이후 상기 제1 대체 메모리 블록 그룹에 가용한 메모리 블록이 존재하지 않는 경우,
    상기 제2 대체 메모리 블록 그룹에 포함된 메모리 블록 중 상기 제1 메모리 블록과 동일한 플레인에 포함된 메모리 블록을 검색하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  17. 제 9 항에 있어서,
    상기 각 단계 중 적어도 하나는 백 그라운드 동작으로 수행되는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
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