KR20200052131A - 슬레이브 모듈 - Google Patents

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Abstract

본 발명의 일 실시예에에 따른 인접하는 상위 모듈로부터 제1 웨이크업 신호를 수신하여 웨이크업 동작을 수행하고, 인접하는 하위 모듈로 제2 웨이크업 신호를 전달하는 슬레이브 모듈은, 제1 단자 및 제2 단자를 구비하고, 상기 제1 웨이크업 신호를 상기 제1 단자로 수신하여 웨이크업 되고, 상기 웨이크업 된 상태에서 상기 제2 단자로 소정의 제1 전압을 출력하는 AFE; 상기 제1 단자와 연기적으로 연결되는 제3 단자, 상기 제2 단자와 전기적으로 연결되는 제4 단자 및 제2 슬레이브 단자와 전기적으로 연결되는 제5 단자를 구비하고, 상기 제4 단자에 상기 제1 전압이 인가된 경우 부팅되고, 상기 부팅이 된 이후에 상기 제3 단자에 소정의 제2 전압을 출력하고, 상기 제5 단자에 상기 제2 웨이크업 신호를 출력하는 프로세서; 상기 인접하는 상위 모듈과 상기 슬레이브 모듈을 연결하는 제1 슬레이브 단자; 상기 인접하는 하위 모듈과 상기 슬레이브 모듈을 연결하는 제2 슬레이브 단자; 상기 제1 슬레이브 단자와 상기 AFE를 연결하고, 상기 인접하는 상위 모듈로부터 수신한 상기 제1 웨이크업 신호를 상기 AFE로 전달하는 제1 통신 선로; 및 상기 제2 슬레이브 단자와 상기 프로세서를 연결하고, 상기 프로세서가 생성한 상기 제2 웨이크업 신호를 상기 제2 슬레이브 단자를 통하여 상기 인접하는 하위 모듈로 전달하는 제3 통신 선로;를 포함할 수 있다.

Description

슬레이브 모듈{Slave Module}
본 발명은 배터리 모듈 시스템의 슬레이브 모듈에 관한 것으로, 인접하는 상위 모듈로부터 제1 웨이크업 신호를 수신하여 웨이크업 동작을 수행하고, 인접하는 하위 모듈로 제2 웨이크업 신호를 전달하는 슬레이브 모듈에 관한 것이다.
전기자동차와 같이 전기로 구동되는 운송수단 및 에너지 저장장치 등에는 고용량의 배터리 시스템이 탑재된다. 이러한 고용량의 배터리 시스템은 충전 용량을 증가시키기 위해 고용량의 배터리 팩으로 구성된다.
이와 같은 고용량의 배터리 팩은 복수의 셀로 구성되며, 각각의 셀은 셀을 관리하는 슬레이브 모듈들에 의해서 모니터링 되고, 배터리 팩 전체는 각 셀을 관리하는 슬레이브 모듈들을 관리하는 마스터 모듈에 의해서 관리되는 것이 일반적이다.
마스터 모듈은 복수의 슬레이브 모듈들의 관리를 위해서 식별번호를 할당하고, 할당된 식별번호에 기초하여 데이터를 송수신한다.
본 발명은 상술한 바와 같은 복수의 슬레이브 모듈을 포함하는 배터리 시스템에 있어서, 슬레이브 모듈들 간의 웨이크업 신호 전파로 복수의 슬레이브 모듈들이 전부 웨이크업 될 수 있도록 하고자 한다.
특히 본 발명은 인접하는 상위 모듈로부터 제1 웨이크업 신호를 수신하여 웨이크업 동작을 수행하고, 인접하는 하위 모듈로 제2 웨이크업 신호를 전달함으로써, 복수의 슬레이브 모듈들이 전부 웨이크업 될 수 있도록 하고자 한다.
본 발명의 일 실시예에 따른 인접하는 상위 모듈로부터 제1 웨이크업 신호를 수신하여 웨이크업 동작을 수행하고, 인접하는 하위 모듈로 제2 웨이크업 신호를 전달하는 슬레이브 모듈은, 제1 단자 및 제2 단자를 구비하고, 상기 제1 웨이크업 신호를 상기 제1 단자로 수신하여 웨이크업 되고, 상기 웨이크업 된 상태에서 상기 제2 단자로 소정의 제1 전압을 출력하는 AFE; 상기 제1 단자와 연기적으로 연결되는 제3 단자, 상기 제2 단자와 전기적으로 연결되는 제4 단자 및 제2 슬레이브 단자와 전기적으로 연결되는 제5 단자를 구비하고, 상기 제4 단자에 상기 제1 전압이 인가된 경우 부팅되고, 상기 부팅이 된 이후에 상기 제3 단자에 소정의 제2 전압을 출력하고, 상기 제5 단자에 상기 제2 웨이크업 신호를 출력하는 프로세서; 상기 인접하는 상위 모듈과 상기 슬레이브 모듈을 연결하는 제1 슬레이브 단자; 상기 인접하는 하위 모듈과 상기 슬레이브 모듈을 연결하는 제2 슬레이브 단자; 상기 제1 슬레이브 단자와 상기 AFE를 연결하고, 상기 인접하는 상위 모듈로부터 수신한 상기 제1 웨이크업 신호를 상기 AFE로 전달하는 제1 통신 선로; 및 상기 제2 슬레이브 단자와 상기 프로세서를 연결하고, 상기 프로세서가 생성한 상기 제2 웨이크업 신호를 상기 제2 슬레이브 단자를 통하여 상기 인접하는 하위 모듈로 전달하는 제3 통신 선로;를 포함할 수 있다.
상기 AFE는 상기 웨이크업 된 상태에서 상기 제2 단자로 상기 제1 전압의 출력을 유지할 수 있다.
상기 프로세서는 상기 제4 단자에 상기 제1 전압의 인가가 유지될 때, 상기 제3 단자에 상기 제2 전압의 출력을 유지할 수 있다.
상기 AFE는 상기 제1 웨이크업 신호 및 상기 제2 전압 중 적어도 하나가 상기 제1 단자에 인가될 때 상기 웨이크업 된 상태를 유지할 수 있다.
상기 슬레이브 모듈은 상기 인접하는 상위 모듈이 생성한 신호를 상기 프로세서로 전달하거나, 상기 인접하는 하위 모듈로부터 수신한 신호를 상기 인접하는 상위 모듈에 전달하는 제2 통신 선로;를 더 포함할 수 있다.
상기 제2 통신 선로는 상기 인접하는 상위 모듈이 생성한 신호를 상기 프로세서로 전달하는 제2-1 통신 선로, 및 상기 인접하는 하위 모듈로부터 수신한 신호를 상기 인접하는 상위 모듈에 전달하는 제2-2 통신 선로를 포함할 수 있다.
상기 슬레이브 모듈은 상기 제2 통신 선로 상에 배치되는 제2 통신 절연부;를 더 포함하고, 상기 제2 통신 절연부는 상기 제2-1 통신 선로 및 상기 제2-2 통신 선로상에 배치되는 고주파 트랜스를 포함할 수 있다.
상기 프로세서는 상기 부팅이 된 이후에, 부팅 완료에 대응되는 신호를 생성하여 상기 제2 통신 선로를 통하여 마스터 모듈에 전달할 수 있다.
상기 제1 웨이크업 신호 및 상기 제2 웨이크업 신호는 적어도 하나의 펄스(Pulse)를 갖는 신호일 수 있다.
상기 인접하는 상위 모듈은 마스터 모듈이고, 상기 제1 웨이크업 신호는 상기 마스터 모듈에 의해 생성된 것일 수 있다.
상기 마스터 모듈과 상기 슬레이브 모듈은 상기 제1 슬레이브 단자를 통하여 적어도 하나의 차폐층을 갖는 쉴드 케이블로 전기적으로 연결될 수 있다.
상기 인접하는 하위 모듈은 하위 슬레이브 모듈이고, 상기 프로세서에 의해 생성된 상기 제2 웨이크업 신호는 상기 하위 슬레이브 모듈에 전달되어 상기 하위 슬레이브 모듈을 웨이크업 시킬 수 있다.
상기 슬레이브 모듈과 상기 하위 슬레이브 모듈은 상기 제2 슬레이브 단자를 통하여 적어도 하나의 차폐층을 갖는 쉴드 케이블로 전기적으로 연결될 수 있다.
상기 슬레이브 모듈은 상기 제1 통신 선로상에 배치되는 제1 통신 절연부를 더 포함할 수 있다.
상기 제1 통신 절연부는 상기 제1 통신 선로상에 배치되는 적어도 하나의 커패시터를 포함할 수 있다.
상기 슬레이브 모듈은 상기 인접하는 하위 모듈로부터 신호를 수신하거나, 상기 인접하는 상위 모듈로부터 수신한 신호를 상기 인접하는 하위 모듈로 전달하는 제4 통신 선로;를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명에 따르면, 복수의 슬레이브 모듈을 포함하는 배터리 시스템에 있어서, 슬레이브 모듈들 간의 웨이크업 신호 전파로 복수의 슬레이브 모듈들을 전부 웨이크업 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 배터리 모듈 시스템에 포함되는 복수의 모듈 중, 마스터 모듈(100)과 제1 슬레이브 모듈(200A)을 도시한 도면이다.
도 2는 복수의 슬레이브 모듈을 포함하는 배터리 모듈 시스템을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 배터리 모듈 시스템이 웨이크업 되는 과정을 설명하기 위한 각 단자의 시간의 흐름에 따른 전압을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 설명되는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 아래에서 제시되는 실시예들로 한정되는 것이 아니라, 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 아래에 제시되는 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
예를 들어, 본 명세서에 기재되어 있는 특정 형상, 구조 및 특성은 본 발명의 정신과 범위를 벗어나지 않으면서 일 실시 예로부터 다른 실시 예로 변경되어 구현될 수 있다. 또한, 각각의 실시 예 내의 개별 구성요소의 위치 또는 배치도 본 발명의 정신과 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 행하여지는 것이 아니며, 본 발명의 범위는 특허청구범위의 청구항들이 청구하는 범위 및 그와 균등한 모든 범위를 포괄하는 것으로 받아들여져야 한다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 구성요소를 나타낸다. 즉 설명된 특정 세부사항들은 단순한 예시이다. 특정 구현들은 이러한 예시적인 세부사항들로부터 변할 수 있고, 본 발명의 정신 및 범위 내에서 계속 고려될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 배터리 모듈 시스템에 포함되는 복수의 모듈 중, 마스터 모듈(100)과 제1 슬레이브 모듈(200A)만을 도시한 도면이다.
본 발명의 일 실시예에 따른 배터리 모듈 시스템은 마스터 모듈(100)과 제1 슬레이브 모듈(200A)을 포함하는 적어도 하나의 슬레이브 모듈을 포함할 수 있다. 가령 배터리 모듈 시스템은 1개의 마스터 모듈과 32개의 슬레이브 모듈을 포함할 수 있다. 이때 마스터 모듈(100)과 적어도 하나의 슬레이브 모듈은 직렬로 연결될 수 있고, 모듈 상호간에는 절연된 통신을 수행할 수 있다.
본 발명의 일 실시예에 따른 마스터 모듈(100)은 적어도 하나의 슬레이브 모듈을 관리하기 위한 모듈일 수 있다. 가령 마스터 모듈(100)은 적어도 하나의 슬레이브 모듈의 식별번호를 할당하여 관리할 수 있다. 또한 마스터 모듈(100)은 할당된 식별 번호에 기초하여 적어도 하나의 슬레이브 모듈로부터 데이터(예를 들어 각 배터리 셀의 전압, 전류, SOC 등)를 수신하여 연산을 수행하거나 외부장치(미도시)에 전송할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 마스터 모듈(100)은 제1 프로세서(110), 마스터 단자(120) 및 슬레이브 모듈 개수 설정부(130)를 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 프로세서(110)는 적어도 하나의 슬레이브 모듈을 웨이크업 시키는 제1 웨이크업 신호를 생성하고, 적어도 하나의 슬레이브 모듈의 식별번호를 할당하여 관리하는 수단을 의미할 수 있다. 이때 제1 프로세서(110)는 데이터를 처리할 수 있는 모든 종류의 장치를 포함할 수 있다. 가령 제1 프로세서(110)는 프로그램 내에 포함된 코드 또는 명령으로 표현된 기능을 수행하기 위해 물리적으로 구조화된 회로를 갖는, 하드웨어에 내장된 데이터 처리 장치를 의미할 수 있다.
이와 같이 하드웨어에 내장된 데이터 처리 장치의 일 예로써, 마이크로프로세서(Microprocessor), 중앙처리장치(Central Processing Unit: CPU), 프로세서 코어(Processor Core), 멀티프로세서(Multiprocessor), ASIC(Application-Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등의 처리 장치를 망라할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 제1 프로세서(110)는 적어도 하나의 슬레이브 모듈을 웨이크업(Wake-up) 시키는 제1 웨이크업 신호를 펄스(Pulse)의 형태로 생성하여 후술하는 마스터 단자(120)를 통하여 출력할 수 있다. 이때 펄스의 폭 및/또는 주기는 시스템의 요구 조건에 따라 다양하게 설정될 수 있다.
본 발명의 일 실시예에 따른 마스터 단자(120)는 적어도 하나의 슬레이브 모듈 중 마스터 모듈(100)에 연결되는 제1 슬레이브 모듈(200A)과 마스터 모듈(100)을 연결하는 단자를 의미할 수 있다.
이와 같은 마스터 단자(120)는 도 1에 도시된 바와 같이, 제1 웨이크업 신호를 전달하는 단자(PWM0), 데이터 수신을 위한 단자(RX), 데이터 송신을 위한 단자(TX), 전원 단자(VccO, GND0)를 포함할 수 있다.
본 발명의 일 실시예에 따른 마스터 단자(120)는 후술하는 제1 슬레이브 모듈(200A)과 쉴드 케이블(300A)을 통하여 연결될 수 있다. 이때 쉴드 케이블(300A)은 전달하고자 하는 신호를 외부 환경에 의한 노이즈 등으로부터 보호하기 위한 적어도 하나의 차폐층을 포함할 수 있다.
이와 같이 본 발명은 모듈 간의 연결에 있어서 적어도 하나의 차폐층을 갖는 쉴드 케이블(300A)을 사용함으로써 보다 높은 신뢰도로 모듈 상호간의 절연 통신을 수행할 수 있다.
본 발명의 일 실시예에 따른 슬레이브 모듈 개수 설정부(130)는 배터리 모듈 시스템에 포함되는 슬레이브 모듈의 개수를 설정하기 위한 수단일 수 있다.
본 발명의 일 실시예 따른 배터리 모듈 시스템에 포함되는 슬레이브 모듈의 수는 가변적일 수 있다. 가령 고용량 및/또는 고출력을 요구하는 시스템의 경우, 상대적으로 많은 수의 슬레이브 모듈을 포함할 수 있다. 이와는 반대로, 저용량 및/또는 저출력을 요구하는 시스템의 경우, 상대적으로 적은 수의 슬레이브 모듈을 포함할 수 있다. 각 경우에 있어서, 사용자는 슬레이브 모듈 개수 설정부(130)의 조작을 통하여 제1 프로세서(110)가 시스템에 포함된 슬레이브 모듈의 수를 인식할 수 있도록 할 수 있다.
이와 같은 슬레이브 모듈 개수 설정부(130)는 가령 마스터 모듈(100)에 연결되는 적어도 하나의 슬레이브 모듈의 개수를 적어도 하나의 비트(Bit)로 설정하기 위한 스위치를 포함할 수 있다. 예를 들어 슬레이브 모듈 개수 설정부(130)는 5개의 비트(Bit) 각각을 적절히 설정하기 위한 스위치를 포함할 수 있다.
다만 이와 같은 방식 및/또는 비트의 수는 예시적인 것으로, 사용자의 입력을 수용하여 시스템에 포함된 슬레이브 모듈의 수를 제1 프로세서(110)가 인식할 수 있도록 하는 수단이면 본 발명의 슬레이브 모듈 개수 설정부(130)로 사용될 수 있다.
도 1에는 도시되지 않았지만, 마스터 모듈(100)은 제1 프로세서(110)가 처리하는 데이터를 일시적 및/또는 영구적으로 저장하기 위한 메모리(미도시), 제1 프로세서(110)에 전원을 공급하기 위한 전원부(미도시), 외부장치와 데이터를 송수신하기 위한 통신부(미도시) 등을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 슬레이브 모듈(200A)은 전술한 마스터 모듈(100)과 연동하여, 제1 슬레이브 모듈(200A)에 연결되는 적어도 하나의 셀을 관리하는 모듈일 수 있다. 가령 제1 슬레이브 모듈(200A)은 제1 슬레이브 모듈에 연결된 적어도 하나의 배터리 셀의 물리량을 측정하고, 측정 결과를 분석 및/또는 처리하거나, 측정 결과를 전술한 마스터 모듈(100)로 전송할 수 있다.
또한 제1 슬레이브 모듈(200A)은 마스터 모듈(100)이 전송한 제1 웨이크업 신호에 따라 웨이크업 될 수 있고, 마스터 모듈(100)이 할당한 식별 번호에 따라 자신의 식별 번호를 설정할 수도 있다.
한편 제1 슬레이브 모듈(200A)은 전술한 바와 같이 적어도 하나의 슬레이브 모듈 중 마스터 모듈(100)에 연결되는 슬레이브 모듈을 의미할 수 있다.
본 발명의 일 실시예에 따른 제1 슬레이브 모듈(200A)은 AFE(210A), 제2 프로세서(220A), 제1 슬레이브 단자(230A), 제2 슬레이브 단자(240A), 제1 통신 절연부(250A) 및 제2 통신 절연부(260A)를 포함할 수 있다.
본 발명의 일 실시예에 따른 AFE(Analog Front End, 210A)는 마스터 모듈(100)이 전송한 제1 웨이크업 신호를 수신하여 웨이크업 되고, 제1 슬레이브 모듈(200A)의 적어도 하나의 물리량을 측정하여 제2 프로세서(220A)로 전달하는 수단을 의미할 수 있다.
이와 같은 AFE(210A)는 전술한 제1 웨이크업 신호를 수신하는 제1 단자(SHDNn(EN))와 웨이크업 된 상태에서 제1 전압을 출력하는 제2 단자(Vcc)를 포함할 수 있다. 제1 단자(SHDNn(EN))는 제1 슬레이브 단자(230A)의 PWM0 단자 및 제2 프로세서(220A)의 제3 단자(Keep)와 전기적으로 연결될 수 있고, 제2 단자(Vcc)는 제2 프로세서(220A)의 제4 단자(Vcc)와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 AFE(210A)는 마스터 모듈(100)이 펄스의 형태로 생성한 제1 웨이크업 신호를 전술한 제1 단자(SHDNn(EN))로 수신하여 대기 상태에서 웨이크업 되고, 제2 단자(Vcc)를 이용하여 대기모드 상태인 제2 프로세서(220A)를 웨이크업 시킬 수 있다.
또한 AFE(210A)는 제1 슬레이브 모듈(200A)에 연결된 배터리 셀의 전압, 전류, 온도, SOC 및 밸런싱 양과 같은 물리량을 측정하고, 측정 결과를 제2 프로세서(220A)로 전달할 수 있다.
이때 AFE(210A)와 제2 프로세서(220A)는 SPI (Serial Peripheral Interconnect) 통신 방식 또는 I2C(Inter-Integrated Circuit) 통신 방식에 따라 데이터를 송수신 할 수 있다. 다만 이와 같은 통신 방식은 예시적인 것으로, 본 발명의 사상이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 제2 프로세서(220A)는 마스터 모듈(100)의 제1 프로세서(110)가 송신한 신호를 수신하여 처리하고, 제1 프로세서(110)로 신호를 전송하고, AFE(210A)가 측정한 물리량을 처리하는 수단을 의미할 수 있다.
가령 본 발명의 일 실시예에 따른 제2 프로세서(220A)는 제1 프로세서(110)의 물리량 요청 신호에 대응하여 또는 기 설정된 시간 주기 마다 측정된 물리량을 마스터 모듈(100)로 전송할 수 있다.
이때 제2 프로세서(220A)는 제1 프로세서(110)와 마찬가지로 데이터를 처리할 수 있는 모든 종류의 장치를 포함할 수 있다. 가령 제2 프로세서(220A)는 프로그램 내에 포함된 코드 또는 명령으로 표현된 기능을 수행하기 위해 물리적으로 구조화된 회로를 갖는, 하드웨어에 내장된 데이터 처리 장치를 의미할 수 있다.
이와 같이 하드웨어에 내장된 데이터 처리 장치의 일 예로써, 마이크로프로세서(Microprocessor), 중앙처리장치(Central Processing Unit: CPU), 프로세서 코어(Processor Core), 멀티프로세서(Multiprocessor), ASIC(Application-Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등의 처리 장치를 망라할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 제2 프로세서(220A)는 마스터 모듈(100)로부터 수신한 제1 웨이크업 신호에 기초하여 웨이크업 된 이후에, 제1 슬레이브 모듈(200A)의 하위 슬레이브 모듈을 웨이크업 시키는 제2 웨이크업 신호를 생성하여 제2 슬레이브 단자(240A)를 통해 출력할 수 있다.
한편 본 발명의 일 실시예에 따른 제2 프로세서(220A)는 전술한 바와 같이 AFE(210A)의 제1 단자(SHDNn(EN))와 전기적으로 연결되는 제3 단자(Keep) 및 AFE(210A)의 제2 단자(Vcc)와 전기적으로 연결되는 제4 단자(Vcc)를 포함할 수 있다. 또한 제2 프로세서(220A)는 제2 웨이크업 신호를 출력하는 제5 단자(PWM)를 포함할 수 있다.
일부 종래기술에서, AFE(210A) 및 제2 프로세서(220A)가 통합 프로세서로 구현되어, 해당 통합 프로세서 맞추어 제1 슬레이브 모듈(200A)의 나머지 부분의 설계가 이루어져야만 했다. 또 다른 일부 종래기술에서는 AFE(210A) 및 제2 프로세서(220A)가 구분되어 구현되지만, 자체적인 규격에 따른 통신 포트 및/또는 통신 방식을 사용하여, 특정 모델의 AFE(210A) 및 제2 프로세서(220A)에 구속되는 설계가 이루어 질 수 밖에 없었다.
본 발명의 일 실시예에 따른 제1 슬레이브 모듈(200A)은 도 1에 도시된 바와 같이 범용적으로 사용되는 AFE(210A) 및 제2 프로세서(220A)의 통신 단자 및 범용적인 통신 방식을 사용함으로써, 특정 제조사의 AFE(210A) 및 제2 프로세서(220A)에 종속적이지 않을 수 있다.
본 발명의 일 실시예에 따른 제1 슬레이브 단자(230A)는 제1 슬레이브 모듈(200A)과 마스터 모듈(100)을 연결하는 단자를 의미할 수 있다. 이와 같은 제1 슬레이브 단자(230A)는 도 1에 도시된 바와 같이, 제1 웨이크업 신호를 수신하는 단자(PWM0), 데이터 수신을 위한 단자(RX), 데이터 송신을 위한 단자(TX), 전원 단자(VccO, GND0)를 포함할 수 있다.
이와 유사하게 제2 슬레이브 단자(240A)는 제1 슬레이브 모듈(200A)과 인접하는 하위 슬레이브 모듈(미도시)을 연결하는 단자를 의미할 수 있다. 이와 같은 제2 슬레이브 단자(240A)는 도 1에 도시된 바와 같이, 제2 웨이크업 신호를 전달하는 단자(PWM1), 데이터 수신을 위한 단자(RX), 데이터 송신을 위한 단자(TX), 그 외에 전원 단자(VccO, GND0)를 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 통신 절연부(250A)는 제1 통신 선로상에 배치되어, 제1 슬레이브 단자(230A)와 AFE(210A) 간의 통신을 절연하는 수단을 의미할 수 있다. 이때 제1 통신 선로는 제1 슬레이브 단자(230A)와 AFE(210A)를 연결하는 통신 선로로, 제1 프로세서(110)가 생성한 제1 웨이크업 신호(예를 들어 펄스 신호)를 AFE(210A)로 전달하는 선로일 수 있다.(즉 제1 슬레이브 단자(230A)의 PWM0 단자와 AFE(210A)의 제1 단자(SHDNn(EN))를 연결하는 선로일 수 있다)
가령 본 발명의 일 실시예에 따른 제1 통신 절연부(250A)는 도 1에 도시된 바와 같이, 제1 통신 선로상에 배치되는 적어도 하나의 커패시터를 절연 수단으로써 포함할 수 있다. 다만 이와 같은 절연 수단은 예시적인 것으로 본 발명의 사상이 이에 한정되는 것은 아니다.
이와 같이 본 발명은 웨이크업 신호를 전달하는 통신 선로상에 절연수단을 구비함으로써, 보다 정확한 웨이크업 동작이 가능하도록 할 수 있다.
본 발명의 일 실시예에 따른 제2 통신 절연부(260A)는 제2 통신 선로상에 배치되어, 제1 슬레이브 단자(230A)와 제2 프로세서(220A) 간의 통신을 절연하는 수단을 의미할 수 있다.
이때 제2 통신 선로는 제1 슬레이브 단자(230A)와 제2 프로세서(220A)를 연결하는 통신 선로로, 제1 프로세서(110)가 생성한 신호를 제2 프로세서(220A)로 전달하거나, 하위 슬레이브 모듈 및 제2 프로세서(220A) 중 적어도 하나가 생성한 신호를 제1 프로세서(110)로 전달하는 선로일 수 있다. (즉 제1 슬레이브 단자(230A)의 RX, TX 단자와 제2 프로세서(220A)의 RX, TX 단자를 각각 연결하는 통신 선로일 수 있다)
바꾸어 말하면, 제2 통신 선로는 제1 프로세서(110)가 생성한 신호를 제2 프로세서(220A)로 전달하는 제2-1 통신 선로와 하위 슬레이브 모듈 및 제2 프로세서(220A) 중 적어도 하나가 생성한 신호를 제1 프로세서(110)로 전달하는 제2-1 통신 선로를 포함할 수 있다.
본 발명의 일 실시예에 따른 제2 통신 절연부(260A)는 전술한 제2-1 통신 선로 및 제2-2 통신 선로 각각에 배치되는 고주파 트랜스를 절연 수단으로써 포함할 수 있다. 다만 이와 같은 절연 수단은 예시적인 것으로 본 발명의 사상이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 제1 슬레이브 모듈(200A)은 전술한 제1 통신 선로 및 제2 통신 선로 외에, 제3 통신 선로 및 제4 통신 선로를 더 포함할 수 있다. 이때 제3 통신 선로는 제2 슬레이브 단자(240A)와 제2 프로세서(220A)를 연결하고, 제2 프로세서(220A) 생성한 제2 웨이크업 신호를 제2 슬레이브 단자(240A)를 통하여 인접하는 하위 모듈로 전달하는 선로일 수 있다.(즉 도 1에서 제2 프로세서(220A)의 제5 단자(PWM)와 제2 슬레이브 단자(240A)의 PWM1 단자를 연결하는 선로일 수 있다)
또한 제4 통신 선로는 인접하는 하위 모듈로부터 신호를 수신하거나, 인접하는 상위 모듈(가령 마스터 모듈(100)로부터 수신한 신호를 인접하는 하위 모듈로 전달하는 선로일 수 있다.(즉 도 1에서 제2 프로세서(220A)의 RX, TX 단자와 제2 슬레이브 단자(240A)의 RX, TX 단자를 각각 연결하는 선로일 수 있다)
도 2는 복수의 슬레이브 모듈을 포함하는 배터리 모듈 시스템을 도시한 도면이다.
본 발명의 일 실시예에 따른 배터리 모듈 시스템은 도 2에 도시된 바와 같이 마스터 모듈(100)과 복수의 슬레이브 모듈(200A, 200B, 200C)을 포함할 수 있다. 이때 각 모듈(100, 200A, 200B, 200C)은 도 2에 도시된 바와 같이 직렬로 연결될 수 있다.
마스터 모듈(100)과 제1 슬레이브 모듈(200A)에 대해서는 도 1에서 상세하게 설명하였으므로, 이에 대한 상세한 설명은 생략한다.
나머지 슬레이브 모듈(200B, 200C)은 제1 슬레이브 모듈(200A)과 모듈간의 연결 관계만 상이할 뿐, 사실상 동일한 구성을 가지므로 나머지 슬레이브 모듈(200B, 200C)의 각 구성에 대한 상세한 설명은 생략한다.
한편 제1 슬레이브 모듈(200A)과 두 번째 슬레이브 모듈(200B)의 연결에는 마스터 모듈(100)과 제1 슬레이브 모듈(200A)의 연결에서와 마찬가지로 쉴드 케이블(300B)이 사용될 수 있다.
이때 쉴드 케이블(300B)은 전술한 바와 같이 전달하고자 하는 신호를 외부 환경에 의한 노이즈 등으로부터 보호하기 위한 적어도 하나의 차폐층을 포함할 수 있다. 이와 유사하게 직렬로 연결되는 슬레이브 모듈 간의 연결에 있어서, 쉴드 케이블이 사용될 수 있다.
이와 같이 본 발명은 모듈 간의 연결에 있어서 적어도 하나의 차폐층을 갖는 쉴드 케이블(300A, 300B)을 사용함으로써 보다 높은 신뢰도로 모듈 상호간의 절연 통신을 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 배터리 모듈 시스템이 웨이크업 되는 과정을 설명하기 위한 각 단자의 시간의 흐름에 따른 전압을 도시한 도면이다. 설명의 편의를 위하여, 설명의 기준이 되는 모듈을 제1 슬레이브 모듈(200A)로 하고, 인접하는 상위 모듈을 마스터 모듈(100)로, 인접하는 하위 모듈을 두 번째 슬레이브 모듈(200B)로 가정하여 설명한다. 또한 마스터 모듈(100)에 의해 도 3에 도시된 바와 같은 제1 웨이크업 신호(Wake-up (Master))가 생성되어 제1 슬레이브 모듈(200A)로 전달되었다고 가정한다.
전술한 가정 하에, 본 발명의 일 실시예에 따른 AFE(210A)의 제1 단자(SHDNn(EN))에는 제1 웨이크업 신호와 동일한 파형의 신호가 인가될 수 있다.
전술한 바와 같이 AFE(210A)는 웨이크업 된 상태에서 제2 단자(Vcc)를 통하여 제1 전압을 출력하므로, 제2 단자(Vcc)는 제1 단자(SHDNn(EN))에 제1 웨이크업 신호가 인가된 이후에 제1 전압을 출력할 수 있다. 또한 본 발명의 일 실시예에 따른 AFE(210A)는 도 3에 도시된 바와 같이 웨이크업 된 상태에서 제1 전압의 출력을 유지할 수 있다.
본 발명의 일 실시예에 따른 제2 프로세서(220A)는 AFE(210A)의 제2 단자(Vcc)와 전기적으로 연결된 제4 단자(Vcc)에 제1 전압이 인가된 경우 부팅될 수 있다. 또한 제2 프로세서(220A) 부팅이 된 이후에 제3 단자(Keep)에 소정의 제2 전압을 출력할 수 있고, 제5 단자(PWM)에 제2 웨이크업 신호를 출력할 수 있다.
한편 본 발명의 일 실시예에 따른 제2 프로세서(220A)는 제4 단자(Vcc) 에 제1 전압의 인가가 유지되는 동안, 제3 단자(Keep)에 제2 전압의 출력을 유지할 수 있다. 즉 제2 프로세서(220A)는 제3 단자(Keep)에 제2 전압의 출력을 유지하여 AFE(210A)가 웨이크업 상태를 유지하도록 할 수 있다.
바꾸어 말하면, 본 발명의 일 실시예에 따른 AFE(210A)는 제1 웨이크업 신호 및 제2 전압 중 적어도 하나가 제1 단자(SHDNn(EN))에 인가될 때 웨이크업 된 상태를 유지하여 제2 프로세서(220A)가 동작 상태를 유지하도록 할 수 있다.
제2 프로세서(220A)의 제5 단자(PWM)로 출력된 제2 웨이크업 신호는 하위 슬레이브 모듈(200B) 및 나머지 슬레이브 모듈들을 전술한 과정과 동일한 방법으로 웨이크업 시킬 수 있다.
한편 제2 프로세서(220A)는 부팅이 완료된 이후에, 부팅 완료에 대응되는 신호를 생성하여 전술한 제2 통신 선로를 통하여 마스터 모듈(100)에 전달할 수 있다.
마스터 모듈(100)은 수신된 부팅 완료에 대응되는 신호의 수량에 기초하여 전체 슬레이브 모듈의 웨이크업이 완성되었는지 여부를 파악할 수 있다.
본 발명에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 또는 이로부터 등가적으로 변경된 모든 범위는 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 마스터 모듈
110: 제1 프로세서
120: 마스터 단자
130: 슬레이브 모듈 개수 설정부
200A, 200B, 200C: 슬레이브 모듈
210A: AFE
220A: 제2 프로세서
230A: 제1 슬레이브 단자
240A: 제2 슬레이브 단자
250A: 제1 통신 절연부
260A: 제2 통신 절연부

Claims (16)

  1. 인접하는 상위 모듈로부터 제1 웨이크업 신호를 수신하여 웨이크업 동작을 수행하고, 인접하는 하위 모듈로 제2 웨이크업 신호를 전달하는 슬레이브 모듈에 있어서,
    제1 단자 및 제2 단자를 구비하고, 상기 제1 웨이크업 신호를 상기 제1 단자로 수신하여 웨이크업 되고, 상기 웨이크업 된 상태에서 상기 제2 단자로 소정의 제1 전압을 출력하는 AFE;
    상기 제1 단자와 연기적으로 연결되는 제3 단자, 상기 제2 단자와 전기적으로 연결되는 제4 단자 및 제2 슬레이브 단자와 전기적으로 연결되는 제5 단자를 구비하고, 상기 제4 단자에 상기 제1 전압이 인가된 경우 부팅되고, 상기 부팅이 된 이후에 상기 제3 단자에 소정의 제2 전압을 출력하고, 상기 제5 단자에 상기 제2 웨이크업 신호를 출력하는 프로세서;
    상기 인접하는 상위 모듈과 상기 슬레이브 모듈을 연결하는 제1 슬레이브 단자;
    상기 인접하는 하위 모듈과 상기 슬레이브 모듈을 연결하는 제2 슬레이브 단자;
    상기 제1 슬레이브 단자와 상기 AFE를 연결하고, 상기 인접하는 상위 모듈로부터 수신한 상기 제1 웨이크업 신호를 상기 AFE로 전달하는 제1 통신 선로; 및
    상기 제2 슬레이브 단자와 상기 프로세서를 연결하고, 상기 프로세서가 생성한 상기 제2 웨이크업 신호를 상기 제2 슬레이브 단자를 통하여 상기 인접하는 하위 모듈로 전달하는 제3 통신 선로;를 포함하는, 슬레이브 모듈.
  2. 제1 항에 있어서
    상기 AFE는
    상기 웨이크업 된 상태에서 상기 제2 단자로 상기 제1 전압의 출력을 유지하는, 슬레이브 모듈.
  3. 제2 항에 있어서
    상기 프로세서는
    상기 제4 단자에 상기 제1 전압의 인가가 유지될 때, 상기 제3 단자에 상기 제2 전압의 출력을 유지하는, 슬레이브 모듈.
  4. 제3 항에 있어서
    상기 AFE는
    상기 제1 웨이크업 신호 및 상기 제2 전압 중 적어도 하나가 상기 제1 단자에 인가될 때 상기 웨이크업 된 상태를 유지하는, 슬레이브 모듈.
  5. 제1 항에 있어서
    상기 슬레이브 모듈은
    상기 인접하는 상위 모듈이 생성한 신호를 상기 프로세서로 전달하거나, 상기 인접하는 하위 모듈로부터 수신한 신호를 상기 인접하는 상위 모듈에 전달하는 제2 통신 선로;를 더 포함하는, 슬레이브 모듈.
  6. 제5 항에 있어서
    상기 제2 통신 선로는
    상기 인접하는 상위 모듈이 생성한 신호를 상기 프로세서로 전달하는 제2-1 통신 선로, 및
    상기 인접하는 하위 모듈로부터 수신한 신호를 상기 인접하는 상위 모듈에 전달하는 제2-2 통신 선로를 포함하는, 슬레이브 모듈.
  7. 제6 항에 있어서
    상기 슬레이브 모듈은
    상기 제2 통신 선로 상에 배치되는 제2 통신 절연부;를 더 포함하고,
    상기 제2 통신 절연부는
    상기 제2-1 통신 선로 및 상기 제2-2 통신 선로상에 배치되는 고주파 트랜스를 포함하는, 슬레이브 모듈.
  8. 제5 항에 있어서
    상기 프로세서는
    상기 부팅이 된 이후에, 부팅 완료에 대응되는 신호를 생성하여 상기 제2 통신 선로를 통하여 마스터 모듈에 전달하는, 슬레이브 모듈.
  9. 제1 항에 있어서
    상기 제1 웨이크업 신호 및 상기 제2 웨이크업 신호는 적어도 하나의 펄스(Pulse)를 갖는 신호인, 슬레이브 모듈.
  10. 제1 항에 있어서
    상기 인접하는 상위 모듈은 마스터 모듈이고,
    상기 제1 웨이크업 신호는 상기 마스터 모듈에 의해 생성된 것인, 슬레이브 모듈.
  11. 제10 항에 있어서
    상기 마스터 모듈과 상기 슬레이브 모듈은 상기 제1 슬레이브 단자를 통하여 적어도 하나의 차폐층을 갖는 쉴드 케이블로 전기적으로 연결되는, 슬레이브 모듈.
  12. 제1 항에 있어서
    상기 인접하는 하위 모듈은 하위 슬레이브 모듈이고,
    상기 프로세서에 의해 생성된 상기 제2 웨이크업 신호는 상기 하위 슬레이브 모듈에 전달되어 상기 하위 슬레이브 모듈을 웨이크업 시키는, 슬레이브 모듈.
  13. 제12 항에 있어서
    상기 슬레이브 모듈과 상기 하위 슬레이브 모듈은 상기 제2 슬레이브 단자를 통하여 적어도 하나의 차폐층을 갖는 쉴드 케이블로 전기적으로 연결되는, 슬레이브 모듈.
  14. 제1 항에 있어서
    상기 슬레이브 모듈은
    상기 제1 통신 선로상에 배치되는 제1 통신 절연부를 더 포함하는, 슬레이브 모듈.
  15. 제14 항에 있어서
    상기 제1 통신 절연부는
    상기 제1 통신 선로상에 배치되는 적어도 하나의 커패시터를 포함하는, 슬레이브 모듈.
  16. 제1 항에 있어서
    상기 슬레이브 모듈은
    상기 인접하는 하위 모듈로부터 신호를 수신하거나, 상기 인접하는 상위 모듈로부터 수신한 신호를 상기 인접하는 하위 모듈로 전달하는 제4 통신 선로;를 더 포함하는, 슬레이브 모듈.
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