KR20200062353A - 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

3차원 메모리 디바이스는 기판 위에 위치되는 절연 층들 및 워드-라인-레벨 전기 전도성 층들의 교번 스택, 및 교번 스택 위에 위치되는 드레인-선택-레벨 전기 전도성 층을 포함한다. 메모리 스택 구조물들은 교번 스택 및 드레인-선택-레벨 전기 전도성 층을 통해 연장된다. 직선형 측벽들의 각자의 쌍을 포함하는 유전체 분할기 구조물들 및 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 각자의 쌍을 포함하는 드레인-선택-레벨 격리 구조물들은 드레인-선택-레벨 전기 전도성 층을 다수의 스트립들로 분할한다. 드레인-선택-레벨 전기 전도성 층 및 드레인-선택-레벨 격리 구조물들은 드레인-선택-레벨 희생 재료 층을 전도성 재료로 대체함으로써 그리고 드레인-선택-레벨 희생 라인 구조물들을 유전체 재료 부분들로 대체함으로써 형성된다.

Description

다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
관련 출원
본 출원은 2018년 6월 27일자로 출원된 미국 정규 특허 출원 제16/019,821호 및 제16/019,856호의 우선권의 이익을 주장하며, 이들의 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 다중레벨 자가 정렬된 드레인 선택 레벨 격리 구조물들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들이 T. Endoh 등에 의한 다음 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. 2001 33-36.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치되는 절연 층들 및 워드-라인-레벨 전기 전도성 층들의 교번 스택; 서로 수직으로 이격되고 교번 스택 위에 위치되는 드레인-선택-레벨 전기 전도성 층들의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분을 각각 포함하는 복수의 다중레벨 드레인 선택 전극들; 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함하는 메모리 스택 구조물들 - 각각의 메모리 필름은 교번 스택을 통해 연장되는 각자의 측벽 및 다중레벨 드레인 선택 전극들의 각각의 레벨을 가짐 -; 및 교번 스택 위에 놓이고, 제1 수평 방향을 따라 측방향으로 연장되고, 다중레벨 드레인 선택 전극들의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 제1 드레인-선택-레벨 격리 구조물을 포함하며, 복수의 다중레벨 드레인 선택 전극들 중 적어도 하나의 다중레벨 드레인 선택 전극은 제1 드레인-선택-레벨 격리 구조물의 측벽과 접촉한다.
본 개시내용의 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는: 절연 층들 및 워드-라인-레벨 스페이서 재료 층들의 교번 스택을 기판 위에 형성하는 단계 - 워드-라인-레벨 스페이서 재료 층들은 워드-라인-레벨 전기 전도성 층들로서 형성되거나, 또는 후속적으로 워드-라인-레벨 전기 전도성 층들로 대체됨 -; 교번 스택 위에 드레인-선택-레벨 절연 층들에 의해 수직으로 이격되는 드레인-선택-레벨 희생 재료 층들을 형성하는 단계; 교번 스택 위에 그리고 드레인-선택-레벨 희생 재료 층들을 통해 드레인-선택-레벨 희생 라인 구조물들을 형성하는 단계; 교번 스택, 드레인-선택-레벨 스페이서 재료 층들, 및 드레인-선택-레벨 희생 라인 구조물들을 통해 메모리 스택 구조물들을 형성하는 단계 - 각각의 메모리 스택 구조물은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 드레인-선택-레벨 희생 라인 구조물들 및 드레인-선택-레벨 희생 재료 층들의 나머지 부분들을 제거함으로써 드레인-선택-레벨 격리 트렌치들에 인접하는 드레인-선택-레벨 후면 리세스들을 형성하는 단계; 및 드레인-선택-레벨 후면 리세스들 및 드레인-선택-레벨 격리 트렌치들의 체적들 내에 드레인-선택-레벨 전기 전도성 층들의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분을 포함하는 다중레벨 드레인 선택 전극들을 형성하는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치되는 절연 층들 및 워드-라인-레벨 전기 전도성 층들의 교번 스택; 서로 수직으로 이격되고 교번 스택 위에 위치되는 드레인-선택-레벨 전기 전도성 층들의 각자의 세트에 인접하는 각자의 수직 접속 부분을 포함하는 다중레벨 드레인 선택 전극들; 교번 스택을 통해 연장되는 각자의 메모리 필름에 의해 측방향으로 둘러싸이고, 복수의 다중레벨 드레인 선택 전극들의 각자의 다중레벨 드레인 선택 전극을 통해 연장되는 각자의 게이트 유전체에 의해 측방향으로 둘러싸이는 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조물들; 및 교번 스택 위에 놓이고, 제1 수평 방향을 따라 측방향으로 연장되고, 다중레벨 드레인 선택 전극들의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 드레인-선택-레벨 격리 구조물을 포함하며, 다중레벨 드레인 선택 전극들 각각은 게이트 유전체들의 서브세트의 측벽과 접촉한다.
본 개시내용의 또 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는: 절연 층들 및 워드-라인-레벨 스페이서 재료 층들의 교번 스택을 기판 위에 형성하는 단계 - 워드-라인-레벨 스페이서 재료 층들은 워드-라인-레벨 전기 전도성 층들로서 형성되거나, 또는 후속적으로 워드-라인-레벨 전기 전도성 층들로 대체됨 -; 교번 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 각각의 메모리 스택 구조물은 각자의 워드-라인-레벨 반도체 채널 부분 및 각자의 메모리 필름을 포함함 -; 교번 스택 위에 드레인-선택-레벨 절연 층들에 의해 이격되는 드레인-선택-레벨 희생 재료 층들을 형성하는 단계; 드레인-선택-레벨 희생 재료 층들 및 드레인-선택-레벨 절연 층들을 통해 드레인-선택-레벨 희생 라인 구조물들을 형성하는 단계; 드레인-선택-레벨 희생 라인 구조물들 및 드레인-선택-레벨 희생 재료 층들의 부분들을 제거함으로써 드레인-선택-레벨 격리 트렌치들에 인접하는 드레인-선택-레벨 후면 리세스들을 형성하는 단계; 및 드레인-선택-레벨 후면 리세스들 및 드레인-선택-레벨 격리 트렌치들의 체적들 내에 드레인-선택-레벨 전기 전도성 층들의 각자의 세트에 인접하는 각자의 수직 접속 부분을 포함하는 다중레벨 드레인 선택 전극들을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스, 및 반도체 재료 층의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 워드-라인-레벨 희생 재료 층들의 교번 스택의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 3a는 본 개시내용의 제1 실시예에 따른, 드레인-선택-레벨 절연 층들 및 드레인-선택-레벨 희생 재료 층들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 3b는 도 3a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 3a의 수평 단면도의 평면이다.
도 4는 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 5a는 본 개시내용의 제1 실시예에 따른, 드레인-선택-레벨 희생 라인 구조물들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 5b는 도 5a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 5a의 수평 단면도의 평면이다.
도 6a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 6b는 도 6a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 6a의 수평 단면도의 평면이다.
도 7a는 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조물들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 7b는 도 7a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 7a의 수평 단면도의 평면이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 8b는 도 8a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 8a의 수평 단면도의 평면이다.
도 9a는 본 개시내용의 제1 실시예에 따른, 워드-라인-레벨 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 9b는 도 9a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 9a의 수평 단면도의 평면이다.
도 10a는 본 개시내용의 제1 실시예에 따른, 워드-라인-레벨 전기 전도성 층들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 10b는 도 10a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 10a의 수평 단면도의 평면이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치 내의 유전체 분할기 구조물의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 11b는 도 11a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 11a의 수평 단면도의 평면이다.
도 12a는 본 개시내용의 제1 실시예에 따른, 드레인-선택-레벨 희생 라인 구조물들의 제거 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 12b는 도 12a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 12a의 수평 단면도의 평면이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 드레인-선택-레벨 희생 재료 층들의 제거 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 13b는 도 13a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 13a의 수평 단면도의 평면이다.
도 14a는 본 개시내용의 제1 실시예에 따른, 드레인-선택-레벨 전기 전도성 층의 스트립들의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 14b는 도 14a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 14a의 수평 단면도의 평면이다.
도 15a는 본 개시내용의 제1 실시예에 따른 드레인-선택-레벨 격리 구조물들을 포함하는 유전체 캡 층의 형성 이후의 제1 예시적인 구조물의 수평 단면도이다.
도 15b는 도 15a의 수직 평면 B - B'를 따른 제1 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 15a의 수평 단면도의 평면이다.
도 15c는 도 15b의 드레인-선택-레벨 격리 구조물 주위의 영역의 확대도이다.
도 15d는 도 15b의 유전체 분할기 구조물 주위의 영역의 확대도이다.
도 16a는 본 개시내용의 제2 실시예에 따른, 절연 층들과 워드-라인-레벨 희생 재료 층들의 교번 스택, 드레인-선택-레벨 절연 층들 및 드레인-선택-레벨 희생 재료 층들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 16b는 도 16a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 16a의 수평 단면도의 평면이다.
도 17a는 본 개시내용의 제2 실시예에 따른, 드레인-선택-레벨 희생 라인 구조물들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 17b는 도 17a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 17a의 수평 단면도의 평면이다.
도 18a는 본 개시내용의 제2 실시예에 따른, 메모리 개구들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 18b는 도 18a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 18a의 수평 단면도의 평면이다.
도 19a는 본 개시내용의 제2 실시예에 따른, 메모리 스택 구조물들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 19b는 도 19a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 19a의 수평 단면도의 평면이다.
도 20a는 본 개시내용의 제2 실시예에 따른, 후면 트렌치의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 20b는 도 20a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 20a의 수평 단면도의 평면이다.
도 21a는 본 개시내용의 제2 실시예에 따른, 드레인-선택-레벨 희생 재료 층들의 제1 부분들의 제거에 의한 워드-라인-레벨 후면 리세스들 및 제1 드레인-선택-레벨 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 21b는 도 21a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 21a의 수평 단면도의 평면이다.
도 22a는 본 개시내용의 제2 실시예에 따른, 워드-라인-레벨 전기 전도성 층들 및 드레인-선택-레벨 전기 전도성 층의 제1 세그먼트들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 22b는 도 22a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 22a의 수평 단면도의 평면이다.
도 23a는 본 개시내용의 제2 실시예에 따른, 후면 트렌치 내의 유전체 분할기 구조물의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 23b는 도 23a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 23a의 수평 단면도의 평면이다.
도 24a는 본 개시내용의 제2 실시예에 따른, 드레인-선택-레벨 희생 라인 구조물들의 제거 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 24b는 도 24a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 24a의 수평 단면도의 평면이다.
도 25a는 본 개시내용의 제2 실시예에 따른, 드레인-선택-레벨 희생 재료 층들의 제2 부분들의 제거 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 25b는 도 25a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 25a의 수평 단면도의 평면이다.
도 26a는 본 개시내용의 제2 실시예에 따른, 드레인-선택-레벨 전기 전도성 층의 제2 세그먼트들의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 26b는 도 26a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 26a의 수평 단면도의 평면이다.
도 27a는 본 개시내용의 제2 실시예에 따른 드레인-선택-레벨 격리 구조물들을 포함하는 유전체 캡 층의 형성 이후의 제2 예시적인 구조물의 수평 단면도이다.
도 27b는 도 27a의 수직 평면 B - B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 27a의 수평 단면도의 평면이다.
도 27c는 도 27b의 제2 드레인-선택-레벨 격리 구조물 주위의 영역의 확대도이다.
도 27d는 도 27b의 제2 드레인-선택-레벨 격리 구조물 주위의 다른 영역의 확대도이다.
도 27e는 도 27b의 유전체 분할기 구조물 주위의 영역의 확대도이다.
도 28a는 본 발명의 제3 실시예에 따른, 절연 층들과 워드-라인-레벨 희생 재료 층들의 교번 스택, 및 하부 메모리 개구 충전 부분들의 형성 후의 제3 예시적인 구조물의 수평 단면도이다.
도 28b는 도 28a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 28a의 수평 단면도의 평면이다.
도 29a는 본 개시내용의 제3 실시예에 따른, 절연 캡 층 및 유전체 에칭 정지 재료 층의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 29b는 도 29a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 29a의 수평 단면도의 평면이다.
도 30a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 절연 층들 및 드레인-선택-레벨 희생 재료 층들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 30b는 도 30a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 30a의 수평 단면도의 평면이다.
도 31a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 라인 트렌치들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 31b는 도 31a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 31a의 수평 단면도의 평면이다.
도 32a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 희생 라인 구조물들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 32b는 도 32a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 32a의 수평 단면도의 평면이다.
도 33a는 본 개시내용의 제3 실시예에 따른, 상부 메모리 개구들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 33b는 도 33a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 33a의 수평 단면도의 평면이다.
도 34a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 게이트 유전체 층 및 커버 재료 층의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 34b는 도 34a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 34a의 수평 단면도의 평면이다.
도 35a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 게이트 유전체 층 및 커버 재료 스페이서들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 35b는 도 35a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 35a의 수평 단면도의 평면이다.
도 36a는 본 발명의 제3 실시예에 따른, 드레인-선택-레벨 반도체 채널 부분들, 드레인-선택-레벨 유전체 코어들, 및 드레인 영역들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 36b는 도 36a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 36a의 수평 단면도의 평면이다.
도 37a는 본 개시내용의 제3 실시예에 따른, 제1 유전체 캡 층의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 37b는 도 37a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 37a의 수평 단면도의 평면이다.
도 38a는 본 개시내용의 제3 실시예에 따른, 제1 유전체 캡 층을 통한 개구들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 38b는 도 38a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 38a의 수평 단면도의 평면이다.
도 39a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 분할기 트렌치들 및 드레인-선택-레벨 격리 트렌치들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 39b는 도 38a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 38a의 수평 단면도의 평면이다.
도 40a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 희생 재료 층들의 제거에 의한 드레인-선택-레벨 후면 리세스들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 40b는 도 40a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 40a의 수평 단면도의 평면이다.
도 41a는 본 개시내용의 제3 실시예에 따른, 드레인-선택-레벨 후면 리세스들 내의 전도성 재료의 퇴적 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 41b는 도 41a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 41a의 수평 단면도의 평면이다.
도 42a는 본 개시내용의 제3 실시예에 따른, 이방성 에칭에 의한 드레인-선택-레벨 전기 전도성 층의 세그먼트들의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 42b는 도 42a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 42a의 수평 단면도의 평면이다.
도 43a는 본 개시내용의 제3 실시예에 따른 드레인-선택-레벨 격리 구조물들을 포함하는 제2 유전체 캡 층의 형성 이후의 제3 예시적인 구조물의 수평 단면도이다.
도 43b는 도 43a의 수직 평면 B - B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 수평 평면 B - B'는 도 43a의 수평 단면도의 평면이다.
도 43c는 도 43a의 수직 평면 C - C'를 따른 제3 예시적인 구조물의 수직 단면도이다.
도 43d는 도 43b의 수직 단면도의 영역의 확대도이다.
도 43e는 도 43a의 수직 평면 E - E'를 따른 제3 예시적인 구조물의 수직 단면도이다.
도 43f는 도 43c의 수직 단면도의 영역의 확대도이다.
도 44a는 내부의 다양한 컴포넌트들에 전기 접점들을 제공하기 위한 제1, 제2, 및 제3 예시적인 구조물들을 위한 구성의 수직 단면도이다.
도 44b는 도 44a의 예시적인 구조물의 투시 평면도이다.
도 45는 내부의 다양한 컴포넌트들에 전기 접점들을 제공하기 위한 제1, 제2 및 제3 예시적인 구조물들을 위한 다른 구성의 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용은 다중레벨 자가 정렬된 드레인-선택-레벨 격리 구조물들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 아래에 기술된다. 다중레벨 자가 정렬된 드레인-선택-레벨 격리 구조물들은 드레인-선택-레벨 격리 구조물에 여분의 전용 구역을 할당할 필요성 없이 콤팩트한 디바이스 레이아웃을 제공하고 칩 크기를 감소시킬 수 있을 뿐만 아니라 더 단순한 자가 정렬된 제조 공정을 제공할 수 있다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 실시예에 따른 제1 예시적인 구조물이 예시되어 있다. 제1 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다.
기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조물(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 퇴적함으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 유전체 캡 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 이들 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 유전체 캡(758)을 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 퇴적하고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 퇴적될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 퇴적에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 퇴적된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일하거나 상이할 수 있다. 퇴적된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 퇴적된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 접촉 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(워드-라인-레벨 희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "워드-라인-레벨" 요소는 워드-라인-레벨들의 임의의 레벨에서 또는 그에 인접하게 형성되는 요소, 즉 워드 라인이 후속적으로 형성될 레벨들의 임의의 레벨에서 또는 그에 인접하게 형성되는 요소를 지칭한다.
교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스에는 양 측면 상의 제2 요소들의 2개의 인스턴스들이 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스에는 양 단부 상의 제1 요소들의 2개의 인스턴스들이 인접한다. 제1 요소들은 서로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 서로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 워드-라인-레벨 희생 재료 층일 수 있다. 절연 층들(32)은 워드-라인-레벨들 사이, 즉, 워드 라인들이 후속적으로 형성될 레벨들 사이에 형성된다. 이와 같이, 절연 층들(32)은 또한 워드-라인-레벨 절연 층들(32)로 지칭된다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 워드-라인-레벨 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 워드-라인-레벨 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정 중(in-process)" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
교번하는 복수의 스택은 본 명세서에서 교번 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 워드-라인-레벨 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료들, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다. 절연 층들(32)은 최상부 절연 층(32T) 및 워드-라인-레벨 희생 재료 층들(42)의 각자의 수직으로 이웃하는 쌍 사이에 위치된 인터(inter)-워드-라인 절연 층들(32W)을 포함한다.
워드-라인-레벨 희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
워드-라인-레벨 희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 워드-라인-레벨 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 워드-라인-레벨 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 워드-라인-레벨 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 워드-라인-레벨 희생 재료 층들은 실리콘 질화물 워드-라인-레벨 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 퇴적(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 워드-라인-레벨 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 퇴적(ALD)으로 형성될 수 있다.
워드-라인-레벨 희생 재료 층들(42)은 적합하게 패터닝되어, 워드-라인-레벨 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 워드-라인-레벨 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 워드-라인-레벨 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32) 및 각각의 워드-라인-레벨 희생 재료 층(42)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 최상부 절연 층(32T)은 두께가 40 nm 내지 200 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 절연 층(32) 및 워드-라인-레벨 희생 재료 층(예를 들어, 제어 게이트 전극 또는 워드-라인-레벨 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번 스택(32, 42) 내의 각각의 워드-라인-레벨 희생 재료 층(42)은 각각의 각자의 워드-라인-레벨 희생 재료 층(42) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다. 절연 층들(32) 사이의 최상부 층은 본 명세서에서 최상부 절연 층(32T)으로 지칭된다. 교번 스택(32, 42)은 최상부 절연 층(32)으로 종단될 수 있다.
본 개시내용은, 워드-라인-레벨 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 워드-라인-레벨 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 워드-라인-레벨 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 워드-라인-레벨 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
도 3a 및 도 3b를 참조하면, 드레인-선택-레벨 희생 재료 층들(142) 및 드레인-선택-레벨 절연 층들(132)은 교번 스택(32, 42) 위에 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "드레인-선택-레벨" 요소는 드레인-선택-레벨들의 임의의 레벨에서 또는 그에 인접하게, 즉 드레인 선택 게이트 전극이 후속적으로 형성될 레벨들의 임의의 레벨에서 또는 그에 인접하게 형성되는 요소를 지칭한다. 드레인-선택-레벨 절연 층들(132) 중 최상부 층은 본 명세서에서 최상부 드레인-선택-레벨 절연 층(132T)으로 지칭된다. 드레인-선택-레벨 희생 재료 층들(142)은 드레인-선택-레벨 절연 층들(132)에 의해 수직으로 이격된다. 일 실시예에서, 드레인-선택-레벨 절연 층들(132)은 절연 층들(32)과 동일한 재료를 포함할 수 있고, 드레인-선택-레벨 희생 재료 층들(142)은 워드-라인-레벨 희생 재료 층들(42)과 동일한 재료를 포함할 수 있다. 일 실시예에서, 드레인-선택-레벨 절연 층들(132) 및 절연 층들(32)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있고, 드레인-선택-레벨 희생 재료 층들(142) 및 워드-라인-레벨 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있다. 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(142) 각각의 두께는 20 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 최상부 드레인-선택-레벨 절연 층(132T)은 두께가 40 nm 내지 200 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 모든 드레인-선택-레벨 절연 층들(132) 및 모든 드레인-선택-레벨 희생 재료 층들(142)의 세트는 본 명세서에서 드레인-선택-레벨 교번 스택(132, 142)으로 지칭된다.
도 4를 참조하면, 단차형 공동은 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 접촉 영역(300) 내에 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
단차형 표면들은 단차형 공동의 형성을 통해 교번 스택(32, 42)의 주변 부분에 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
드레인-선택-레벨 교번 스택(132, 142) 및 교번 스택(32, 42)을 패턴화함으로써 테라스 영역이 형성된다. 교번 스택(32, 42) 내의 최상부 워드-라인-레벨 희생 재료 층(42) 이외의 각각의 워드-라인-레벨 희생 재료 층(42)은 교번 스택(32, 42) 내의 임의의 위에 놓인 워드-라인-레벨 희생 재료 층(42)보다 더 멀리 측방향으로 연장된다. 각각의 드레인-선택-레벨 희생 재료 층(142)은 최상부 워드-라인-레벨 희생 재료 층(42)보다 작은 측방향 범위를 가질 수 있다. 테라스 영역은, 교번 스택(32, 42) 내의 최저부 층으로부터 교번 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번 스택(32, 42)의 단차형 표면들을 포함한다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 교번 스택(32, 42)의 최상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트들로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 5a 및 도 5b를 참조하면, 제1 수평 방향(hd1)을 따라 연장되는 드레인-선택-레벨 희생 라인 구조물들(73)이 형성될 수 있다. 예를 들어, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 균일한 폭을 갖는 라인 트렌치들이 드레인-선택-레벨 희생 재료 층들(142) 각각을 통해 형성될 수 있다. 라인 트렌치들은 비정질 실리콘, 폴리실리콘, 실리콘-게르마늄 합금, 실리콘-함유 중합체, 비정질 탄소, 다이아몬드 유사 탄소, 또는 유기실리케이트 유리와 같은 희생 재료로 충전될 수 있다. 리세스 에칭 및/또는 화학적 기계적 평탄화(CMP)를 채용하는 평탄화 공정에 의해 최상부 드레인-선택-레벨 절연 층(132T) 위로부터 희생 재료의 잉여 부분들이 제거될 수 있다. 희생 재료의 나머지 부분들은 드레인-선택-레벨 희생 라인 구조물들(73)을 구성한다. 각각의 드레인-선택-레벨 희생 라인 구조물(73)의 폭은, 후속적으로 형성될 메모리 개구들의 행들의 행간(inter-row) 피치보다 작다.
도 6a 및 도 6b를 참조하면, 메모리 개구들(49)의 다수의 평행한 행들이 드레인-선택-레벨 교번 스택(132, 142), 교번 스택(32 42), 및 드레인-선택-레벨 희생 라인 구조물들(73)을 통해 형성된다. 각각의 행 내의 메모리 개구들(49)은 드레인-선택-레벨 희생 라인 구조물들(73)의 길이 방향에 평행한 제1 수평 방향(hd1)을 따라 배열된다. 다수의 평행한 행들은 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 메모리 개구들(49)의 행들(R1, R2)의 쌍은 드레인-선택-레벨 희생 라인 구조물들(73)의 제1 서브세트(S1) 내의 각각의 드레인-선택-레벨 희생 라인 구조물(73)을 통과할 수 있다. 메모리 개구들(49)의 각자의 행(R1 또는 R2)은 드레인-선택-레벨 희생 라인 구조물들(73)의 제1 서브세트(S1) 내의 각각의 드레인-선택-레벨 희생 라인 구조물(73)의 각각의 길이방향 측벽을 통과한다. 메모리 개구들(49)의 단일 행(R3)은 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2) 내의 각각의 드레인-선택-레벨 희생 라인 구조물(73)을 통과할 수 있다. 메모리 개구들(49)의 행(R3)이 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트 내의 각각의 드레인-선택-레벨 희생 라인 구조물(73)의 하나의 길이방향 측벽을 통과하는 한편, 메모리 개구들(49)은 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2) 내의 각각의 드레인-선택-레벨 희생 라인 구조물(73)의 대향하는 길이방향 측벽을 통과하지 않는다. 일 실시예에서, 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2) 내의 드레인-선택-레벨 희생 라인 구조물들(73)의 쌍에 의해 측방향으로 경계지어지는 구역(79A)에는 메모리 개구들(49)이 없을 수 있고, 그를 관통하는 후면 트렌치를 형성하기 위해 후속적으로 채용될 수 있다.
드레인-선택-레벨 희생 라인 구조물들(73) 각각의 세그먼트들은 개구들(49)의 다수의 평행한 행들의 형성 동안 에칭된다. 드레인-선택-레벨 희생 라인 구조물들(73)의 제1 서브세트(S1) 내의 드레인-선택-레벨 희생 라인 구조물들(73) 각각은, 메모리 개구들(49)의 형성 동안 평면 수직 측벽 세그먼트들(73P) 및 오목한 수직 측벽 세그먼트들(73C)의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화될 수 있다. 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2) 내의 드레인-선택-레벨 희생 라인 구조물들(73) 각각은 메모리 개구들(49)의 형성 동안 평면 수직 측벽 세그먼트들(73P) 및 오목한 수직 측벽 세그먼트들(73C)의 하나의 측방향으로 교번하는 시퀀스를 포함하도록 패턴화될 수 있다. 본 명세서에 사용되는 바와 같이, "평면 수직 측벽 세그먼트"는 0의 곡률을 갖는 수평 단면 형상을 갖는 수직 측벽의 세그먼트를 지칭한다. 본 명세서에 사용되는 바와 같이, "오목한 수직 측벽 세그먼트"는 오목한 형상을 갖는 수평 단면 형상을 갖는 수직 측벽의 세그먼트를 지칭한다. 메모리 개구들은 반도체 재료 층(10)의 상부 표면으로 연장될 수 있다.
메모리 개구들(49)의 형성과 동시에 추가의 개구들이 접촉 영역(300) 내에 형성될 수 있다. 그러한 추가의 개구들은 본 명세서에서 지지 개구들로 지칭되며, 이는 지지 기둥 구조물들을 내부에 형성하기 위해 채용될 수 있다.
도 7a 및 도 7b를 참조하면, 메모리 개구 충전 구조물들(58)은 메모리 개구들(49) 내에 형성된다. 각각의 메모리 개구 충전 구조물(58)은 예를 들어 메모리 필름(50), 수직 반도체 채널(60), 선택적 유전체 코어(62), 드레인 영역(63), 및 유전체 메모리 개구 캡 부분(64)을 포함할 수 있다. 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)를 포함할 수 있다. 차단 유전체(52)는 실리콘 산화물 및/또는 유전체 금속 산화물(예컨대, 알루미늄 산화물)과 같은 유전체 재료를 포함한다. 전하 저장 층(54)은 실리콘 질화물과 같은 유전체 전하 저장 재료를 포함한다. 터널링 유전체(56)는 ONO 스택과 같은 터널링 유전체 재료를 포함한다.
수직 반도체 채널(60)은 단일 반도체 재료 층 또는 폴리실리콘과 같은 복수의 반도체 재료 층들을 포함할 수 있다. 수직 반도체 채널(60)은, 메모리 필름(50) 내에 다양한 컴포넌트 층들을 포함하는 컨포멀하게(conformally) 퇴적된 유전체 재료 층들의 수평 부분들을 제거하는 이방성 에칭에 의해 형성될 수 있는 메모리 필름(50) 내의 개구를 통해 교번 스택(32, 42) 아래에 놓인 반도체 재료 층(10)과 접촉할 수 있다. 선택적으로, 각각의 메모리 필름(50)의 저부에 개구를 형성하는 이방성 에칭 공정 동안 메모리 필름(50)을 보호하기 위해 커버 재료 라이너가 채용될 수 있다. 커버 재료 라이너는 후속적으로 제거되는 희생 재료 라이너, 또는 수직 반도체 채널(60) 내에 포함되는 반도체 재료 라이너일 수 있다. 수직 반도체 채널(60)은 p-형 또는 n-형일 수 있는 제1 전도성 유형의 도핑을 가질 수 있다. 수직 반도체 채널(60) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다.
메모리 개구가 수직 반도체 채널(60)의 형성 후에 내부에 원통형 공동을 갖는 경우에, 실리콘 산화물과 같은 유전체 재료가 원통형 공동 내에 퇴적되어 유전체 코어(62)를 형성할 수 있다. 제2 전도성 유형의 도핑을 갖는 반도체 재료(예를 들어, 폴리실리콘 또는 비정질 실리콘)를 포함하는 드레인 영역(63)이 최상부 드레인-선택-레벨 희생 재료 층(142)의 상부 표면을 포함하는 수평 평면 위에 그리고 수직 반도체 채널(60)의 상단부 상에 형성될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 드레인 영역(63) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 유전체 메모리 개구 캡 부분(64)이 드레인 영역(63)의 상부 상에 형성된다. 유전체 메모리 개구 캡 부분(64)의 상부 표면은 최상부 드레인-선택-레벨 절연 캡 층(132T)의 상부 표면과 동일 평면 상에 있을 수 있다.
메모리 필름(50)과 수직 반도체 채널(60)의 각각의 연접하는(contiguous) 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물들(55)은 교번 스택, 드레인-선택-레벨 교번 스택(132, 142), 및 드레인-선택-레벨 희생 라인 구조물들(73)을 통해 메모리 개구들(49)의 다수의 평행한 행들 내에 형성된다.
도 8a 및 도 8b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상부 드레인-선택-레벨 절연 층(132T) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2) 내의 드레인-선택-레벨 희생 라인 구조물들(73)의 쌍 사이의 구역들(79A) 내에 개구들을 형성할 수 있다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하는 드레인-선택-레벨 교번 스택(132, 142) 및 교번 스택(32, 42)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있다. 각각의 후면 트렌치(79)는 최상부 드레인-선택-레벨 절연 층(132T)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장될 수 있고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 통해 측방향으로 연장될 수 있다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향에 수직인 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)(메모리 개구 충전 구조물들(58) 내에 포함됨)은 제1 수평 방향(hd1)을 따라 연장되는 행들 내에 배열될 수 있다. 각각의 후면 트렌치(79)는 길이 방향을 따라(즉, 제1 수평 방향(hd1)을 따라) 불변인 균일한 폭을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들은 후면 트렌치(79)와 드레인-선택-레벨 희생 라인 구조물(73)의 이웃하는 쌍 사이에, 또는 드레인-선택-레벨 희생 라인 구조물들(73)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 접촉 비아 구조물이 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은 예를 들어, 애싱(ashing)에 의해 제거될 수 있다. 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트 내의 드레인-선택-레벨 희생 라인 구조물들(73)의 측벽들은 후면 트렌치들(79)에 물리적으로 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 워드-라인-레벨 후면 리세스들(43)은 등방성 에칭제를 채용하여 워드-라인-레벨 희생 재료 층들(42)을 등방성으로 에칭함으로써 형성될 수 있다. 에칭제는 절연 층들(32)의 제1 재료에 대해 워드-라인-레벨 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭할 수 있다. 에칭제는, 예를 들어 에칭 공정을 채용하여, 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들이 드레인-선택-레벨 희생 재료 층들(142)을 보호하는 동안 후면 트렌치들(79) 내로 도입될 수 있다. 구체적으로, 최상부 드레인-선택-레벨 절연 층(132T)과 드레인-선택-레벨 희생 라인 구조물들(73)의 조합은 에칭제가 드레인-선택-레벨 희생 재료 층들(142)에 액세스하는 것을 방지한다.
워드-라인-레벨 후면 리세스들(43)은 워드-라인 레벨 희생 재료 층들(42)이 제거된 체적들 내에 형성된다. 마찬가지로, 하나 이상의 소스-선택 레벨 리세스들(도시되지 않음)이 워드-라인-레벨 후면 리세스들(43) 아래에 형성된다. 워드-라인-레벨 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 선택적일 수 있다. 일 실시예에서, 워드-라인-레벨 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 워드-라인-레벨 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 메모리 개구 충전 구조물들(58), 접촉 영역(300) 내의 지지 개구들 내에 형성된 지지 기둥 구조물들(도시되지 않음) 및 역-단차형 유전체 재료 부분(65)은 구조적 지지를 제공하는 한편, 워드-라인-레벨 후면 리세스들(43)은 워드-라인-레벨 희생 재료 층들(42)에 의해 이전에 점유되었던 체적들 내에 존재한다.
각각의 워드-라인-레벨 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 워드-라인-레벨 후면 리세스(43)의 측방향 치수는 워드-라인-레벨 후면 리세스(43)의 높이보다 더 클 수 있다. 워드-라인-레벨 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 워드-라인-레벨 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 워드-라인-레벨 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각자의 워드-라인-레벨 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 워드-라인-레벨 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면, 예컨대 기판 반도체 층(9)의 표면(7)에 실질적으로 평행하게 연장될 수 있다. 워드-라인-레벨 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 워드-라인-레벨 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 10a 및 도 10b를 참조하면, 후면 차단 유전체 층(명시적으로 예시되지 않음)이 컨포멀 퇴적 공정에 의해 선택적으로 워드-라인-레벨 후면 리세스들(43) 및 후면 트렌치들(79)의 주변 부분들에 형성될 수 있다. 후면 차단 유전체 층은, 존재하는 경우, 워드-라인-레벨 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층은 존재한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물과 같은 유전체 금속 산화물을 포함할 수 있다.
적어도 하나의 전도성 재료가 워드-라인-레벨 후면 리세스들(43) 내에 그리고 워드-라인-레벨 후면 리세스들(43) 아래에 위치된 하나 이상의 소스-선택 레벨 리세스들(도시되지 않음) 내에 컨포멀하게 퇴적될 수 있다. 예를 들어, 금속성 배리어 층과 금속 충전 재료의 조합이 워드-라인-레벨 후면 리세스들(43) 내에 퇴적될 수 있다. 금속성 배리어 층은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 금속성 배리어 층은 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료는 워드-라인-레벨 후면 리세스들(43)의 나머지 체적을 충전하기 위해 금속성 배리어 층 상에 퇴적될 수 있다. 금속성 충전 재료는, 예를 들어 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료는 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 본질적으로 단일 원소 금속으로 이루어질 수 있다.
후면 트렌치들(79) 내의 그리고 최상부 드레인-선택-레벨 절연 층(132T) 위의 퇴적된 금속성 재료의 잉여 부분들은 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해 다시 에칭될 수 있다. 워드-라인-레벨 후면 리세스들(43) 내의 퇴적된 금속성 재료의 나머지 부분들은 워드-라인-레벨 전기 전도성 층들(46)(예를 들어, 워드 라인들/제어 게이트 전극들)을 포함한다. 하나 이상의 소스-선택 레벨 리세스들(도시되지 않음) 내의 퇴적된 금속성 재료의 나머지 부분들은 소스-선택 레벨 전도성 층들(예를 들어, 소스 선택 게이트 전극들)을 포함한다. 각각의 워드-라인-레벨 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 워드-라인-레벨 희생 재료 층들(42)은 워드-라인-레벨 전기 전도성 층들(46)로 대체될 수 있다. 각각의 워드-라인-레벨 전기 전도성 층(46)은 금속성 배리어 층의 일부분 및 금속성 충전 재료의 일부분을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 유전체 재료는 후면 트렌치들(79) 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 리세스 에칭 공정 또는 화학 기계적 평탄화 공정과 같은 평탄화 공정에 의해 최상부 드레인-선택-레벨 절연 층(132T)의 상부 표면들을 포함하는 수평면 위로부터 제거될 수 있다. 후면 트렌치들 내의 유전체 재료의 각각의 나머지 부분은 유전체 분할기 구조물(76)를 포함하고, 이는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택을 통해, 그리고 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(142)의 교번 스택을 통해 수직으로 연장되는 유전체 벽 구조물일 수 있다. 일 실시예에서, 유전체 분할기 구조물(76)은, 예를 들어 컨포멀 유전체 재료 라이너의 퇴적 및 이방성 에칭 공정에 의해 관형으로 형성 될 수 있고, 전도성 접촉 비아 구조물(예를 들어, 도 44a에 도시된 소스 전극 또는 로컬 상호접속부(81))은 관형 유전체 분할기 구조물(76) 내의 공동 내에 형성될 수 있다. 이러한 경우에, 소스 영역(도 44a에 도시된 요소(61))은, 후면 트렌치(79) 아래에 놓이고 전도성 접촉 비아 구조물과 접촉하는 반도체 재료 층(10)의 상부 부분에 형성될 수 있다.
일 실시예에서, 각각의 유전체 분할기 구조물(76)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택을 통해, 그리고 드레인-선택-레벨 희생 재료 층들(142)의 각각의 레벨을 통해 수직으로 연장되는 길이방향 측벽들의 쌍을 포함한다.
도 12a 및 도 12b를 참조하면, 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들은, 후속적으로 유전체 메모리 개구 캡 부분들(64), 최상부 드레인-선택-레벨 절연 층(132T), 및 유전체 분할기 구조물들(76)의 재료들에 대해 선택적으로 드레인-선택-레벨 희생 라인 구조물들(73)의 재료를 에칭하는 선택적 에칭 공정에 의해 제거될 수 있다. 예를 들어, 드레인-선택-레벨 희생 라인 구조물들(73)이 비정질 실리콘 또는 폴리실리콘을 포함하는 경우, 핫 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("hot TMY"), 테트라메틸 암모늄 하이드록사이드(TMAH), 또는 암모늄 하이드록사이드를 채용하는 습식 에칭 공정을 채용하여 드레인-선택-레벨 희생 라인 구조물들(73)을 제거할 수 있다. 드레인-선택-레벨 격리 트렌치들(71)은 드레인-선택-레벨 희생 라인 구조물들(73)이 제거된 체적들 내에 형성될 수 있다. 따라서, 공정에서의 이러한 단계에서, 드레인-선택-레벨 희생 라인 구조물들(73)이 완전히 제거된다.
도 13a 및 도 13b를 참조하면, 드레인-선택-레벨 희생 재료 층들(142)은, 드레인-선택-레벨 격리 트렌치들(71)을 통해 에칭제를 제공함으로써 드레인-선택-레벨 절연 층들(132) 또는 유전체 분할기 구조물들(76)의 재료들을 에칭하지 않고 드레인-선택-레벨 희생 재료 층들(142)의 재료를 에칭하는 선택적 에칭 공정에 의해 제거된다. 예를 들어, 드레인-선택-레벨 희생 재료 층들(142)이 실리콘 질화물을 포함하고, 드레인-선택-레벨 절연 층들(132) 또는 유전체 분할기 구조물들(76)이 실리콘 산화물 재료들을 포함하는 경우, 드레인-선택-레벨 희생 재료 층들(142)은 고온 인산을 채용하는 습식 에칭 공정에 의해 제거될 수 있다. 드레인-선택-레벨 후면 리세스들(143)은 드레인-선택-레벨 희생 재료 층들(142)이 드레인-선택-레벨 격리 트렌치들(71)을 통해 제거된 체적들 내에 형성된다.
도 14a 및 도 14b를 참조하면, 적어도 하나의 금속성 충전 재료는, 적어도 하나의 컨포멀 퇴적 공정에 의해, 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 격리 트렌치들(71)의 주변 부분들을 통해 드레인-선택-레벨 후면 리세스들(143) 내에 퇴적된다. 적어도 하나의 금속성 충전 재료는, 예를 들어, 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 및/또는 금속 충전 재료, 예컨대 텅스텐, 코발트, 몰리브덴, 및/또는 루테늄을 포함하는 금속성 배리어 라이너를 포함할 수 있다. 적어도 하나의 금속성 재료의 두께(들)는 드레인-선택-레벨 격리 트렌치들(71)이 적어도 하나의 금속성 충전 재료로 완전히 충전되지 않도록 선택될 수 있다.
최상부 드레인-선택-레벨 절연 층(132T) 위로부터 그리고 각각의 드레인-선택-레벨 격리 트렌치(71)의 저부 부분으로부터 적어도 하나의 금속성 충전 재료의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행된다. 드레인-선택-레벨 후면 리세스들(143)을 충전하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 부분은 드레인-선택-레벨 전기 전도성 층(446H)의 스트립을 구성한다. 드레인-선택-레벨 전기 전도성 층들(446H)의 각자의 세트에 인접하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 수직 부분은 수직 접속 부분(446V)을 구성한다. 드레인-선택-레벨 전기 전도성 층들(446H), 및 드레인-선택-레벨 전기 전도성 층들(446H)과 접촉하고 이들을 서로 전기적으로 접속시키는 적어도 하나의 수직 접속 부분(446V)의 각각의 연접하는 세트는 드레인-선택-레벨 전극(446)을 구성한다. 일 실시예에서, 드레인-선택-레벨 전극(446)은 2개 이상, 예컨대 3개 내지 6개의 드레인-선택-레벨 전기 전도성 층들(446H)에 인접하는 2개의 수직 접속 부분들(446V)을 포함할 수 있다.
제1 수평 방향(hd1)을 따라 대체로 연장되는 드레인-선택-레벨 공동(71')이 각각의 드레인-선택-레벨 격리 트렌치(71) 내에 위치될 수 있다. 수직 금속성 스페이서(446')가 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 유전체 분할기 구조물들(76)의 각자의 측벽 상에 형성될 수 있다. 각각의 드레인-선택-레벨 전기 전도성 층(446H)은 드레인-선택-레벨 공동들(71')에 의해 측방향으로 이격되는 다수의 부분들로 형성될 수 있다. 각각의 드레인-선택-레벨 전기 전도성 층(446H)은 각자의 드레인-선택-레벨 희생 재료 층(142)이 제거된 체적들 내에 형성될 수 있다.
도 15a 내지 도 15d를 참조하면, 유전체 캡 층(80)은 최상부 드레인-선택-레벨 절연 층(132T) 위에 그리고 드레인-선택-레벨 공동들(71') 내에 실리콘 산화물 재료와 같은 유전체 재료를 퇴적시킴으로써 형성된다. 각자의 드레인-선택-레벨 공동(71')을 충전하는 유전체 캡 층(80)의 각각의 부분은 본 명세서에서 드레인-선택-레벨 격리 구조물(80S)로 지칭된다. 따라서, 드레인-선택-레벨 격리 구조물들(80S)은 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들이 제거된 체적들 내에 형성된다.
도 15c에 도시된 바와 같이, 각각의 드레인-선택-레벨 전극(446)은 드레인-선택-레벨 전극(446)의 최저부 표면으로부터 드레인-선택-레벨 전극(446)의 최상부 표면까지 연속적으로 연장되는 제1 금속성 배리어 라이너(446A)를 포함할 수 있다. 예를 들어, 각각의 드레인-선택-레벨 전극(446)의 제1 금속성 배리어 라이너(446A)는 최상부 절연 층(32T)의 리세스된 수평 표면과 접촉하는 수직 접속 부분(446V)의 저부 표면으로부터 드레인-선택-레벨 격리 구조물(80S)의 단차형 표면과 접촉하는 수직 접속 부분(446V)의 상부 표면까지 연속적으로 연장될 수 있다.
각각의 드레인-선택-레벨 전극(446)은 원소 금속 또는 금속간 합금으로 본질적으로 이루어지는 제1 금속성 충전 재료 부분(446B)을 포함할 수 있다. 제1 금속성 충전 재료 부분(446B)은, 예를 들어 수직 접속 부분(446V)의 상부 단부에 위치된 최상부 표면에서, 드레인-선택-레벨 격리 구조물(80S)의 비-수직 표면(NVS)(예컨대 수평 단차형 표면)과 접촉할 수 있다. 비-수직 표면(NVS)은 드레인-선택-레벨 격리 구조물(80S)의 제1 수직 표면(VS1)의 저부 에지에 인접하고, 드레인-선택-레벨 격리 구조물(80S)의 제2 수직 표면(VS2)의 상부 에지에 인접한다.
도 15d에 도시된 바와 같이, 각각의 수직 금속성 스페이서(446')는 드레인-선택-레벨 전극들(446)의 제1 금속성 배리어 라이너(446A)와 동일한 조성 및 두께를 갖는 제2 금속성 배리어 라이너(446A')를 포함할 수 있다. 또한, 각각의 수직 금속성 스페이서(446')는 드레인-선택-레벨 전극(446)의 수직 접속 부분(446V) 내의 제1 금속성 충전 재료 부분(446B)의 일부분과 동일한 조성 및 측방향 두께를 갖는 제2 금속성 충전 재료 부분(446B')을 포함할 수 있다. 각각의 수직 금속성 스페이서(446')는 유전체 분할기 구조물(76)의 측벽 및 드레인-선택-레벨 격리 구조물(80S)의 측벽과 접촉한다. 따라서, 각각의 수직 금속성 스페이서(446')는 제1 금속성 배리어 층들(446A)과 동일한 조성 및 동일한 두께를 갖는 각자의 제2 금속성 배리어 층(446a')을 포함할 수 있으며, 제1 금속성 충전 재료 부분들(446B)과 동일한 조성을 갖는 각자의 제2 금속성 충전 재료 부분(446B')을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 본 발명의 제2 실시예에 따른 제2 예시적인 구조물이 제1 실시예의 도 3a 및 도 3b의 처리 단계들에서 예시되어 있다. 도 16a 및 도 16b의 제2 예시적인 구조물은 도 3a 및 도 3b의 제1 예시적인 구조물과 동일할 수 있다.
도 17a 및 도 17b를 참조하면, 도 5a 및 도 5b의 처리 단계들에서의 제2 예시적인 구조물이 예시된다. 도 4, 도 5a 및 도 5b의 처리 단계들은, 드레인-선택-레벨 희생 라인 구조물들(73)의 제2 서브세트(S2)가 있는 위치들에서 구역(79A)에 인접한 임의의 드레인-선택-레벨 희생 라인 구조물(73)을 형성하지 않고, 제1 예시적인 구조물의 드레인-선택-레벨 희생 라인 구조물들(73)의 제1 서브세트(S1)의 위치에서만 드레인-선택-레벨 희생 라인 구조물들(73)을 형성하도록 변경될 수 있다. 다시 말하면, 제2 예시적인 구조물 내의 드레인-선택-레벨 희생 라인 구조물들(73)의 패턴은 드레인-선택-레벨 희생 라인 구조물들(73)의 패턴으로부터 변경되어, 제1 예시적인 구조물 내의 드레인-선택-레벨 희생 라인 구조물들(73)의 제1 서브세트(S1)의 패턴만이 제2 예시적인 구조물에 존재하게 된다.
도 18a 및 도 18b를 참조하면, 메모리 개구들(49)의 다수의 평행한 행들이 드레인-선택-레벨 교번 스택(132, 142), 교번 스택(32 42), 및 드레인-선택-레벨 희생 라인 구조물들(73)을 통해 형성된다. 각각의 행 내의 메모리 개구들(49)은 드레인-선택-레벨 희생 라인 구조물들(73)의 길이 방향에 평행한 제1 수평 방향(hd1)을 따라 배열된다. 다수의 평행한 행들은 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 메모리 개구들(49)의 행들(R1, R2)의 쌍은 각각의 드레인-선택-레벨 희생 라인 구조물(73)을 통과할 수 있다. 메모리 개구들(49)의 각자의 행(R1 또는 R2)은 각각의 드레인-선택-레벨 희생 라인 구조물(73)의 각각의 길이방향 측벽을 통과한다.
드레인-선택-레벨 희생 라인 구조물들(73) 각각의 세그먼트들은 개구들(49)의 다수의 평행한 행들의 형성 동안 에칭된다. 드레인-선택-레벨 희생 라인 구조물들(73) 각각은, 메모리 개구들(49)의 형성 동안 평면 수직 측벽 세그먼트들(73P) 및 오목한 수직 측벽 세그먼트들(73C)의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화될 수 있다. 메모리 개구들은 반도체 재료 층(10)의 상부 표면으로 연장될 수 있다. 메모리 개구들(49)의 형성과 동시에 추가의 개구들이 접촉 영역(300) 내에 형성될 수 있다. 그러한 추가의 개구들은 본 명세서에서 지지 개구들로 지칭되며, 이는 지지 기둥 구조물들을 내부에 형성하기 위해 채용될 수 있다.
도 19a 및 도 19b를 참조하면, 도 7a 및 도 7b의 처리 단계들은 제2 예시적인 구조물 상에서 수행될 수 있다. 메모리 개구 충전 구조물들(58)은 각각의 메모리 개구(49) 내에 형성된다. 각각의 메모리 개구 충전 구조물(58)은 메모리 필름(50), 수직 반도체 채널(60), 선택적 유전체 코어(62), 드레인 영역(63), 및 유전체 메모리 개구 캡 부분(64)을 포함할 수 있다. 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 연접하는 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물들(55)은 교번 스택, 드레인-선택-레벨 교번 스택(132, 142), 및 드레인-선택-레벨 희생 라인 구조물들(73)을 통해 메모리 개구들(49)의 다수의 평행한 행들 내에 형성된다.
도 20a 및 도 20b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상부 드레인-선택-레벨 절연 층(132T) 위에 적용될 수 있고, 구역들(79A) 내에 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하는 드레인-선택-레벨 교번 스택(132, 142) 및 교번 스택(32, 42)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있다. 각각의 후면 트렌치(79)는 최상부 드레인-선택-레벨 절연 층(132T)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장될 수 있고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 통해 측방향으로 연장될 수 있다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향에 수직인 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)(메모리 개구 충전 구조물들(58) 내에 포함됨)은 제1 수평 방향(hd1)을 따라 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이 방향을 따라(즉, 제1 수평 방향(hd1)을 따라) 불변인 균일한 폭을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들은 후면 트렌치(79)와 드레인-선택-레벨 희생 라인 구조물(73)의 이웃하는 쌍 사이에, 또는 드레인-선택-레벨 희생 라인 구조물들(73)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 접촉 비아 구조물이 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 제거될 수 있다.
도 21a 및 도 21b를 참조하면, 워드-라인-레벨 후면 리세스들(43), 소스-선택 레벨 후면 리세스들, 및 제1 드레인-선택-레벨 후면 리세스들(143)은, 등방성 에칭 공정을 채용하여 후면 트렌치들(79)에 물리적으로 노출되는 워드-라인 레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(142) 각각의 제1 세그먼트들을 등방성으로 에칭함으로써 동시에(즉, 동일한 처리 단계 내에서 동시에) 형성될 수 있다. 절연 층들(32) 및 드레인-선택-레벨 절연 층들(132)의 재료들에 대해 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(142)의 재료들을 선택적으로 에칭하는 등방성 에칭제가 등방성 에칭 공정에 채용될 수 있다. 등방성 에칭제는, 등방성 에칭 공정 중에 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들이 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들(즉, 추가의 세그먼트들)을 보호하는 동안 후면 트렌치들(79) 내로 도입될 수 있다. 구체적으로, 최상부 드레인-선택-레벨 절연 층(132T)과 드레인-선택-레벨 희생 라인 구조물들(73)의 조합은 에칭제가 드레인-선택-레벨 희생 재료 층들(142) 각각의 제2 세그먼트들에 액세스하는 것을 방지한다. 따라서, 드레인-선택-레벨 희생 라인 구조물들(73)은 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들을 등방성 에칭제로부터 보호한다.
워드-라인-레벨 후면 리세스들(43)은 워드-라인 레벨 희생 재료 층들(42)이 제거된 체적들 내에 형성된다. 제1 드레인-선택-레벨 후면 리세스들(143)은 드레인-선택-레벨 희생 재료 층들(142)의 제1 세그먼트들이 제거된 체적들 내에 형성된다. 워드-라인-레벨 희생 재료 층들(42)의 재료들 및 드레인-선택-레벨 희생 재료 층들(142)의 제1 세그먼트들의 제거는 절연 층들(32)의 제1 재료, 드레인-선택-레벨 격리 층들(132)의 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(142)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32), 드레인-선택-레벨 격리 층들(132) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다. 제1 실시예의 도 9a 및 도 9b의 처리 단계들에서와 동일한 에칭 공정이 채용될 수 있다.
각각의 워드-라인-레벨 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 각각의 제1 드레인-선택-레벨 후면 리세스(143)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 워드-라인-레벨 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 워드-라인-레벨 후면 리세스들(43)이 형성될 수 있다. 복수의 제1 드레인-선택-레벨 후면 리세스들(143)은 드레인-선택-레벨 희생 재료 층들(142)의 재료가 제거된 체적들 내에 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 워드-라인-레벨 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각자의 워드-라인-레벨 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
도 22a 및 도 22b를 참조하면, 후면 차단 유전체 층(명시적으로 예시되지 않음)은 컨포멀 퇴적 공정에 의해 워드-라인-레벨 후면 리세스들(43), 제1 드레인-선택-레벨 후면 리세스들(143), 및 후면 트렌치들(79)의 주변 부분들에 선택적으로 형성될 수 있다. 후면 차단 유전체 층은, 존재하는 경우, 워드-라인-레벨 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층은 존재한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물과 같은 유전체 금속 산화물을 포함할 수 있다.
워드-라인-레벨 전기 전도성 층들(46), 소스 선택 게이트 전극들, 및 드레인-선택-레벨 전기 전도성 층들의 제1 세그먼트들은 워드-라인-레벨 후면 리세스들(43), 소스-선택 레벨 리세스들 및 제1 드레인-선택-레벨 후면 리세스들(143) 내에 동시에 형성된다. 드레인-선택-레벨 전기 전도성 층들의 제1 세그먼트들은 본 명세서에서 제1 드레인-선택-레벨 전기 전도성 층들(146)로 지칭된다.
예를 들어, 적어도 하나의 전도성 재료가 워드-라인-레벨 후면 리세스들(43) 및 제1 드레인-선택-레벨 후면 리세스들(143) 내에 컨포멀하게 퇴적될 수 있다. 예를 들어, 금속성 배리어 층과 금속 충전 재료의 조합이 워드-라인-레벨 후면 리세스들(43) 및 제1 드레인-선택-레벨 후면 리세스들(143) 내에 퇴적될 수 있다. 금속성 배리어 층은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 금속성 배리어 층은 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료는 워드-라인-레벨 후면 리세스들(43) 및 제1 드레인-선택-레벨 후면 리세스들(143)의 나머지 체적들을 충전하기 위해 금속성 배리어 층 상에 퇴적될 수 있다. 금속성 충전 재료는, 예를 들어 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료는 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 본질적으로 단일 원소 금속으로 이루어질 수 있다.
후면 트렌치들(79) 내의 그리고 최상부 드레인-선택-레벨 절연 층(132T) 위의 퇴적된 금속성 재료의 잉여 부분들은 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해 다시 에칭될 수 있다. 워드-라인-레벨 후면 리세스들(43) 내의 퇴적된 금속성 재료의 나머지 부분들은 워드-라인-레벨 전기 전도성 층들(46)을 포함한다. 제1 드레인-선택-레벨 후면 리세스들(143) 내의 퇴적된 금속성 재료의 나머지 부분들은 제1 드레인-선택-레벨 전기 전도성 층들(146H)을 포함한다. 각각의 워드-라인-레벨 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 워드-라인-레벨 희생 재료 층들(42)은 워드-라인-레벨 전기 전도성 층들(46)로 대체될 수 있다. 각각의 워드-라인-레벨 전기 전도성 층(46)은 금속성 배리어 층의 일부분 및 금속성 충전 재료의 일부분을 포함할 수 있다. 각각의 제1 드레인-선택-레벨 전기 전도성 층(146H)은 전도성 라인 구조물일 수 있다. 따라서, 드레인-선택-레벨 희생 재료 층들(142)의 제1 세그먼트들은 제1 드레인-선택-레벨 전기 전도성 층들(146H)로 대체될 수 있다. 각각의 제1 드레인-선택-레벨 전기 전도성 층(146H)은 금속성 배리어 층의 일부분 및 금속성 충전 재료의 일부분을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 도 11a 및 도 11b의 처리 단계들이 각각의 후면 트랜치(79) 내에 유전체 분할기 구조물(76)을 형성하기 위하여 수행될 수 있다. 일 실시예에서, 각각의 유전체 분할기 구조물(76)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택을 통해, 그리고 드레인-선택-레벨 절연 층들(132) 및 제1 드레인-선택-레벨 전기 전도성 층들(146H)의 교번 스택을 통해 수직으로 연장되는 유전체 벽 구조물일 수 있다. 일 실시예에서, 유전체 분할기 구조물(76)은, 예를 들어 컨포멀 유전체 재료 라이너의 퇴적 및 이방성 에칭 공정에 의해 관형으로 형성 될 수 있고, 전도성 접촉 비아 구조물은 관형 유전체 분할기 구조물(76) 내의 공동 내에 형성될 수 있다. 이러한 경우에, 소스 영역(도시되지 않음)이 후면 트렌치(79) 아래에 놓인 반도체 재료 층(10)의 상부 부분에 형성될 수 있다.
일 실시예에서, 각각의 유전체 분할기 구조물(76)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택을 통해, 그리고 드레인-선택-레벨 희생 재료 층들(142)의 레벨들에 대응하는 제1 드레인-선택-레벨 전기 전도성 층들(146H)의 레벨들을 통해 수직으로 연장되는 길이방향 측벽들의 쌍을 포함한다.
도 24a 및 도 24b를 참조하면, 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들은, 후속적으로 유전체 메모리 개구 캡 부분들(64), 최상부 드레인-선택-레벨 절연 층(132T), 및 유전체 분할기 구조물들(76)의 재료들에 대해 선택적으로 드레인-선택-레벨 희생 라인 구조물들(73)의 재료를 에칭하는 선택적 에칭 공정에 의해 제거될 수 있다. 예를 들어, 드레인-선택-레벨 희생 라인 구조물들(73)이 비정질 실리콘 또는 폴리실리콘을 포함하는 경우, 핫 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("핫 TMY"), 테트라메틸 암모늄 하이드록사이드(TMAH), 또는 암모늄 하이드록사이드를 채용하는 습식 에칭 공정을 채용하여 드레인-선택-레벨 희생 라인 구조물들(73)을 제거할 수 있다. 드레인-선택-레벨 격리 트렌치들(71)은 드레인-선택-레벨 희생 라인 구조물들(73)이 제거된 체적들 내에 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들(즉, 나머지 세그먼트들)은 드레인-선택-레벨 절연 층들(132), 제1 드레인-선택-레벨 전기 전도성 층들(146H), 또는 유전체 분할기 구조물들(76)의 재료들을 에칭하지 않고 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들의 재료를 에칭하는 선택적 에칭 공정에 의해 제거된다. 예를 들어, 드레인-선택-레벨 희생 재료 층들(142)이 실리콘 질화물을 포함하고, 드레인-선택-레벨 절연 층들(132) 또는 유전체 분할기 구조물들(76)이 실리콘 산화물 재료들을 포함하는 경우, 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들은 드레인-선택-레벨 격리 트렌치들(71) 내로 제공된 고온 인산을 채용하는 습식 에칭 공정에 의해 제거될 수 있다. 제2 드레인-선택-레벨 후면 리세스들(243)은 드레인-선택-레벨 희생 재료 층들(142)의 제2 세그먼트들이 드레인-선택-레벨 격리 트렌치들(71)을 통해 제거된 체적들 내에 형성된다.
도 26a 및 도 26b를 참조하면, 적어도 하나의 금속성 충전 재료는, 적어도 하나의 컨포멀 퇴적 공정에 의해, 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 격리 트렌치들(71)의 주변 부분들을 통해 제2 드레인-선택-레벨 후면 리세스들(243) 내에 퇴적된다. 적어도 하나의 금속성 충전 재료는, 예를 들어, 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 및 금속 충전 재료, 예컨대 텅스텐, 코발트, 몰리브덴, 및/또는 루테늄을 포함하는 금속성 배리어 라이너를 포함할 수 있다. 적어도 하나의 금속성 재료의 두께(들)는 드레인-선택-레벨 격리 트렌치들(71)이 적어도 하나의 금속성 충전 재료로 완전히 충전되지 않도록 선택될 수 있다.
최상부 드레인-선택-레벨 절연 층(132T) 위로부터 그리고 각각의 드레인-선택-레벨 격리 트렌치(71)의 저부 부분으로부터 적어도 하나의 금속성 충전 재료의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행된다. 제2 드레인-선택-레벨 후면 리세스들(243)을 충전하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 부분은 드레인-선택-레벨 전기 전도성 층의 스트립을 구성하며, 이는 본 명세서에서 제2 드레인-선택-레벨 격리 전도성 층(246H)으로 지칭된다. 제1 드레인-선택-레벨 전기 전도성 층들(146H)의 각자의 세트에 인접하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 수직 부분은 제1 수직 접속 부분(146V)을 구성한다. 제1 수직 접속 부분(146V) 및 제1 드레인-선택-레벨 전기 전도성 층들(146H)의 각각의 연접하는 세트는 제1 드레인-선택-레벨 전극(146)을 구성한다. 제2 드레인-선택-레벨 전기 전도성 층들(246H)의 각자의 세트에 인접하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 수직 부분은 제2 수직 접속 부분(246V)을 구성한다. 적어도 하나의 제2 수직 접속 부분(246V) 및 제2 드레인-선택-레벨 전기 전도성 층들(246H)의 각각의 연접하는 세트는 제2 드레인-선택-레벨 전극(246)을 구성한다. 일 실시예에서, 제2 드레인-선택-레벨 전극(246)은 2개 이상의 제2 드레인-선택-레벨 전기 전도성 층들(246H)에 인접하는 2개의 제2 수직 접속 부분들(246V)을 포함할 수 있다.
제1 수평 방향(hd1)을 따라 대체로 연장되는 드레인-선택-레벨 공동(71')이 각각의 드레인-선택-레벨 격리 트렌치(71) 내에 위치될 수 있다. 각각의 제1 드레인-선택-레벨 전기 전도성 층(146)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 유전체 분할기 구조물들(76)의 각자의 유전체 분할기 구조물의 측벽과 접촉할 수 있다. 각각의 제2 드레인-선택-레벨 전기 전도성 층(246H)은 드레인-선택-레벨 희생 재료 층(142)의 제2 세그먼트가 제거된 체적들 내에 형성될 수 있다.
도 27a 내지 도 27e를 참조하면, 유전체 캡 층(80)은 최상부 드레인-선택-레벨 절연 층(132T) 위에 그리고 드레인-선택-레벨 공동들(71') 내에 실리콘 산화물 재료와 같은 유전체 재료를 퇴적시킴으로써 형성된다. 각자의 드레인-선택-레벨 공동(71')을 충전하는 유전체 캡 층(80)의 각각의 부분은 본 명세서에서 드레인-선택-레벨 격리 구조물(80S)로 지칭된다. 따라서, 드레인-선택-레벨 격리 구조물들(80S)은 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들이 제거된 체적들 내에 형성된다.
각각의 제1 드레인-선택-레벨 전극(146)은 드레인-선택-레벨 절연 층들(132)의 이웃하는 쌍 사이에 또는 최저부 드레인-선택-레벨 절연 층(132)과 최상부 절연 층(32) 사이에 위치된 다수의 제1 금속성 배리어 라이너들(146A)을 포함할 수 있다. 각각의 제1 드레인-선택-레벨 전극(146)은 원소 금속 또는 금속간 합금으로 본질적으로 이루어지는 다수의 제1 금속성 충전 재료 부분들(146B)을 포함할 수 있다. 각자의 제1 금속성 충전 재료 부분(146B)은 제1 금속성 배리어 라이너들(146A)의 각자의 제1 금속성 배리어 라이너 내에 내장될 수 있다. 각각의 제1 금속성 배리어 라이너(146A) 및 각각의 제1 금속성 충전 재료 부분(146B)은 유전체 분할기 구조물들(76)의 각자의 유전체 분할기 구조물의 측벽과 접촉할 수 있다.
각각의 제1 드레인-선택-레벨 전극(146)은 제1 드레인-선택-레벨 전극(146)의 최저부 표면으로부터 제1 드레인-선택-레벨 전극(146)의 최상부 표면까지 연속적으로 연장되는 제1 금속성 배리어 라이너(146A)를 포함한다. 예를 들어, 각각의 제1 드레인-선택-레벨 전극(146)의 제1 금속성 배리어 라이너(146A)는 최상부 절연 층(32T)의 리세스된 수평 표면과 접촉하는 제1 수직 접속 부분(146V)의 저부 표면으로부터 드레인-선택-레벨 격리 구조물(80S)의 단차형 표면과 접촉하는 제1 수직 접속 부분(146V)의 상부 표면까지 연속적으로 연장될 수 있다.
각각의 제1 드레인-선택-레벨 전극(146)은 원소 금속 또는 금속간 합금으로 본질적으로 이루어지는 제1 금속성 충전 재료 부분(146B)을 포함할 수 있다. 제1 금속성 충전 재료 부분(146B)은, 예를 들어 제1 수직 접속 부분(146V)의 상부 단부에 위치된 최상부 표면에서, 드레인-선택-레벨 격리 구조물(80S)의 비-수직 표면(NVS)(예컨대 단차형 표면)과 접촉할 수 있다. 비-수직 표면(NVS)은 드레인-선택-레벨 격리 구조물(80S)의 제1 수직 표면(VS1)의 저부 에지에 인접하고, 드레인-선택-레벨 격리 구조물(80S)의 제2 수직 표면(VS2)의 상부 에지에 인접한다.
각각의 제2 드레인-선택-레벨 전극(246)은 제2 드레인-선택-레벨 전극(246)의 최저부 표면으로부터 제2 드레인-선택-레벨 전극(246)의 최상부 표면까지 연속적으로 연장되는 제2 금속성 배리어 라이너(246A)를 포함한다. 예를 들어, 각각의 제2 드레인-선택-레벨 전극(246)의 제2 금속성 배리어 라이너(246A)는 최상부 절연 층(32T)의 리세스된 수평 표면과 접촉하는 제2 수직 접속 부분(246V)의 저부 표면으로부터 드레인-선택-레벨 격리 구조물(80S)의 단차형 표면과 접촉하는 제2 수직 접속 부분(246V)의 상부 표면까지 연속적으로 연장될 수 있다.
각각의 제2 드레인-선택-레벨 전극(246)은 원소 금속 또는 금속간 합금으로 본질적으로 이루어지는 제2 금속성 충전 재료 부분(246B)을 포함할 수 있다. 제2 금속성 충전 재료 부분(246B)은, 예를 들어 제2 수직 접속 부분(246V)의 상부 단부에 위치된 최상부 표면에서, 드레인-선택-레벨 격리 구조물(80S)의 비-수직 표면(NVS)(예컨대 단차형 표면)과 접촉할 수 있다. 비-수직 표면(NVS)은 드레인-선택-레벨 격리 구조물(80S)의 제1 수직 표면(VS1)의 저부 에지에 인접하고, 드레인-선택-레벨 격리 구조물(80S)의 제2 수직 표면(VS2)의 상부 에지에 인접한다.
제2 금속성 배리어 층(246A)은 제1 금속성 배리어 층(146A)과 상이한 퇴적 단계에서 퇴적된다. 이와 같이, 제2 금속성 배리어 층(246A)은 두께 및/또는 재료 조성에 의해 제1 금속성 배리어 층(146A)과 상이할 수 있다. 예를 들어, 제2 금속성 배리어 층(246A) 및 제1 금속성 배리어 층(146A)은 티타늄 원자 대 질소 원자의 원자비가 상이한 티타늄 질화물을 포함할 수 있거나, 하나는 티타늄 질화물을 포함하고, 다른 하나는 탄탈륨 또는 텅스텐 질화물을 포함한다.
제1 실시예 및 제2 실시예의 모든 도면들을 참조하면, 제1 및 제2 예시적인 구조물들 각각은 3차원 메모리 디바이스를 포함할 수 있다. 3차원 메모리 디바이스는: 기판(9, 10) 위에 위치되는 절연 층들(32)(즉, 워드-라인-레벨 절연 층들) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택; 서로 수직으로 이격되고 교번 스택(32, 46) 위에 위치되는 드레인-선택-레벨 전기 전도성 층들{446H, (146H, 246H)}의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분{446V, (146V, 246V)}을 각각 포함하는 복수의 다중레벨 드레인 선택 전극들{446, (146, 246)}; 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함하는 메모리 스택 구조물들(55) - 각각의 메모리 필름(50)은 교번 스택(32, 46)을 통해 연장되는 각자의 측벽 및 다중레벨 드레인 선택 전극들{446, (146, 246)}의 각각의 레벨을 가짐 -; 및 교번 스택(32, 46) 위에 놓이고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 다중레벨 드레인 선택 전극들{446, (146, 246)}의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 제1 드레인-선택-레벨 격리 구조물(80S)을 포함할 수 있으며, 복수의 다중레벨 드레인 선택 전극들{446, (146, 246)} 중 적어도 하나의 다중레벨 드레인 선택 전극(446, 246)은 제1 드레인-선택-레벨 격리 구조물(80S)의 측벽과 접촉한다.
일 실시예에서, 복수의 다중레벨 드레인 선택 전극들{446, (146, 246)} 중 적어도 하나의 다중레벨 드레인 선택 전극(446, 246)은 금속성 배리어 층(446A, 146A, 246A) 및 금속성 충전 재료 부분(446B, 146B, 246B)을 포함한다.
일 실시예에서, 메모리 스택 구조물들(55) 각각은 복수의 다중레벨 드레인 선택 전극들({446, 146, 246)}의 각자의 다중레벨 드레인 선택 전극에 의해 완전히 둘러싸인다. 일 실시예에서, 다중레벨 드레인 선택 전극들{446, (146, 246)}의 각각의 수직 접속 부분 {446V, (146V, 246V)}은 메모리 스택 구조물들(55)의 쌍 사이에 위치된 오목한 수직 측벽 세그먼트들을 포함하는 측벽을 포함한다. 각자의 측벽은 오목한 수직 금속성 측벽 세그먼트들 및 평면 수직 금속성 측벽 세그먼트들의 측방향으로 교번하는 시퀀스, 또는 서로 인접하는 오목한 수직 금속성 측벽 세그먼트들의 세트를 포함할 수 있다.
일 실시예에서, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 직선형 측벽들의 쌍을 포함하고, 교번 스택(32, 46)을 통해 수직으로 연장되는 유전체 분할기 구조물(76)이 제공될 수 있다. 일 실시예에서, 유전체 분할기(76) 구조물은 드레인-선택-레벨 격리 구조물들(80S)로부터 측방향으로 이격된다.
일 실시예에서, 수직 금속성 스페이서(446')는 유전체 분할기 구조물(76)의 측벽 및 제1 드레인-선택-레벨 격리 구조물(80S)로부터 측방향으로 이격된 제2 드레인-선택-레벨 격리 구조물(80S)의 측벽과 접촉할 수 있다.
일 실시예에서, 수직 금속성 스페이서(446')는 다중레벨 드레인 선택 전극(446)의 금속성 배리어 층(446A)과 동일한 조성 및 동일한 두께를 갖는 추가의 금속성 배리어 층(446A')을 포함하고, 다중레벨 드레인 선택 전극(446)의 금속성 충전 재료 부분(446B)과 동일한 조성을 갖는 추가의 금속성 충전 재료 부분(446B')을 포함한다.
일 실시예에서, 제2 드레인-선택-레벨 격리 구조물(80S)은 교번 스택(32, 42) 위에 놓이고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되며, 일 측면 상의 오목한 수직 측벽 세그먼트들, 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 수직 금속성 스페이서(446')와 접촉하는 다른 측면 상의 수직 측벽의 세트를 포함하는 측벽을 포함한다. 일 실시예에서, 유전체 분할기 구조물(76)은 복수의 다중레벨 드레인 선택 전극들{446, (146, 246)}의 다중레벨 드레인 선택 전극들{446, (146, 246)}의 쌍의 측벽들과 접촉한다.
제2 실시예에서, 복수의 다중레벨 드레인 선택 전극들(146, 246) 중 제2 다중레벨 드레인 선택 전극(246)은 제1 드레인-선택-레벨 격리 구조물(80S)의 측벽과 접촉한다. 이 실시예에서, 제1 다중레벨 드레인 선택 전극(146)은 제2 다중레벨 드레인 선택 전극(246)에 더하여 존재함을 나타내기 위해 "추가의" 다중레벨 드레인 선택 전극(146)으로 지칭된다. 복수의 다중레벨 드레인 선택 전극들(146, 246) 중 추가의 다중레벨 드레인 선택 전극(146) 내의 각각의 드레인-선택-레벨 전기 전도성 층(146H)은, 유전체 분할기 구조물(76)과 접촉하고 제1 드레인-선택-레벨 격리 구조물(80S)과 접촉하지 않는 제1 금속성 배리어 층(146A) 및 제1 금속성 충전 재료 부분(146B)을 포함한다. 제2 실시예에서, 추가의 다중레벨 드레인 선택 전극(146)의 수직 접속 부분(146V)은, 도 27d에 도시된 바와 같이, 추가의 다중레벨 드레인 선택 전극(146) 내의 각각의 드레인-선택-레벨 전기 전도성 층(146H)의 측벽들과 접촉하는 제2 금속성 배리어 층(246A); 및 제1 금속성 배리어 층들(146A) 및 제2 금속성 배리어 층(246A)에 의해 추가의 다중레벨 드레인 선택 전극(146)의 드레인-선택-레벨 전기 전도성 층들(146H)의 제1 금속성 충전 재료 부분들(146B)로부터 측방향으로 이격된 제2 금속성 충전 재료 부분(246B)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는: 제2 금속성 배리어 층(246A)이 추가의 다중레벨 드레인 선택 전극(146)의 드레인-선택-레벨 전기 전도성 층들(146H)의 제1 금속성 배리어 층들(146A)과 두께 또는 재료 조성에 있어서 상이한 제1 특징; 및/또는 제2 금속성 충전 재료 부분(246B)이 추가의 다중레벨 드레인 선택 전극(146)의 드레인-선택-레벨 전기 전도성 층들(146H)의 제1 금속성 충전 재료 부분들(146B)과 재료 조성에 있어서 상이한 제2 특징으로부터 선택된 적어도 하나의 특징을 포함할 수 있다.
도 28a 및 도 28b를 참조하면, 도 3a 및 도 3b의 처리 단계들을 생략하고, 도 4의 처리 단계들을 수행하고, 도 5a 및 도 5b의 처리 단계들을 생략하고, 도 6a, 도 6b, 도 7a, 및 도 7b의 처리 단계들을 수행함으로써 도 2의 제1 예시적인 구조물로부터 제3 예시적인 구조물이 도출될 수 있다. 따라서, 절연 층들(32) 및 워드-라인-레벨 스페이서 재료 층들(42)의 교번 스택은 이 단계에서 제1 실시예 및 제2 실시예의 드레인-선택-레벨 층들(132, 142)을 형성하는 것 없이 기판(9, 10) 위에 형성된다. 워드-라인 레벨 스페이서 재료 층들은 워드-라인-레벨 전기 전도성 층들(46)로서 형성될 수 있거나, 또는 후속적으로 워드-라인-레벨 전기 전도성 층들(46)로 대체될 수 있다.
교번 스택(32, 42)을 통해 연장되는 워드-라인-레벨 메모리 개구들은 제1 실시예의 도 6a 및 도 6b의 처리 단계들에 대응하는 제3 실시예의 처리 단계들에서 형성된다. 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602)(이는 또한 하부 메모리 개구 충전 구조물들로도 지칭됨)이 제1 실시예의 도 7a 및 도 7b의 처리 단계들에 대응하는 제3 실시예의 처리 단계들에서 워드-라인-레벨 메모리 개구들 내에 형성된다. 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 행들로 형성될 수 있다. 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602)의 인접한 행들은 제2 수평 방향(hd2)을 따라 측방향으로 이격된다.
구체적으로, 메모리 필름(50)은 각각의 워드-라인-레벨 메모리 개구 내에 형성될 수 있다. 제3 실시예의 메모리 필름(50)의 각각의 컴포넌트는 제1 실시예 및 제2 실시예의 메모리 필름(50)의 대응하는 컴포넌트와 동일한 조성 및 두께를 가질 수 있다. 제3 실시예에서는 워드-라인-레벨 반도체 채널 부분(601)이 제1 실시예 및 제2 실시예의 수직 반도체 채널(60) 대신에 형성된다. 워드-라인-레벨 반도체 채널 부분(601)은 제1 실시예 및 제2 실시예의 수직 반도체 채널(60)과 동일한 조성 및 두께를 가질 수 있다. 제3 실시예의 유전체 코어(62)는 제1 실시예 및 제2 실시예의 유전체 코어(62)와 동일할 수 있다. 제1 전도성 유형의 도핑을 갖는 접속 채널 부분(602)이, 드레인 영역들(63)을 형성하는 도 7a 및 도 7b의 처리 단계들에 대응하는 처리 단계에서 제1 실시예 및 제2 실시예의 드레인 영역(63) 대신에 형성될 수 있다. 이 경우에, 접속 채널 부분(602)은 워드-라인-레벨 반도체 채널 부분(60)과 동일한 유형의 도핑을 가질 수 있다. 워드-라인-레벨 반도체 채널 부분(601) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 접속 채널 부분(602) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 최상부 절연 층(32T)의 상부 표면은 평탄화 공정들 동안에 평탄화 표면으로서 채용될 수 있다. 유전체 메모리 개구 캡 부분들(64)의 형성은 생략될 수 있다. 따라서, 접속 채널 부분들(602)의 상부 표면들은 최상부 절연 층(32T)의 상부 표면과 동일 평면 상에 있을 수 있다.
일 실시예에서, 워드-라인 레벨 스페이서 재료 층들은 워드-라인-레벨 희생 재료 층들(42)로서 형성되고, 후속적으로 후면 트렌치들(79) 및 워드-라인-레벨 후면 리세스들(43)을 형성함으로써, 그리고 제1 실시예 및 제2 실시예에서와 같이 워드-라인 레벨 후면 리세스들(43) 내에 적어도 하나의 전도성 재료를 퇴적시킴으로써 워드-라인-레벨 전기 전도성 층들(46)로 대체된다. 이러한 경우에, 워드-라인 레벨 후면 리세스들(43)은 후면 트렌치(79) 내로 제공되는 등방성 에칭제를 채용하여 워드-라인-레벨 희생 재료 층들(42)을 등방성으로 에칭함으로써 형성될 수 있다. 워드-라인 레벨 전기 전도성 층들(46)은 워드-라인-레벨 후면 리세스들(43) 내에 형성된다.
유전체 분할기 구조물(176)은 유전체 재료로 후면 트렌치들(79)을 충전함으로써 각각의 후면 트렌치(79) 내에 형성될 수 있다. 유전체 분할기 구조물(176)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 길이방향 측벽들의 쌍을 포함할 수 있고, 절연 층들(즉, 워드-라인-레벨 절연 층들)(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택을 통해 수직으로 연장될 수 있다. 이러한 경우에, 유전체 분할기 구조물의 상부 표면은 최상부 절연 층(32T)의 상부 표면과 동일 평면 상에 있을 수 있다.
도 29a 및 도 29b를 참조하면, 절연 캡 층(70) 및 유전체 에칭 정지 재료 층(170)이 선택적으로 교번 스택(32, 46) 및 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602) 위에 형성될 수 있다. 절연 캡 층(70)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 유전체 재료를 포함할 수 있다. 유전체 에칭 정지 재료 층(170)은 절연 캡 층(70)의 재료와 상이한, 알루미늄 산화물과 같은 재료를 포함한다. 유전체 에칭 정지 재료 층(170)은 드레인-선택-레벨 메모리 개구들을 형성하는 후속 이방성 에칭 공정 동안 에칭 정지 층으로서 기능할 수 있다. 절연 캡 층(70)의 두께는 20 nm 내지 200 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 유전체 에칭 정지 재료 층(170)의 두께는 10 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 30a 및 도 30b를 참조하면, 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)의 교번 스택이 유전체 분할기 구조물들 위에 놓이는 유전체 에칭 정지 재료 층(170) 위에 형성될 수 있다. 드레인-선택-레벨 희생 재료 층들(242)은 드레인-선택-레벨 절연 층들(132)에 의해 이격된다. 드레인-선택-레벨 절연 층들(132)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 유전체 재료를 포함한다. 드레인-선택-레벨 희생 재료 층들(242)은 드레인-선택-레벨 절연 층들(132)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 예를 들어, 드레인-선택-레벨 희생 재료 층들(242)은 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)은, 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)의 교번 스택 내에 각각의 층을 순차적으로 퇴적시키는 화학 기상 퇴적 공정들의 교번하는 시퀀스에 의해 퇴적될 수 있다. 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)의 교번 스택 내의 각각의 층의 두께는 20 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 최상부 드레인-선택-레벨 절연 층(132T)은 두께가 40 nm 내지 200 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 31a 및 도 31b를 참조하면, 드레인-선택-레벨 라인 트렌치들(172)은 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)의 교번 스택을 통해 형성될 수 있다. 예를 들어, 패턴화된 포토레지스트 층과 같은 에칭 마스크가 최상부 드레인-선택-레벨 절연 층(132T) 위에 형성될 수 있다. 유전체 에칭 정지 재료 층(170)은 드레인-선택-레벨 라인 트렌치들(172)을 형성하기 위해 채용되는 이방성 에칭 공정 동안 에칭 정지 층으로서 채용될 수 있다. 에칭 마스크 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 드레인-선택-레벨 라인 트렌치들(172)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 일 실시예에서, 드레인-선택-레벨 라인 트렌치들(172)은, 각각의 드레인-선택-레벨 라인 트렌치(172)가 평면도에서, 즉 기판(9, 10)의 상부 표면에 수직인 방향을 따른 투시도에서 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602)의 행들의 이웃하는 쌍과 면적이 부분적으로 중첩되도록 형성될 수 있다.
도 32a 및 도 32b를 참조하면, 희생 재료가 드레인-선택-레벨 라인 트렌치들(172) 내에 퇴적되어 드레인-선택-레벨 희생 라인 구조물들(173)을 형성한다. 드레인-선택-레벨 희생 라인 구조물들(173)의 희생 재료는 드레인-선택-레벨 희생 재료 층들(242)의 희생 재료와 동일할 수 있거나, 그와 상이할 수 있다. 일 실시예에서, 드레인-선택-레벨 희생 라인 구조물들(173)은 드레인-선택-레벨 희생 재료 층들(242)의 희생 재료와 동일한 재료를 포함할 수 있다. 다른 실시예에서, 드레인-선택-레벨 희생 라인 구조물들(173)은 드레인-선택-레벨 희생 재료 층들(242)의 희생 재료와 상이한 희생 재료를 포함할 수 있다. 예시적인 예에서, 드레인-선택-레벨 희생 라인 구조물들(173)은 실리콘 질화물을 포함할 수 있고, 드레인-선택-레벨 희생 재료 층들(242)의 희생 재료는 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 각각의 드레인-선택-레벨 희생 라인 구조물(173)은 드레인-선택-레벨 희생 재료 층들(242) 및 드레인-선택-레벨 절연 층들(132) 각각을 통해 수직으로 연장된다.
도 33a 및 도 33b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상부 드레인-선택-레벨 절연 층(132T) 위에 적용될 수 있고, 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602)과 동일한 패턴, 즉 워드-라인-레벨 메모리 개구들의 패턴을 갖는 개구를 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 일 실시예에서, 워드-라인-레벨 메모리 개구들을 패턴화하기 위한 에칭 마스크로서 기능하는 포토레지스트 층을 리소그래피 방식으로 노출시키기 위해 이전에 채용되었던 동일한 리소그래피 마스크가 포토레지스트 층을 패턴화하기 위해 본 처리 공정에서 다시 채용될 수 있다. 포토레지스트 층 내의 개구들의 패턴은 드레인-선택-레벨 교번 스택(132, 242) 및 드레인-선택-레벨 희생 라인 구조물(173)을 통해 전사되어 이들을 관통하는 개구를 형성할 수 있으며, 이는 본 명세서에서 드레인-선택-레벨 메모리 개구들(149)로 지칭된다. 각각의 드레인-선택-레벨 개구(149)(본 명세서에서 상부 메모리 개구들로도 지칭됨)는 워드-라인-레벨 메모리 개구 충전 구조물들(50, 601, 62, 602) 위에 놓이고, 워드-라인-레벨 메모리 개구 충전 구조물들 중의 아래에 놓인 워드-라인-레벨 메모리 개구 충전 구조물과 평면 뷰에서 면적의 중첩을 갖는다.
드레인-선택-레벨 개구들(149)은 드레인-선택-레벨 희생 라인 구조물들(173)의 주변 부분들을 통해 형성될 수 있다. 드레인-선택-레벨 개구들(149)의 다수의 평행한 행들이 드레인-선택-레벨 스페이서 재료 층들(242) 및 드레인-선택-레벨 희생 라인 구조물들(173)을 통해 제1 수평 방향(hd1)을 따라 배열될 수 있다. 제1 수평 방향(hd1)은 드레인-선택-레벨 희생 라인 구조물들(173)의 길이 방향에 평행하다. 드레인-선택-레벨 희생 라인 구조물들(173) 각각의 세그먼트들은 드레인-선택-레벨 개구들(149)의 다수의 평행한 행들의 형성 동안 에칭된다. 일 실시예에서, 드레인-선택-레벨 희생 라인 구조물들(173) 각각은 드레인-선택-레벨 개구들(149)의 형성 동안 평면 수직 측벽 세그먼트들(173P) 및 오목한 수직 측벽 세그먼트들(173C)의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화될 수 있다.
도 34a 및 도 34b를 참조하면, 게이트 유전체 층은 후속적으로 실리콘 산화물 및/또는 유전체 금속 산화물과 같은 게이트 유전체 재료의 컨포멀 퇴적에 의해 형성될 수 있다. 게이트 유전체 층은 본 명세서에서 드레인-선택-레벨 게이트 유전체 층(150L)으로 지칭된다. 드레인-선택-레벨 게이트 유전체 층(150L)의 두께는 1 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 커버 재료 층(613L)이 컨포멀 퇴적 공정에 의해 드레인-선택-레벨 게이트 유전체 층(150L) 위에 퇴적될 수 있다. 커버 재료 층(613L)은 비정질 탄소와 같은 희생 재료, 또는 제1 전도성 유형의 도핑을 갖고, 후속적으로 드레인-선택-레벨 반도체 채널 부분 내에 포함되는 폴리 실리콘 또는 비정질 실리콘과 같은 도핑된 반도체 재료와 같은 비-희생 재료를 포함할 수 있다. 커버 재료 층(613L)의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 35a 및 도 35b를 참조하면, 드레인-선택-레벨 개구들(149)은 이방성 에칭 공정에 의해 에칭 정지 유전체 층(170) 및 절연 캡 층(70)을 통해 수직으로 연장된다. 이방성 에칭 공정은 커버 재료 층(613L) 및 드레인-선택-레벨 게이트 유전체 층(150L)의 수평 부분들을 제거한다. 커버 재료 층(613L)의 각각의 나머지 부분은 관형 형상을 가질 수 있는 커버 재료 스페이서(613)를 형성한다. 접속 채널 부분(602)의 상부 표면은 이방성 에칭 공정에 의해 수직으로 연장되는 각각의 드레인-선택-레벨 개구들(149)의 저부에서 물리적으로 노출된다. 드레인-선택-레벨 게이트 유전체 층(150L)의 패턴화된 부분이 각각의 드레인-선택-레벨 개구(149)의 상부 주변부에 존재하며, 이는 본 명세서에서 드레인-선택-레벨 게이트 유전체(150)로 지칭된다. 각각의 드레인-선택-레벨 개구(149) 내의 커버 재료 스페이서(613)는 커버 재료 스페이서(613)가 희생 재료를 포함하는 경우에 후속적으로 제거될 수 있거나, 커버 재료 스페이서(613)가 폴리실리콘 또는 비정질 실리콘과 같은 반도체 재료를 포함하는 경우에 드레인-선택-레벨 게이트 유전체(150)의 내부 측벽 상에 잔존할 수 있다.
도 36a 및 도 36b를 참조하면, 제1 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 각각의 드레인-선택-레벨 개구(149)의 충전되지 않은 체적의 주변부에 퇴적될 수 있다. 도핑된 반도체 재료 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 드레인-선택-레벨 개구들(149)이 도핑된 반도체 재료로 완전히 충전되지 않는 경우에, 실리콘 산화물과 같은 유전체 재료가 퇴적되어 드레인-선택-레벨 개구들(149)의 충전되지 않은 체적들을 충전할 수 있다. 유전체 재료는 리세스 에칭 공정에 의해 최상부 드레인-선택-레벨 절연 층(132T)의 상부 표면을 포함하는 수평 평면 아래로 수직으로 리세스될 수 있다. 유전체 재료의 각각의 나머지 부분은 드레인-선택-레벨 유전체 코어(162)를 형성한다.
제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 드레인-선택-레벨 유전체 코어들(162) 위에 놓이는 리세스들 내에 형성된다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료는 제2 전도성 유형의 도핑을 갖는 반도체 재료의 퇴적에 의해 형성될 수 있거나, 또는 도핑되지 않은 반도체 재료의 퇴적에 의해 그리고 제2 전도성 유형의 도펀트들의 이온 주입에 의해 형성될 수 있다. 제1 전도성 유형의 도핑을 갖는 도핑된 반도체 재료 및 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 잉여 부분들은 리세스 에칭 및/또는 화학적 기계적 평탄화 공정을 채용할 수 있는 평탄화 공정에 의해 최상부 드레인-선택-레벨 절연 층(132T)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인-선택-레벨 반도체 채널 부분(603)을 구성한다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다.
드레인-선택-레벨 개구(149)를 충전하는 모든 컴포넌트들의 세트는 본 명세서에서 드레인-선택-레벨 구조물(150, 603, 162, 63)로 지칭된다. 각각의 드레인-선택-레벨 구조물(150, 603, 162, 63)은 게이트 유전체, 즉 드레인-선택-레벨 게이트 유전체(150), 및 드레인-선택-레벨 반도체 채널 부분(603)을 포함한다. 각각의 드레인-선택-레벨 구조물(150, 603, 162, 63)은 드레인-선택-레벨 희생 재료 층들(242)의 부분들을 통해 메모리 스택 구조물들(55) 각각 상에 형성된다. 드레인-선택-레벨 구조물들(150, 603, 162, 63)의 서브세트는 드레인-선택-레벨 희생 라인 구조물들(173) 상에 직접 형성된다. 드레인-선택-레벨 구조물들(150, 603, 162, 63)은 드레인-선택-레벨 구조물들(150, 603, 162, 63)의 형성 시에 드레인-선택-레벨 희생 라인 구조물들(173)의 볼록한 측벽들과 접촉할 수 있다.
워드-라인-레벨 반도체 채널 부분(601), 접속 채널 부분(602), 및 드레인-선택-레벨 반도체 채널 부분(603)의 각각의 연접하는 세트는 수직 반도체 채널(60)을 구성한다. 수직 반도체 채널(60) 및 메모리 필름(50)의 각각의 연접하는 세트는 내부에 전하를 저장하도록 구성된 메모리 요소들의 수직 스택을 포함하는 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물들(55)은 개구들의 다수의 평행한 행들로 형성될 수 있으며, 이들 각각은 워드-라인-레벨 개구와 드레인-선택-레벨 개구의 스택을 포함한다. 메모리 스택 구조물들(55)은 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택(32, 46), 드레인-선택-레벨 희생 재료 층들(242), 및 드레인-선택-레벨 희생 라인 구조물들(173)을 통해 연장된다. 드레인-선택-레벨 희생 라인 구조물들(173) 각각은 메모리 스택 구조물들(55)의 형성 동안 평면 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화될 수 있다.
도 37a 및 도 37b을 참조하면, 제1 유전체 캡 층(270)이 드레인-선택-레벨 교번 스택(132, 242) 및 드레인-선택-레벨 구조물들(150, 603, 162, 63) 위에 형성될 수 있다. 제1 유전체 캡 층(270)은 실리콘 산화물과 같은 유전체 재료를 포함할 수 있고, 두께는 20 nm 내지 200 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 38a 및 도 38b를 참조하면, 포토레지스트 층(도시되지 않음)이 제1 유전체 캡 층(270) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 드레인-선택-레벨 희생 라인 구조물들(173) 위에 놓이는 구역들에 개구들을 형성할 수 있다. 일 실시예에서, 포토레지스트 층은, 드레인 영역들(63)이 포토레지스트 층을 통한 개구들의 형성 후에 물리적으로 노출되지 않도록 드레인 영역들(63)의 구역들 외부에 개구들을 형성하도록 패턴화될 수 있다. 이방성 에칭 공정과 같은 에칭 공정이 포토레지스트 층 내의 개구들의 패턴을 제1 유전체 캡 층(270)을 통해 전사하기 위해 수행될 수 있다. 개구들은 제1 유전체 캡 층(270)을 통해 형성되고, 각각의 드레인-선택-레벨 희생 라인 구조물(173)의 상부 표면은 제1 유전체 캡 층(270)을 통해 개구들 내에서 물리적으로 노출될 수 있다.
도 39a 및 도 39b를 참조하면, 드레인-선택-레벨 희생 라인 구조물(173)은 등방성 에칭 공정에 의해 드레인-선택-레벨 절연 층들(132)에 대해 선택적으로 제거될 수 있다. 예를 들어, 드레인-선택-레벨 희생 라인 구조물(173)이 실리콘 질화물을 포함하는 경우 및 드레인-선택-레벨 절연 층들(132)이 실리콘 산화물을 포함하는 경우에서, 드레인-선택-레벨 절연 층들(132)을 제거하지 않고 드레인-선택-레벨 희생 라인 구조물(173)을 제거하기 위해 고온 인산을 채용하는 습식 에칭 공정이 수행될 수 있다. 드레인-선택-레벨 격리 트렌치들(71)은 드레인-선택-레벨 희생 라인 구조물(173)이 제거된 체적들 내에 형성될 수 있다.
포토레지스트 층(도시되지 않음)이 드레인-선택-레벨 희생 라인 구조물들(173)의 제거 후에 또는 그 이전에 제3 예시적인 구조물 위에 적용될 수 있다. 유전체 분할기 구조물들(176)의 각자의 유전체 분할기 구조물과 면적 중첩을 갖는 직사각형 개구들은 리소그래피 노광 및 현상에 의해 포토레지스트 층 내에 형성될 수 있다. 포토레지스트 층 내의 패턴은 이방성 에칭 공정을 채용하는 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 희생 재료 층들(242)의 교번 스택을 통해 전사되어 드레인-선택-레벨 분할기 트렌치들(279)을 형성할 수 있다. 에칭 정지 유전체 층(170)은 이방성 에칭 공정 동안 에칭 정지 구조물로서 채용될 수 있다. 각각의 드레인-선택-레벨 분할기 트렌치(279)는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 길이방향 측벽들의 쌍을 가질 수 있다. 일 실시예에서, 각각의 드레인-선택-레벨 분할기 트렌치(279)의 면적의 적어도 80%일 수 있는 적어도 50%는 아래에 놓인 유전체 분할기 구조물(176)과 면적 중첩을 가질 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 40a 및 도 40b를 참조하면, 드레인-선택-레벨 희생 재료 층들(242)은 드레인-선택-레벨 절연 층들(132), 제1 유전체 캡 층(270), 또는 유전체 에칭 정지 재료 층(170)의 재료들을 에칭하지 않고 드레인-선택-레벨 희생 재료 층들(242)의 재료를 에칭하는 선택적 에칭 공정에 의해 제거된다. 예를 들어, 드레인-선택-레벨 희생 재료 층들(242)이 비정질 실리콘을 포함하는 경우 및 드레인-선택-레벨 절연 층들(132) 및 제1 유전체 캡 층(270)이 실리콘 산화물 재료들을 포함하는 경우에서, 드레인-선택-레벨 희생 재료 층들(242)은, 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279) 내로 제공된 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("핫 TMY"), 테트라메틸 암모늄 하이드록사이드(TMAH), 또는 암모늄 하이드록사이드를 채용하는 습식 에칭 공정에 의해 제거될 수 있다. 드레인-선택-레벨 후면 리세스들(143)은 드레인-선택-레벨 희생 재료 층들(242)이 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)을 통해 제거된 체적들 내에 형성된다. 드레인-선택-레벨 후면 리세스들(143)은 복수의 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)의 트렌치들의 이웃하는 쌍에 인접할 수 있다.
도 41a 및 도 41b를 참조하면, 적어도 하나의 금속성 충전 재료는, 적어도 하나의 컨포멀 퇴적 공정에 의해 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279), 및 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)의 주변 부분들을 통해 드레인-선택-레벨 후면 리세스들(143) 내에 동시에 퇴적될 수 있다. 적어도 하나의 금속성 충전 재료는, 예를 들어, 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 및 금속 충전 재료, 예컨대 텅스텐, 코발트, 몰리브덴, 및/또는 루테늄을 포함하는 금속성 배리어 라이너를 포함할 수 있다. 적어도 하나의 금속성 재료의 두께(들)는 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)이 적어도 하나의 금속성 충전 재료로 완전히 충전되지 않도록 선택될 수 있다. 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)의 주변 영역들에서, 그리고 제1 유전체 캡 층(270) 위에, 드레인-선택-레벨 후면 리세스들(143) 각각 내에 연속적인 전도성 재료 층(346L)이 형성될 수 있다. 드레인-선택-레벨 공동(71')은 각각의 드레인-선택-레벨 격리 트렌치(71)의 미충전 체적 내에 형성될 수 있다.
도 42a 및 도 42b를 참조하면, 이방성 에칭 공정이 수행되어, 제1 유전체 캡 층(270) 위로부터 그리고 드레인-선택-레벨 격리 트렌치들(71) 및 드레인-선택-레벨 분할기 트렌치들(279)의 저부 영역들로부터 연속적인 전도성 재료 층(346L)의 수평 부분들을 제거한다. 드레인-선택-레벨 후면 리세스들(143)을 충전하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 부분은 드레인-선택-레벨 전기 전도성 층(346H)을 구성한다. 드레인-선택-레벨 전기 전도성 층들(346H)의 각자의 세트에 인접하는 적어도 하나의 금속성 충전 재료의 각각의 나머지 수직 부분은 수직 접속 부분(346V)을 구성한다.
각각의 드레인-선택-레벨 전극(346)은 다수의 드레인-선택-레벨들에 위치된 다수의 드레인-선택-레벨 전기 전도성 층(346H)을 포함하는 다중레벨 드레인 선택 전극(346)일 수 있다. 각각의 다중레벨 드레인 선택 전극(346)은 드레인-선택-레벨 후면 리세스들의 체적들 내에 위치된 드레인-선택-레벨 전기 전도성 층들(346H)의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분(346V)을 포함할 수 있다. 수직 접속 부분(346V)은 드레인-선택-레벨 격리 트렌치(71) 내에 위치될 수 있다. 적어도 하나의 수직 접속 부분(346V) 및 드레인-선택-레벨 전기 전도성 층들(346H)의 각각의 연접하는 세트는 다중레벨 드레인-선택-레벨 전극(346)을 구성한다. 일 실시예에서, 다중레벨 드레인-선택-레벨 전극(346)은 2개 이상의 드레인-선택-레벨 전기 전도성 층들(346H)에 인접하는 2개의 수직 접속 부분들(346V)을 포함할 수 있다.
제1 수평 방향(hd1)을 따라 대체로 연장되는 드레인-선택-레벨 공동(71')이 각각의 드레인-선택-레벨 격리 트렌치(71) 내에 위치될 수 있다. 드레인-선택-레벨에서의 각각의 드레인-선택-레벨 전기 전도성 층(346H)은 드레인-선택-레벨 공동들(71') 및 드레인-선택-레벨 분할기 트렌치들(279)의 미충전 부분들에 의해 측방향으로 이격되는 다수의 부분들에 형성될 수 있다. 각각의 드레인-선택-레벨 전기 전도성 층(346H)은 각자의 드레인-선택-레벨 희생 재료 층(242)이 제거된 체적들 내에 형성될 수 있다.
도 43a 내지 도 43f를 참조하면, 제2 유전체 재료는 제1 유전체 캡 층(270) 위에 그리고 드레인-선택-레벨 공동들(71') 및 드레인-선택-레벨 분할기 트렌치들(279)의 미충전 부분들 내에 퇴적되어 제2 유전체 캡 층(280)을 형성할 수 있다. 각자의 드레인-선택-레벨 공동(71')을 충전하는 제2 유전체 캡 층(280)의 각각의 부분은 본 명세서에서 드레인-선택-레벨 격리 구조물(280S)로 지칭된다. 따라서, 드레인-선택-레벨 격리 구조물들(280S)은 드레인-선택-레벨 희생 라인 구조물들(73)의 나머지 부분들이 제거된 체적들 내에 형성된다. 각자의 드레인-선택-레벨 분할기 트렌치들(279)의 나머지 체적을 충전하는 제2 유전체 캡 층(280)의 각각의 부분은 본 명세서에서 드레인-선택-레벨 분할기 구조물(276)로 지칭된다. 따라서, 드레인-선택-레벨 분할기 구조물들(276)은 유전체 분할기 구조물들(176)의 각자의 유전체 분할기 구조물 위에, 드레인-선택-레벨 절연 층들(132) 및 드레인-선택-레벨 전기 전도성 층들(346H)의 레벨들에서 체적들 내에 형성된다.
드레인-선택-레벨 격리 구조물(280S)이 다중레벨 드레인 선택 전극들(346)의 형성 후에 드레인-선택-레벨 격리 트렌치들(71)의 각각의 나머지 체적 내에 형성된다. 드레인-선택-레벨 분할기 구조물(276)은 복수의 다중레벨 드레인 선택 전극들(346)의 다중레벨 드레인 선택 전극들(346)의 쌍과 측방향으로 접촉할 수 있고, 유전체 분할기 구조물(176)의 구역과 적어도 부분적인 중첩을 갖는 구역 내의 각자의 유전체 분할기 구조물(176) 위에 형성될 수 있다.
일 실시예에서, 각각의 드레인-선택-레벨 전극(346)은 드레인-선택-레벨 전극(346)의 최저부 표면으로부터 드레인-선택-레벨 전극(346)의 최상부 표면까지 연속적으로 연장되는 금속성 배리어 라이너(346A)를 포함할 수 있다. 예를 들어, 각각의 드레인-선택-레벨 전극(346)의 금속성 배리어 라이너(346A)는 최상부 절연 층(32T)의 리세스된 수평 표면과 접촉하는 수직 접속 부분(346V)의 저부 표면으로부터 드레인-선택-레벨 격리 구조물(280S)의 단차형 표면과 접촉하는 수직 접속 부분(346V)의 상부 표면까지 연속적으로 연장될 수 있다.
각각의 드레인-선택-레벨 전극(346)은 원소 금속 또는 금속간 합금으로 본질적으로 이루어지는 금속성 충전 재료 부분(346B)을 포함할 수 있다. 금속성 충전 재료 부분(346B)은, 예를 들어 수직 접속 부분(346V)의 상부 단부에 위치된 최상부 표면에서, 드레인-선택-레벨 격리 구조물(280S)의 비-수직 표면(NVS)(예컨대 수평 단차형 표면)과 접촉할 수 있다. 비-수직 표면(NVS)은 드레인-선택-레벨 격리 구조물(280S)의 수직 표면(VS1)의 저부 에지에 인접하고, 드레인-선택-레벨 격리 구조물(280S)의 수직 표면(VS2)의 상부 에지에 인접한다.
제3 예시적인 구조물의 모든 도면들을 참조하면, 제3 예시적인 구조물은 3차원 메모리 디바이스를 포함할 수 있다. 3차원 메모리 디바이스는: 기판(9, 10) 위에 위치되는 절연 층들(32) 및 워드-라인-레벨 전기 전도성 층들(46)의 교번 스택; 서로 수직으로 이격되고 교번 스택(32, 46) 위에 위치되는 드레인-선택-레벨 전기 전도성 층들(346H)의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분(346V)을 포함하는 복수의 다중레벨 드레인 선택 전극들(346); 교번 스택(32, 46)을 통해 연장되는 각자의 메모리 필름(50)에 의해 측방향으로 둘러싸이고, 다중레벨 드레인 선택 전극들(346)의 각자의 다중레벨 드레인 선택 전극을 통해 연장되는 각자의 게이트 유전체(150)에 의해 측방향으로 둘러싸이는 각자의 수직 반도체 채널(60)을 포함하는 메모리 스택 구조물들(55); 및 교번 스택(32, 46) 위에 놓이고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 다중레벨 드레인 선택 전극들(346)의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 드레인-선택-레벨 격리 구조물(280S)을 포함할 수 있으며, 다중레벨 드레인 선택 전극들(346) 각각은 게이트 유전체들(150)의 서브세트의 측벽과 접촉한다.
일 실시예에서, 반도체 채널(60) 및 게이트 유전체(150)의 상부 부분을 포함하는 메모리 스택 구조물들(55) 각각의 상부 부분은 복수의 다중레벨 드레인 선택 전극들(346)의 각자의 다중레벨 드레인 선택 전극에 의해 완전히 둘러싸인다.
일 실시예에서, 각각의 수직 반도체 채널(60)은: 워드-라인-레벨 전기 전도성 층들(46) 각각을 통해 수직으로 연장되는 워드-라인-레벨 반도체 채널 부분(601); 및 드레인-선택-레벨 전기 전도성 층들(346H)의 각각의 레벨을 통해 수직으로 연장되고 워드-라인-레벨 반도체 채널 부분(601)의 상부 부분에 전기적으로 접속되는 드레인-선택-레벨 반도체 채널 부분(603)을 포함한다. 일 실시예에서, 각각의 수직 반도체 채널(60)은 워드-라인-레벨 반도체 채널 부분(601)의 상부 단부 및 드레인-선택-레벨 반도체 채널 부분(603)의 저부 단부와 접촉하고, 메모리 필름들(50)의 각자의 메모리 필름에 의해 측방향으로 둘러싸이는 접속 채널 부분(602)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는: 교번 스택(32, 46) 위에 위치되고 다중레벨 드레인 선택 전극들(346) 아래에 놓이는 절연 캡 층(70); 및 절연 캡 층과 상이한 재료를 포함하고, 절연 캡 층(70) 위에 놓이고, 다중레벨 드레인 선택 전극들(346) 아래에 놓이는 에칭 정지 유전체 층(170)을 포함하며, 드레인-선택-레벨 반도체 채널 부분(603)은 절연 캡 층(70) 및 에칭 정지 유전체 층(170)을 통해 수직으로 연장된다.
일 실시예에서, 각각의 다중레벨 드레인 선택 전극(346)은 금속성 배리어 층(346A) 및 금속성 충전 재료 부분(346B)을 포함한다. 금속성 배리어 층(346A)은 게이트 유전체들(150)의 서브세트와 접촉한다. 일 실시예에서, 다중레벨 드레인 선택 전극들(346)의 각각의 수직 접속 부분(346V)은 오목한 수직 측벽 세그먼트들을 포함하는 측벽을 포함한다. 오목한 수직 측벽 세그먼트들은 서로 인접할 수 있거나, 평면 수직 측벽 세그먼트들을 통해 인접할 수 있다.
일 실시예에서, 다중레벨 드레인 선택 전극들(346)의 각각의 수직 접속 부분(346V)은 드레인-선택-레벨 전기 전도성 층들(346H)의 최상부 표면을 포함하는 수평 평면과 드레인-선택-레벨 전기 전도성 층들(346H)의 최저부 표면을 포함하는 수평 평면 사이의 수직 거리보다 더 큰 수직 범위를 갖는다.
일 실시예에서, 다중레벨 드레인 선택 전극들(346)의 수직 접속 부분들(346V)은 (도 43d에 예시된 바와 같이) 게이트 유전체들(150)의 서브세트의 측벽들의 제1 구역들과 접촉하고; 드레인-선택-레벨 전기 전도성 층들(346H)은 (도 43f에 예시된 바와 같이) 게이트 유전체들(150)의 서브세트의 측벽들의 제2 구역들과 접촉한다.
일 실시예에서, 수직 접속 부분들(346V) 각각은: (드레인-선택-레벨 절연 층들(132)의 측벽들과 접촉하는) 평면 수직 내부 측벽 세그먼트들 및 각자의 게이트 유전체(150)와 접촉하는 오목한 수직 내부 측벽 세그먼트들의 측방향으로 교번하는 시퀀스; 및 평면 수직 외측 측벽 세그먼트들 및 드레인-선택-레벨 격리 구조물들(280S)의 각자의 드레인-선택-레벨 격리 구조물의 측벽과 접촉하는 볼록한 수직 외측 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 포함한다.
일 실시예에서, 3차원 메모리 디바이스는 복수의 드레인-선택-레벨 전기 전도성 층들(346H)의 각각의 수직으로 이웃하는 쌍 사이에 위치된 드레인-선택-레벨 절연 층들(132)을 포함한다.
일 실시예에서, 금속성 충전 재료 부분(346B)은 드레인-선택-레벨 격리 구조물(280S)의 비-수직 표면(NVS)과 접촉하며, 비-수직 표면(NVS)은, 도 43e에 예시된 바와 같이, 드레인-선택-레벨 격리 구조물(280S)의 제1 수직 표면(VS1)의 저부 에지에 인접하고, 드레인-선택-레벨 격리 구조물(280S)의 제2 수직 표면(VS2)의 상부 에지에 인접한다.
도 44a 및 도 44b를 참조하면, 도 15a 내지 도 15d, 도 27a 내지 도 27e, 및 도 43a 내지 도 43f에 예시된 제1, 제2 및 제3 예시적인 구조물들 각각은 다양한 접촉 비아 구조물들 및 추가의 상호접속-레벨 유전체 재료 층들을 형성함으로써 적합하게 배선될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들(88)은 드레인 영역들(63)의 각자의 드레인 영역의 상부 표면 상에 형성된다. 계단-영역 접촉 비아 구조물들(86)은 계단-영역 접촉 비아 공동들 내에 그리고 다양한 전기 전도성 층들(46, 146, 246, 346, 446)의 각자의 전기 전도성 층의 상부 표면 상에 형성된다. 계단-영역 접촉 비아 구조물들(86)은 다중레벨 드레인 선택 전극들(146, 246, 346, 446)과 접촉하는 드레인 선택 레벨 접촉 비아 구조물들을 포함할 수 있다. 또한, 계단-영역 접촉 비아 구조물들(86)은 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 워드-라인-레벨 전기 전도성 층들(46)과 접촉하는 워드 라인 접촉 비아 구조물들을 포함할 수 있다. 주변 영역 접촉 비아 구조물들(8P)은 주변 디바이스 영역(200) 내에 형성될 수 있다. 일 실시예에서, 소스 영역(61)이 유전체 분할기 구조물들(76)의 형성 이전에 각각의 후면 트렌치(79) 아래에 형성될 수 있다. 이 경우에, 반도체 재료 층(10)의 표면 부분은 수평 반도체 채널(59)로서 기능할 수 있다. 유전체 분할기 구조물들(76)은 관형 구성으로 형성될 수 있고, 소스 접촉 비아 구조물(81)은 각각의 유전체 분할기 구조물(76) 내에 형성될 수 있다. 메모리 개구 충전 구조물(58)과 동일한 구조적 컴포넌트들의 세트를 포함하는 지지 기둥 구조물들(20)이 접촉 영역(300) 내에 형성될 수 있다. 지지 기둥 구조물들(20)은 워드-라인-레벨 후면 리세스들(43)이 존재하는 동안 구조적 지지를 제공하는 전기적으로 비활성인 컴포넌트들이다.
도 45를 참조하면, 반도체 재료 층(10) 대신에 평면 절연 스페이서 층(768), 평면 전도성 재료 층(6)(이는 금속성 플레이트를 포함할 수 있음), 및 소스 레벨 재료 층들(110)의 스택을 포함하는 제1, 제2 및 제3 예시적인 구조물들의 대안적인 구성이 예시되어 있다. 이 경우에, 매립 소스 스트랩 접속부들은 소스 레벨 재료 층들(110) 내의 수직 반도체 채널들(60)과 소스 접촉 층(114) 사이에 형성된다. 일 실시예에서, 소스 레벨 재료 층들(110)은, 저부로부터 상부로, 하부 소스 레벨 재료 층(112), 소스 접촉 층(114), 상위 소스 레벨 재료 층(116), 소스 레벨 절연 층(117), 및 선택적 소스-선택 레벨 전도성 층(118)을 포함할 수 있다. 이 경우에, 소스 접촉 층(114)은 수직 반도체 채널들(60)을 위한 소스 영역으로서 기능할 수 있다.
예시적인 구조물들 각각은 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각자의 워드 라인을 포함할 수 있거나, 그에 전기적으로 접속될 수 있다. 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀(워드-라인-레벨 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 부분으로서 구현된 바와 같음)은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀(다른 워드-라인-레벨 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 다른 부분으로서 구현됨) 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치된 메모리 디바이스를 위한 드라이버 회로(적어도 하나의 반도체 디바이스(700)의 서브세트로서 구현된 바와 같음)를 포함하는 집적 회로를 포함할 수 있다. 워드-라인-레벨 전기 전도성 층들(46)은 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는: 복수의 반도체 채널들(59, 60) - 복수의 반도체 채널들(59, 60) 각각의 적어도 하나의 단부 부분은 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60)의 각자의 수직 반도체 채널을 포함함 -; 및 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들로서 구현된 바와 같음)을 포함할 수 있다. 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 60)의 각자의 반도체 채널에 인접하게 위치될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조물 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조물들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (40)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치되는 절연 층들 및 워드-라인-레벨 전기 전도성 층들의 교번 스택;
    서로 수직으로 이격되고 상기 교번 스택 위에 위치되는 드레인-선택-레벨 전기 전도성 층들의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분을 각각 포함하는 복수의 다중레벨 드레인 선택 전극들;
    각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함하는 메모리 스택 구조물들 - 각각의 메모리 필름은 상기 교번 스택을 통해 연장되는 각자의 측벽 및 상기 복수의 다중레벨 드레인 선택 전극들의 각각의 레벨을 가짐-; 및
    상기 교번 스택 위에 놓이고, 제1 수평 방향을 따라 측방향으로 연장되고, 상기 복수의 다중레벨 드레인 선택 전극들의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 제1 드레인-선택-레벨 격리 구조물을 포함하며,
    상기 복수의 다중레벨 드레인 선택 전극들 중 적어도 하나의 다중레벨 드레인 선택 전극은 상기 제1 드레인-선택-레벨 격리 구조물의 측벽과 접촉하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 다중레벨 드레인 선택 전극은 금속성 배리어 층 및 금속성 충전 재료 부분을 포함하고;
    상기 메모리 스택 구조물들 각각은 상기 복수의 다중레벨 드레인 선택 전극들의 각자의 다중레벨 드레인 선택 전극에 의해 완전히 둘러싸이고;
    상기 다중레벨 드레인 선택 전극들의 각각의 수직 접속 부분은 상기 메모리 스택 구조물들의 쌍 사이에 위치된 오목한 수직 측벽 세그먼트들을 포함하는 측벽을 포함하는, 3차원 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 수평 방향을 따라 측방향으로 연장되는 직선형 측벽들의 쌍을 포함하고, 상기 교번 스택을 통해 수직으로 연장되는 유전체 분할기 구조물을 더 포함하는, 3차원 메모리 디바이스.
  4. 제3항에 있어서, 상기 유전체 분할기 구조물은 상기 드레인-선택-레벨 격리 구조물들로부터 측방향으로 이격되는, 3차원 메모리 디바이스.
  5. 제4항에 있어서, 상기 유전체 분할기 구조물의 측벽과 접촉하는 수직 금속성 스페이서 및 상기 제1 드레인-선택-레벨 격리 구조물로부터 측방향으로 이격된 제2 드레인-선택-레벨 격리 구조물을 더 포함하는, 3차원 메모리 디바이스.
  6. 제5항에 있어서, 상기 수직 금속성 스페이서는:
    상기 다중레벨 드레인 선택 전극의 상기 금속성 배리어 층과 동일한 조성 및 동일한 두께를 갖는 추가의 금속성 배리어 층; 및
    상기 다중레벨 드레인 선택 전극의 상기 금속성 충전 재료 부분과 동일한 조성을 갖는 추가의 금속성 충전 재료 부분을 포함하는, 3차원 메모리 디바이스.
  7. 제5항에 있어서, 상기 제2 드레인-선택-레벨 격리 구조물은 상기 교번 스택 위에 놓이고, 제1 수평 방향을 따라 측방향으로 연장되고, 일 측면 상의 오목한 수직 측벽 세그먼트들 및 상기 제1 수평 방향을 따라 측방향으로 연장되고 상기 수직 금속성 스페이서와 접촉하는 다른 측면 상의 수직 측벽의 세트를 포함하는 측벽을 포함하는, 3차원 메모리 디바이스.
  8. 제3항에 있어서, 상기 유전체 분할기 구조물은 상기 복수의 다중레벨 드레인 선택 전극들의 다중레벨 드레인 선택 전극들의 쌍의 측벽들과 접촉하는, 3차원 메모리 디바이스.
  9. 제8항에 있어서, 상기 복수의 다중레벨 드레인 선택 전극들의 추가의 다중레벨 드레인 선택 전극 내의 각각의 드레인-선택-레벨 전기 전도성 층은, 상기 유전체 분할기 구조물과 접촉하고 상기 제1 드레인-선택-레벨 격리 구조물과 접촉하지 않는 제1 금속성 배리어 층 및 제1 금속성 충전 재료 부분을 포함하는, 3차원 메모리 디바이스.
  10. 제9항에 있어서, 상기 추가의 다중레벨 드레인 선택 전극의 수직 접속 부분은:
    상기 추가의 다중레벨 드레인 선택 전극 내의 각각의 드레인-선택-레벨 전기 전도성 층의 측벽들과 접촉하는 제2 금속성 배리어 층; 및
    상기 제1 금속성 배리어 층들 및 상기 제2 금속성 배리어 층에 의해 상기 추가의 다중레벨 드레인 선택 전극의 상기 드레인-선택-레벨 전기 전도성 층들의 상기 제1 금속성 충전 재료 부분들로부터 측방향으로 이격된 제2 금속성 충전 재료 부분을 포함하는, 3차원 메모리 디바이스.
  11. 제10항에 있어서,
    상기 제2 금속성 배리어 층이 상기 추가의 다중레벨 드레인 선택 전극의 상기 드레인-선택-레벨 전기 전도성 층들의 상기 제1 금속성 배리어 층들과 두께 또는 재료 조성에 있어서 상이한 것; 또는
    제2 금속성 충전 재료 부분이 상기 추가의 다중레벨 드레인 선택 전극의 상기 드레인-선택-레벨 전기 전도성 층들의 상기 제1 금속성 충전 재료 부분들과 재료 조성에 있어서 상이한 것 중에서 선택된 적어도 하나의 특징을 더 포함하는, 3차원 메모리 디바이스.
  12. 3차원 메모리 디바이스를 형성하는 방법으로서,
    절연 층들 및 워드-라인-레벨 스페이서 재료 층들의 교번 스택을 기판 위에 형성하는 단계 - 상기 워드-라인-레벨 스페이서 재료 층들은 워드-라인-레벨 전기 전도성 층들로서 형성되거나, 또는 후속적으로 그로 대체됨 -;
    상기 교번 스택 위에 드레인-선택-레벨 절연 층들에 의해 수직으로 이격되는 드레인-선택-레벨 희생 재료 층들을 형성하는 단계;
    상기 교번 스택 위에 그리고 상기 드레인-선택-레벨 희생 재료 층들을 통해 드레인-선택-레벨 희생 라인 구조물들을 형성하는 단계;
    상기 교번 스택, 상기 드레인-선택-레벨 스페이서 재료 층들, 및 상기 드레인-선택-레벨 희생 라인 구조물들을 통해 메모리 스택 구조물들을 형성하는 단계 - 각각의 메모리 스택 구조물은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -;
    상기 드레인-선택-레벨 희생 라인 구조물들 및 상기 드레인-선택-레벨 희생 재료 층들의 나머지 부분들을 제거함으로써 드레인-선택-레벨 격리 트렌치들에 인접하는 드레인-선택-레벨 후면 리세스들을 형성하는 단계; 및
    상기 드레인-선택-레벨 후면 리세스들 및 상기 드레인-선택-레벨 격리 트렌치들의 체적들 내에 드레인-선택-레벨 전기 전도성 층들의 각자의 세트와 접촉하고 그에 전기적으로 접속되는 각자의 수직 접속 부분을 포함하는 복수의 다중레벨 드레인 선택 전극들을 형성하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 드레인-선택-레벨 후면 리세스들 및 상기 드레인-선택-레벨 격리 트렌치들의 주변 영역들 내에 적어도 하나의 전도성 재료를 동시에 퇴적하는 단계; 및
    상기 적어도 하나의 전도성 재료를 이방성으로 에칭하는 단계를 더 포함하며, 상기 적어도 하나의 전도성 재료의 나머지 부분들은 상기 복수의 다중레벨 드레인 선택 전극들을 구성하는, 방법.
  14. 제13항에 있어서, 상기 복수의 다중레벨 드레인 선택 전극들의 형성 후에 상기 드레인-선택-레벨 격리 트렌치들의 각각의 나머지 체적 내에 드레인-선택-레벨 격리 구조물을 형성하는 단계를 더 포함하는, 방법.
  15. 제12항에 있어서, 상기 드레인-선택-레벨 희생 라인 구조물들 각각은 상기 메모리 스택 구조물들의 형성 동안 평면 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화되는, 방법.
  16. 제15항에 있어서, 상기 드레인-선택-레벨 희생 재료 층들 및 상기 드레인-선택-레벨 희생 라인 구조물들을 통해 제1 수평 방향을 따라 배열된 개구들의 다수의 평행한 행들을 형성하는 단계를 더 포함하며,
    상기 제1 수평 방향은 상기 드레인-선택-레벨 희생 라인 구조물들의 길이 방향에 평행하고;
    상기 드레인-선택-레벨 희생 라인 구조물들 각각의 세그먼트들은 상기 개구들의 다수의 평행한 행들의 형성 동안 에칭되고;
    상기 메모리 스택 구조물들은 상기 개구들의 다수의 평행한 행들 내에 형성되는, 방법.
  17. 제12항에 있어서,
    상기 워드-라인 레벨 스페이서 재료 층들은 워드-라인-레벨 희생 재료 층들로서 형성되고, 후속적으로 상기 워드-라인-레벨 전기 전도성 층들로 대체되고;
    상기 드레인-선택-레벨 희생 라인 구조물들의 상기 나머지 부분들의 제거는 상기 워드-라인-레벨 전기 전도성 층들의 형성 후에 수행되는, 방법.
  18. 제17항에 있어서,
    상기 드레인-선택-레벨 희생 재료 층들을 통해 그리고 상기 절연 층들 및 상기 워드-라인-레벨 희생 재료 층들의 상기 교번 스택을 통해 후면 트렌치를 형성하는 단계;
    상기 드레인-선택-레벨 희생 라인 구조물들의 나머지 부분들이 상기 적어도 하나의 드레인-선택-레벨 희생 재료 층을 보호하는 동안, 상기 후면 트렌치 내로 제공되는 등방성 에칭제를 채용하여 상기 워드-라인-레벨 희생 재료 층들을 등방성으로 에칭함으로써 워드-라인-레벨 후면 리세스들을 형성하는 단계;
    상기 워드-라인-레벨 후면 리세스들 내에 상기 워드-라인-레벨 전기 전도성 층들을 형성하는 단계; 및
    유전체 재료로 상기 후면 트렌치를 충전함으로써 유전체 분할기 구조물을 형성하는 단계를 더 포함하며,
    상기 유전체 분할기 구조물은, 제1 수평 방향을 따라 측방향으로 연장되고, 상기 절연 층들 및 상기 워드-라인-레벨 전기 전도성 층들의 교번 스택을 통해, 그리고 상기 적어도 하나의 드레인-선택-레벨 희생 재료 층의 각각의 레벨을 통해 수직으로 연장되는 길이방향 측벽들의 쌍을 포함하고;
    상기 드레인-선택-레벨 희생 라인 구조물들의 상기 나머지 부분들은 상기 유전체 분할기 구조물의 형성 후에 상기 드레인-선택-레벨 격리 트렌치들을 통해 제거되는, 방법.
  19. 제17항에 있어서,
    적어도 하나의 드레인-선택-레벨 희생 재료 층을 통해 그리고 상기 절연 층들 및 상기 워드-라인-레벨 희생 재료 층들의 상기 교번 스택을 통해 후면 트렌치를 형성하는 단계;
    상기 드레인-선택-레벨 희생 라인 구조물들이 상기 등방성 에칭제로부터 상기 적어도 하나의 드레인-선택-레벨 희생 재료 층 각각의 다른 세그먼트를 보호하는 동안, 상기 후면 트렌치 내로 제공되는 등방성 에칭제를 채용하여 상기 후면 트렌치에 물리적으로 노출되는 상기 워드-라인-레벨 희생 재료 층들 및 상기 적어도 하나의 드레인-선택-레벨 희생 재료 층의 각각의 세그먼트를 등방성으로 에칭함으로써 워드-라인-레벨 후면 리세스들 및 상기 드레인-선택-레벨 후면 리세스들의 추가의 부분들을 동시에 형성하는 단계; 및
    상기 워드-라인-레벨 후면 리세스들 내에 상기 워드-라인-레벨 전기 전도성 층들을, 그리고 상기 드레인-선택-레벨 후면 리세스들 내에 적어도 하나의 드레인-선택-레벨 전기 전도성 층의 추가의 세그먼트들을 동시에 형성하는 단계; 및
    유전체 재료로 상기 후면 트렌치를 충전함으로써 유전체 분할기 구조물을 형성하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서,
    상기 적어도 하나의 드레인-선택-레벨 전기 전도성 층의 상기 추가의 세그먼트들은, 상기 드레인-선택-레벨 후면 리세스들의 체적들 내에 상기 드레인-선택-레벨 전기 전도성 층들의 각자의 세트를 형성하기 이전에 형성되고;
    상기 유전체 분할기 구조물은, 제1 수평 방향을 따라 측방향으로 연장되고, 상기 절연 층들 및 상기 워드-라인-레벨 전기 전도성 층들의 교번 스택을 통해, 그리고 상기 적어도 하나의 드레인-선택-레벨 전기 전도성 층의 추가의 세그먼트들의 각각의 레벨을 통해 수직으로 연장되는 길이방향 측벽들의 쌍을 포함하고;
    상기 드레인-선택-레벨 희생 라인 구조물들의 상기 나머지 부분들은 상기 유전체 분할기 구조물의 형성 후에 상기 드레인-선택-레벨 격리 트렌치들을 통해 제거되는, 방법.
  21. 3차원 메모리 디바이스로서,
    기판 위에 위치되는 절연 층들 및 워드-라인-레벨 전기 전도성 층들의 교번 스택;
    서로 수직으로 이격되고 상기 교번 스택 위에 위치되는 드레인-선택-레벨 전기 전도성 층들의 각자의 세트에 인접하는 각자의 수직 접속 부분을 포함하는 복수의 다중레벨 드레인 선택 전극들;
    상기 교번 스택을 통해 연장되는 각자의 메모리 필름에 의해 측방향으로 둘러싸이고, 상기 복수의 다중레벨 드레인 선택 전극들의 각자의 다중레벨 드레인 선택 전극을 통해 연장되는 각자의 게이트 유전체에 의해 측방향으로 둘러싸이는 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조물들; 및
    상기 교번 스택 위에 놓이고, 제1 수평 방향을 따라 측방향으로 연장되고, 상기 다중레벨 드레인 선택 전극들의 이웃하는 쌍 사이에 위치되고, 오목한 수직 측벽 세그먼트들의 각자의 세트를 포함하는 측벽들의 쌍을 포함하는 드레인-선택-레벨 격리 구조물을 포함하며,
    상기 복수의 다중레벨 드레인 선택 전극들의 각각의 다중레벨 드레인 선택 전극은 상기 게이트 유전체들의 서브세트의 측벽과 접촉하는, 3차원 메모리 디바이스.
  22. 제21항에 있어서, 각각의 수직 반도체 채널은:
    상기 워드-라인-레벨 전기 전도성 층들 각각을 통해 수직으로 연장되는 워드-라인-레벨 반도체 채널 부분; 및
    상기 드레인-선택-레벨 전기 전도성 층들의 각각의 레벨을 통해 수직으로 연장되고 상기 워드-라인-레벨 반도체 채널 부분의 상부 부분에 전기적으로 접속되는 드레인-선택-레벨 반도체 채널 부분을 포함하는, 3차원 메모리 디바이스.
  23. 제22항에 있어서,
    상기 교번 스택 위에 위치되고 상기 복수의 다중레벨 드레인 선택 전극들의 아래에 놓이는 절연 캡 층; 및
    상기 절연 캡 층과 상이한 재료를 포함하고, 상기 절연 캡 층 위에 놓이고, 상기 복수의 다중레벨 드레인 선택 전극들 아래에 놓이는 에칭 정지 유전체 층을 더 포함하며,
    상기 드레인-선택-레벨 반도체 채널 부분은 상기 절연 캡 층 및 상기 에칭 정지 유전체 층을 통해 수직으로 연장되는, 3차원 메모리 디바이스.
  24. 제22항에 있어서, 각각의 수직 반도체 채널은, 상기 워드-라인-레벨 반도체 채널 부분의 상부 단부 및 상기 드레인-선택-레벨 반도체 채널 부분의 저부 단부와 접촉하고, 상기 메모리 필름들의 각자의 메모리 필름에 의해 측방향으로 둘러싸이는 접속 채널 부분을 포함하는, 3차원 메모리 디바이스.
  25. 제21항에 있어서,
    상기 메모리 스택 구조물들 각각은 상기 복수의 다중레벨 드레인 선택 전극들의 각자의 다중레벨 드레인 선택 전극에 의해 완전히 둘러싸이고;
    각각의 다중레벨 드레인 선택 전극은 금속성 배리어 층 및 금속성 충전 재료 부분을 포함하고;
    상기 금속성 배리어 층은 상기 게이트 유전체들의 서브세트와 접촉하는, 3차원 메모리 디바이스.
  26. 제25항에 있어서, 상기 금속성 충전 재료 부분은 상기 드레인-선택-레벨 격리 구조물의 비-수직 표면과 접촉하며, 상기 비-수직 표면은 상기 드레인-선택-레벨 격리 구조물의 제1 수직 표면의 저부 에지에 인접하고, 상기 드레인-선택-레벨 격리 구조물의 제2 수직 표면의 상부 에지에 인접하는, 3차원 메모리 디바이스.
  27. 제21항에 있어서, 상기 복수의 다중레벨 드레인 선택 전극들의 각각의 수직 접속 부분은 오목한 수직 측벽 세그먼트들을 포함하는 측벽을 포함하는, 3차원 메모리 디바이스.
  28. 제27항에 있어서, 상기 복수의 다중레벨 드레인 선택 전극들의 각각의 수직 접속 부분은, 상기 드레인-선택-레벨 전기 전도성 층들의 최상부 표면을 포함하는 수평 평면과 상기 드레인-선택-레벨 전기 전도성 층들의 최저부 표면을 포함하는 수평 평면 사이의 수직 거리보다 더 큰 수직 범위를 갖는, 3차원 메모리 디바이스.
  29. 제21항에 있어서,
    상기 다중레벨 드레인 선택 전극들의 상기 수직 접속 부분들은 상기 게이트 유전체들의 서브세트의 측벽들의 제1 구역들과 접촉하고;
    상기 드레인-선택-레벨 전기 전도성 층들은 상기 게이트 유전체들의 상기 서브세트의 상기 측벽들의 제2 구역들과 접촉하는, 3차원 메모리 디바이스.
  30. 제29항에 있어서, 상기 수직 접속 부분들 각각은:
    평면 수직 내부 측벽 세그먼트들 및 각자의 게이트 유전체와 접촉하는 오목한 수직 내부 측벽 세그먼트들의 측방향으로 교번하는 시퀀스; 및
    평면 수직 외측 측벽 세그먼트들 및 상기 드레인-선택-레벨 격리 구조물들의 각자의 드레인-선택-레벨 격리 구조물의 측벽과 접촉하는 볼록한 수직 외측 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 포함하는, 3차원 메모리 디바이스.
  31. 제21항에 있어서, 상기 드레인-선택-레벨 전기 전도성 층들의 상기 세트의 각각의 수직으로 이웃하는 쌍 사이에 위치된 드레인-선택-레벨 절연 층들을 더 포함하는, 3차원 메모리 디바이스.
  32. 3차원 메모리 디바이스를 형성하는 방법으로서,
    절연 층들 및 워드-라인-레벨 스페이서 재료 층들의 교번 스택을 기판 위에 형성하는 단계 - 상기 워드-라인-레벨 스페이서 재료 층들은 워드-라인-레벨 전기 전도성 층들로서 형성되거나, 또는 후속적으로 그로 대체됨 -;
    상기 교번 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 각각의 메모리 스택 구조물은 각자의 워드-라인-레벨 반도체 채널 부분 및 각자의 메모리 필름을 포함함 -;
    상기 교번 스택 위에 드레인-선택-레벨 절연 층들에 의해 이격되는 드레인-선택-레벨 희생 재료 층들을 형성하는 단계;
    상기 드레인-선택-레벨 희생 재료 층들 및 상기 드레인-선택-레벨 절연 층들을 통해 드레인-선택-레벨 희생 라인 구조물들을 형성하는 단계;
    상기 드레인-선택-레벨 희생 라인 구조물들 및 상기 드레인-선택-레벨 희생 재료 층들의 부분들을 제거함으로써 드레인-선택-레벨 격리 트렌치들에 인접하는 드레인-선택-레벨 후면 리세스들을 형성하는 단계; 및
    상기 드레인-선택-레벨 후면 리세스들 및 상기 드레인-선택-레벨 격리 트렌치들의 체적들 내에 드레인-선택-레벨 전기 전도성 층들의 각자의 세트에 인접하는 각자의 수직 접속 부분을 포함하는 복수의 다중레벨 드레인 선택 전극들을 형성하는 단계를 포함하는, 방법.
  33. 제32항에 있어서,
    상기 드레인-선택-레벨 후면 리세스들 및 상기 드레인-선택-레벨 격리 트렌치들의 주변 영역들 내에 적어도 하나의 전도성 재료를 동시에 퇴적하는 단계; 및
    상기 적어도 하나의 전도성 재료를 이방성으로 에칭하는 단계를 더 포함하며, 상기 적어도 하나의 전도성 재료의 나머지 부분들은 상기 다중레벨 드레인 선택 전극들을 구성하는, 방법.
  34. 제33항에 있어서, 상기 복수의 다중레벨 드레인 선택 전극들의 형성 후에 상기 드레인-선택-레벨 격리 트렌치들의 각각의 나머지 체적 내에 드레인-선택-레벨 격리 구조물을 형성하는 단계를 더 포함하는, 방법.
  35. 제32항에 있어서, 상기 메모리 스택 구조물들 각각 상의 각자의 게이트 유전체 및 각자의 드레인-선택-레벨 반도체 채널 부분을 포함하는 드레인-선택-레벨 구조물들을 상기 드레인-선택-레벨 희생 재료 층들을 통해 형성하는 단계를 더 포함하며, 상기 드레인-선택-레벨 구조물들의 서브세트는 상기 드레인-선택-레벨 희생 라인 구조물들을 통해 형성되는, 방법.
  36. 제35항에 있어서, 상기 드레인-선택-레벨 희생 라인 구조물들 각각은 상기 드레인-선택-레벨 구조물들의 형성 동안 평면 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스들의 각자의 쌍을 포함하도록 패턴화되는, 방법.
  37. 제32항에 있어서,
    상기 교번 스택 위에 절연 캡 층 및 상기 절연 캡 층과 상이한 재료를 포함하는 에칭 정지 유전체 층을 형성하는 단계; 및
    상기 드레인-선택-레벨 희생 재료 층들, 상기 에칭 정지 유전체 층, 및 상기 절연 캡 층을 통해 드레인-선택-레벨 개구들을 형성하는 단계를 더 포함하며,
    상기 드레인-선택-레벨 구조물들은 상기 드레인-선택-레벨 개구들 내에 형성되는, 방법.
  38. 제37항에 있어서,
    상기 드레인-선택-레벨 개구들은 상기 드레인-선택-레벨 희생 라인 구조물들의 주변 부분들을 통해 형성되고;
    상기 드레인-선택-레벨 구조물들은 상기 드레인-선택-레벨 구조물들의 형성 시에 상기 드레인-선택-레벨 희생 라인 구조물들의 볼록한 측벽들과 접촉하는, 방법.
  39. 제32항에 있어서,
    상기 드레인-선택-레벨 희생 재료 층들을 통해 그리고 상기 절연 층들 및 워드-라인-레벨 희생 재료 층들을 포함하는 상기 워드-라인-레벨 스페이서 재료 층들의 상기 교번 스택을 통해 후면 트렌치를 형성하는 단계;
    상기 드레인-선택-레벨 희생 라인 구조물들의 나머지 부분들이 상기 적어도 하나의 드레인-선택-레벨 희생 재료 층을 보호하는 동안, 상기 후면 트렌치 내로 제공되는 등방성 에칭제를 채용하여 상기 워드-라인-레벨 희생 재료 층들을 등방성으로 에칭함으로써 워드-라인-레벨 후면 리세스들을 형성하는 단계;
    상기 워드-라인-레벨 후면 리세스들 내에 상기 워드-라인-레벨 전기 전도성 층들을 형성하는 단계;
    유전체 재료로 상기 후면 트렌치를 충전함으로써 유전체 분할기 구조물을 형성하는 단계; 및
    상기 복수의 다중레벨 드레인 선택 전극들의 다중레벨 드레인 선택 전극들의 쌍과 측방향으로 접촉하는 드레인-선택-레벨 분할기 구조물을 상기 유전체 분할기 구조물의 구역과 적어도 부분적인 중첩을 갖는 구역 내의 상기 유전체 분할기 구조물 위에 형성하는 단계를 더 포함하는, 방법.
  40. 제39항에 있어서,
    상기 유전체 분할기 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 상기 절연 층들 및 상기 워드-라인-레벨 전기 전도성 층들의 교번 스택을 통해 수직으로 연장되는 길이방향 측벽들의 쌍을 포함하고;
    상기 드레인-선택-레벨 희생 재료 층들은 상기 유전체 분할기 구조물 위에 형성되는, 방법.
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