KR20200062582A - 이더넷 스위치 반도체 - Google Patents

Abstract

본 발명은 출력 버퍼별로 클럭 소스의 출력 클럭 딜레이를 통해 다수의 이더넷 포트에서 출력되는 이더넷 패킷 데이터의 EMC 방사 특성을 개선함과 각 이더넷 포트별 이더넷 신호의 출력 클럭 딜레이를 사용자가 조정하여 수신 성능을 유지하도록 한 이더넷 스위치 반도체에 관한 것으로서, 하나의 클럭 소스를 출력하는 클럭 소스 출력부와, 상기 클럭 소스 출력부에서 출력되는 하나의 클럭 소스를 전달받아 외부의 클럭 딜레이 설정부의 설정 값에 따라 클럭 소스를 일정 주기로 딜레이하여 출력하는 클럭 딜레이부와, 상기 클럭 딜레이부를 통해 딜레이된 클럭 소스를 전달받아 전달하는 다수의 출력 버퍼와, 상기 각 출력 버퍼에서 전달된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트를 포함하여 구성되는 것을 특징으로 한다.

Description

이더넷 스위치 반도체{ethernet switch semiconductor}

본 발명은 이더넷 스위치 반도체에 관한 것으로, 특히 이더넷 포트 방사 특성을 감소시키도록 한 이더넷 스위치 반도체에 관한 것이다.

일반적으로 차량 내부에서 차량 제어기(또는 전자 제어 장치: ECU, electronic control unit)들간의 통신은 컨트롤러 에리어 네트워크(CAN; Controller Area Network) 방식을 통해 수행되어 왔다.

이러한 CAN 통신은 비교적 속도가 느리기 때문에 최근 상용화된 이더넷(Ethernet)을 차량 제어기간 통신에 도입하고자 하는 움직임이 활발하다.

이더넷을 사용함으로써 100Mbps 이상의 고속 통신이 가능하고, 보안, H/W, S/W 솔루션 등의 기존에 개발된 네트워크 기술을 활용할 수 있고, ECU 로컬 네트워크를 하나의 주 시스템 버스(Main system bus)에 연결함으로써 배선 및 연결구조를 간결하게 구성할 수 있는 장점이 있다.

이더넷 방식을 이용할 경우, 제어기는 중앙처리장치(CPU)와 이를 외부와 연결하기 위한 물리계층(PHY) 처리 디바이스(예를 들어, 칩: chip)를 포함하게 된다. PHY라는 명칭에서도 알 수 있듯이 물리계층(PHY) 처리 디바이스는 기본적으로는 물리계층(physical layer)을 담당한다.

즉, 제어기를 구성하는 시스템 외부와의 연결 부분을 담당한다는 것이다. 보다 상세히, 물리계층 처리 디바이스는 외부의 신호를 수신하여 이를 중앙처리장치에서 사용할 수 있는 신호로 변환하고 이후 암호화 또는 변조된 데이터를 다시 복호화 또는 복조하여 본래의 패킷 형태로 만들어서 중앙처리장치에 넘겨주는 기능(즉, transceiver를 포함하는 개념)을 수행한다고 할 수 있다.

이러한 물리계층 처리 디바이스는 중앙처리장치의 부팅이 완료된 이후에 중앙처리장치로부터 시리얼(serial) 통신을 통해 동작에 필요한 설정 값을 전달받아 동작 가능한 상태가 된다.

한편, 차량 제어기는 차량 내에 복수개 존재할 수 있고, 복수의 차량 제어기들은 이더넷 스위치에 연결될 수 있다. 이더넷 스위치는 차량 제어기들 간의 통신에 필요한 라우팅(routing) 기능을 제공할 수 있다. 즉, 이더넷 스위치는 특정 차량 제어기가 다른 차량 제어기로 신호를 전달하고자 할 때, 특정 차량 제어기로부터 신호를 수신 및 해석하여 의도된 차량 제어기로 신호를 전달할 수 있다.

도 1은 종래 기술에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도이다.

종래 기술에 의한 이더넷 스위치 반도체는 도 1에 도시된 바와 같이, 하나의 클럭 소스를 출력하는 클럭 소스 출력부(10)와, 상기 클럭 소스 출력부(10)에서 출력되는 하나의 클럭 소스를 전달받아 클럭 신호 주기를 가변하여 출력하는 다수의 클럭 랜덤 지터 생성기(20)와, 상기 각 클럭 랜덤 지터 생성기(20)로부터 가변된 클럭 신호 주기를 전달받아 전송하는 다수의 출력 버퍼(30)와, 상기 각 출력 버퍼(30)에서 전달된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트(40)를 포함하여 구성된다.

상기와 같이 구성된 종래 기술에 의한 이더넷 스위치 반도체는 다수의 이더넷 포트(40)를 가지고 있으며, 상기 각 이더넷 포트(40)를 통해 이더넷 패킷 데이터를 그 목적지에 맞는 포트로 전송하는 역할을 한다.

상기 이더넷 패킷 데이터가 상기 각 이더넷 포트(40)를 통해 출력되는 경우, 전기적인 신호로 변환이 되는데, 상기 클럭 소스 출력부(10)에서 출력되는 하나의 클럭 소스를 가지고 출력하므로 각 출력간 싱크(SYNC)가 되어 있다.

이와 같이 종래 기술에 의한 이더넷 스위치 반도체는 여러 개의 이더넷 포트(40)를 가지고 있으므로 이들이 하나의 클럭 소스에 싱크되어 이더넷 패킷 데이터를 출력하는 경우, EMC 방사가 커져 다른 제어기 동작에 영향을 미친다.

따라서 상기 각 이더넷 포트(40)에서 출력되는 이더넷 패킷 데이터 출력의 EMC 방사 특성을 개선하기 위해서 클럭 신호 주기를 가변하는 상기 클럭 랜덤 지터 생성기(20)를 적용하여 각각의 출력간에 랜덤한 스큐(skew)를 가지도록 한다.

상기 클럭 랜덤 지터 생성기(20)를 상기 각 이더넷 포트(40)의 클럭 라인에 적용하면 각 이더넷 포트(40)간 출력 신호의 SYNC를 줄일 수 있지만 SYNC되는 순간도 발생하기 때문에 EMC 방사 특성을 줄이는데 한계가 있다.

또한, 상기 각 클럭 랜덤 지터 생성기(20)는 상기 클럭 소스 출력부(10)에서 출력되는 하나의 클럭 소스에 지터를 삽입함으로써 수신부에서 클럭 리커버리를 해서 데이터를 수신하는 이더넷 스위치 반도체의 경우 성능 하락이 예상된다.

본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로 출력 버퍼별로 클럭 소스의 출력 클럭 딜레이를 통해 다수의 이더넷 포트에서 출력되는 이더넷 패킷 데이터의 EMC 방사 특성을 개선함과 각 이더넷 포트별 이더넷 신호의 출력 클럭 딜레이를 사용자가 조정하여 수신 성능을 유지하도록 한 이더넷 스위치 반도체를 제공하는데 그 목적이 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 이더넷 스위치 반도체는 하나의 클럭 소스를 출력하는 클럭 소스 출력부와, 상기 클럭 소스 출력부에서 출력되는 하나의 클럭 소스를 전달받아 외부의 클럭 딜레이 설정부의 설정 값에 따라 클럭 소스를 일정 주기로 딜레이하여 출력하는 클럭 딜레이부와, 상기 클럭 딜레이부를 통해 딜레이된 클럭 소스를 전달받아 전달하는 다수의 출력 버퍼와, 상기 각 출력 버퍼에서 전달된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트를 포함하여 구성되는 것을 특징으로 한다.

또한, 본 발명의 다른 실시예에 의한 이더넷 스위치 반도체는 하나의 클럭 소스를 출력하는 클럭 소스 출력부와, 상기 클럭 소스 출력부에서 출력되는 하나의 클럭 소스를 전달하는 다수의 출력 버퍼와, 상기 각 출력 버퍼에서 출력되는 클럭 소스를 외부의 출력 버퍼 설정부의 딜레이 설정 값에 따라 딜레이하여 출력하는 다수의 출력 버퍼 딜레이부와, 상기 출력 버퍼 딜레이부를 통해 딜레이된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트를 포함하여 구성되는 것을 특징으로 한다.

본 발명의 실시예에 의한 이더넷 스위치 반도체는 다음과 같은 효과가 있다.

첫째, 출력 버퍼별로 클럭 소스의 출력 클럭 딜레이를 통해 다수의 이더넷 포트에서 출력되는 이더넷 패킷 데이터의 EMC 방사 특성을 개선할 수 있다.

즉, 각 이더넷 포트별 출력신호의 에지가 SYNC되지 않도록 사용자가 클럭 또는 출력 버퍼에 대한 딜레이값을 설정하여 EMC 방사 특성을 개선할 수 있다.

둘째, 각 이더넷 포트별 이더넷 신호의 출력 클럭 딜레이를 사용자가 조정하여 수신 성능을 유지할 수 있다.

셋째, EMC 방사 특성 개선으로 라디오 수신 노이즈 차단 등 차량내 전체 제어기의 성능 및 동작 신뢰성을 향상시킴과 더불어 스위치 반도체 동작시 순간 전류 특성 개선으로 전원 필터부 회로 간소화로 인한 원가를 절감할 수 있다.

넷째, 출력 포트 신호 에지가 SYNC되지 않아 동시에 구동되지 않기 때문에 구동전류의 노이즈 레벨이 고르고 낮게 분포되어 전류 노이즈 처리를 위한 전원부 필터 회로가 간단해지고 클럭 신호에 지터 회로를 사용하지 않으므로 이더넷 신호의 수신부에서의 수신 신뢰성을 향상시킬 수 있다.

즉, 수신된 이더넷 신호로부터 클럭을 리커버리 해서 수신하는 구조이므로 종래에는 이더넷 신호의 지터 특성이 나쁠 수록 수신 성능이 떨어지지만 본 발명은 지터 회로를 사용하지 않기 때문에 이더넷 신호의 수신부에서 수신 신뢰성을 향상시킬 수가 있다.

도 1은 종래 기술에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도
도 2는 본 발명의 제 1 실시예에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도
도 3은 본 발명의 제 2 실시예에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도
도 4는 도 2 및 도 3의 클럭 딜레이부 및 출력 버퍼 딜레이부의 구성을 나타낸 구성도
도 5는 종래와 본 발명의 이더넷 스위치 반도체에서 방사 특성을 비교한 그래프

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다.

이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명의 제 1 실시예에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도이다.

본 발명의 제 1 실시예에 의한 이더넷 스위치 반도체는 도 2에 도시된 바와 같이, 하나의 클럭 소스를 출력하는 클럭 소스 출력부(110)와, 상기 클럭 소스 출력부(110)에서 출력되는 하나의 클럭 소스를 전달받아 외부의 클럭 딜레이 설정부(120)의 설정 값에 따라 클럭 소스를 일정 주기로 딜레이하여 출력하는 클럭 딜레이부(130)와, 상기 클럭 딜레이부(130)를 통해 딜레이된 클럭 소스를 전달받아 전달하는 다수의 출력 버퍼(140)와, 상기 각 출력 버퍼(140)에서 전달된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트(150)를 포함하여 구성된다.

상기와 같이 구성된 본 발명의 제 1 실시예에 의한 이더넷 스위치 반도체는 각 이더넷 포트(150)에서 출력되는 이더넷 패킷 데이터간의 일정한 SKEW를 생성하기 위해서 위해서 각 출력 버퍼(140) 별로 클럭 딜레이를 다르게 적용한다.

즉, 사용자가 클럭 딜레이 설정부(120)의 설정 값에 따라 상기 각 출력 버퍼(140)에 클럭 별로 다른 딜레이 값을 설정하면 각 출력 버퍼(140)들은 각각 설정된 서로 다른 클럭 딜레이만큼 상기 각 이더넷 포트(150)에서 출력되는 이더넷 패킷 데이터의 SKEW가 발생한다.

도 3은 본 발명의 제 2 실시예에 의한 이더넷 스위치 반도체를 개략적으로 나타낸 구성도이다.

본 발명의 제 2 실시예에 의한 이더넷 스위치 반도체는 도 3에 도시된 바와 같이, 하나의 클럭 소스를 출력하는 클럭 소스 출력부(210)와, 상기 클럭 소스 출력부(210)에서 출력되는 하나의 클럭 소스를 전달하는 다수의 출력 버퍼(220)와, 상기 각 출력 버퍼(220)에 출력되는 클럭 소스를 외부의 출력 버퍼 설정부(230)의 딜레이 설정 값에 따라 딜레이하여 출력하는 다수의 출력 버퍼 딜레이부(240)와, 상기 출력 버퍼 딜레이부(240)를 통해 딜레이된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트(250)를 포함하여 구성된다.

상기와 같이 구성된 본 발명의 제 2 실시예에 의한 이더넷 스위치 반도체는 각 이더넷 포트(250)에서 출력되는 이더넷 패킷 데이터간의 일정한 SKEW를 생성하기 위해서 위해서 각 출력 버퍼(220) 별로 출력되는 클럭 딜레이를 다르게 적용한다.

즉, 사용자가 버퍼 클럭 설정부(230)의 딜레이 설정 값에 따라 상기 각 출력 버퍼(220)별로 딜레이 값을 설정하면 각 출력 버퍼 딜레이부(240)에 의해 설정된 다른 클럭 딜레이만큼 상기 각 이더넷 포트(250)에서 출력되는 이더넷 패킷 데이터의 SKEW가 발생한다.

이와 같이 본 발명의 제 1, 제 2 실시예에 의해 이더넷 스위치 반도체는 사용자에 의해 각 이더넷 포트(150, 250)에서 출력되는 이더넷 패킷 데이터의 전기적 신호의 에지(edge)를 조절하여 여러 이더넷 포트(150, 250)들이 동시에 이더넷 패킷 데이터를 출력하더라도 EMC 방사 특성을 낮출 수가 있다.

도 4는 도 2 및 도 3의 클럭 딜레이부 및 출력 버퍼 딜레이부의 구성을 나타낸 구성도이다.

도 4에 도시된 바와 같이, 클럭 딜레이부(130) 및 출력 버퍼 딜레이부(240)는 클럭 또는 출력 버퍼로부터 출력되는 이더넷 신호를 일정 값으로 지연하기 위하여 다수의 단위 딜레이부(131 또는 241)를 직렬로 연결한 상태에서 각 단위 딜레이부(131 또는 241)의 출력단과 연결되는 출력 선택부(132 또는 242)를 구성하고, 외부에서 사용자의 조작에 의해 상기 출력 선택부(132 또는 242)에 클럭 딜레이 설정값 또는 버퍼 딜레이 설정값을 상기 출력 선택부(132 또는 242)에 입력하여 각 단위 딜레이부(131 또는 241)의 딜레이된 신호를 선택하여 출력할 수가 있다.

도 5는 종래와 본 발명의 이더넷 스위치 반도체에서 방사 특성을 비교한 그래프이다.

즉, 도 5에서와 같이, 일반적인 이더넷 스위치 반도체에서 하나의 클럭 소스에 랜덤 지터가 없는 경우에 다수로 이루어진 이더넷 포트의 출력간 에지가 싱크되면서, 모든 이더넷 포트(150, 250)의 출력 방사 특성이 중첩되어 있으므로 전자파 방사 특성이 극대화되고 있다.

반면에 종래 기술에 의한 이더넷 스위치 반도체에서 클럭 랜덤 지터를 구성한 경우에 다수로 이루어진 이더넷 포트의 출력간 에지가 랜덤하게 변경되면서 전자 방사 특성이 감소하나, 각 이더넷 포트의 출력간 싱크되는 순간도 있어 전자파 방사 특성이 제한되고 있다.

이에 반하여, 본 발명에 의한 이더넷 스위치 반도체에서 각 출력에 사용자가 서로 다른 클럭 또는 버퍼 딜레이에 대한 설정 값을 부여하여 각 이더넷 포트에 출력되는 출력 신호 에지간 스큐가 있는 경우에는 출력 에지가 항상 싱크되지 않도록 출력하기 때문에 전자파 방사 특성을 최소화할 수가 있다.

한편, 이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.

110 : 클럭 소스 출력부 120 : 클럭 딜레이 설정부
130 : 클럭 딜레이부 140 : 출력버퍼
150 : 이더넷 포트

Claims (6)

1. 하나의 클럭 소스를 출력하는 클럭 소스 출력부와,
   상기 클럭 소스 출력부에서 출력되는 하나의 클럭 소스를 전달받아 외부의 클럭 딜레이 설정부의 설정 값에 따라 클럭 소스를 일정 주기로 딜레이하여 출력하는 클럭 딜레이부와,
   상기 클럭 딜레이부를 통해 딜레이된 클럭 소스를 전달받아 전달하는 다수의 출력 버퍼와, 상기 각 출력 버퍼에서 전달된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트를 포함하여 구성되는 것을 특징으로 하는 이더넷 스위치 반도체.
2. 하나의 클럭 소스를 출력하는 클럭 소스 출력부와,
   상기 클럭 소스 출력부에서 출력되는 하나의 클럭 소스를 전달하는 다수의 출력 버퍼와,
   상기 각 출력 버퍼에서 출력되는 클럭 소스를 외부의 출력 버퍼 설정부의 딜레이 설정 값에 따라 딜레이하여 출력하는 다수의 출력 버퍼 딜레이부와,
   상기 출력 버퍼 딜레이부를 통해 딜레이된 클럭 신호에 따라 이더넷 패킷 데이터를 그 목적지에 맞게 전송하는 다수의 이더넷 포트를 포함하여 구성되는 것을 특징으로 하는 이더넷 스위치 반도체.
3. 제 1 항 또는 제 2 항에 있어서, 상기 클럭 딜레이부 또는 출력 버퍼 딜레이부는
   상기 클럭 또는 출력 버퍼로부터 출력되는 이더넷 신호를 일정 값으로 지연하기 위하여 다수의 단위 딜레이부를 직렬로 연결한 상태에서 각 단위 딜레이부의 출력단과 연결되는 출력 선택부를 포함하여 이루어진 것을 특징으로 하는 이더넷 스위치 반도체.
4. 제 3 항에 있어서, 외부에서 사용자의 조작에 의해 상기 출력 선택부는 클럭 딜레이 설정값 또는 출력 버퍼 딜레이 설정값을 입력하여 각 단위 딜레이부의 딜레이된 신호를 선택하여 출력하는 것을 특징으로 하는 이더넷 스위치 반도체.
5. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 이더넷 포트는 포트별로 이더넷 패킷의 신호 딜레이를 다르게 구성하는 것을 특징으로 하는 이더넷 스위치 반도체.
6. 제 3 항에 있어서, 상기 다수의 이더넷 포트별로 이더넷 패킷의 신호를 출력하는 출력 버퍼 딜레이부는 클럭 딜레이를 다르게 부여하는 것을 특징으로 하는 이더넷 스위치 반도체.

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