KR20200064499A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

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Abstract

본 기술은 복수의 메모리 블록을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 블록레벨관리자; 및 프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1) 비교에 따라 가비지콜렉션긴급레벨을 결정하며, 결정된 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 가비지콜렉션관리자를 포함하는 메모리 시스템을 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 비휘발성 메모리 장치를 위한 내부동작 방법에 관한 것으로, 비휘발성 메모리 장치에 포함된 비휘발성 메모리 블록에 대하여 효율적으로 가비지콜렉션을 수행하기 위한 메모리 시스템 동작 방법 및 그 방법을 수행하는 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 복수의 메모리 블록을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 블록레벨관리자; 및 프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1) 비교에 따라 가비지콜렉션긴급레벨을 결정하며, 결정된 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 가비지콜렉션관리자를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 복수의 메모리 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서, 상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 단계; 및 프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1) 비교에 따라 가비지콜렉션긴급레벨을 결정하며, 결정된 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 단계를 포함할 수 있다.
본 기술은 복수의 메모리 블록의 라이트 순서에 따라 레벨을 결정하며, 결정된 레벨에 따라 콜드블록을 관리하고, 복수의 메모리 블록 중 프리 블록의 개수와 임계값 이상인 경우, 상기 콜드블록에 대한 가비지콜렉션을 수행함으로써, 콜드블록에 포함된 오버프로비저닝 공간을 효율적으로 사용할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리블록의 개념을 설명하기 위해 도시한 도면.
도 5는 도 1의 프로세서를 좀 더 상세하게 보여주는 블록도
도6a 및 도 6b는 본 발명의 실시예에 따른 블록레벨관리자의 동작을 설명하기 위한 도면.
도 7 내지 도 10은 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면.
도 11 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 상기 메모리 장치(150)는 복수의 다이(1501~150n)들을 포함할 수 있다. 상기 복수의 다이(1501~150n)들 각각은 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(BLK1~BLKz)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하도록 하겠다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142) 및 메모리(Memory)(144)를 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일례로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
또한, 상기 프로세서(134)는 상기 블록레벨관리자(135) 및 가비지콜렉션 관리자(136)를 구동할 수 있다. 즉, 상기 블록레벨관리자(135) 및 가비지콜렉션 관리자(136)는 상기 프로세서(134)에 의해 구동될 수 있다.
상기 블록레벨관리자(135) 및 가비지콜렉션 관리자(136)를 설명하기 이전에, 일반적으로, 상기 컨트롤러(130)는 반복되는 라이트 커맨드에 기인하여 비휘발성 메모리 장치의 비휘발성 메모리 영역에 저장된 무효(Invalid) 데이터의 양이 증가할 수 있다. 이러한 무효 데이터가 저장된 메모리 블록을 재사용하기 위해 내부동작(ex, 가비지콜렉션, 웨어 레벨링 등)을 수행할 수 있다. 일례로, 상기 컨트롤러(130)는 상기 무효 데이터가 저장된 메모리 블록을 프리 블록으로 변경하기 위해 가비지콜렉션(Garbage Collection)을 수행할 수 있다. 즉, 상기 가비지콜렉션 동작 방법은, 상기 컨트롤러가 복수의 소스 블록들 중에서 유효 페이지의 개수가 임의로 설정된 임계값보다 적은 유효페이지를 포함하는 소스블록(source block)을 희생블록(victim block)으로 선택한다. 여기서, 이와 같이 유효페이지가 적은 소스블록을 선택하는 이유는, 소스블록에 포함된 유효페이지를 대상 블록으로 복사한 후 무효데이터로 만드는데, 이때 유효페이지의 개수가 많으면 가비지콜렉션을 수행하는데 많은 시간 및 비용(cost)이 발생할 수 있기 때문이다. 그리고, 상기 희생블록에 포함된 유효 페이지를 프리 블록인 대상 블록(Destination Block)으로 복사한 후, 상기 희생 블록을 프리 블록으로 할당할 수 있다. 여기서, 가비지콜렉션 동작을 효율적으로 진행하기 위해서는 메모리장치의 메모리 영역에 여유 공간이 필요하다. 이러한 여유 공간을 오버 프로비저닝(over provisioning, OP) 공간이라고 한다. 오버 프로비저닝은 블록 중 일정 비율에 따라 하나 이상의 페이지를 여유공간으로 설정된 공간이다. 오버 프로비저닝 공간은 SSD가 동작하는데 있어 필수적인 동작들, 일례로, 웨어 레벨링, 가비지콜렉션, 배드 블록 관리 등이 원할하게 수행될 수 있도록 미리 마련된 예비 공간이라 할 수 있다. 하지만, 오버 프로비저닝 공간이 포함된 소스블록이 희생블록으로 선택되지 못하는 경우, 소스블록에 포함된 오버 프로비저닝 공간은 활용되지 못해 점차 성능이 감소할 수 있다.
이를 해결하기 위해, 상기 프로세서(134)는 상기 블록레벨관리자(135)를 통해 메모리 블록의 라이트 동작에 따른 업데이트 순서에 따라 메모리 블록마다 레벨을 설정하여 콜드블록을 관리한다. 또한, 상기 프로세서(134)는 상기 가비지콜렉션관리자(136)를 통해 프리 블록 개수에 따라 콜드블록도 가비지콜렉션을 수행할 수 있다. 이와 관련하여, 상기 블록레벨관리자(135) 및 가비지콜렉션관리자(136)에 대해 도 5 및 도 6을 통해 상세히 설명하기로 한다.
한편, 실시예에 따라, 호스트와 연동하며, 적어도 하나의 프로세서 및 프로그램 명령을 포함하는 적어도 하나의 저장 장치를 포함하는 메모리 시스템을 제공한다. 예를 들어, 적어도 하나의 프로세서 및 프로그램 명령을 포함하는 적어도 하나의 저장 장치는 컨트롤러(130)에 포함된 메모리(144) 및 프로세서(134)로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리블록들이 각각 2M개의 페이지들을 포함하는 것을 일례로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리블록 등으로 포함할 수 있다. 여기서, SLC 메모리블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일례로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다.
도 3을 참조하면, 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드(program command) 및 프로그램 데이터(program data), 그리고 논리주소(logical address)를 수신할 수 있다. 이때, 컨트롤러(130)는, 프로그램 커맨드(program command)에 응답하여 프로그램 데이터(program data)를 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 다수의 페이지들에 프로그램하여 저장한다.
그리고, 컨트롤러(130)는, 프로그램 데이터에 대한 메타(meta) 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 프로그램하여 저장한다. 이때, 메타 데이터에는 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 저장된 프로그램 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보가 포함된다. 또한, 메타 데이터에는 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는 호스트(102)로부터 수신된 커맨드에 해당하는 프로그램 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.
여기서, 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보는, 컨트롤러(130)에서 프로그램 커맨드에 응답하여 논리주소(logical address)에 대응하는 물리주소(physical address)를 맵핑(mapping)한 정보를 의미한다. 이때, 물리주소(physical address)는 호스트(102)로부터 수신한 프로그램 데이터를 저장할 메모리 장치(150)의 물리적 저장 공간에 대응하는 주소일 수 있다.
컨트롤러(130)는, 상술한 논리주소(logical address)와 물리주소(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical)를 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584) 중 적어도 하나 이상의 메모리블록에 저장할 수 있다. 이때 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical)를 저장한 적어도 하나 이상의 메모리블록을 시스템 블록(system block)이라고 부를 수 있다.
예를 들어 설명하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 프로그램 커맨드에 해당하는 프로그램 데이터를 컨트롤러(130)의 메모리(144)에 포함된 제1 버퍼(510)에 캐싱 및 버퍼링, 즉 사용자 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1 버퍼(510)에 저장한다. 이후, 컨트롤러(130)는, 제1 버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램하여 저장한다.
그리고, 컨트롤러(130)는, 프로그램 데이터의 데이터 세그먼트들(512)이 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 메타 데이터인 L2P세그먼트들(522)과 P2L세그먼트(524)들을 생성한 후, 컨트롤러(130)의 메모리(144)에 포함된 제2 버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2 버퍼(520)에는, L2P세그먼트들(522)과 P2L세그먼트들(524)이 리스트 형태로 저장될 수 있다. 이후, 컨트롤러(130)는, 맵 플러시(map flush) 동작을 통해 제2 버퍼(520)에 저장된 L2P세그먼트들(522)과 P2L세그먼트들(524)을 메모리 장치(150)의 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램하여 저장할 수 있다.
그리고, 컨트롤러(130)는, 호스트(102)로부터 리드 커맨드(read command) 및 논리주소(logical address)를 수신할 수 있다. 이때, 컨트롤러(130)는, 리드 커맨드에 응답하여 호스트(102)의 논리주소에 대응하는 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 메모리 장치(150)로부터 리드하여 제2버퍼(520)에 로딩(loading)할 수 있다. 이후, 컨트롤러(130)는, 제2버퍼(520)에 로딩된 L2P 세그먼트들(522)과 P2L 세그먼트들(524)로부터 호스트(102)의 논리주소에 대응하는 메모리 장치(150)의 물리주소를 확인하고, 확인을 통해 알 수 있는 저장위치, 즉, 메모리블록들(552, 554, 562, 564, 572, 574, 582, 584) 중 특정 메모리블록의 특정 페이지로부터 사용자 데이터의 데이터 세그먼트들(512)을 리드하여 제1 버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
컨트롤러(130)는, 전술한 바와 같이 호스트(102)로부터 리드 커맨드 및 논리주소가 수신될 때마다 호스트(102)의 논리주소에 대응하는 L2P 세그먼트들(522)과 P2L 세그먼트들(524)를 리드하여 제2버퍼(520)에 로딩할 수 있다. 이와 같은 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 로딩하는 동작은 빈번하게 반복될 수록 메모리 시스템(110)의 리드 성능을 저하 시키는 원인이 될 수 있다.
이때, 컨트롤러(130)는, 제2버퍼부(520)의 공간을 많이 확보할수록 메모리 장치(150)로부터 한번에 더 많은 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 로딩할 수 있고, 그 결과 L2P 세그먼트들(522)과 P2L 세그먼트들(524)에 대한 한번의 로딩 동작으로도 다수의 리드 커맨드들에 대응할 수 있다. 이를 통해 메모리 시스템(110)의 리드 성능이 향상될 수 있다.
한편, L2P 세그먼트들(522)은, 특정한 논리주소에 대응하는 물리주소를 검색하는데 최적화될 수 있고, 그 결과 리드 동작시 호스트(102)로부터 입력된 논리주소에 맵핑되는 물리주소를 검색하는데 효율적일 수 있다.
또한, P2L 세그먼트들(524)은, 프로그램 동작을 위해 최적화될 수 있다. 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드와 프로그램 데이터 및 논리주소를 수신할 때, 프로그램 데이터를 저장할 메모리 장치(150) 내 저장 공간을 빠르게 할당할 필요가 있다. 이때, 컨트롤러(130)는, 제2버퍼부(520)에 새롭게 할당 가능한 메모리 장치(150) 내 저장 공간에 대응하는 물리주소들의 리스트를 미리 로딩할 수 있다. 따라서, 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드와 프로그램 데이터 및 논리주소가 수신된 시점에서, 제2버퍼부(520)에 로딩되어 있는 물리주소들의 리스트를 빠르게 검색하여 프로그램 데이터를 저장할 수 있는 저장 공간에 대응하는 물리주소를 논리주소와 맵핑한 후, 물리주소에 대응하는 저장 공간에 프로그램 데이터를 저장할 수 있다. 이때, P2L 세그먼트들(524)이 생성되어 제2버퍼부(520)에 일시 저장될 수 있고, 제2버퍼부(520)에 저장된 P2L 세그먼트들(524)는, 맵 플러시(map flush) 동작을 통해 메모리 장치(150)에 저장될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리블록의 개념을 설명하기 위해 도시한 도면이다.
도 4를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 복수의 메모리 다이(1501~150n)의 구성요소가 구체적으로 도시된 것을 알 수 있다. 일례로, 상기 메모리 장치(150)는 제1메모리 다이(1501) 및 제2메모리 다이(1502)를 포함할 수 있다.
상기 제1 및 제2메모리 다이(1501 및 1502)는 복수의 플래인을 포함할 수 있다. 일례로, 상기 제1메모리 다이(1501)는 제1플래인(PLANE00) 및 제2플래인(PLANE01)을 포함할 수 있으며, 상기 제2메모리 다이(1502)는 제3플래인(PLANE10) 및 제4플래인(PLANE11)을 포함할 수 있다. 그리고, 상기 복수의 플래인은 복수의 블록들을 포함할 수 있다. 일례로, 상기 제1플래인(PLANE00)은 제1메모리블록 내지 제N메모리블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함할 수 있으며, 상기 제2플래인(PLANE01)은 제1메모리블록 내지 제N메모리블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함할 수 있다. 제3플래인(PLANE10)은 제1메모리블록 내지 제N메모리블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함할 수 있으며, 제4플래인(PLANE11)은 제1메모리블록 내지 제N메모리블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함할 수 있다.
메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 제1메모리 다이(1501)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 제2메모리 다이(1502)를 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 제1메모리 다이(1501)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 복수의 경로(WAY0, WAY1)들에 각각 대응하는 복수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 제2메모리 다이(1502)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 복수의 경로(WAY2, WAY3)들에 각각 대응하는 복수의 플래인(PLANE10, PLANE11)들을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 복수의 메모리블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
그리고, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 복수의 메모리블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 복수의 메모리블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에서 임의의 하나의 메모리블록(BLOCK000)과, 제2플래인(PLANE01)에서 임의의 하나의 메모리블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제2메모리 다이(1502)에 적용하면, 컨트롤러(130)는, 제2메모리 다이(1502)의 제1플래인(PLANE10)에서 임의의 하나의 메모리블록(BLOCK100)과, 제2플래인(PLANE11)에서 임의의 하나의 메모리블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에 포함된 임의의 하나의 메모리블록(BLOCK002)과, 제2메모리 다이(1502)의 제1플래인(PLANE10)에 포함된 임의의 하나의 메모리블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제2플래인(PLANE01)에 포함된 임의의 하나의 메모리블록(BLOCK012)과, 제2메모리 다이(1502)의 제2플래인(PLANE11)에 포함된 임의의 하나의 메모리블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에 포함된 임의의 하나의 메모리블록(BLOCK001)과, 제1메모리 다이(1501)의 제2플래인(PLANE01)에 포함된 임의의 하나의 메모리블록(BLOCK011)과, 제2메모리 다이(1502)의 제1플래인(PLANE10)에 포함된 임의의 하나의 메모리블록(BLOCK101), 및 제2메모리 다이(1502)의 제2플래인(PLANE11)에 포함된 임의의 하나의 메모리블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리블록에 포함되는 동시에 선택 가능한 메모리블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 5는 도 1의 프로세서를 좀 더 상세하게 보여주는 블록도이다. 도6a 및 도 6b는 본 발명의 실시예에 따른 블록레벨관리자의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 블록레벨관리자(135)는 블록배열부(135A), 블록레벨결정부(135B) 및 저장부(135C)를 포함할 수 있다. 메모리 장치(150)에 포함된 복수의 메모리 블록은 프리 블록, 오픈 또는 액티브 블록 및 소스블록으로 구분될 수 있다. 여기에서, 프리 블록은 데이터가 저장되어 있지 않은 블록을 나타내고, 오픈 블록은 데이터가 저장되어 있는 블록으로서 데이터를 라이트할 수 있는 페이지가 남아 있는 블록을 나타내고, 소스 블록은 데이터가 저장되어 있는 블록으로서 데이터를 라이트할 수 있는 페이지가 소진된 블록을 나타낸다. 즉, 소스 블록에는 라이트할 수 있는 빈 페이지가 없다는 것을 의미한다.
블록배열부(135A)는 메모리 장치에 라이트 순서에 기초하여 복수의 소스블록 각각에 시퀀스번호(Sequence Number, SN)를 할당하여 배열할 수 있다. 상기 복수의 소스블록마다 시퀀스번호를 할당하는 이유는 타임스탬프 역할로써 시쿼스번호 순서에 따라 상기 복수의 소스블록을 배열하기 위함이다. 여기서, 상기 블록배열부(135A)는 오픈블록이 소스블록으로 옮겨질때마다 상기 소스블록에 시퀀스번호(SN)를 할당하거나, 이미 시퀀스번호(SN)를 할당받은 소스블록들 중 업데이트되는 소스블록에 다시 시퀀스번호(SN)를 할당할 수 있다. 그리고 상기 소스블록들이 시퀀스번호(SN)를 할당 받을 때마다 시퀀스번호(SN)는 1씩 증가시킨다. 이와 같은 방식으로 소스 블록에 시퀀스번호(SN)를 할당할 수 있으며, 시퀀스번호(Sequence Number, SN)에 따라 소스블록들을 배열하면, 라이트 순서, 즉 업데이트 순서에 기초한 소스블록들을 배열할 수 있다.
블록레벨결정부(135B)는 시퀀스번호(Sequence Number, SN)를 할당받은 소스블록에 레벨을 설정한다. 즉. 블록레벨결정부(135B)는 라이트 순서에 기초하여 설정된 시퀀스번호를 기반으로 복수의 레벨 중 하나를 소스블록에 설정할 수 있다. 일례로, 복수의 레벨은 레벨1구간, 레벨2구간 및 레벨3구간으로 설정되어 있다고 가정하여 설명하기로 한다. 레벨1구간으로 갈수록 콜드블록으로써, 업데이트된 이력이 오래된 소스블록들이 라이트 순서대로 배열되는 구간이며, 레벨3 구간은 핫 블록으로 최신에 업데이트된 소스블록이 라이트 순서대로 배열되는 구간이다. 그리고, 각 레벨마다 구간을 분류하는 기준은 다양하게 설정할 수 있다. 첫번째로, 각각의 레벨마다 업데이트 일정기간을 설정하여 레벨1 내지 레벨3 구간으로 분류할 수 있다. 즉, 최신 업데이트된 소스블록은 레벨3을 할당받을 수 있다. 그리고 레벨3을 할당받은 소스블록들 중 제1일정기간동안 업데이트되지 않는 소스블록은 레벨2로 변경될 수 있다. 이와 마찬가지로 레벨2로 설정된 소스블록들 중 제2일정기간동안 업데이트되지 않는 소스블록은 레벨1로 변경될 수 있다.
두번째로, 각각의 레벨마다 소스블록의 개수를 설정하여 레벨구간을 분류할 수 있다. 즉, 최신 업데이트된 소스블록이 업데이트 되는 경우 업데이트된 소스블록은 레벨3을 할당받는다. 이때, 각구간마다 레벨을 할당받을 수 있는 소스블록 개수가 정해져 있어서, 레벨3으로 설정될 수 있는 개수가 FULL인 경우, 레벨3으로 할당받은 소스블록 중 가장 오래전에 업데이트된 소스블록이 레벨2로 변경될 수 있다. 이와 마찬가지로 레벨2로 설정될 수 있는 개수가 FULL인경우, 레벨2로 할당받은 소스블록 중 가장 오래전에 업데이트된 소스블록이 레벨1로 변경될 수 있다. 각구간마다 레벨을 할당받을수 있는 소스블록 개수가 남아 있는 경우에는 레벨이 변경되지 않는다.
여기서, 상술된 블록레벨의 구분은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어 상기 블록레벨결정부(135B)에 의해 판별되는 블록레벨은 더 세분화될 수 있다.
여기서, 도 6a를 참조하여 블록배열부(135A) 및 블록레벨결정부(135B)를 통해 시퀀스번호 및 레벨을 할당받은 소스블록에 대해 설명하기로 한다. 도 6a는 본발명의 일실시예에 따른 블록레벨관리부를 통해 소스블록들이 배열된 타이밍도이다.
도 6a를 참조하면, 블록레벨관리부(135)를 통해 라이트 순서에 기초하여 시퀀스 번호 및 레벨을 할당받은 복수의 소스블록들이 배열되어 있음을 알 수 있다.
즉, 레벨1구간에는 시퀀스번호1 내지 시퀀스번호3을 할당받은 소스블록12, 소스블록20, 소스블록31이 배열되어 있으며, 레벨2구간에는 시퀀스번호4 내지 6을 할당받은 소스블록4, 소스블록54, 소스블록6이 배열되어 있고, 레벨3구간에는 시퀀스번호7 내지 9를 할당받은 소스블록73, 소스블록 80, 소스블록 91이 배열되어 있다. 레벨1로 결정된 소스블록12, 소스블록20, 소스블록31은 업데이트 이력이 오래된 블록으로써 콜드블록에 포함되며, 레벨3으로 결정된 소스블록73, 소스블록 80, 소스블록 91소스블록 소스블록구간은 가장 최근에 업데이트된 블록으로써 핫 블록에 포함될 수 있다.
이와 같은 방법으로, 상기 블록레벨결정부(135B)는 라이트 순서에 기초하여 시퀀스번호에 따라 복수의 소스블록에 레벨을 결정한 후, 저장부(135C)를 통해 메모리(144)에 포함된 블록레벨리스트에 라이트할 수 있다. 도 6b를 참조하면 블록레벨리스트는 시퀀스번호, 블록정보 및 블록레벨정보가 저장되어 있다. 후술에서 설명될 가비지콜렉션 관리자는 블록레벨리스트를 이용하여 가비지콜렉션을 수행할 수 있다.
다시 도 5를 참조하면, 가비지콜렉션관리자(136)는 가비지콜렉션레벨판단부(136A), 제1가비지콜렉션부(136B) 및 제2가비지콜렉션부(136C)를 포함한다.
가비지콜렉션레벨판단부(136A)는 메모리장치(150)에 포함된 프리블록 개수를 기반으로 가비지콜렉션긴급레벨을 판별할 수 있다. 가비지콜렉션긴급레벨은 프리블록 개수를 기반으로 하이레벨 또는 로우레벨 중 어느 하나의 레벨로 결정될 수 있다. 이와 같이, 가비지콜렉션긴급레벨을 판별하는 이유는, 가비지콜렉션긴급레벨에 따라 콜드블록에 포함되는 소스블록들을 희생블록으로 선택하여 가비지콜렉션을 수행하기 위함이다. 즉, 가비지콜렉션긴급레벨에 따라, 가비지콜렉션긴급레벨이 로우레벨로 판별되는 경우, 콜드블록으로 설정된 레벨1에 포함되는 소스블록을 희생블록으로 선택하여 가비지콜렉션을 수행하며, 반면에, 가비지콜렉션긴급레벨이 하이레벨로 판별되는 경우, 최대한 빠른 시간 이내에 유효페이지가 적은 소스블록들을 희생블록으로 선택하여 가비지콜렉션을 수행하기 위해서이다. 여기서, 상술된 가비지콜렉션긴급레벨의 구분은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어 상기 가비지콜렉션레벨판단부에 의해 판별되는 가비지콜렉션긴급레벨은 더 세분화될 수 있다.
가비지콜렉션레벨판단부(136A)는 프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1)을 비교하여 가비지콜렉션레벨을 판별할 수 있다. 즉, 가비지콜렉션레벨판단부(136A)는 프리블록 개수(FBC)가 소정의 제1임계값(TH1)을 비교한다. 비교결과, 프리블록개수(FBC)가 제1임계값(TH1) 미만인 경우(FBC<TH1), 가비지콜렉션긴급레벨을 하이레벨(High Level)로 판별한다. 반면에, 프리블록개수(FBC)가 제1임계값(TH1)이상인 경우(FBC>TH1), 가비지콜렉션긴급레벨을 로우레벨(Low Level)로 판별한다. 그리고, 가비지콜렉션관리자(136)는 가비지콜렉션레벨판단부(136A)를 통해 판별된 가비지콜렉션긴급레벨 결과에 따라 후술에서 설명될 제1가비지콜렉셔부 또는 제2가비지콜렉션부 중 어느 하나를 결정하여 가비지콜렉션을 수행할 수 있다.
먼저, 가비지콜렉션긴급레벨이 로우레벨(Low Level)로 판별된 경우에 수행되는 제1가비지콜렉션부(136B)에 대해 설명하기로 한다.
제1가비지콜렉션부(136B)는 콜드블록선택부(CBS), 제1희생블록선택부(VBS1) 및 제1가비지콜렉션수행부(GCO1)를 포함할 수 있다.
콜드블록선택부(CBS)는 가비지콜렉션레벨판단부(136A)를 통해 가비지콜렉션긴급레벨이 로우레벨(Low Level)로 판별된 경우, 블록레벨리스트에서 콜드블록 레벨을 갖는 소스블록을 선택할 수 있다. 일례로, 가비지콜렉션레벨판단부(136A)는 블록레벨리스트에서 콜드블록 레벨인 레벨1을 갖는 소스블록12, 소스블록20, 소스블록31을 선택한다. 이하 설명의 편의를 위해 소스블록12. 소스블록20 및 소스블록31을 콜드블록12, 콜드블록20 및 콜드블록31로 표현하기로 한다.
제1희생블록선택부(VBS1)는 가비지콜렉션을 수행하기 위해 콜드블록선택부(CBS)를 통해 선택된 복수의 콜드블록 중에 희생블록을 선택한다. 제1희생블록선택부(VBS1)는 복수의 콜드블록 중 희생블록을 선택하는 방식은 두가지로 나눌 수 있다. 첫번째는, 제1희생블록선택부(VBS1)는 복수의 콜드블록 중에서 유효페이지가 제2임계값(TH2) 이상인 콜드블록을 희생블록으로 선택할 수 있다. 즉, 제1희생블록선택부(VBS1)는 복수의 콜드블록 중에서 무효한 페이지 개수가 제2임계값(TH2) 미만인 콜드블록을 가비지콜렉션 처리를 위한 하나 이상의 희생블록으로 선택할 수 있다. 일례로, 복수의 콜드블록 중 유효페이지개수가 제2임계값(TH2) 이상인 경우를 선택하는 경우, 선택된 콜드블록이 콜드블록12 및 콜드블록20이라고 가정하여 설명하기로 한다.
두번째는, 제1희생블록선택부(VBS1)는 복수의 콜드블록 중에서 유효페이지가 소정의 제2임계값(TH2) 미만인 콜드블록을 희생블록으로 선택할 수 있다. 즉, 제1희생블록선택부(VBS1)는 복수의 콜드블록 중에서 무효한 페이지 개수가 제2임계값(TH2) 이상인 콜드블록을 가비지콜렉션 처리를 위한 하나 이상의 희생블록으로 선택할 수 있다. 일례로, 복수의 콜드블록 중 유효페이지개수가 제2임계값(TH2) 미만인 경우를 선택하는 경우, 선택된 콜드블록이 콜드블록31라고 가정하여 설명하기로 한다.
제1희생블록선택부(VBS1)는 위와 같은 방식으로 희생 블록을 선택할 수 있다.
제1가비지콜렉션수행부(GCO1)는 제1희생블록선택부(VBS1)에서 선택된 희생블록의 유효페이지를 프리블록의 빈페이지에 복사한다. 다음으로, 제1가비지콜렉션수행부(GCO1)는 희생블록을 소거 처리한 후 소거처리 된 희생블록을 프리블록으로 설정한다. 일례로, 제1희생블록선택부(VBS1)에서 첫번째 방법을 통해 희생블록으로 선택된 콜드블록12 및 콜드블록20에 대해서 설명하면, 제1가비지콜렉션수행부(GCO1)는 희생블록으로 선택된 콜드블록12 및 콜드블록20의 유효페이지를 프리블록의 빈페이지로 복사한다. 그리고, 콜드블록12 및 콜드블록20에 포함된 모든 페이지를 소거 처리한 후, 프리블록으로 설정할 수 있다. 한편, 제1희생블록선택부(VBS1)에서 두번째 방법을 통해 희생블록으로 선택된 콜드블록31에 대해서 설명하면, 제1가비지콜렉션수행부(GCO1)는 희생블록으로 선택된 콜드블록31의 유효페이지를 프리블록의 빈페이지로 복사한다. 그리고, 콜드블록31에 포함된 모든 페이지를 소거 처리한 후, 프리블록으로 설정할 수 있다.
위와 같은 방법으로 콜드블록에 대해 가비지콜렉션을 수행하는 경우, 콜드블록도 프리블록으로 설정할수 있기 때문에 기존에 사용되지 못했던 콜드블록의 오버 프로비저닝 공간을 활용할 수 할 수 있는 효과가 있다.
다음으로, 가비지콜렉션긴급레벨이 하이레벨(High Level)로 판별된 경우에 수행되는 제2가비지콜렉션부(136C)에 대해 설명하기로 한다.
가비지콜렉션레벨판단부(136A)에서 가비지콜렉션긴급레벨이 하이레벨(High Level)로 판별된 경우에 짧은 시간 이내에 프리블록을 생성하기 위해 제2가비지콜렉션부(136C)를 선택하여 동작한다.
제2가비지콜렉션부(136C)는 제2희생블록선택부(VBS2) 및 제2가비지콜렉션수행부(GCO2)를 포함할 수 있다.
제2희생블록선택부(VBS2)는 짧은 시간 이내에 가비지콜렉션을 수행하기 위해 전체소스블록에 포함된 유효페이지 중에서 희생블록을 선택한다. 제2희생블록선택부(VBS2)는 복수의 소스블록 중에서 유효페이지가 제3임계값(TH3) 미만인 소스블록을 희생블록으로 선택할 수 있다. 즉, 제2희생블록선택부(VBS2)는 복수의 소스블록 중에서 무효한 페이지 개수가 제3임계값(TH3) 이상인 소스블록에 대해 가비지콜렉션 처리를 위한 희생블록으로 선택할 수 있다.
제2가비지콜렉션수행부(GCO2)는 제2희생블록선택부(VBS2)에서 선택된 희생블록의 유효페이지를 프리블록의 빈페이지에 복사한다. 다음으로, 제2가비지콜렉션수행부(GCO2)는 희생블록을 소거 처리한 후 소거처리 된 희생블록을 프리블록으로 설정한다.
도 7 내지 도 10은 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다. 도 7은 업데이트되는 소스블록마다 블록레벨을 결정하는 방법을 설명하기 위한 도면이다.
도 7를 참조하면, S701 단계에서, 블록레벨관리자(135)는 라이트 순서에 기초하여 복수의 소스블록 각각에 시퀀스번호(Sequence Number, SN)를 할당하여 배열할 수 있다. 상기 복수의 소스블록마다 시퀀스번호를 할당하는 이유는 타임스탬프 역할로써 시쿼스번호 순서에 따라 상기 복수의 소스블록을 배열하기 위함이다. 여기서, 상기 블록레벨관리자(135)는 오픈블록이 소스블록으로 옮겨질때마다 상기 소스블록에 시퀀스번호(SN)를 할당하거나, 이미 시퀀스번호(SN)를 할당받은 소스블록들 중 업데이트되는 소스블록에 다시 시퀀스번호(SN)를 할당할 수 있다. 그리고 상기 소스블록들이 시퀀스번호(SN)를 할당 받을 때마다 시퀀스번호(SN)는 1씩 증가시킨다. 이와 같은 방식으로 소스 블록에 시퀀스번호(SN)를 할당할 수 있으며, 시퀀스번호(Sequence Number, SN)에 따라 소스블록들을 배열하면, 라이트 순서, 즉 업데이트 순서에 기초한 소스블록들을 배열할 수 있다.
S703단계에서, 블록레벨관리자(135)는 시퀀스번호(Sequence Number, SN)를 할당받은 소스블록에 레벨을 결정한다. 즉. 블록레벨관리자(135)는 라이트 순서에 기초하여 설정된 시퀀스번호를 기반으로 복수의 레벨 중 하나를 소스블록에 설정할 수 있다. 일례로, 복수의 레벨은 레벨1구간, 레벨2구간 및 레벨3구간으로 설정되어 있다고 가정하여 설명하기로 한다. 레벨1구간으로 갈수록 콜드블록으로써, 업데이트된 이력이 오래된 소스블록들이 라이트 순서대로 배열되는 구간이며, 레벨3 구간은 핫 블록으로 최신에 업데이트된 소스블록이 라이트 순서대로 배열되는 구간이다. 그리고, 각 레벨마다 구간을 분류하는 기준은 다양하게 설정할 수 있다. 첫번째로, 각각의 레벨마다 업데이트 일정기간을 설정하여 레벨1 내지 레벨3 구간으로 분류할 수 있다. 즉, 최신 업데이트된 소스블록은 레벨3을 할당받을 수 있다. 그리고 레벨3을 할당받은 소스블록들 중 제1일정기간동안 업데이트되지 않는 소스블록은 레벨2로 변경될 수 있다. 이와 마찬가지로 레벨2로 설정된 소스블록들 중 제2일정기간동안 업데이트되지 않는 소스블록은 레벨1로 변경될 수 있다.
두번째로, 각각의 레벨마다 소스블록의 개수를 설정하여 레벨구간을 분류할 수 있다. 즉, 최신 업데이트된 소스블록이 업데이트 되는 경우 업데이트된 소스블록은 레벨3을 할당받는다. 이때, 각구간마다 레벨을 할당받을 수 있는 소스블록 개수가 정해져 있어서, 레벨3으로 설정될 수 있는 개수가 FULL인 경우, 레벨3으로 할당받은 소스블록 중 가장 오래전에 업데이트된 소스블록이 레벨2로 변경될 수 있다. 이와 마찬가지로 레벨2로 설정될 수 있는 개수가 FULL인경우, 레벨2로 할당받은 소스블록 중 가장 오래전에 업데이트된 소스블록이 레벨1로 변경될 수 있다. 각구간마다 레벨을 할당받을수 있는 소스블록 개수가 남아 있는 경우에는 레벨이 변경되지 않는다.
S705단계에서, 각 소스블록이 업데이트될 때마다 할당받은 시퀀스 번호 및 레벨 정보를 메모리(144)에 포함된 블록레벨리스트에 라이트한다. 블록레벨리스트는 시퀀스번호, 블록정보 및 블록레벨정보가 저장되어 있다.
도 8 내지 도 10은 본 발명의 일실시예에 따른 가비지콜렉션을 수행하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, S801단계에서, 가비지콜렉션관리자(136)는 메모리장치(150)에 포함된 프리블록 개수를 기반으로 가비지콜렉션긴급레벨을 판별할 수 있다. 가비지콜렉션긴급레벨은 프리블록 개수를 기반으로 하이레벨 또는 로우레벨 중 어느 하나의 레벨로 결정될 수 있다. 이와 같이, 가비지콜렉션긴급레벨을 판별하는 이유는, 가비지콜렉션긴급레벨에 따라 콜드블록에 포함되는 소스블록들을 희생블록으로 선택하여 가비지콜렉션을 수행하기 위함이다. 즉, 가비지콜렉션긴급레벨에 따라, 가비지콜렉션긴급레벨이 로우레벨로 판별되는 경우, 콜드블록으로 설정된 레벨1에 포함되는 소스블록을 희생블록으로 선택하여 가비지콜렉션을 수행하며, 반면에, 가비지콜렉션긴급레벨이 하이레벨로 판별되는 경우, 최대한 빠른 시간 이내에 유효페이지가 적은 소스블록들을 희생블록으로 선택하여 가비지콜렉션을 수행하기 위해서이다. 여기서, 상술된 가비지콜렉션긴급레벨의 구분은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어 상기 가비지콜렉션레벨판단부에 의해 판별되는 가비지콜렉션긴급레벨은 더 세분화될 수 있다.
S803단계에서, 가비지콜렉션관리자(136)는 프리블록 개수(Free Block Count, FBC)가 제1임계값(TH1) 미만인지 비교한다. 비교결과, 프리블록개수(FBC)가 제1임계값(TH1)이상인 경우(FBC>TH1)(NO), S805단계에서, 가비지콜렉션긴급레벨을 로우레벨(Low Level)로 판별한다.
S807단계에서, 가비지콜렉션긴급레벨이 로우레벨(Low Level)로 판별된 경우, 블록레벨리스트에서 콜드블록 중 희생블록을 선택하여 가비지콜렉션을 수행할 수 있다. 여기서 콜드블록 중 희생블록을 선택하는 방법에 대해서 도 9 및 도 10을 통해 설명하기로 한다.
도 9를 참조하면, S901단계에서, 가비지콜렉션관리자(136)는 가비지콜렉션긴급레벨이 로우레벨(Low Level)로 판별되는 경우, 블록레벨리스트에서 콜드블록 레벨을 갖는 소스블록을 선택할 수 있다.
S903단계에서, S901에서 선택된 복수의 콜드블록 중에서 유효페이지가 제2임계값(TH2) 이상인 콜드블록을 희생블록으로 선택할 수 있다. 즉, 복수의 콜드블록 중에서 무효한 페이지 개수가 제2임계값(TH2) 미만인 콜드블록을 가비지콜렉션 처리를 위한 하나 이상의 희생블록으로 선택할 수 있다. 여기서, 모든 콜드 블록이 희생블록으로 선택될 수 있다.
S905단계에서, 가비지콜렉션관리자(136)는 선택된 희생블록의 유효페이지를 프리블록의 빈페이지에 복사한다.
그리고, S907단계에서, 가비지콜렉션관리자(136)는 희생블록을 소거 처리한 후 소거처리 된 희생블록을 프리블록으로 설정한다.
반면에, 도 10을 참조하면, S1001단계에서, 가비지콜렉션관리자(136)는 가비지콜렉션긴급레벨이 로우레벨(Low Level)로 판별되는 경우, 블록레벨리스트에서 콜드블록 레벨을 갖는 소스블록을 선택할 수 있다.
S1003단계에서, S1001에서 선택된 복수의 콜드블록 중에서 유효페이지가 제2임계값(TH2) 미만인 콜드블록을 희생블록으로 선택할 수 있다. 즉, 복수의 콜드블록 중에서 무효한 페이지 개수가 제2임계값(TH2) 이상인 콜드블록을 가비지콜렉션 처리를 위한 하나 이상의 희생블록으로 선택할 수 있다. 여기서, 모든 콜드 블록이 희생블록으로 선택될 수 있다.
S1005단계에서, 가비지콜렉션관리자(136)는 선택된 희생블록의 유효페이지를 프리블록의 빈페이지에 복사한다.
그리고, S1007단계에서, 가비지콜렉션관리자(136)는 희생블록을 소거 처리한 후 소거처리 된 희생블록을 프리블록으로 설정한다.
다시 도 8을 참조하면, S803단계에서, 가비지콜렉션관리자(136)는 프리블록개수(FBC)가 제1임계값(TH1) 미만인 경우(FBC<TH1)(YES), S811단계에서, 가비지콜렉션긴급레벨을 하이레벨(High Level)로 판별한다.
S813단계에서, 가비지콜렉션긴급레벨이 하이레벨(High Level)로 판별된 경우에 짧은 시간 이내에 프리블록을 생성하기 위해, 전체 소스블록에 포함된 유효페이지 중에서 희생블록을 선택한다. 즉, 가비지콜렉션관리자(136)는 복수의 소스블록 중에서 유효페이지가 제3임계값(TH3) 미만인 소스블록을 희생블록으로 선택할 수 있다.
S815단계에서, 가비지콜렉션관리자(136)는 선택된 희생블록의 유효페이지를 프리블록의 빈페이지에 복사한다. 다음으로, S817단계에서 가비지콜렉션관리자(136)는 희생블록을 소거 처리한 후 소거처리 된 희생블록을 프리블록으로 설정한다.
그러면 이하에서는, 도 11 내지 도 19를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 10에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 11을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 12를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 15에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 13을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 13에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 14를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 15 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 15 내지 도 18을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 12 내지 도 14에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 11에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 15에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(switching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 16에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 17에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 18에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 19를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 13 내지 도 18에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 메모리 블록을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 블록레벨관리자; 및
    프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1) 비교에 따라 가비지콜렉션긴급레벨을 결정하며, 결정된 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 가비지콜렉션관리자
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 블록레벨관리자는,
    상기 메모리 장치에 라이트 순서에 기초하여 메모리 블록마다 시퀀스번호를 할당하며, 상기 시퀀스번호에 따라 메모리 블록을 배열하는 블록배열부;
    상기 시퀀스번호를 할당받은 메모리블록에 복수의 레벨 중 하나를 설정하는 블록레벨결정부; 및
    상기 시퀀스번호 및 레벨이 결정된 메모리 블록에 대한 정보를 블록레벨리스트에 저장하는 저장부
    를 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 블록배열부는,
    상기 메모리 장치에 라이트 순서에 따라 시퀀스번호를 증가시켜 메모리 블록마다 시퀀스번호를 할당하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 복수의 레벨은,
    제1레벨 내지 제N레벨구간을 포함할 수 있으며, 제1레벨구간으로 갈수록 콜드블록으로써, 업데이트된 이력이 오래된 복수의 메모리 블록들이 라이트 순서대로 배열되는 구간이며, 제N구간은 핫 블록으로 최신에 업데이트된 복수의 메모리 블록이 라이트 순서대로 배열되는 구간을 나타내는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제1레벨 내지 제N레벨구간은,
    상기 각 레벨구간마다 상기 메모리 장치에 업데이트 기간을 설정하여 분류된 구간이거나, 상기 각 레벨구간마다 소정의 메모리 블록개수를 설정하여 분류된 구간인 메모리 시스템.
  6. 제1항에 있어서,
    상기 가비지콜렉션관리자는,
    프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1)을 비교하여 가비지콜렉션레벨을 판별하는 가비지콜렉션레벨판단부;
    판별결과, 상기 프리블록개수가 상기 제1임계값 이상인 경우, 상기 가비지콜렉션레벨을 로우레벨(Low Level)로 판별하여 제1가비지 콜렉션을 수행하는 제1가비지콜렉션부; 및
    판별결과, 상기 프리블록개수가 상기 제1임계값 미만인 경우, 상기 가비지콜렉션레벨을 하이레벨로 판별하여 제2가비지콜렉션을 수행하는 제2가비지콜렉션부
    를 포함하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 제1가비지콜렉션부는,
    상기 가비지콜렉션긴급레벨이 로우레벨로 판별되는 경우, 상기 블록레벨리스트에서 콜드블록-제1레벨에 포함된 복수의 메모리 블록-을 선택하는 콜드블록선택부;
    상기 선택된 콜드블록을 대상으로 하나 이상의 희생블록을 선택하는 제1희생블록선택부; 및
    상기 제1희생블록선택부를 통해 선택된 희생블록에 포함된 유효페이지를 프리블록의 빈페이지 복사한 후, 희생블록을 소거처리하여 프리블록으로 설정하는 제1가비지콜렉션수행부
    를 포함하는 메모리 시스템.
  8. 제7항에 있어서.
    상기 제1희생블록선택부는,
    상기 콜드블록 중에서 유효페이지가 제2임계값 이상인 콜드블록을 희생블록으로 선택하거나, 상기 콜드블록 중에서 유효페이지가 제2임계값 이하인 콜드블록을 희생블록으로 선택하는 메모리 시스템.
  9. 제6항에 있어서,
    상기 제2가비지콜렉션부는,
    상기 가비지콜렉션긴급레벨이 하이레벨로 판별되는 경우, 상기 복수의 메모리 블록을 대상으로 하나 이상의 희생블록을 선택하는 제2희생블록선택부; 및
    제2희생블록선택부를 통해 선택된 희생블록에 포함된 유효페이지를 프리블록의 빈페이지 복사한 후, 희생블록을 소거처리하여 프리블록으로 설정하는 제2가비지콜렉션수행부
    를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    제2희생블록선택부는,
    복수의 메모리 블록 중에서 유효페이지가 제3임계값 이하인 하나 이상의 메모리 블록을 희생블록으로 선택하는 메모리 시스템.
  11. 복수의 메모리 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서,
    상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 단계; 및
    프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1) 비교에 따라 가비지콜렉션긴급레벨을 결정하며, 결정된 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  12. 제11항에 있어서,
    상기 메모리 장치에 라이트 순서에 기초하여, 상기 메모리 블록마다 레벨을 결정하며, 상기 레벨에 따라 콜드블록을 관리하는 단계는,
    상기 메모리 장치에 라이트 순서에 기초하여 메모리 블록마다 시퀀스번호를 할당하는 단계;
    상기 시퀀스번호에 따라 메모리 블록을 배열하는 단계;
    상기 시퀀스번호를 할당받은 메모리블록에 복수의 레벨 중 하나를 설정하는 단계; 및
    상기 시퀀스번호 및 레벨이 결정된 메모리 블록에 대한 정보를 블록레벨리스트에 저장하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  13. 제12항에 있어서,
    상기 메모리 장치에 라이트 순서에 기초하여 메모리 블록마다 시퀀스번호를 할당하는 단계는,
    상기 메모리 장치에 업데이트 순서에 따라 시퀀스번호를 증가시켜 메모리 블록마다 시퀀스번호를 할당하는 메모리 시스템 동작 방법.
  14. 제12항에 있어서,
    상기 복수의 레벨은,
    제1레벨 내지 제N레벨구간을 포함할 수 있으며, 제1레벨구간으로 갈수록 콜드블록으로써, 업데이트된 이력이 오래된 복수의 메모리 블록들이 라이트 순서대로 배열되는 구간이며, 제N구간은 핫 블록으로 최신에 업데이트된 복수의 메모리 블록이 라이트 순서대로 배열되는 구간을 나타내는 메모리 시스템 동작 방법.
  15. 제14항에 있어서,
    상기 제1레벨 내지 제N레벨구간은,
    상기 각 레벨구간마다 상기 메모리 장치에 업데이트 기간을 설정하여 분류된 구간이거나, 상기 각 레벨구간마다 소정의 메모리 블록개수를 설정하여 분류된 구간인 메모리 시스템 동작 방법.
  16. 제11항에 있어서,
    상기 가비지콜렉션긴급레벨에 따라 상기 콜드블록에 대한 가비지콜렉션 수행 여부를 관리하는 단계는,
    프리블록 개수(Free Block Count, FBC)와 제1임계값(TH1)을 비교하여 가비지콜렉션레벨을 판별하는 단계;
    판별결과, 상기 프리블록개수가 상기 제1임계값 이상인 경우, 상기 가비지콜렉션레벨을 로우레벨(Low Level)로 판별하여 제1가비지 콜렉션을 수행하는 단계; 및
    판별결과, 상기 프리블록개수가 상기 제1임계값 미만인 경우, 상기 가비지콜렉션레벨을 하이레벨로 판별하여 제2가비지콜렉션을 수행하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  17. 제16항에 있어서,
    상기 제1가비지 콜렉션을 수행하는 단계는,
    상기 가비지콜렉션긴급레벨이 로우레벨로 판별되는 경우, 상기 블록레벨리스트에서 콜드블록-제1레벨에 포함된 복수의 메모리 블록-을 선택하는 단계;
    상기 선택된 콜드블록을 대상으로 하나 이상의 희생블록을 선택하는 단계; 및
    상기 제1희생블록선택부를 통해 선택된 희생블록에 포함된 유효페이지를 프리블록의 빈페이지 복사한 후, 희생블록을 소거처리하여 프리블록으로 설정하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  18. 제17항에 있어서.
    상기 선택된 콜드블록을 대상으로 하나 이상의 희생블록을 선택하는 단계는,
    상기 콜드블록 중에서 유효페이지가 제2임계값 이상인 콜드블록을 희생블록으로 선택하거나, 상기 콜드블록 중에서 유효페이지가 제2임계값 이하인 콜드블록을 희생블록으로 선택하는 메모리 시스템 동작 방법.
  19. 제16항에 있어서,
    상기 제2가비지콜렉션을 수행하는 단계는,
    상기 가비지콜렉션긴급레벨이 하이레벨로 판별되는 경우, 상기 복수의 메모리 블록을 대상으로 하나 이상의 희생블록을 선택하는 단계; 및
    제2희생블록선택부를 통해 선택된 희생블록에 포함된 유효페이지를 프리블록의 빈페이지 복사한 후, 희생블록을 소거처리하여 프리블록으로 설정하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  20. 제19항에 있어서,
    상기 희생블록을 선택하는 단계,
    상기 복수의 메모리 블록 중에서 유효페이지가 제3임계값 이하인 하나 이상의 메모리 블록을 희생블록으로 선택하는 메모리 시스템 동작 방법.

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