KR20200066438A - 표시 장치 및 그의 제조 방법 - Google Patents

표시 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20200066438A
KR20200066438A KR1020180152420A KR20180152420A KR20200066438A KR 20200066438 A KR20200066438 A KR 20200066438A KR 1020180152420 A KR1020180152420 A KR 1020180152420A KR 20180152420 A KR20180152420 A KR 20180152420A KR 20200066438 A KR20200066438 A KR 20200066438A
Authority
KR
South Korea
Prior art keywords
light emitting
electrode
layer
pixel
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020180152420A
Other languages
English (en)
Other versions
KR102734571B1 (ko
Inventor
김동욱
곽진오
송근규
조성찬
조현민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180152420A priority Critical patent/KR102734571B1/ko
Priority to EP19888463.7A priority patent/EP3890019A4/en
Priority to CN201980079037.9A priority patent/CN113169211B/zh
Priority to US17/298,445 priority patent/US11935986B2/en
Priority to PCT/KR2019/006537 priority patent/WO2020111417A1/ko
Publication of KR20200066438A publication Critical patent/KR20200066438A/ko
Application granted granted Critical
Publication of KR102734571B1 publication Critical patent/KR102734571B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
    • H01L27/156—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8312—Electrodes characterised by their shape extending at least partially through the bodies
    • H01L33/10—
    • H01L33/38—
    • H01L33/62—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/814—Bodies having reflecting means, e.g. semiconductor Bragg reflectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/821—Bodies characterised by their shape, e.g. curved or truncated substrates of the light-emitting regions, e.g. non-planar junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8314—Electrodes characterised by their shape extending at least partially onto an outer side surface of the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/852—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/30—Active-matrix LED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/30—Active-matrix LED displays
    • H10H29/37—Pixel-defining structures, e.g. banks between the LEDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/30—Active-matrix LED displays
    • H10H29/49—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/80—Constructional details
    • H10H29/832—Electrodes
    • H10H29/8321—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/032—Manufacture or treatment of electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H10H20/818—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous within the light-emitting regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/852—Encapsulations
    • H10H20/854—Encapsulations characterised by their material, e.g. epoxy or silicone resins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/855—Optical field-shaping means, e.g. lenses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/855—Optical field-shaping means, e.g. lenses
    • H10H20/856—Reflecting means

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 표시 소자층은, 상기 화소 회로부 상에 제공된 제1 전극; 상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 절연된 제2 전극; 상기 제1 전극에 연결된 제1 단부와 상기 제2 전극에 연결된 제2 단부를 포함하며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 상기 발광 소자; 상기 발광 소자의 적어도 일 영역을 둘러싸며, 상기 제1 전극 상에 제공된 중간층; 및 상기 제1 전극과 동일한 면 상에 제공되어 상기 제2 전극과 전기적으로 연결된 연결 배선을 포함할 수 있다. 여기서, 상기 제2 전극은 상기 중간층 상에 배치될 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자를 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
발광 다이오드를 조명 장치나 표시 장치 등을 포함한 전자 장치에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소 또는 제조 방법과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 발광 소자의 출광 효율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 상술한 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 표시 소자층은, 상기 화소 회로부 상에 제공된 제1 전극; 상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 연결된 제2 전극; 상기 제1 전극에 연결된 제1 단부와 상기 제2 전극에 연결된 제2 단부를 포함하며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 상기 발광 소자; 상기 발광 소자의 적어도 일 영역을 둘러싸며, 상기 제1 전극 상에 제공된 중간층; 및 상기 제1 전극과 동일한 면 상에 제공되어 상기 제2 전극과 전기적으로 연결된 연결 배선을 포함할 수 있다. 여기서, 상기 제2 전극은 중간층 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 제1 단부는, 상기 발광 소자의 길이 방향을 따라 상기 발광 소자의 하단부에 위치할 수 있다. 또한, 상기 발광 소자의 제2 단부는, 상기 발광 소자의 길이 방향을 따라 상기 발광 소자의 상단부에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 제1 단부는 상기 제1 전극에 직접적으로 접촉하고, 상기 발광 소자의 제2 단부는 상기 제2 전극에 직접적으로 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 상기 발광 소자의 길이 방향을 따라 상기 각 서브 화소의 상기 발광 영역에 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극은, 평면 상에서 볼 때, 상기 제1 전극과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간층은 경화성 물질을 포함할 수 있다. 여기서, 상기 중간층은 상기 발광 소자의 제2 단부를 노출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 반도체층, 상기 제1 도전성 반도체층의 적어도 일부를 감싸는 활성층, 상기 활성층의 적어도 일부를 감싸는 제2 도전성 반도체층, 및 상기 제2 도전성 반도체층의 적어도 일부를 감싸는 전극층을 포함한 코어-쉘 발광 패턴; 및 상기 코어-쉘 발광 패턴의 외주면 일부를 감싸는 절연 피막을 포함할 수 있다. 여기서, 상기 전극층의 일부는 상기 절연 피막에 커버되지 않고, 상기 제2 전극에 직접적으로 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간층은 복수 개의 도전성 입자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 중간층과 상기 제2 전극 사이에 제공된 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 연결 배선과 동일한 면 상에 제공되며 상기 연결 배선과 일체로 제공된 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소 회로부와 상기 제1 전극 사이 및 상기 화소 회로부와 상기 컨택 전극 사이에 각각 제공되며, 상기 제1 전극의 일 영역을 노출하는 개구부를 포함하는 격벽을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간층은 상기 격벽의 상기 개구부를 채울 수 있다.
본 발명의 일 실시예에 있어서, 상기 격벽은 상기 발광 소자의 길이보다 큰 높이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 격벽 상의 상기 제1 전극의 적어도 일부 및 상기 격벽 상의 상기 컨택 전극의 적어도 일부를 각각 커버하는 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 격벽 상에 제공되며, 상기 제1 전극과 중첩된 반사층을 더 포함할 수 있다. 여기서, 상기 중간층은 상기 반사층의 적어도 일 영역에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사층은 일정한 반사율을 갖는 도전성 물질 및 굴절률이 상이한 다수의 유전체 박막이 적층된 형태의 유전체 거울 중 어느 하나를 포함할 수 있다.
상술한 표시 장치는, 기판 상에 상기 기판의 적어도 일부를 노출하는 개구부를 포함하는 격벽을 형성하는 단계; 상기 격벽 상에 제1 전극과 상기 제1 전극에 이격된 컨택 전극을 형성하는 단계; 상기 발광 소자들을 포함한 용매를 상기 개구부 내에 공급하는 단계; 일면 상에 도전층이 배치된 베이스 기판을 준비하며, 상기 도전층이 상기 격벽과 마주보도록 상기 베이스 기판을 상기 기판 상부에 배치하는 단계; 상기 제1 전극과 상기 도전층 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극과 상기 도전층 사이에 상기 발광 소자들을 정렬하는 단계; 상기 용매를 경화시키고 애싱 공정을 통해 상기 경화된 용매의 적어도 일부를 제거하여 상기 발광 소자들 각각의 적어도 일부를 노출하는 중간층을 형성하는 단계; 및 상기 중간층 상에 제2 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각은 상기 제1 전극에 직접적으로 연결된 제1 단부와 상기 제2 전극에 직접적으로 연결된 제2 단부를 포함하며, 상기 발광 소자의 길이 방향을 따라 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극을 형성하는 단계 이전에, 상기 발광 소자들 각각의 절연 피막의 일부를 제거하는 단계 및 상기 컨택 전극의 일부를 노출하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자의 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 도 1a의 발광 소자의 변형된 실시예를 개략적으로 도시한 사시도이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4a 내지 도 4c는 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 서브 화소의 화소 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 5는 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 6의 EA1 부분의 확대 단면도이다.
도 8은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 9는 도 8에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 5의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 10은 도 8에 도시된 제1 전극 상에 캡핑층이 형성된 표시 장치를 도시한 것으로, 도 5의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 11은 도 5의 제1 서브 화소를 다른 실시예에 따라 나타낸 평면도이다.
도 12는 도 11의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 13은 도 11의 제1 서브 화소를 다른 실시예에 따라 나타낸 평면도이다.
도 14는 도 13의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 15는 도 5의 제1 서브 화소를 다른 실시예에 따라 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 제1 서브 화소의 개략적인 평면도이다.
도 16a는 도 15의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 16b는 도 16a에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 15의 Ⅴ ~ Ⅴ'선에 대응되는 단면도이다.
도 17은 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 18은 도 17의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 19는 도 18에 도시된 중간층을 다른 형태에 따라 구현한 것으로, 도 18의 Ⅵ ~ Ⅵ'선에 대응되는 단면도이다.
도 20a 내지 도 20k는 도 18에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 21은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 22는 도 21의 Ⅶ ~ Ⅶ'선에 따른 단면도이다.
도 23a는 도 22의 EA2 부분의 확대 단면도이다.
도 23b는 도 23a에 도시된 발광 소자를 다른 형태에 따라 구현한 것으로, 도 22의 EA2 부분에 대응되는 확대 단면도이다.
도 24는 컬러 변환층을 포함한 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 1b는 도 1a의 발광 소자의 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 발광 소자(LD)는 가운데 영역에 배치된 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)의 적어도 일측을 둘러싸는 전극층(15)을 구비하는 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일 단부(혹은 하 단부)와 타 단부(혹은 상 단부)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일 단부(혹은 하 단부)에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상 단부)에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 다각 기둥 형상, 특히, 양 단부가 돌출된 육각 뿔 형상으로 제조된 발광 다이오드를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)는 원 기둥 형상으로 제조된 발광 다이오드를 포함할 수도 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 도전성 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 도전성 반도체층(11)의 양측 단부 중 길이(L) 방향을 따라 상측에 배치된 일측 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 도전성 반도체층(11)의 양측 단부 중 길이(L) 방향을 따라 하측에 배치된 타측 단부는 도 1b에 도시된 바와 같이 일정한 폭을 갖는 사각 기둥 형상을 가질 수 있다. 제1 도전성 반도체층(11)의 양측 단부의 형상은 실시예에 따라 변형이 가능하며 상술한 실시예에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 도전성 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 도전성 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 도전성 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 도전성 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 도전성 반도체층(13)의 적어도 일측을 둘러싸는 전극층(15)을 포함한다.
전극층(15)은 제2 도전성 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)을 둘러싸는 전극층(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(혹은 하단부)에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상단부)에는 전극층(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴(10)의 외주면에 제공된 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
실시예에 따라, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면(혹은 표면) 일부와 전극층(15)의 외주면(혹은 표면)을 덮도록 제공될 수 있다. 본 발명의 일 실시예에서, 절연 피막(14)은 발광 소자(LD)에 포함된 전극층(15)의 외주면(혹은 표면) 전체를 덮도록 제공될 수 있다.
절연 피막(14)은 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지한다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부(하단부 및 상단부) 중 적어도 하나의 단부를 노출할 수 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 길이(L) 방향 상에서 발광 소자(LD)의 일 단부(혹은 하단부)의 최외각 층에 위치한 제1 도전성 반도체층(11)의 하부면을 커버하지 않고 외부로 노출할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 서브 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 각 서브 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2a는 도 1a의 발광 소자의 변형된 실시예를 개략적으로 도시한 사시도이며, 도 2b는 도 2a의 발광 소자의 단면도이다. 실시예에 따라, 도 2a 및 도 2b에서는 도 1a 및 도 1b에 도시된 발광 소자와 상이한 구조의 발광 소자, 일 예로 원 기둥 형상의 발광 소자를 도시하였다. 즉, 본 발명의 일 실시예에 따른 발광 소자의 종류, 형상 및/또는 구조 등은 다양하게 변경될 수 있다. 도 2a 및 도 2b의 실시예에서, 도 1a 및 도 1b의 실시예와 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 적층 발광 패턴(10)으로 구현될 수 있다. 즉, 적층 발광 패턴(10)은 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)의 일면 상에 배치된 활성층(12), 상기 활성층(12)의 일면 상에 배치된 제2 도전성 반도체층(13)을 포함할 수 있다. 실시예에 따라, 적층 발광 패턴(10)은 제2 도전성 반도체층(13)의 일면 상에 제공 및/또는 형성된 전극층(15)을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일 단부(혹은 하단부)와 타 단부(혹은 상단부)를 가질 수 있다. 일 단부(혹은 하단부)에는 제1 및 제2 도전성 반도체층(11, 13) 중 어느 하나, 타 단부(혹은 타단부)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
발광 소자(LD)는 적층 발광 패턴(10)의 외주면(혹은 표면) 일부를 감싸는 절연 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 적층 발광 패턴(10)은 상술한 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 절연 피막(14) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 일 예로, 발광 소자(LD)의 적층 발광 패턴(10)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 일측에 배치된 하나 이상의 전극층 및/또는 형광체층 등을 추가적으로 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 발광 소자(LD)는 제1 도전성 반도체층(11)의 일측에 배치된 적어도 하나 이상의 전극층을 더 포함할 수 있다. 상술한 전극층은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며 제2 도전성 반도체층(13)의 일측에 배치된 전극층(15)과 동일한 물질을 포함하거나 또는 상이한 물질을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a, 도 1b, 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하며 복수 개로 제공될 수 있다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각 화소(PXL)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 실시예에 따라, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)는 서로 다른 색상의 광을 방출할 수 있다. 일 예로, 제1 서브 화소(SP1)는 제1 컬러의 광을 방출하는 제1 컬러 서브 화소일 수 있고, 제2 서브 화소(SP2)는 제2 컬러의 광을 방출하는 제2 컬러 서브 화소일 수 있으며, 제3 서브 화소(SP3)는 제3 컬러의 광을 방출하는 제3 컬러 서브 화소일 수 있다. 여기서, 제1 컬러의 광은 적색의 광이고, 제2 컬러의 광은 녹색의 광이며, 제3 컬러의 광을 청색의 광일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다만, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 3에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태 또는 매트릭스 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 장치의 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 3에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 4a 내지 도 4c는 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 서브 화소의 화소 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 4a 내지 도 4c에 있어서, 하나의 화소에 포함된 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 4a 내지 도 4c에 있어서, 하나의 화소에 포함된 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제3 서브 화소 중 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 3, 및 도 4a를 참조하면, 제1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMA)와 상기 발광부(EMA)를 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시예에 따라, 발광부(EAM)는 제1 구동 전원(VDD)이 인가되는 배선과 제2 구동 전원(VSS)이 인가되는 배선 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 제1 서브 화소(SP1)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 4a 내지 도 4c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 발광 소자들(LD) 중 일부는 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다. 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 혹은, 또 다른 실시예에서는, 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 4a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속되고, 제2 단자는 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속되고, 제2 단자는 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 4a에서는 데이터 신호를 제1 서브 화소(SP1) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 4a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 1b, 도 3, 및 도 4b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 4b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 4a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(144)의 구성은 도 4a 및 도 4b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(144)는 도 4c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 1b, 도 3, 및 도 4c를 참조하면, 화소 구동 회로(144)는 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자, 일 예로 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 제2 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 제1 단자에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 4c에서는 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 제1 서브 화소(SP1)의 구조가 도 4a 내지 도 4c에 도시된 실시예들에 한정되지는 않으며, 각 서브 화소는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각 서브 화소에 포함된 화소 구동 회로(144)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각 서브 화소는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 구동 회로(144)는 생략되고, 발광 영역(EMA)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 배선, 제2 구동 전원(VSS)이 인가되는 배선 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5는 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 7은 도 6의 EA1 부분의 확대 단면도이고, 도 8은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 9는 도 8에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 5의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 5에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 5 내지 도 9에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 1b, 도 3, 도 5 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 서브 화소(SP1)가 녹색 서브 화소 또는 청색 서브 화소일 수 있으며, 제2 서브 화소(SP2)가 청색 서브 화소 또는 적색 서브 화소일 수 있으며, 제3 서브 화소(SP3)가 적색 서브 화소 또는 녹색 서브 화소일 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다. 발광 영역(EMA)은 각 서브 화소에 정렬(혹은 배치)된 발광 소자들(LD)로부터 광이 방출되는 영역을 의미하고, 주변 영역(PPA)은 상기 광이 방출되지 않는 영역을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다. 구체적으로, 제1 서브 화소(SP1)의 화소 영역은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 제2 서브 화소(SP2)의 화소 영역은 상기 제2 서브 화소(SP2)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 제3 서브 화소(SP3)의 화소 영역은 상기 제3 서브 화소(SP3)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 영역에는 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 적어도 하나의 트랜지스터(T)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 트랜지스터(T)와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 상술한 실시예들에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터(T)는 각 서브 화소 각각의 표시 소자층(DPL)에 구비된 발광 소자들(LD) 중 일부에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터(T1, T)와 상기 구동 트랜지스터(T1, T)를 스위칭하는 스위칭 트랜지스터(T2, T)를 포함할 수 있다.
구동 트랜지스터(T1, T)와 스위칭 트랜지스터(T2, T) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 예를 들어, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 제1 단자(SE)에 접촉되는 제1 영역과 제2 단자(DE)에 접촉되는 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소의 화소 회로부(PCL)에 포함된 적어도 하나 이상의 트랜지스터(T)는 LTPS 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 추가적으로, 본 발명의 일 실시예에 있어서, 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)는 바텀 게이트(bottom gate)구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(도 4a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 구동 트랜지스터(T1, T)의 제2 단자(DE)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
각 서브 화소의 표시 소자층(DPL)은 격벽(PW)과, 제1 전극(REL1)과, 연결 배선(CNL)과, 컨택 전극(CNE)과, 제2 전극(REL2)과, 복수의 발광 소자들(LD)을 포함할 수 있다. 추가적으로, 각 서브 화소의 표시 소자층(DPL)은 제1 전극(REL1)과 제2 전극(REL2) 사이에 배치된 중간층(CTL)을 더 포함할 수 있다.
격벽(PW)은 각 서브 화소의 발광 영역(EMA)의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 격벽(PW)과 동일한 물질로 구성된 화소 정의막(혹는 뱅크)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 격벽(PW)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
격벽(PW)은, 도 8에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 격벽(PW)은, 도 9에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원, 반원 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
격벽(PW)은 각 서브 화소의 발광 영역(EMA)에서 각 발광 소자(LD)를 둘러싸는 형태로 제공될 수 있다. 격벽(PW)은 각 발광 소자(LD)의 주변을 모두 둘러싸는 형태로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 각 발광 소자(LD)의 일부 주변만을 둘러싸는 형태로 제공될 수도 있다. 격벽(PW)은 각 발광 소자(LD)의 길이(L)와 동일한 높이(h, 혹은 두께)를 갖거나 상기 각 발광 소자(LD)의 길이(L) 보다 큰 높이(h, 혹은 두께)를 가질 수 있다. 본 발명의 일 실시예에 있어서, 격벽(PW)은 그 상부에 위치한 제1 전극(REL1)과 컨택 전극(CNE)이 각 발광 소자(LD)에서 방출된 광을 표시 장치의 정면 방향(혹은 화상이 표시되는 방향)으로 반사시키는 데 유리하도록 상기 각 발광 소자(L)의 길이(L)보다 큰 높이(h, 혹은 두께)를 가질 수 있다.
격벽(PW)은 평면 상에서 볼 때, 제1 방향(DR1)을 따라 연장된 제1 부분과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장된 제2 부분을 포함할 수 있다. 또한, 격벽(PW)은 제1 부분과 제2 부분이 교차하여 형성된 영역에 해당하는 적어도 하나 이상의 개구부(OPN)를 포함할 수 있다. 개구부(OPN)는 각 서브 화소의 발광 영역(EMA)에서 제1 전극(REL1)의 적어도 일 영역을 노출하여 발광 소자들(LD)의 정렬 위치를 결정할 수 있다. 각 서브 화소의 발광 영역(EMA)에서, 격벽(PW)은 평면 상에서 볼 때 메쉬(Mesh) 형상으로 제공 및/또는 형성될 수 있다.
연결 배선(CNL)은 제1 방향(DR1, 일 예로 '수평 방향')으로 연장될 수 있다. 연결 배선(CNL)은 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공될 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SP1 ~ SP3)은 연결 배선(CNL)에 공통으로 연결될 수 있다.
컨택 전극(CNE)은 연결 배선(CNL)에 연결될 수 있다. 구체적으로, 컨택 전극(CNE)은 연결 배선(CNL)과 일체로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 컨택 전극(CNE)은 연결 배선(CNL)으로부터 제2 방향(DR2, 일 예로, '수직 방향')을 따라 분기될 수 있다. 이에 따라, 컨택 전극(CNE)과 연결 배선(CNL)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 컨택 전극(CNE)과 연결 배선(CNL)이 일체로 형성 및/또는 제공되는 경우, 컨택 전극(CNE)을 연결 배선(CNL)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않으며, 실시예에 따라, 컨택 전극(CNE)과 연결 배선(CNL)은 개별적으로 형성되어, 도시하지 않은 컨택 홀 혹은 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
컨택 전극(CNE)은 격벽(PW) 상에 제공 및/또는 형성되어, 상기 격벽(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있다. 즉, 컨택 전극(CNE)의 하부에 격벽(PW)이 배치되며, 상기 격벽(PW)이 위치하는 영역에서 컨택 전극(CNE)은 상부 방향으로 돌출된 형상을 가질 수 있다. 이러한 경우, 컨택 전극(CNE)에 둘러싸인 발광 소자들(LD)의 활성층(12)에서 방출되는 광이 더욱 표시 장치의 정면 방향으로 진행되어 각 발광 소자(LD)에서 방출되는 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 컨택 전극(CNE)은 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 전극(REL1)은 격벽(PW)을 포함한 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 전극(REL1)은 각 서브 화소의 발광 영역(EMA)에 제공되며 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전극(REL1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 제1 단부(EP1)에 접촉될 수 있다. 즉, 제1 전극(REL1)은 각 발광 소자(LD)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)은 동일한 면 상에 제공 및/또는 형성될 수 있다. 제1 전극(REL1)은 컨택 전극(CNE) 및 연결 배선(CNL) 각각으로부터 이격되며, 상기 컨택 전극(CNE) 및 상기 연결 배선(CNL) 각각과 전기적으로 절연될 수 있다.
제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL) 각각은 발광 소자들(LD) 각각에서 출사되는 광을 표시 장치의 정면 방향(혹은 화상이 표시되는 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 재료를 포함할 수 있다. 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)은 동일한 물질을 포함할 수 있다.
제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 예를 들어, 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)의 재료를 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다. 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 적어도 이중층 이상의 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(REL1)과 컨택 전극(CNE)이 격벽(PW)의 형상에 대응하는 형상을 가지므로, 발광 소자들(LD) 각각에서 출사된 광이 제1 전극(REL1)과 컨택 전극(CNE)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 방출된 광의 효율이 향상될 수 있다. 본 발명의 일 실시예에 있어서, 격벽(PW), 제1 전극(REL1), 및 컨택 전극(CNE)은 발광 소자들(LD) 각각에서 방출된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(REL1)은 각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하기 위한 제1 정렬 전극으로 기능할 수 있다. 발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA) 내에 정렬할 때 제1 전극(REL1)을 포함한 기판(SUB) 상부에 투명한 베이스 기판(미도시)이 배치될 수 있다. 투명한 베이스 기판의 일면에는 제1 전극(REL1)과 전계를 형성하기 위한 도전층(미도시)이 배치될 수 있다. 도전층은 제1 전극(REL1)과 전계를 형성하여 각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하기 위한 제2 정렬 전극으로 기능할 수 있다.
각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)을 투입한 후, 제1 전극(REL1)에 제1 정렬 전압이 인가되고, 도전층에 제2 정렬 전압이 인가된다. 본 발명의 일 실시예에 있어서, 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제1 전극(REL1)과 도전층 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(REL1)과 도전층 사이에 수직 전계가 형성될 수 있다. 이러한 수직 전계에 의해 제1 전극(REL1)과 도전층 사이에 발광 소자들(LD)이 길이(L) 방향(혹은, 단면 상에서 볼 때 수직 방향)으로 정렬될 수 있다. 이때, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(REL1)에 직접적으로 접촉(혹은 연결)될 수 있다. 각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)이 정렬(혹은 배치)된 이후, 도전층은 제거될 수 있다. 각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)을 정렬(혹은 배치)하는 방법에 대해서는 후술한다.
각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)이 정렬(혹은, 배치)된 후, 제1 전극(REL1)은 발광 소자들(LD)을 구동하기 위한 제1 구동 전극으로 기능할 수 있다.
제1 전극(REL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 구동 트랜지스터(T1, T)의 제1 단자(SE) 또는 제2 단자(DE)에 전기적으로 연결될 수 있다. 설명의 편의를 위하여, 제1 전극(REL1)을 구동 트랜지스터(T1, T)의 제2 단자(DE)에 연결되는 것으로 도시하였으나, 실시예에 따라, 제1 전극(REL1)은 구동 트랜지스터(T1, T)의 제1 단자(SE)에 연결될 수도 있다.
제1 전극(REL1)이 구동 트랜지스터(T1, T)의 제2 단자(DE)에 연결됨에 따라, 구동 트랜지스터(T1, T)의 제2 단자(DE)에 인가된 신호가 제1 전극(REL1)으로 전달될 수 있다. 제1 전극(REL1)에 전달된 신호는 최종적으로 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 제1 단부(EP1)로 전달될 수 있다.
제1 전극(REL1)과 컨택 전극(CNE) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제1 절연층(INS1)은 제1 전극(REL1)의 일 영역, 예를 들어, 발광 소자들(LD) 각각의 제1 단부(EP1)와 연결(혹은 접촉)되는 영역을 제외한 나머지 영역을 외부로 노출되지 않게 하여 제1 전극(REL1)을 보호할 수 있다. 또한, 제1 절연층(INS1)은 컨택 전극(CNE)의 일 영역, 예를 들어, 제2 전극(REL2)과 연결되는 영역을 제외한 나머지 영역을 외부로 노출되지 않게 커버하여 상기 컨택 전극(CNE)을 보호할 수 있다.
제2 전극(REL2)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장되며 컨택 전극(CNE)과 중첩할 수 있다. 제2 전극(REL2)은, 단면 상에서 볼 때, 제1 절연층(INS1)에 커버되지 않은 컨택 전극(CNE)과 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 연결 배선(CNL)으로 인가된 제2 구동 전원(VSS)이 컨택 전극(CNE)을 통해 제2 전극(REL2)으로 전달될 수 있다.
제2 전극(REL2)은 발광 소자들(LD)에 중첩되며, 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 어느 하나의 단부, 일 예로, 제2 단부(EP)에 연결(혹은 접촉)될 수 있다. 이로 인하여, 제2 전극(REL2)으로 인가된 제2 구동 전원(VSS)이 발광 소자들(LD) 각각의 제2 단부(EP2)로 전달될 수 있다. 상술한 바와 같이, 제2 전극(REL2)은 발광 소자들(LD) 각각의 제2 단부(EP2)로 소정의 전압, 즉, 제2 구동 전압(VSS)을 인가함으로써 제1 전극(REL1)과 함께 발광 소자들(LD)을 구동하는 구동 전극으로써 기능할 수 있다.
제2 전극(REL2)은 발광 소자들(LD) 각각으로부터 출사되어 제1 전극(REL1)에 의해 표시 장치의 정면 방향(혹은 화상이 표시되는 방향)으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 물질로 이루어질 수 있다. 투명한 도전성 물질은, 예를 들어, ITO, IZO, ITZO 등을 포함할 수 있으나, 이에 한정되는 것은 아니며, 광의 손실을 최소화하며 도전성을 갖는 재료를 모두 포함할 수도 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제1 전극(REL1)과 상이한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 상기 제1 전극(REL1)과 동일한 물질로 구성될 수도 있다.
제2 전극(REL2)은 제1 전극(REL1)과 중첩되며, 발광 소자들(LD)에 중첩할 수 있다. 또한, 제2 전극(REL2)은 격벽(PW)과 중첩할 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 발광 소자들(LD)을 사이에 두고 제1 전극(REL1) 상부에 제공 및/또는 형성될 수 있다. 즉, 제1 전극(REL1)은 발광 소자들(LD) 각각의 제1 단부(EP1, 혹은 '하단부')에 제공 및/또는 형성되고, 제2 전극(REL2)은 발광 소자들(LD) 각각의 제2 단부(EP2, 혹은 '상단부')에 제공 및/또는 형성될 수 있다.
제1 전극(REL1)과 상기 제1 전극(REL1) 상에 제공된 제2 전극(REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)은 애노드 전극이고, 제2 전극(REL2)이 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
각 서브 화소의 발광 영역(EMA) 내에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 각 서브 화소에 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 발광 소자(LD)의 길이(L) 방향을 따라 가운데에 위치한 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)을 둘러싸는 전극층(15)을 구비한 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 코어-쉘 구조의 발광 패턴(10)의 외주면(혹은 표면) 일부를 둘러싸는 절연 피막(14)을 포함할 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 돌출된 형상을 갖는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 본 발명의 일 실시예에 있어서, 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11)이 배치될 수 있고, 제2 단부(EP2)에는 전극층(15) 또는 제2 도전성 반도체층(13)이 배치될 수 있다. 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 각 발광 소자(LD)의 제1 단부(EP1)에 전극층(15) 또는 제2 도전성 반도체층(13)이 배치될 수 있고, 제2 단부(EP2)에 제1 도전성 반도체층(11)이 배치될 수도 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 적어도 일부, 일 예로, 하부면이 제1 전극(REL1)에 직접적으로 연결(또는 접촉) 될 수 있고, 전극층(15)의 적어도 일부, 일 예로, 상부 면이 제2 전극(REL2)에 직접적으로 연결(또는 접촉)될 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)는 각 발광 소자(LD)의 길이(L) 방향을 따라 서로 상이한 돌출된 형상을 가질 수 있다. 특히, 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)의 형상에 대응되는 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 각 발광 소자(LD)의 길이(L) 방향을 따라 양측 단부가 돌출된 형상을 가질 수 있다. 제1 도전성 반도체층(11)의 양측 단부 중 길이(L) 방향을 따라 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가지며, 상기 길이(L) 방향을 따라 하측에 배치된 타 단부는 동일한 폭을 갖는 사각 기둥 형상을 가질 수 있다.
상술한 바와 같이, 제1 도전성 반도체층(11)의 일 단부가 육각뿔 형상을 갖고 그의 타 단부가 사각 기둥 형상을 갖는 경우, 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부가 육각뿔 형상을 가지고, 나머지 단부가 사각 기둥 형상을 가질 수 있다. 일 예로, 발광 소자들(LD) 각각의 제1 단부(EP1)는 사각 기둥 형상을 가지며, 제2 단부(EP2)는 각 발광 소자(LD)의 길이(L) 방향을 따라 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 실시예에 따라, 각 발광 소자(LD)의 제1 단부(EP1)는 각 발광 소자(LD)의 길이(L) 방향을 따라 상부에서 하부로 향할수록 폭이 좁아지는 다각 기둥 형상을 가지거나, 그 반대로 하부에서 상부로 향할수록 폭이 좁아지는 다각 기둥 형상을 가질 수도 있다. 즉, 각 발광 소자(LD)의 제1 단부(EP1)의 형상은 상술한 실시예들에 의해 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각의 제2 단부(EP2)에는 절연 피막(14)에 의해 커버되지 않는 전극층(15)이 제공될 수 있다. 즉, 발광 소자들(LD) 각각의 전극층(15)의 적어도 일부는 절연 피막(14)에 의해 커버되지 않을 수 있다. 전극층(15)은 절연 피막(14)에 커버되지 않고 제2 전극(REL2)에 직접적으로 연결(혹은 접촉)되어 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 각 서브 화소의 표시 소자층(DPL)을 형성하는 공정 중에 절연 피막(14)의 일부가 제거되어 전극층(15)의 적어도 일부가 노출될 수 있다. 이에 대한 상세한 설명은 도 20i를 참조하여 후술한다.
각 발광 소자(LD)에서 제1 전극(REL1)에 직접적으로 연결(또는 접촉)되는 제1 도전성 반도체층(11)의 하부 면 및 제2 전극(REL2)에 직접적으로 연결(또는 접촉)되는 전극층(15)의 적어도 일부를 제외한 나머지 부분은 절연 피막(14)에 의해 커버될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 각 발광 소자(LD)에서 활성층(13)만이 절연 피막(14)에 의해 커버될 수도 있다.
본 발명의 일 실시예에 있어서, 각 발광 소자(LD)에서 길이(L) 방향을 따라 하부에 위치한 제1 도전성 반도체층(11)이 제1 전극(REL1)에 직접적으로 연결(혹은 접촉)되고, 그 상부에 위치한 전극층(15)이 제2 전극(REL2)에 직접적으로 연결(혹은 접촉)된다. 이로 인해, 각 서브 화소의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각은, 길이(L) 방향으로 제1 전극(REL1)과 제2 전극(REL2) 사이에 위치할 수 있다. 즉, 발광 소자들(LD) 각각은, 도 6에 도시된 바와 같이, 단면 상에서 볼 때 수직 방향으로 정렬(혹은 배치)될 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1)에 위치한 제1 도전성 반도체층(11)에는 제1 전극(REL1)을 통해 소정의 전압이 인가되고, 제2 단부(EP2)에 위치한 전극층(15)에는 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각은 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각의 활성층(12)이 제1 도전성 반도체층(11)의 외주면(혹은 표면)을 둘러싸는 형태로 구성되기 때문에 상기 활성층(12)이 위치하는 영역을 따라 발광 소자들(LD) 각각에서 광이 방출될 수 있다. 즉, 발광 소자들(LD) 각각은 활성층(12)이 위치한 모든 영역에서 광을 방출할 수 있다. 결국, 발광 소자들(LD) 각각이 가운데 영역에 위치한 제1 도전성 반도체층(11)을 감싸는 활성층(12)을 구비한 코어-쉘 구조의 발광 패턴(10)을 포함함에 따라 각 발광 소자(LD)에서 광이 방출되는 면적이 더욱 확보될 수 있다.
각 서브 화소의 발광 영역(EMA)에서, 발광 소자들(LD)은 격벽(PW)의 개구부(OPN) 내에 정렬(혹은 배치)될 수 있으며, 상기 격벽(PW)에 의해 둘러싸일 수 있다. 이에 따라, 발광 소자들(LD) 각각은 격벽(PW) 상에 제공된 제1 전극(REL1)과 컨택 전극(CNE)에 의해 둘러싸일 수 있다. 발광 소자들(LD) 각각에서 방출된 광은 제1 전극(REL1)과 컨택 전극(CNE)에 의해 반사되어 표시 장치의 정면 방향(혹은 화상이 표시되는 방향)으로 진행할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각이 상기 발광 소자(LD)의 길이(L) 방향(혹은 단면 상에서 볼 때 수직 방향)으로 정렬(혹은 배치)되고 활성층(12)이 제1 도전성 반도체층(11)의 외주면을 감싸는 형태로 제공됨에 따라, 각 발광 소자(LD)는 활성층(12)이 위치한 모든 영역에서 광을 방출할 수 있다. 특히, 발광 소자들(LD) 각각이 길이(L) 방향(혹은 단면 상에서 볼 때 수직 방향)으로 정렬(혹은 배치)됨에 따라, 각 발광 소자(LD)의 활성층(12)이 광을 흡수하는 구조물, 일 예로, 화소 회로부(PCL)와 일정 간격으로 이격되면서 제1 전극(REL1)과 컨택 전극(CNE)에 의해 둘러싸일 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 방출된 광은 화소 회로부(PCL)로 진행하지 않고 제1 전극(REL1)과 컨택 전극(CNE)에 의해 표시 장치의 정면 방향으로 진행될 수 있다.
각 발광 소자(LD)의 제2 단부(EP2)에 위치한 활성층(12)에서 방출된 광은 제2 전극(REL2)을 통과하여 표시 장치의 정면 방향으로 바로 진행할 수 있다. 또한, 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)를 제외한 나머지 영역에 위치한 활성층(12)에서 방출된 광은 각 발광 소자(LD)를 둘러싸는 제1 전극(REL1)과 컨택 전극(CNE)으로 진행되고 상기 제1 전극(REL1)과 상기 컨택 전극(CNE)에 의해 표시 장치의 정면 방향으로 반사될 수 있다.
만일, 발광 소자들(LD)이 상기 발광 소자(LD)의 길이(L) 방향과 교차한 일 방향(혹은 단면 상에서 볼 때 수평 방향)으로 정렬(혹은 배치)되는 경우, 제1 도전성 반도체층(11)을 둘러싸는 형태로 제공된 활성층(12)의 적어도 일 영역이 화소 회로부(PCL)와 매우 인접하게 마주할 수 있다. 이러한 경우, 활성층(12)에서 방출되는 광의 일부는 화소 회로부(PCL), 일 예로, 보호층(PSV)으로 진행하여 상기 보호층(PSV)에 흡수되고 제1 전극(REL1)과 컨택 전극(CNE)에 의해 반사되지 못해 표시 장치의 정면 방향으로 진행하지 못한다. 이에 따라, 발광 소자들(LD)이 상기 발광 소자(LD)의 길이(L) 방향과 교차한 일 방향(혹은 단면 상에서 볼 때 수평 방향)으로 정렬(혹은 배치)되는 경우, 각 발광 소자(LD)에서 방출되는 광의 효율이 저하될 수 있다.
이에, 본 발명의 일 실시예에서는, 발광 소자들(LD)을 길이(L) 방향(혹은 단면 상에서 볼 때 수직 방향)으로 정렬하여 각 발광 소자(LD)에서 방출된 광을 손실없이 표시 장치의 정면 방향으로 진행하게 함으로써 상기 각 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
한편, 상술한 발광 소자들(LD)은 각 서브 화소의 발광 영역(EMA)에서 중간층(CTL)에 의해 안정적으로 고정될 수 있다. 중간층(CTL)은 발광 소자들(LD) 각각에서 방출되는 광의 손실을 최소화하기 위해 투명한 재료로 이루어질 수 있다. 중간층(CTL)은 절연성 재료로 이루어질 수 있으며 가요성을 가질 수도 있다.
중간층(CTL)은 발광 소자들(LD)이 포함된 유동성의 용액(혹은 용매)을 각 서브 화소의 발광 영역(EMA) 내에 투입한 후, 발광 소자들(LD)을 정렬(혹은 배치)하는 과정에서 경화되어 형성 및/또는 제공될 수 있다. 중간층(CTL)은 유기 물질로 이루어질 수 있다. 유기 물질은, 예를 들어, 광 경화나 열 경화 되는 것으로, 다양한 유기 고분자 물질로부터 선택될 수 있다. 예를 들어, 유기 물질은 아크릴산 에스테르의 중합체를 포함할 수 있다. 또는 유기 물질은 에폭시 수지를 포함할 수 있다. 에폭시 수지로서는, 비스페놀 A형, 비스 페놀 F형, 비스페놀 AD형, 비스페놀 S형, 크실레놀형, 페놀 노볼락형, 크레졸 노볼락형, 다관능형, 테트라페닐롤메탄형, 폴리에틸렌 글리콜형, 폴리프로필렌 글리콜형, 헥산디올형, 트리메티롤프로판형, 프로필렌 옥사이드 비스페놀 A형, 또는 이들의 혼합물 등이 사용될 수 있다.
중간층(CTL)은, 각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)을 수직 방향으로 정렬(혹은 배치)한 후 UV와 같은 광 또는 열에 의해 경화될 수 있다. 이로 인해, 중간층(CTL)은 수직 방향으로 정렬(혹은 배치)된 발광 소자들(LD)을 안정적으로 고정하면서 각 발광 소자(LD)의 이탈을 방지할 수 있다. 본 발명의 일 실시예에 있어서, 중간층(CTL)은 노광 공정이 가능한 물질로 구성될 수 있다.
중간층(CTL)은 적절한 두께로 가지며 각 서브 화소의 발광 영역(EMA) 내에서 격벽(PW)의 개구부(OPN)를 채우는 형태로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 절연 피막(14)의 일부를 둘러싸는 형태로 제공될 수 있다. 즉, 중간층(CTL)은 발광 소자들(LD) 각각의 제2 단부(EP2)를 커버하지 않을 수 있다.
제2 전극(REL2) 상에는 제2 전극(REL2)을 커버하는 제2 절연층(INS2)이 제공될 수 있다. 제2 절연층(INS2)은 제2 전극(REL2)을 외부로 노출되지 않도록 하여 제2 전극(REL2)의 부식을 방지할 수 있다. 제2 절연층(INS2)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제2 절연층(INS2) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제1 전극(REL1), 제2 전극(REL2) 등에 의해 발생된 단차를 완화시키며 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
상술한 바와 같이, 각 서브 화소의 발광 영역(EMA)에 길이(L) 방향(혹은, 단면 상에서 볼 때 수직 방향)으로 정렬(혹은 배치)된 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(REL1)과 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 각 발광 소자(LD)는 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
도 10은 도 8에 도시된 제1 전극 상에 캡핑층이 형성된 표시 장치를 도시한 것으로, 도 5의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 10에 도시된 표시 장치는, 제1 전극과 컨택 전극 상에 캡핑층이 형성 및/또는 제공되는 점을 제외하고는 도 8의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 10의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 1b, 도 5, 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다. 화소들(PXL) 각각은 제1 내지 제3 서브 화소들(SP1 ~ SP3)을 포함할 수 있다.
각 서브 화소는 광을 방출하는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 또한, 각 서브 화소는 화소 회로부(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
각 서브 화소의 화소 회로부(PCL)는 적어도 하나 이상의 트랜지스터(T), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
각 서브 화소의 표시 소자층(DPL)은 격벽(PW), 발광 소자들(LD), 제1 전극(REL1), 컨택 전극(CNE), 및 제2 전극(REL2)을 포함할 수 있다. 또한, 각 서브 화소의 표시 소자층(DPL)은 제1 전극(REL1)과 제1 절연층(INS1) 사이 및 컨택 전극(CNE)과 제1 절연층(INS1) 사이에 제공된 캡핑층(CPL)을 더 포함할 수 있다.
캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 제1 전극(REL1)과 컨택 전극(CNE)의 손상을 방지하며, 상기 제1 전극(REL1)과 보호층(PSV) 사이 및 상기 컨택 전극(CNE)과 상기 보호층(PSV) 사이의 접착력(혹은 결합력)을 더욱 강화시킬 수 있다. 캡핑층(CPL)은 발광 소자들(LD) 각각에서 출사되어 대응하는 전극에 의해 표시 장치의 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO(indium zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
제1 전극(REL1) 상에 캡핑층(CPL)이 형성 및/또는 제공되는 경우, 제1 절연층(INS1)은 캡핑층(CPL)의 일 영역을 외부로 노출하고 상기 일 영역을 제외한 나머지 영역을 커버할 수 있다. 외부로 노출된 캡핑층(CPL)의 일 영역은 각 발광 소자(LD)의 제1 단부(EP1)와 직접적으로 연결(혹은 접촉)될 수 있다. 컨택 전극(CNE) 상에 캡핑층(CPL)이 형성 및/또는 제공되는 경우, 제1 절연층(INS1)은 컨택 전극(CNE)의 일 영역을 외부로 노출하고 상기 일 영역을 제외한 나머지 영역을 커버할 수 있다. 외부로 노출된 컨택 전극(CNE) 상의 캡핑층(CPL)의 일 영역은 제2 전극(REL2)과 직접적으로 연결(혹은 접촉)될 수 있다.
도 11은 도 5의 제1 서브 화소를 다른 실시예에 따라 나타낸 평면도이며, 도 12는 도 11의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 11에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 11 및 도 12에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 11에 도시된 제1 서브 화소는 격벽이 제1 전극 상에 배치되고 상기 격벽 상에 반사층이 형성 및/또는 제공되는 점을 제외하고는 도 5의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 1b, 도 11, 및 도 12를 참조하면, 제1 서브 화소(SP1)는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 또한, 제1 서브 화소(SP1)는 기판(SUB), 화소 화로부(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로부(PCL)는 적어도 하나 이상의 트랜지스터(T), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공된 제1 전극(REL1) 및 연결 배선(CNL), 상기 제1 전극(REL1) 상에 제공되며 제1 개구부(OPN1)를 포함한 격벽(PW), 상기 격벽(PW) 상에 제공되며 제2 개구부(OPN2)를 포함한 반사층(RTL), 광을 방출하는 발광 소자들(LD), 상기 발광 소자들(LD)을 고정하는 중간층(CTL), 및 상기 발광 소자들(LD) 상에 제공된 제2 전극(REL2)을 포함할 수 있다.
제1 전극(REL1)은 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 전극(REL1)은 제1 서브 화소(SP1)의 발광 영역(EMA)에 제공되며 제2 방향(DR2, 일 예로 '수직 방향')을 따라 연장될 수 있다. 제1 전극(REL1)은 발광 소자(LD)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(REL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로부(PCL)의 트랜지스터(T)에 전기적으로 연결될 수 있다. 이에 따라, 트랜지스터(T)에 인가된 신호(혹은 전압)가 제1 전극(REL1)으로 전달될 수 있다. 제1 전극(REL1)으로 전달된 신호(혹은 전압)는 최종적으로 각 발광 소자(LD)의 제1 단부(EP1)로 전달될 수 있다.
연결 배선(CNL)은 제1 전극(REL1)과 동일한 면, 예를 들어, 보호층(PSV) 상에 제공되며, 상기 제1 전극(REL)으로부터 이격될 수 있다. 연결 배선(CNL)은, 평면 상에서 볼 때, 제1 서브 화소(SP1)의 주변 영역(PPA)에 제공되며 제2 방향(DR2)과 교차하는 제1 방향(DR1, 일 예로 '수평 방향')을 따라 연장될 수 있다. 연결 배선(CNL)은 제2 전극(REL2)에 부분적으로 중첩되며, 상기 제2 전극(REL2)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 전극(REL1)과 연결 배선(CNL) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 전극(REL1) 상의 제1 절연층(INS1) 상에 격벽(PW)이 형성 및/또는 제공될 수 있다. 격벽(PW)은 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 각 발광 소자(LD)를 둘러싸는 형태로 제공될 수 있으며, 제1 전극(REL1)의 적어도 일 영역을 노출하여 발광 소자들(LD)의 정렬 위치를 결정하는 제1 개구부(OPN1)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 격벽(PW)은 발광 소자들(LD)의 길이(L) 보다 큰 높이(혹은 두께)를 가질 수 있다.
제1 개구부(OPN1)를 포함한 격벽(PW) 상에는 반사층(RTL)이 제공될 수 있다. 반사층(RTL)은 격벽(PW) 상에 제공 및/또는 형성되어, 상기 격벽(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있다. 반사층(RTL)은 발광 소자들(LD) 각각을 둘러싸는 형태로 제공되는 격벽(PW) 상에 배치되어 각 발광 소자(LD)에서 방출된 광을 표시 장치의 정면 방향(일 예로, 화상이 표시되는 방향)으로 반사하는 반사 부재로 기능할 수 있다.
반사층(RTL)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 예를 들어, 도전성 재료로는, 금(Au), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 칼슘(Ca), 네오디뮴(Nd), 이리듐(Ir), 리튬(Li) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 반사층(RTL)은 상술한 도전성 재료로 제조된 필름, 시트 또는 기판이나, 적절한 기재상에서 상기 재료의 층이 형성되어 있는 것으로 선택하여 사용할 수 있다.
실시예에 따라, 반사층(RTL)은 제1 전극(REL1)과 동일한 물질을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 반사층(RTL)은 굴절률이 다른 유전체 박막을 교대로 여러 층 증착시켜 만든 거울로 이루어진 간섭 거울 또는 유전체 거울(dielectric mirror) 등으로 이루어질 수도 있다.
반사층(RTL)은 제1 개구부(OPN1)에 대응되며, 제1 전극(REL1)의 적어도 일부를 노출하는 제2 개구부(OPN2)를 포함할 수 있다. 반사층(RTL)은 제1 절연층(INS1)을 사이에 두고 제1 전극(REL1)과 전기적으로 절연될 수 있다. 반사층(RTL)은 격벽(PW)을 완전히 커버하여 상기 격벽(PW)과 완전히 중첩될 수 있다.
제2 전극(REL2)은 반사층(RTL), 발광 소자들(LD), 및 연결 배선(CNL) 상에 각각 제공 및/또는 형성될 수 있다. 제2 전극(REL2)은 발광 소자들(LD) 각각의 제2 단부(EP2)에 연결(혹은 접촉)되고 연결 배선(CNL)에 전기적 및/또는 물리적으로 연결될 수 있다. 연결 배선(CNL)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 연결되므로, 구동 전압 배선(DVL)에 인가된 제2 구동 전원(도 4a의 VSS 참고)이 연결 배선(CNL)으로 전달될 수 있다. 또한, 연결 배선(CNL)에 전달된 제2 구동 전원(VSS)은 제2 전극(REL2)으로 전달되어 최종적으로 각 발광 소자(LD)의 제2 단부(EP2)로 공급될 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 그 하부에 위치한 제1 단부(EP1)와 그 상부에 위치한 제2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11)이 위치할 수 있으며, 상기 각 발광 소자(LD)의 제2 단부(EP2)에는 전극층(15) 또는 상기 전극층(15)이 없는 경우 제2 도전성 반도체층(13)이 위치할 수 있다. 발광 소자들(LD) 각각은, 단면 상에서 볼 때 제1 전극(REL1)과 제2 전극(REL2) 사이에서 길이(L) 방향을 따라 정렬(혹은 배치)될 수 있다. 여기서, 길이(L) 방향은, 단면 상에서 볼 때, 수직 방향을 의미할 수 있다.
발광 소자들(LD) 각각은 제1 전극(REL1)과 제2 전극(REL2) 사이에서 반사층(RTL)의 제2 개구부(OPN2)를 채우는 형태로 제공된 중간층(CTL)에 의해 고정될 수 있다. 중간층(CTL)은 발광 소자들(LD)이 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 정렬될 때 상기 발광 소자들(LD) 각각의 제1 단부(EP1)가 제1 전극(REL1)에 접촉(혹은 연결)된 이후에 상기 발광 소자들(LD)의 위치를 고정하는 고정 부재로 기능할 수 있다. 중간층(CTL)은 격벽(PW) 상에 형성 및/또는 제공된 반사층(RTL)의 적어도 일 영역과 직접적으로 닿을(혹은 접촉할) 수 있다. 구체적으로, 중간층(CTL)은 도 12에 도시된 바와 같이 격벽(PW)의 일 측면, 예를 들어 각 발광 소자(LD)와 마주보는 측면 상에 형성 및/또는 제공된 반사층(RTL)의 적어도 일 영역과 직접적으로 닿을(혹은 접촉할) 수 있다.
본 발명의 일 실시예에 있어서, 중간층(CTL)은 반사층(RTL)의 적어도 일 영역, 각 발광 소자(LD)의 외주면(혹은 표면)의 일부, 제1 전극(REL1), 및 제2 전극(REL2) 각각에 직접적으로 닿아(혹은 접촉하여), 상기 반사층(RTL), 상기 각 발광 소자(LD), 상기 제1 및 제2 전극(REL1, REL2)에 의해 둘러싸일 수 있다. 상술한 각 발광 소자(LD)의 외주면(혹은 표면)의 일부는, 제2 전극(REL2)과 직접적으로 연결(혹은 접촉)되는 제2 단부(EP2)를 제외한 나머지 부분을 포함할 수 있다.
중간층(CTL)은 광 또는 열에 의해 경화된 후 일부가 제거되어 발광 소자들(LD) 각각의 제2 단부(EP2)를 노출할 수 있다. 각 발광 소자(LD)의 노출된 제2 단부(EP2)는 그 상부에 위치한 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결되어 상기 제2 전극(REL2)으로부터 제2 구동 전압(VSS)을 인가받을 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 그 가운데 영역에 위치한 제1 도전성 반도체층(11)과, 상기 제1 도전성 반도체층(11)을 둘러싸는 활성층(12)과, 상기 활성층(12)을 둘러싸는 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)을 둘러싸는 전극층(15)을 구비한 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다. 발광 소자들(LD) 각각이 코어-쉘 구조의 발광 패턴(10)을 포함하므로, 각 발광 소자(LD)는 활성층(12)이 위치하는 모든 영역에서 광이 방출될 수 있다.
도 13은 도 11의 제1 서브 화소를 다른 실시예에 따라 나타낸 평면도이며, 도 14는 도 13의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 13에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 13 및 도 14에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 13에 도시된 제1 서브 화소는 연결 배선이 반사층을 통해 제2 전극에 전기적으로 연결되는 점을 제외하고는 도 11의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 13의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시에에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 1b, 도 13, 및 도 14를 참조하면, 제1 서브 화소(SP1)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 전극(REL1), 연결 배선(CNL), 격벽(PW), 반사층(RTL), 발광 소자들(LD), 중간층(CTL), 및 제2 전극(REL2)을 포함할 수 있다.
연결 배선(CNL)은 제1 방향(DR1)을 따라 연장되며, 화소 회로부(PCL)의 보호층(PSV)에 포함된 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 구동 전압 배선(DVL)의 제2 구동 전압(도 4a의 VSS)이 연결 배선(CNL)으로 전달될 수 있다.
반사층(RTL)은 격벽(PW) 상에 제공 및/또는 형성되어 상기 격벽(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있다. 특히, 격벽(PW)이 발광 소자들(LD)의 길이(L)보다 큰 높이(혹은 두께)를 갖는 형상으로 제공됨에 따라 반사층(RTL)도 그에 대응되는 형태로 제공될 수 있다. 반사층(RTL)은 격벽(PW)과 함께 발광 소자들(LD) 각각의 주변을 둘러싸며 각 발광 소자(LD)에서 방출된 광을 반사하여 표시 장치의 정면 방향으로 진행되게 한다.
본 발명의 일 실시예에 있어서, 반사층(RTL)은 일정한 반사율을 갖는 도전성 재료로 이루어지며, 연결 배선(CNL)의 적어도 일부와 중첩하여 상기 연결 배선(CNL)에 전기적 및/또는 물리적으로 연결될 수 있다. 반사층(RTL) 상에 제2 전극(REL2)이 제공 및/또는 형성되므로, 상기 반사층(RTL)은 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 결국, 연결 배선(CNL)과 제2 전극(REL2)은 반사층(RTL)을 통해 전기적으로 연결될 수 있다. 이에 따라, 연결 배선(CNL)으로 전달된 제2 구동 전원(VSS)은 반사층(RTL)을 통해 제2 전극(REL2)으로 전달되며, 최종적으로 발광 소자들(LD) 각각의 제2 단부(EP2)로 공급될 수 있다.
도 15는 도 5의 제1 서브 화소를 다른 실시예에 따라 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 제1 서브 화소의 개략적인 평면도이고, 도 16a는 도 15의 Ⅴ ~ Ⅴ'선에 따른 단면도이며, 도 16b는 도 16a에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 15의 Ⅴ ~ Ⅴ'선에 대응되는 단면도이다.
도 15에 있어서, 도시의 편의를 위하여 구동 전압 배선과, 제1 전극과, 격벽과, 반사층과, 발광 소자들과, 중간층만을 도시하였다.
이에 더하여, 도 15, 도 16a, 및 도 16b에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 제1 서브 화소의 구조를 더욱 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 15의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시에에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 1b, 도 15, 도 16a, 및 도 16b를 참조하면, 본 발명의 일 실시예에 따른 제1 서브 화소(SP1)는 발광 영역(EMA) 및 주변 영역(PPA)을 구비한 기판(SUB)을 포함할 수 있다. 또한, 제1 서브 화소(SP1)는 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 전극(REL1), 격벽(PW), 반사층(RTL), 발광 소자들(LD), 및 중간층(CTL)을 포함할 수 있다.
제1 전극(REL1)은 화소 회로부(PCL)의 보호층(PSV) 상에 제공되며 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 제1 단부(EP1)에 직접적으로 접촉(혹은 연결)될 수 있다. 이에 따라, 제1 전극(REL1)은 각 발광 소자(LD)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 연결될 수 있다.
격벽(PW)은 제1 절연층(INS1)을 사이에 두고 제1 전극(REL1) 상에 제공 및/또는 형성될 수 있다. 또한, 격벽(PW)은 그 하부에 위치한 제1 전극(REL1)의 적어도 일 영역을 노출하는 제1 개구부(OPN1)를 포함할 수 있다. 격벽(PW)은 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각을 둘러쌀 수 있다.
특히, 격벽(PW)은 발광 소자들(LD) 각각의 길이(L) 보다 큰 높이(혹은 두께)를 갖는 형상으로 제공될 수 있다. 본 발명의 일 실시에에 있어서, 격벽(PW)은 도 16a에 도시된 바와 같이 제1 절연층(INS1)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 격벽(PW)은, 도 16b에 도시된 바와 같이 제1 절연층(INS1)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원 또는 반원 등의 단면을 가지는 곡면을 포함할 수도 있다.
반사층(RTL)은 격벽(PW) 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각의 주변을 둘러쌀 수 있다. 반사층(RTL)은 발광 소자들(LD) 각각의 활성층(12)에서 방출된 광을 표시 장치의 정면 방향(일 예로, 화상이 표시되는 방향)으로 반사하여 발광 소자들(LD) 각각에서 방출된 광의 효율을 더욱 향상시킬 수 있다. 본 발명의 일 실시예에 있어서, 반사층(RTL)은 격벽(PW)의 적어도 일부, 예를 들어, 발광 소자들(LD)에 인접한 일 측면과 중첩하며 제1 절연층(INS1)의 일부 및 제1 전극(REL1)의 일부를 각각 노출하는 제2 개구부(OPN2)를 포함할 수 있다. 또한, 제2 개구부(OPN2)는 발광 소자들(LD) 각각의 제2 단부(EP2) 및 중간층(CTL)을 노출할 수 있다. 본 발명의 일 실시예에 있어서, 반사층(RTL)의 제2 개구부(OPN2)는 격벽(PW)의 제1 개구부(OPN1)에 대응될 수 있으며, 적어도 일 방향을 따라 상기 제1 개구부(OPN1)의 폭보다 작은 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 반사층(RTL)이 격벽(PW)의 적어도 일부, 즉, 발광 소자들(LD) 각각에 인접한 격벽(PW)의 일 측면에 제공 및/또는 형성될 경우, 반사층(RTL)은 발광 소자들(LD) 각각에서 방출된 광을 일정 수준 이상으로(혹은 손실 없이) 표시 장치의 정면 방향으로 반사하여 상기 발광 소자들(LD)에서 방출되는 광의 효율을 향상시킬 수 있다.
도 17은 도 3에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 18은 도 17의 Ⅵ ~ Ⅵ'선에 따른 단면도이며, 도 19는 도 18에 도시된 중간층을 다른 형태에 따라 구현한 것으로, 도 18의 Ⅵ ~ Ⅵ'선에 대응되는 단면도이다.
도 17에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 17에 도시된 화소는 각 서브 화소의 발광 영역에서 동일한 행에 배치되는 발광 소자가 3개인 점을 제외하고는 도 5의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 17의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a, 도 1b, 도 17, 도 18, 및 도 19를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다. 각 화소(PXL)는 제1 내지 제3 서브 화소들(SP1 ~ SP3)을 포함할 수 있다. 각 서브 화소는 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 제1 전극(REL1), 컨택 전극(CNE), 연결 배선(CNL), 격벽(PW), 발광 소자들(LD), 중간층(CTL), 및 제2 전극(REL2)을 포함할 수 있다.
격벽(PW)은 각 서브 화소의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각을 둘러싸는 형태로 제공되며 평면 상에서 볼 때 발광 소자들(LD) 및 중간층(CTL)을 노출하는 적어도 하나 이상의 개구부(OPN)를 포함할 수 있다. 각 서브 화소의 발광 영역(EMA) 내에서 격벽(PW)에 포함된 개구부들(OPN)은 제1 방향(DR1, 일 예로 '수평 방향')으로 연장될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 제1 방향(DR1)과 교차하는 제2 방향(DR2, 일 예로 '수직 방향')으로 연장될 수도 있다.
제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)은 동일한 면, 예를 들어, 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 전극(REL1)은 컨택 전극(CNE)과 연결 배선(CNL)에 각각 이격되어 전기적으로 서로 분리될 수 있다. 컨택 전극(CNE)은 연결 배선(CNL)에 일체로 제공되어 상기 연결 배선(CNL)과 전기적 및/또는 물리적으로 연결될 수 있다. 연결 배선(CNL)은 각 서브 화소의 화소 회로부(PCL)의 보호층(PSV)에 포함된 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 가운데에 위치한 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)을 둘러싸는 전극층(15)을 구비한 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 코어-쉘 구조의 발광 패턴(10)의 외주면(혹은 표면) 일부를 둘러싸는 절연 피막(14)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 길이(L) 방향을 따라 하부에 위치한 제1 도전성 반도체층(11)이 제1 전극(REL1)에 직접적으로 연결(혹은 접촉)되고, 그 상부에 위치한 전극층(15)이 제2 전극(REL2)에 직접적으로 연결(혹은 접촉)될 수 있다. 이로 인해, 각 서브 화소의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각은, 길이(L) 방향으로 제1 전극(REL1)과 제2 전극(REL2) 사이에 위치할 수 있다. 즉, 발광 소자들(LD) 각각은, 단면 상에서 볼 때 수직 방향으로 정렬(혹은 배치)할 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소의 발광 영역(EMA)에는 격벽(PW)의 개구부들(OPN) 중 동일한 개구부(OPN) 내에 정렬(혹은 배치)된 3개의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라 격벽(PW)의 동일한 개구부(OPN) 내에 정렬(혹은 배치)되는 발광 소자들(LD)의 개수는 적어도 하나 이상일 수 있다. 이하의 실시예에서는, 도 17에 도시된 바와 같이, 각 서브 화소의 발광 영역(EMA)에서 격벽(PW)에 포함된 개구부들(OPN) 중 동일한 개구부(OPN) 내에 정렬(혹은 배치)된 3개의 발광 소자들(LD) 중 가운데에 위치한 발광 소자(LD)를 제2 발광 소자(LD)로 지칭하고, 상기 제2 발광 소자(LD)와 구동 전압 배선(DVL) 사이에 위치한 발광 소자(LD)를 제1 발광 소자(LD)로 지칭하며, 상기 제2 발광 소자(LD)와 컨택 전극(CNE) 사이에 위치한 발광 소자(LD)를 제3 발광 소자(LD)로 지칭한다.
제1 발광 소자(LD), 제2 발광 소자(LD), 및 제3 발광 소자(LD)는 격벽(PW)의 동일한 개구부(OPN) 내에 정렬(혹은 배치)될 수 있다. 제1 발광 소자(LD), 제2 발광 소자(LD), 및 제3 발광 소자(LD) 각각의 제1 단부(EP1)는 제1 전극(REL1)에 직접적으로 접촉(혹은 연결)되어 상기 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 발광 소자(LD)와 제2 발광 소자(LD) 사이 및 상기 제2 발광 소자(LD)와 제3 발광 소자(LD) 사이에는 각각 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 격벽(PW)의 동일한 개구부(OPN) 내에 적어도 둘 이상의 발광 소자들(LD)이 정렬될 때 인접한 발광 소자(LD)와의 접촉(혹은 연결)을 최소화하여 전기적 단락에 의한 불량을 방지하며 상기 발광 소자들(LD) 각각의 위치를 가이드하는 역할을 할 수 있다.
중간층(CTL)은 격벽(PW)의 동일한 개구부(OPN) 내에 정렬(혹은 배치)된 제1 발광 소자(LD), 제2 발광 소자(LD), 및 제3 발광 소자(LD) 각각을 안정적으로 고정하면서 각 발광 소자(LD)가 정렬(혹은 배치)된 위치에서 이탈하는 것을 방지할 수 있다. 즉, 중간층(CTL)은 각 서브 화소의 발광 영역(EMA)에서 제1 발광 소자(LD), 제2 발광 소자(LD), 및 제3 발광 소자(LD)가 목적하는 영역에 정렬(혹은 배치)되도록 각 발광 소자(LD)를 고정하는 고정 부재로 기능할 수 있다.
이를 위해, 중간층(CTL)은 각 발광 소자(LD)의 정렬 공정 시 열 또는 광에 의해 경화되는 물질로 구성될 수 있으며, 실시예에 따라, 그 일부가 제거되어 각 발광 소자(LD)의 일 영역, 일 예로, 제2 단부(EP2)를 노출시킨다. 노출된 각 발광 소자(LD)의 제2 단부(EP2)는 그 상부에 제공 및/또는 형성되는 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 각 발광 소자(LD)의 제2 단부(EP2)에는 제2 전극(REL2), 컨택 전극(CNE), 및 연결 배선(CNL)을 통해 구동 전압 배선(DVL)에 인가된 제2 구동 전압(VSS)이 공급될 수 있다.
실시예에 따라, 중간층(CTL)은, 도 19에 도시된 바와 같이, 투명한 수지로 구성된 베이스 층(BL)에 복수 개의 도전성 입자들(PTL)이 분사된 형태로 구성될 수도 있다. 도전성 입자들(PTL)은, 예를 들어, 금속의 도전성 산화물, 또는 금속의 도전성 질화물의 입자를 포함하거나, 전도성 고분자를 포함할 수 있다. 금속은, 예를 들어, 아연(Zn), 알루미늄(Al), 스칸듐(Sc), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 인듐(In), 주석(Sn), 이트륨(Y), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 금(Au), 은(Ag), 백금(Pt), 스트론튬(Sr), 텅스텐(W), 카드뮴(Cd), 탄탈륨(Ta), 타이타늄(Ti) 등, 또는 이들의 합금을 포함할 수 있다. 도전성 산화물은, 예를 들어, 인듐 틴 옥사이드(ITO), 인듐 아연 옥사이드(IZO), 알루미늄 도프된 아연 산화물(AZO), 갈륨 인듐 아연 산화물(GIZO), 아연 산화물(ZnO) 등, 또는 이들의 혼합물을 포함할 수 있다. 전도성 고분자는, 예를 들어, 폴리-3, 4-에틸렌디옥시티오펜/폴리스티렌설포네이트(PEDOT/PSS), 폴리아닐린, 폴리아세틸렌 또는 폴리페닐렌비닐렌 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다. 본 발명의 일 실시예에 있어서, 중간층(CTL)은 은 도트를 포함하거나 은 페이스트 형태로 제공될 수도 있다.
중간층(CTL)이 도전성 입자들(PTL)을 포함할 경우, 중간층(CTL)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 제1 단부(EP1)만을 커버하며 상기 제1 단부(EP1)와 제1 전극(REL1) 사이의 전기적 연결을 더욱 안정되게 할 수 있다. 상술한 바와 같이, 중간층(CTL)이 도전성 입자들(PTL)을 포함할 경우, 각 발광 소자(LD)의 활성층(12)이 제1 및 도전성 반도체층(11, 13) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지하기 위하여 상기 중간층(CTL)은 각 발광 소자(LD)의 제1 단부(EP1)만을 커버할 수 있다. 즉, 중간층(CTL)은 각 발광 소자(LD)에서 활성층(12)이 위치하는 영역을 커버하지 않고, 각 발광 소자(LD)의 길이(L) 방향을 따라 동일한 폭을 갖는 제1 도전성 반도체층(11)의 일 단부만을 커버할 수 있다.
이러한 중간층(CTL) 상에는 제3 절연층(INS3)이 형성 및/또는 제공될 수 있다. 제3 절연층(INS3)은 각 발광 소자(LD)의 활성층(12)을 커버하여 도전성 입자들(PTL)을 포함하는 중간층(CTL)의 전기적 간섭을 최소화할 수 있다. 제3 절연층(INS3)은 중간층(CTL)으로부터 각 발광 소자(LD)를 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 각 발광 소자(LD)의 정렬 위치를 평탄화시키며 상기 각 발광 소자(LD)를 안정적으로 지지하는 데 유리한 유기 절연막으로 이루어질 수도 있다. 본 발명의 일 실시예에 있어서, 제3 절연층(INS3)은 각 발광 소자(LD)의 제2 단부(EP2)를 노출한다. 노출된 각 발광 소자(LD)의 제2 단부(EP2)는 그 상부에 제공 및/또는 형성되는 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
도 20a 내지 도 20k는 도 18에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 1b, 도 17, 도 18, 및 도 20a를 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 화소 회로부(PCL)을 형성한다. 화소 회로부(PCL)는 적어도 하나 이상의 트랜지스터(T), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다. 이때, 보호층(PSV)은 트랜지스터(T) 중에서 구동 트랜지스터(도 8의 T1 참고)의 제2 단자(DE)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
도 1a, 도 1b, 도 17, 도 18, 도 20a, 및 도 20b를 참조하면, 각 서브 화소의 발광 영역(EMA)의 보호층(PSV) 상에 격벽(PW)을 형성한다.
격벽(PW)은 각 서브 화소의 발광 영역(EMA)에서 발광 소자들(LD)이 정렬(혹은 배치)되는 영역에 해당하는 적어도 하나의 개구부(OPN)를 포함할 수 있다. 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 격벽(PW)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
도 1a, 도 1b, 도 17, 도 18, 도 20a 내지 도 20c를 참조하면, 격벽(PW)을 포함한 각 서브 화소의 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL)을 형성한다.
제1 반사 전극(REL1)과 컨택 전극(CNE) 각각은 각 서브 화소의 발광 영역(EMA) 내에서 격벽(PW) 상에 형성될 수 있다. 컨택 전극(CNE)은 연결 배선(CNL)과 일체로 제공되어 상기 연결 배선(CNL)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(REL1)은 컨택 전극(CNE)에 일정 간격 이격되어 상기 컨택 전극(CNE)에 전기적 및/또는 물리적으로 분리될 수 있다. 또한, 제1 전극(REL1)은 각 서브 화소의 화소 회로부(PCL)에 포함된 적어도 하나의 트랜지스터(T), 예를 들어, 구동 트랜지스터(도 8의 T1, T 참고)의 제2 단자(DE)에 전기적으로 연결될 수 있다.
도 1a, 도 1b, 도 17, 도 18, 도 20a 내지 도 20d를 참조하면, 제1 전극(REL1), 컨택 전극(CNE), 및 연결 배선(CNL) 상에 절연 물질층(미도시)을 형성한 후 마스크를 이용하여 제1 전극(REL1)의 일 영역을 노출하는 절연 패턴(INSP)을 형성한다. 절연 패턴(INSP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 1a, 도 1b, 도 17, 도 18, 도 20a 내지 도 20e를 참조하면, 각 서브 화소의 발광 영역(EMA)에 잉크젯 프린팅 방식 등을 이용하여 복수의 발광 소자들(LD)을 투입한다. 일 예로, 각 서브 화소의 화소 회로부(PCL)에 포함된 보호층(PSV) 상에 노즐을 배치하고, 상기 노즐을 통해 발광 소자들(LD)을 포함하는 유동성의 용액(100, 혹은 용매)을 투하하여 상기 발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)에 투입할 수 있다. 여기서, 유동성의 용액(100, 혹은 용매)은 열 또는 광에 의해 경화되는 유기 물질로 구성될 수 있다. 복수의 발광 소자들(LD)을 포함한 유동성의 용액(100, 혹은 용매)은 각 서브 화소의 발광 영역(EMA)에서 격벽(PW)의 개구부(OPN) 각각을 채우는 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)이 가운데 영역에 위치하고, 상기 제1 도전성 반도체층(11)을 감싸는 형태로 제공된 활성층(12), 상기 활성층(12)을 감싸는 형태로 제공된 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13)을 감싸는 형태로 제공된 전극층(15)을 구비한 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 코어-쉘 구조의 발광 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다. 이때, 각 발광 소자(LD)의 제1 단부(EP1)에 위치한 제1 도전성 반도체층(11)의 하부 면은 절연 피막(14)에 커버되지 않을 수 있다.
도 1a, 도 1b, 도 17, 도 18, 및 도 20a 내지 도 20f를 참조하면, 각 서브 화소의 격벽(PW) 상부에 투명 베이스 기판(TBS)을 배치한다.
여기서, 투명 베이스 기판(TBS)의 일면 상에는 도전층(CL)이 형성 및/또는 배치될 수 있다. 특히, 투명 베이스 기판(TBS)은 그 일면 상에 형성된 도전층(CL)이 격벽(PW)을 향해 마주보도록 보호층(PSV) 상부에 배치될 수 있다. 이어, 정렬 배선(미도시)을 통해 제1 전극(REL1)과 도전층(CL) 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극(REL1)과 상기 도전층(CL) 사이에 전계를 형성한다. 제1 전극(REL1)과 도전층(CL) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 전극(REL1)과 도전층(CL) 사이에는 상기 제1 전극(REL1)과 도전층(CL)의 전위차에 따른 전계가 형성될 수 있다. 이때, 제1 전극(REL1)이 격벽(PW)을 사이에 두고 도전층(CL)의 하부에 위치하므로, 제1 전극(REL1)과 도전층(CL) 사이에 수직 전계가 형성될 수 있다.
제1 전극(REL1)과 도전층(CL) 사이에 형성된 수직 전계에 의해 유동성의 용액(100, 또는 용매)에 포함된 발광 소자들(LD) 각각이 길이(L) 방향을 따라 정렬(혹은 배치)될 수 있다. 여기서, 길이(L) 방향은 단면 상에서 볼 때 수직 방향일 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1), 일 예로, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 하부 면은 절연 패턴(INPS)에 의해 커버되지 않은 제1 전극(REL1)에 직접적으로 접촉(혹은 연결)될 수 있다. 발광 소자들(LD) 각각은 인접한 발광 소자(LD)와 절연 패턴(INSP)을 사이에 두고 일정 간격을 두고 이격될 수 있다.
연속하여, 발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)에 정렬(혹은 배치)한 후에 도전층(CL)이 배치된 투명 베이스 기판(TBS)을 제거한다.
도 1a, 도 1b, 도 17, 도 18, 및 도 20a 내지 도 20g를 참조하면, 각 서브 화소의 발광 영역(EMA)에서 격벽(PW)의 개구부(OPN)를 채우는 형태로 제공된 유동성의 용액(100, 또는 용매)에 광을 조사하거나 열을 가하여 상기 유동성의 용액(100, 또는 용매)을 경화시켜 중간 물질층(CTL')을 형성한다. 유동성의 용액(100, 또는 용매)이 경화되어 형성된 중간 물질층(CTL')은 수직 방향으로 정렬(혹은 배치)된 발광 소자들(LD)을 더욱 안정적으로 고정할 수 있다. 이때, 중간 물질층(CTL')은 발광 소자들(LD) 각각의 외주면(혹은 표면)을 모두 커버하여 각 발광 소자(LD)를 외부로 노출하지 않는다.
도 1a, 도 1b, 도 17, 도 18, 및 도 20a 내지 도 20h를 참조하면, 마스크를 이용하여 중간 물질층(CTL')의 일부를 제거하여 발광 소자들(LD) 각각의 제2 단부(EP2)를 노출하는 중간층(CTL)을 형성한다.
중간층(CTL)에 의해 커버되지 않고 외부로 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)에는 절연 피막(14)에 둘러싸인 전극층(15)이 위치할 수 있다.
도 1a, 도 1b, 도 17, 및 도 18, 및 도 20a 내지 도 20i를 참조하면, 중간층(CTL) 등을 포함한 기판(SUB) 상에 감광성 물질(미도시)을 도포하고 그 상부에 마스크(미도시)를 배치한 후, 상기 감광성 물질을 패터닝하여 중간층(CTL) 및 제1 전극(REL1) 상의 절연 패턴(INSP)을 커버하는 감광성 패턴을 형성한다.
이어, 감광성 패턴을 식각 마스크로 사용하여 상기 감광성 패턴에 의해 커버되지 않은 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치한 절연 피막(14)을 제거한다. 이와 동시에, 컨택 전극(CNE) 상의 절연 패턴(INSP)을 제거하여 상기 컨택 전극(CNE)의 일 영역을 외부로 노출하는 제1 절연층(INS1)이 최종적으로 형성될 수 있다. 외부로 노출된 컨택 전극(CNE)의 일 영역은 후술할 공정에 의해 형성되는 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
식각 마스크로 사용된 감광성 패턴은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1a, 도 1b, 도 17, 및 도 18, 및 도 20a 내지 도 20j를 참조하면, 발광 소자들(LD) 각각의 제2 단부(EP2)를 외부로 노출한 후 도전 물질층(미도시)을 보호층(PSV) 상에 형성한 후, 마스크(미도시)를 사용하여 상기 도전 물질층을 패터닝하여 제2 전극(REL2)을 형성한다.
제2 전극(REL2)은 외부로 노출된 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 형성되어, 각 발광 소자(LD)의 제2 단부(EP2)와 전기적 및/또는 물리적으로 연결될 수 있다. 제2 전극(REL2)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 직접적으로 연결(혹은 접촉)될 수 있다.
또한, 제2 전극(REL2)은 외부로 노출된 컨택 전극(CNE) 상에 형성되어, 상기 컨택 전극(CNE)과 전기적 및/또는 물리적으로 연결될 수 있다.
도 1a, 도 1b, 도 17, 도 18, 및 도 20a 내지 도 20k를 참조하면, 제2 전극(REL2) 상에 제2 절연층(INS2)을 형성한다.
제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수도 있다.
이어, 제2 절연층(INS2) 상에 오버 코트층(OC)을 형성한다.
상술한 제조 공정을 통해, 최종적으로 제조된 표시 장치는, 표시 소자층(DPL) 제조 공정 시 각 서브 화소의 발광 영역(EMA)에 발광 소자들(LD)을 길이(L) 방향(혹은, 단면 상에서 볼 때 수직 방향)으로 정렬(혹은 배치)함으로써 각 발광 소자(LD)에서 방출되는 광을 손실없이 표시 장치의 정면 방향으로 진행되게 할 수 있다. 결국, 본 발명의 일 실시예에 따른 표시 장치는 발광 소자들(LD) 각각에서 방출되는 광의 효율을 더욱 향상시킬 수 있다.
또한, 상술한 표시 장치는, 제1 전극(REL1)과 각 발광 소자(LD)의 제1 단부(EP1)를 직접적으로 연결(혹은 접촉)하고 상기 각 발광 소자(LD)의 제2 단부(EP2)와 제2 전극(REL2)을 직접적으로 연결(혹은 접촉)함으로써, 제1 및 제2 전극(REL1, REL2)과 상기 각 발광 소자(LD)의 유효 컨택 면적을 더욱 확보할 수 있다.
각 발광 소자(LD)의 유효 컨택 면적의 확보는 해당 발광 소자(LD)의 컨택 불량을 최소화할 수 있으며, 제1 및 제2 전극(REL1, REL2) 각각의 컨택 저항을 줄일 수 있다. 이로 인하여, 각 발광 소자(LD)의 소자 특성이 향상되어 각 발광 소자(LD)에서 방출되는 광의 출광 효율이 더욱 향상될 수 있다.
도 21은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 22는 도 21의 Ⅶ ~ Ⅶ'선에 따른 단면도이고, 도 23a는 도 22의 EA2 부분의 확대 단면도이며, 도 23b는 도 23a에 도시된 발광 소자를 다른 형태에 따라 구현한 것으로, 도 22의 EA2 부분에 대응되는 확대 단면도이다.
도 21에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 이에 더하여, 도 21에 도시된 화소는 발광 소자들 각각이 원기둥 형상인 점을 제외하고는 도 17의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 21의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 2a, 도 2b, 도 21, 도 22, 도 23a, 및 도 23b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다. 각 화소(PXL)는 제1 내지 제3 서브 화소들(SP1 ~ SP3)을 포함할 수 있다. 각 서브 화소는 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 제1 전극(REL1), 컨택 전극(CNE), 연결 배선(CNL), 격벽(PW), 발광 소자들(LD), 중간층(CTL), 및 제2 전극(REL2)을 포함할 수 있다.
격벽(PW)은 각 서브 화소의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각을 둘러싸는 형태로 제공되며 평면 상에서 볼 때 발광 소자들(LD) 및 중간층(CTL)을 노출하는 적어도 하나 이상의 개구부(OPN)를 포함할 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11) 상에 배치된 활성층(12), 상기 활성층(12) 상에 배치된 제2 도전성 반도체층(13), 및 상기 제2 도전성 반도체층(13) 상에 배치된 전극층(15)을 구비한 적층 발광 패턴(10)을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 적층 발광 패턴(10)의 외주면(혹은 표면)을 둘러싸는 절연 피막(14)을 포함할 수 있다.
절연 피막(14)은 적층 발광 패턴(10)의 외주면(혹은 표면) 전체를 둘러싸거나 부분적으로 둘러쌀 수 있다. 일 예로, 절연 피막(14)은 도 23a에 도시된 바와 같이 각 발광 소자(LD)의 길이(L) 방향을 따라 적층 발광 패턴(10)의 상측에 위치한 전극층(15)을 제외한 나머지 구성들의 외주면(혹은 표면)을 둘러쌀 수 있다. 즉, 절연 피막(14)은 각 발광 소자(LD)의 길이(L) 방향을 따라 적층 발광 패턴(10)의 하측에 위치한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 각각의 외주면(혹은 표면)을 둘러싸고 전극층(15)의 외주면(혹은 표면)을 둘러싸지 않을 수 있다. 즉, 각 발광 소자(LD)의 전극층(15)은 절연 피막(14)에 커버되지 않을 수 있다.
또한, 실시예에 따라, 절연 피막(14)은 도 23b에 도시된 바와 같이 각 발광 소자(LD)의 길이(L) 방향을 따라 적층 발광 패턴(10)의 상측에 위치한 전극층(15) 및 그 하측에 위치한 제1 도전성 반도체층(11)의 일 영역을 제외한 나머지 구성들의 외주면(혹은 표면)을 둘러쌀 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 상기 발광 소자(LD)의 길이(L) 방향을 따라 하부에 위치한 제1 도전성 반도체층(11)이 제1 전극(REL1)에 직접적으로 연결(혹은 접촉)되고, 그 상부에 위치한 전극층(15)이 제2 전극(REL2)에 직접적으로 연결(혹은 접촉)될 수 있다. 이로 인해, 각 서브 화소의 발광 영역(EMA) 내에서 발광 소자들(LD) 각각은, 길이(L) 방향을 따라 제1 전극(REL1)과 제2 전극(REL2) 사이에 위치할 수 있다. 즉, 발광 소자들(LD) 각각은 단면 상에서 볼 때 수직 방향으로 정렬(혹은 배치)될 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1)에 위치한 제1 도전성 반도체층(11)에는 제1 전극(REL1)을 통해 소정의 전압이 인가되고, 제2 단부(EP2)에 위치한 전극층(15)에는 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각은 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각이 길이(L) 방향(혹은, 단면 상에서 볼 때 수직 방향)으로 정렬(혹은 배치)되므로, 각 발광 소자(LD)의 활성층(12)의 모든 영역이 각 서브 화소 회로부(PCL)와 마주보지 않고 제1 전극(REL1)과 컨택 전극(CNE)에 의해 둘러싸일 수 있다. 이에 따라, 각 발광 소자(LD)에서 방출되는 광은 손실 없이 제1 전극(REL1)과 컨택 전극(CNE)을 통해 표시 장치의 정면 방향(일 예로, 화상이 표시되는 방향)으로 반사될 수 있다. 이에 따라, 각 발광 소자(LD)에서 방출되는 광의 효율이 향상될 수 있다.
발광 소자들(LD) 각각은 제1 전극(REL1)과 제2 전극(REL2) 사이에서 반사층(RTL)의 격벽(PW)의 개구부(OPN)를 채우는 형태로 제공된 중간층(CTL)에 의해 고정될 수 있다. 중간층(CTL)은 발광 소자들(LD)이 포함된 유동성의 용액(혹은 용매)을 각 서브 화소의 발광 영역(EMA) 내에 투입한 후, 상기 발광 소자들(LD)을 정렬하는 과정에서 열 또는 광에 의해 경화되어 형성 및/또는 제공될 수 있다.
각 서브 화소의 발광 영역(EMA)에서 격벽(PW)의 하나의 개구부(OPN) 내에 정렬(혹은 배치)된 발광 소자들(LD) 각각은 제1 절연층(INS1)에 의해 인접한 발광 소자(LD)와의 전기적 및/또는 물리적 접촉(혹은 연결)이 최소화될 수 있다. 구체적으로, 제1 절연층(INS1)은 인접한 발광 소자들(LD) 사이에 위치하여 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우에 상기 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않는 단락을 방지하며 각 발광 소자(LD)의 정렬(혹은 배치) 위치를 가이드하는 역할을 할 수 있다.
도 24는 컬러 변환층을 포함한 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 24에 있어서는, 편의를 위해 표시 장치에 포함된 복수의 화소들 중 하나의 화소의 화소 영역을 개략적으로 도시하였다. 또한, 편위를 위해 도 24에서는, 상술한 도 5 내지 도 23b에서 상세히 설명한 표시 장치의 일부 구성에 대해서 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명을 생략하기로 한다.
도 1a, 도 1b, 도 17, 도 18, 및 도 24를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제3 서브 화소(SP1, SP2, SP3)를 포함한 적어도 하나 이상의 화소(PXL, 이하 '화소'라 함)가 제공된 제1 기판(SUB1)과 상기 제1 기판(SUB1)과 결합하는 제2 기판(SUB2)을 포함한 표시 패널을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)는 제1 기판(SUB1) 상에 정의 및/또는 규정된 화소 영역(PXA)에 형성 및/또는 제공될 수 있다. 화소 영역(PXA)은 제1 서브 화소(SP1)가 형성 및/또는 제공되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SP2)가 형성 및/또는 제공되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SP3)가 형성 및/또는 제공되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 제1 컬러 서브 화소이고, 제2 서브 화소(SP2)는 제2 컬러 서브 화소이며, 제3 서브 화소(SP3)는 제3 컬러 서브 화소일 수 있다. 여기서, 제1 컬러는 적색, 녹색, 및 청색 중 어느 하나의 컬러를 포함하고, 제2 컬러는 나머지 두 개의 컬러 중 하나를 포함하며, 제3 컬러는 나머지 하나의 컬러를 포함할 수 있다. 예를 들어, 제1 컬러가 적색을 포함하는 경우, 제2 컬러는 녹색 및 청색 중 하나의 색을 포함하고 제3 컬러는 녹색 및 청색 중 나머지 하나의 색을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 기판(SUB1)은 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL)를 포함할 수 있다. 제1 기판(SUB1) 상에는 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 각 서브 화소의 발광 영역(EMA)에서 제1 기판(SUB1) 상에 제공된 격벽(PW), 제1 전극(REL1), 컨택 전극(CNE), 복수의 발광 소자들(LD), 중간층(CTL), 및 제2 전극(REL2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA) 사이에 배치된 경계 영역(일 예로, 주변 영역(PPA))에 배치된 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)이 배치되는 표시 영역(도 3의 DA 참고)을 둘러싸도록 상기 표시 영역(DA)의 주변에 배치될 수 있다. 즉, 뱅크(BNK)는 표시 영역(DA)의 주변을 둘러싸는 비표시 영역(NDA)에 배치될 수 있다.
또한, 뱅크(BNK)는 각 서브 화소의 발광 영역(EMA)을 정의하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 서브 화소들 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 각 서브 화소에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층(미도시)이 형성될 수 있다. 뱅크(BNK)는 표시 소자층(DPL)에 포함된 일부 구성, 일 예로, 격벽(PW)과 동일한 면, 즉, 제1 기판(SUB1) 상에 형성 및/또는 제공될 수 있다. 실시예에 따라, 뱅크(BNK)는 격벽(PW)과 상이한 층에 형성될 수도 있다. 뱅크(BNK)가 격벽(PW)과 동일한 면 상에 형성 및/또는 제공되는 경우, 뱅크(BNK)와 격벽(PW)은 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)와 격벽(PW)은 서로 상이한 물질을 포함할 수도 있다.
제2 기판(SUB2)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)이 배치된 표시 영역(DA)을 커버하도록 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은 표시 패널의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판으로 구성될 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)에 포함된 기판(SUB)과 동일한 물질로 구성되거나, 또는 상기 기판(SUB)과 상이한 물질로 구성될 수 있다.
또한, 표시 패널은 제1 기판(SUB1)의 제1 내지 제3 서브 화소들(SP1 ~ SP3)과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은, 제1 서브 화소(SP1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1), 제2 서브 화소(SP2)와 마주하도록 배치되는 제2 광 변환 패턴층(LCP2), 및 제3 서브 화소(SP3)와 마주하도록 배치되는 제3 광 변환 패턴층(LCP3)을 포함할 수 있다. 실시예에 따라, 제1 내지 제3 광 변환 패턴층들(LCP1, LCP2, LCP3) 중 적어도 일부는, 소정 컬러에 대응하는 컬러 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 변환 패턴층(LCP1)은, 제1 컬러에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 상기 제1 컬러의 광을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 이와 유사하게, 제2 광 변환 패턴층(LCP2)은, 제2 컬러에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 컬러의 광을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다. 한편, 제3 광 변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)과, 제3 컬러의 광을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD)은 모두 동일한 색상의 광을 방출할 수 있다. 일 예로, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 정렬(혹은 배치)된 발광 소자들(LD)은 청색의 광을 방출할 수 있다. 제1 내지 제3 서브 화소들(SP1 ~ SP3) 중 적어도 일부의 서브 화소들 상부에는 컬러 변환층(CCL)이 배치될 수 있다. 일 예로, 제1 서브 화소(SP1) 상부에 제1 컬러 변환층(CCL1)이 배치되고, 제2 서브 화소(SP2)의 상부에 제2 컬러 변환층(CCL2)이 배치될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은, 제1 서브 화소(SP1)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소에 제공된 발광 소자들(LD)에서 방출되는 색상의 광을 제1 컬러의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 서브 화소(SP1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD)에서 방출되는 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)을 포함한 제1 컬러 변환층(CCL1)으로 청색의 광이 유입되면, 상기 제1 컬러 변환층(CCL1)은 상기 청색의 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 약 620nm ~ 680nm 파장의 적색의 광을 방출할 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은, 제2 서브 화소(SP2)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소에 제공된 발광 소자들(LD)에서 방출되는 색상의 광을 제2 컬러의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 서브 화소(SP2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 상기 제2 서브 화소(SP2)의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD)에서 방출되는 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)을 포함한 제2 컬러 변환층(CCL2)으로 청색의 광이 유입되면, 상기 제2 컬러 변환층(CCL2)은 상기 청색의 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 약 500nm ~ 560nm 파장의 녹색의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 적색 퀀텀 닷(QDr)과 녹색 퀀텀 닷(QDg)은 ⅡⅣ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
광 산란층(LSL)은, 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제3 서브 화소(SP3)와 제3 컬러 필터(CF3) 사이에 배치될 수 있다.
제1 컬러 필터(CF1)는 제1 컬러 변환층(CCL1)과 제2 기판(SUB2) 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 컬러의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
제2 컬러 필터(CF2)는 제2 컬러 변환층(CCL2)과 제2 기판(SUB2) 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
제3 컬러 필터(CF3)는 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 대응하는 서브 화소의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD)에서 방출되는 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
제1 컬러 필터(CF1)와 제2 컬러 필터(CF2) 사이 및 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3) 사이 각각에는 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다.
본 발명의 일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 및 녹색 퀀텀 닷(QDr, QDg)에 입사시킴으로써, 상기 적색 및 녹색 퀀텀 닷(QDr, QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SP1) 및 제2 서브 화소(SP2) 각각에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성이 확보될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 단일 색상의 발광 소자들(LD)을 이용하여 각각의 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 서브 화소들 상에 컬러 변환층(CCL)을 배치함으로써 풀-컬러의 화소(PXL)를 구비한 표시 장치를 제조할 수 있다.
한편, 각 서브 화소의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD) 각각은 길이(L) 방향으로 돌출된 형상을 갖는 양 단부(EP1, EP2)를 가질 수 있다. 발광 소자들(LD) 각각은 각 서브 화소의 발광 영역(EMA)에서 길이(L) 방향(일 예로, 단면 상에서 볼 때 수직 방향)을 따라 정렬(혹은 배치)될 수 있다. 특히, 발광 소자들(LD) 각각은 격벽(PW)에 포함된 개구부(OPN) 내에서 제1 전극(REL1)과 제2 전극(REL2) 사이에 정렬(혹은 배치)될 수 있다. 발광 소자들(LD)은 길이(L) 방향을 따라 그 하측에 위치한 제1 단부(EP1)가 제1 전극(REL1)에 직접적으로 접촉(혹은 연결)되고 그 상측에 위치한 제2 단부(EP2)가 제2 전극(REL2)에 직접적으로 접촉(혹은 연결)될 수 있다.
상술한 발광 소자들(LD)은 격벽(PW)의 개구부(OPN)를 채우는 형태로 제공된 중간층(CTL)에 의해 안정적으로 길이(L) 방향(혹은, 단면 상에서 볼 때 수직 방향)을 따라 고정될 수 있다. 발광 소자들(LD) 각각이 수직 방향으로 정렬되는 경우, 각 발광 소자(LD)의 활성층(12)이 위치하는 모든 영역에서 방출된 광이 화소 회로부(PCL)와 같은 광 흡수 구조물에 의해 흡수되거나 손실되지 않고 표시 장치의 정면 방향(일 예로, 화상이 표시되는 방향)으로 진행할 수 있다. 이에 따라, 각 서브 화소의 발광 영역(EMA)에 정렬(혹은 배치)된 발광 소자들(LD)의 출광 효율이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
LD: 발광 소자 SUB: 기판
REL1, REL2: 제1 및 제2 전극 PW: 격벽
PCL: 화소 회로부 DPL: 표시 소자층
OPN: 개구부 OPN1, OPN2: 제1 및 제2 개구부
CNE: 컨택 전극 CNL: 연결 배선
SUB1, SUB2: 제1 및 제2 기판 CTL: 중간층
EP1, EP2: 제1 및 제2 단부 PTL: 도전 입자들
INS1, INS2, INS3: 제1 내지 제3 절연층
BL: 베이스 층
14: 절연 피막
10: 코어-쉘 구조의 발광 패턴/적층 발광 패턴
11: 제1 도전성 반도체층
12: 활성층
13: 제2 도전성 반도체층
15: 전극층

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 화소 회로부 상에 제공된 제1 전극;
    상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 절연된 제2 전극;
    상기 제1 전극에 연결된 제1 단부와 상기 제2 전극에 연결된 제2 단부를 포함하며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 상기 발광 소자;
    상기 발광 소자의 적어도 일 영역을 둘러싸며, 상기 제1 전극 상에 제공된 중간층; 및
    상기 제1 전극과 동일한 면 상에 제공되어 상기 제2 전극과 전기적으로 연결된 연결 배선을 포함하고,
    상기 제2 전극은 중간층 상에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자의 제1 단부는, 상기 발광 소자의 길이 방향을 따라 상기 발광 소자의 하단부에 위치하고,
    상기 발광 소자의 제2 단부는, 상기 발광 소자의 길이 방향을 따라 상기 발광 소자의 상단부에 위치하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자의 제1 단부는 상기 제1 전극에 직접적으로 접촉하고, 상기 발광 소자의 제2 단부는 상기 제2 전극에 직접적으로 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자는, 상기 발광 소자의 길이 방향을 따라 상기 각 서브 화소의 상기 발광 영역에 정렬되는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 전극은, 평면 상에서 볼 때, 상기 제1 전극과 중첩되는 표시 장치.
  6. 제5 항에 있어서,
    상기 중간층은 경화성 물질을 포함하고, 상기 발광 소자의 제2 단부를 노출하는 표시 장치.
  7. 제6 항에 있어서,
    상기 발광 소자는,
    제1 도전성 반도체층, 상기 제1 도전성 반도체층의 적어도 일부를 감싸는 활성층, 상기 활성층의 적어도 일부를 감싸는 제2 도전성 반도체층, 및 상기 제2 도전성 반도체층의 적어도 일부를 감싸는 전극층을 포함한 코어-쉘 발광 패턴; 및
    상기 코어-쉘 발광 패턴의 외주면 일부를 감싸는 절연 피막을 포함하고,
    상기 전극층의 일부는 상기 절연 피막에 커버되지 않고, 상기 제2 전극에 직접적으로 접촉하는 표시 장치.
  8. 제7 항에 있어서,
    상기 중간층은 복수 개의 도전성 입자들을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 중간층과 상기 제2 전극 사이에 제공된 절연 패턴을 더 포함하는 표시 장치.
  10. 제3 항에 있어서,
    상기 표시 소자층은, 상기 연결 배선과 동일한 면 상에 제공되며 상기 연결 배선과 일체로 제공된 컨택 전극을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 화소 회로부와 상기 제1 전극 사이 및 상기 화소 회로부와 상기 컨택 전극 사이에 각각 제공되며, 상기 제1 전극의 일 영역을 노출하는 개구부를 포함하는 격벽을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 중간층은 상기 격벽의 상기 개구부를 채우는 표시 장치.
  13. 제12 항에 있어서,
    상기 격벽은 상기 발광 소자의 길이보다 큰 높이를 갖는 표시 장치.
  14. 제13 항에 있어서,
    상기 격벽 상의 상기 제1 전극의 적어도 일부 및 상기 격벽 상의 상기 컨택 전극의 적어도 일부를 각각 커버하는 절연층을 더 포함하는 표시 장치.
  15. 제12 항에 있어서,
    상기 표시 소자층은, 상기 격벽 상에 제공되며 상기 제1 전극과 중첩된 반사층을 더 포함하는 표시 장치.
  16. 제12 항에 있어서,
    상기 중간층은 상기 반사층의 적어도 일 영역에 접촉하는 표시 장치.
  17. 제16 항에 있어서,
    상기 반사층은 일정한 반사율을 갖는 도전성 물질 및 굴절률이 상이한 다수의 유전체 박막이 적층된 형태의 유전체 거울 중 어느 하나를 포함하는 표시 장치.
  18. 기판 상에 상기 기판의 적어도 일부를 노출하는 개구부를 포함하는 격벽을 형성하는 단계;
    상기 격벽 상에 제1 전극과 상기 제1 전극에 이격된 컨택 전극을 형성하는 단계;
    발광 소자들을 포함한 용매를 상기 개구부 내에 공급하는 단계;
    일면 상에 도전층이 배치된 베이스 기판을 준비하고, 상기 도전층이 상기 격벽과 마주보도록 상기 베이스 기판을 상기 기판 상부에 배치하는 단계;
    상기 제1 전극과 상기 도전층 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극과 상기 도전층 사이에 상기 발광 소자들을 정렬하는 단계;
    상기 용매를 경화시키고 애싱 공정을 통해 상기 경화된 영매의 적어도 일부를 제거하여 상기 발광 소자들 각각의 적어도 일부를 노출하는 중간층을 형성하는 단계; 및
    상기 중간층 상에 제2 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 발광 소자들 각각은 상기 제1 전극에 직접적으로 연결된 제1 단부와 상기 제2 전극에 직접적으로 연결된 제2 단부를 포함하며, 상기 발광 소자의 길이 방향을 따라 정렬되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 전극을 형성하는 단계 이전에, 상기 발광 소자들 각각의 절연 피막의 일부를 제거하는 단계; 및 상기 컨택 전극의 일부를 노출하는 단계를 더 포함하는 표시 장치의 제조 방법.
KR1020180152420A 2018-11-30 2018-11-30 표시 장치 및 그의 제조 방법 Active KR102734571B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180152420A KR102734571B1 (ko) 2018-11-30 2018-11-30 표시 장치 및 그의 제조 방법
EP19888463.7A EP3890019A4 (en) 2018-11-30 2019-05-30 DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF
CN201980079037.9A CN113169211B (zh) 2018-11-30 2019-05-30 显示装置及其制造方法
US17/298,445 US11935986B2 (en) 2018-11-30 2019-05-30 Display device and manufacturing method therefor
PCT/KR2019/006537 WO2020111417A1 (ko) 2018-11-30 2019-05-30 표시 장치 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180152420A KR102734571B1 (ko) 2018-11-30 2018-11-30 표시 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200066438A true KR20200066438A (ko) 2020-06-10
KR102734571B1 KR102734571B1 (ko) 2024-11-28

Family

ID=70854079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180152420A Active KR102734571B1 (ko) 2018-11-30 2018-11-30 표시 장치 및 그의 제조 방법

Country Status (5)

Country Link
US (1) US11935986B2 (ko)
EP (1) EP3890019A4 (ko)
KR (1) KR102734571B1 (ko)
CN (1) CN113169211B (ko)
WO (1) WO2020111417A1 (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210155440A (ko) * 2020-06-15 2021-12-23 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
CN113871422A (zh) * 2020-06-30 2021-12-31 三星显示有限公司 像素和具有像素的显示装置
KR20220007828A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 표시 장치
US20230060443A1 (en) * 2021-08-24 2023-03-02 Samsung Display Co., Ltd. Display device
WO2023027217A1 (ko) * 2021-08-27 2023-03-02 엘지전자 주식회사 디스플레이 장치
WO2023033572A1 (ko) * 2021-09-01 2023-03-09 엘지전자 주식회사 반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조 방법
US20230187583A1 (en) * 2021-12-09 2023-06-15 Samsung Display Co., Ltd. Pixel, display device including the same, and method of fabricating the display device
US12159958B2 (en) 2021-03-16 2024-12-03 Samsung Display Co., Ltd. Display device
US12514049B2 (en) 2020-09-23 2025-12-30 Samsung Display Co., Ltd. Display device and manufacturing method thereof
US12610661B2 (en) 2022-02-16 2026-04-21 Samsung Display Co., Ltd. Light-emitting element, method of aligning the same, and display device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3096509B1 (fr) * 2019-05-20 2021-05-28 Aledia Dispositif optoelectronique avec diodes electroluminescentes dont une zone dopee integre une portion externe a base d’aluminium et de nitrure de galium
CN112420897A (zh) * 2019-08-20 2021-02-26 群创光电股份有限公司 电子装置
FR3111236A1 (fr) * 2020-06-03 2021-12-10 Aledia Dispositif électronique pour capture ou émission d’une grandeur physique et procédé de fabrication
US11804063B2 (en) * 2020-08-17 2023-10-31 Au Optronics Corporation Photosensitive apparatus
KR102912536B1 (ko) 2020-09-07 2026-01-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102944421B1 (ko) * 2020-10-22 2026-03-27 삼성디스플레이 주식회사 표시 장치
KR102940896B1 (ko) * 2021-01-08 2026-03-18 삼성디스플레이 주식회사 표시 장치
WO2023277466A1 (ko) * 2021-06-30 2023-01-05 엘지전자 주식회사 반도체 발광소자를 포함하는 디스플레이 장치
KR20230105760A (ko) * 2022-01-04 2023-07-12 삼성디스플레이 주식회사 반도체 발광 소자
KR102723691B1 (ko) * 2022-06-09 2024-10-31 고려대학교 산학협력단 Led 로드가 선택적으로 정렬된 led 수직 정렬 구조체 및 이의 제조 방법
WO2024025757A1 (en) * 2022-07-25 2024-02-01 Corning Incorporated Display device comprising a light-extraction apparatus
CN119923976A (zh) * 2022-09-23 2025-05-02 Lg电子株式会社 显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140159043A1 (en) * 2012-12-10 2014-06-12 LuxVue Technology Corporation Active matrix display panel with ground tie lines
KR20170116633A (ko) * 2016-04-11 2017-10-20 삼성디스플레이 주식회사 디스플레이 장치
KR20180005126A (ko) * 2016-07-05 2018-01-15 발레오 비젼 자동차용 조명 및/또는 신호 발생 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5102824A (en) * 1990-11-05 1992-04-07 California Institute Of Technology Method of manufacturing a distributed light emitting diode flat-screen display for use in televisions
US5231049A (en) 1990-11-05 1993-07-27 California Institute Of Technology Method of manufacturing a distributed light emitting diode flat-screen display for use in televisions
WO2003012884A1 (en) 2001-08-01 2003-02-13 Nam-Young Kim Display system
US7897971B2 (en) 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20110041401A (ko) 2009-10-15 2011-04-21 샤프 가부시키가이샤 발광 장치 및 그 제조 방법
US8872214B2 (en) 2009-10-19 2014-10-28 Sharp Kabushiki Kaisha Rod-like light-emitting device, method of manufacturing rod-like light-emitting device, backlight, illuminating device, and display device
KR101244926B1 (ko) 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
KR101209449B1 (ko) 2011-04-29 2012-12-07 피에스아이 주식회사 풀－칼라 ｌｅｄ 디스플레이 장치 및 그 제조방법
US9159700B2 (en) 2012-12-10 2015-10-13 LuxVue Technology Corporation Active matrix emissive micro LED display
US9178123B2 (en) 2012-12-10 2015-11-03 LuxVue Technology Corporation Light emitting device reflective bank structure
US11398579B2 (en) * 2013-09-30 2022-07-26 Commissariat à l'énergie atomique et aux énergies alternatives Method for producing optoelectronic devices comprising light-emitting diodes
US9755110B1 (en) * 2016-07-27 2017-09-05 Sharp Laboratories Of America, Inc. Substrate with topological features for steering fluidic assembly LED disks
KR102399435B1 (ko) 2014-12-26 2022-05-17 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20250065420A (ko) * 2015-12-25 2025-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 화합물, 발광 소자, 표시 장치, 전자 기기, 및 조명 장치
KR102610027B1 (ko) * 2016-03-04 2023-12-11 삼성디스플레이 주식회사 표시 장치
KR102610028B1 (ko) * 2016-04-12 2023-12-06 삼성디스플레이 주식회사 디스플레이 장치
KR102587215B1 (ko) 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102559514B1 (ko) 2018-04-13 2023-07-27 삼성디스플레이 주식회사 표시 장치
KR102520554B1 (ko) 2018-07-30 2023-04-13 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140159043A1 (en) * 2012-12-10 2014-06-12 LuxVue Technology Corporation Active matrix display panel with ground tie lines
KR20170116633A (ko) * 2016-04-11 2017-10-20 삼성디스플레이 주식회사 디스플레이 장치
KR20180005126A (ko) * 2016-07-05 2018-01-15 발레오 비젼 자동차용 조명 및/또는 신호 발생 장치

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210155440A (ko) * 2020-06-15 2021-12-23 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
CN113871422A (zh) * 2020-06-30 2021-12-31 三星显示有限公司 像素和具有像素的显示装置
KR20220007828A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 표시 장치
US12514049B2 (en) 2020-09-23 2025-12-30 Samsung Display Co., Ltd. Display device and manufacturing method thereof
US12159958B2 (en) 2021-03-16 2024-12-03 Samsung Display Co., Ltd. Display device
US20230060443A1 (en) * 2021-08-24 2023-03-02 Samsung Display Co., Ltd. Display device
WO2023027217A1 (ko) * 2021-08-27 2023-03-02 엘지전자 주식회사 디스플레이 장치
US12324289B2 (en) 2021-08-27 2025-06-03 Lg Electronics Inc. Display device
WO2023033572A1 (ko) * 2021-09-01 2023-03-09 엘지전자 주식회사 반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조 방법
US20230187583A1 (en) * 2021-12-09 2023-06-15 Samsung Display Co., Ltd. Pixel, display device including the same, and method of fabricating the display device
US12610661B2 (en) 2022-02-16 2026-04-21 Samsung Display Co., Ltd. Light-emitting element, method of aligning the same, and display device

Also Published As

Publication number Publication date
CN113169211A (zh) 2021-07-23
US11935986B2 (en) 2024-03-19
EP3890019A1 (en) 2021-10-06
CN113169211B (zh) 2024-10-11
KR102734571B1 (ko) 2024-11-28
EP3890019A4 (en) 2022-08-17
WO2020111417A1 (ko) 2020-06-04
US20220029058A1 (en) 2022-01-27

Similar Documents

Publication Publication Date Title
KR102734571B1 (ko) 표시 장치 및 그의 제조 방법
JP7522155B2 (ja) 発光装置、及びこれを備えた表示装置
EP3913678B1 (en) Light-emitting device and display device comprising same
KR102541260B1 (ko) 표시 장치 및 그의 제조 방법
KR102516131B1 (ko) 표시 장치 및 그의 제조 방법
KR102524569B1 (ko) 표시 장치 및 그의 제조 방법
CN113692648B (zh) 显示装置及制造显示装置的方法
KR102657126B1 (ko) 발광 장치 및 이를 구비한 표시 장치
KR102600602B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102717688B1 (ko) 화소 및 이를 구비한 표시 장치
CN112913021B (zh) 显示设备
KR102768389B1 (ko) 표시 장치
CN113169191B (zh) 显示装置及其制造方法
CN114846613B (zh) 显示装置和用于制造该显示装置的方法
US11785824B2 (en) Display device and manufacturing method thereof
CN113711359B (zh) 显示设备及制造其的方法
KR20220051084A (ko) 표시 장치 및 그의 제조 방법
KR102734577B1 (ko) 표시 장치 및 그의 제조 방법
KR102864792B1 (ko) 표시 장치

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000