KR20200070603A - 입출력 회로 및 이를 포함하는 전자 소자 - Google Patents

입출력 회로 및 이를 포함하는 전자 소자 Download PDF

Info

Publication number
KR20200070603A
KR20200070603A KR1020180157902A KR20180157902A KR20200070603A KR 20200070603 A KR20200070603 A KR 20200070603A KR 1020180157902 A KR1020180157902 A KR 1020180157902A KR 20180157902 A KR20180157902 A KR 20180157902A KR 20200070603 A KR20200070603 A KR 20200070603A
Authority
KR
South Korea
Prior art keywords
input
voltage
gate
transistor
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020180157902A
Other languages
English (en)
Other versions
KR102577131B1 (ko
Inventor
이상목
장준태
김승후
차재아
Original Assignee
주식회사 디비하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디비하이텍 filed Critical 주식회사 디비하이텍
Priority to KR1020180157902A priority Critical patent/KR102577131B1/ko
Publication of KR20200070603A publication Critical patent/KR20200070603A/ko
Application granted granted Critical
Publication of KR102577131B1 publication Critical patent/KR102577131B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

실시 예는 데이터 신호와 제1 제어 신호에 기초하여 제1 신호와 제2 신호를 생성하는 로직부; 제1 게이트, 제1 소스, 및 제1 전원의 제1 전압이 인가되는 제1 드레인을 포함하는 제1 PMOS 트랜지스터, 및 제2 신호가 제공되는 제2 게이트, 제1 전압보다 낮은 제2 전원의 제2 전압이 인가되는 제2 소스, 및 제1 드레인과 접속되는 제2 드레인을 포함하는 제1 NMOS 트랜지스터를 포함하는 드라이버; 제1 신호를 수신하고 제2 제어 신호에 기초하여 제1 신호를 제1 PMOS 트랜지스터의 제1 게이트로 전달하는 게이트 트래킹 회로; 및 제1 소스와 제2 드레인에 접속되는 입출력 터미널을 포함하고, 게이트 트래킹 회로는 제1 신호가 입력되는 입력 단자, 제1 게이트에 접속되는 출력 단자, 부극성 제어 단자, 및 제1 전압이 제공되는 정극성 제어 단자를 포함하는 트랜스미션 게이트; 및 제2 제어 신호에 기초하여 제2 전압을 상기 부극성 제어 단자에 제공하는 바이어스부를 포함한다.

Description

입출력 회로 및 이를 포함하는 전자 소자{INPUT/OUTPUT CIRCUIT AND ELECTRONIC DEVICE INCLUDING THE SAME}
실시 예는 전압 입출력 회로 및 이를 포함하는 전자 소자에 관한 것이다.
전자 소자의 입출력 회로는 전자 장치의 내부 회로와 전자 장치 밖의 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. 전자 장치의 입출력 회로는 내부 회로와 외부 회로 간의 전압 신호를 송신 또는 수신할 수 있다.
전자 소자의 입출력 회로는 내부 회로와 외부 회로 간에 전기적 절연(electrical isolation)을 제공하는 경우, 또는 내부 회로가 외부 회로와 다른 레벨의 전압에서 동작하는 경우에 유용할 수 있다.
일반적으로 입출력 회로는 출력의 역할을 하는 출력 드라이버(output driver)를 포함할 수 있다. 출력 드라이버는 PMOS와 NMOS의 드레인 전압 특성을 이용할 수 있고, NMOS의 P-웰(Well) 바이어스로는 그라운드가 제공될 수 있고, PMOS의 N_웰 바이어스는 전원 전압이 제공될 수 있다.
실시 예는 로직부의 소자의 내압 이상의 신호를 입출력 터미널로 수신할 수 있고, 동작 전압보다 높은 전압이 입출력 터미널로 인가될 때 전류 누설 방지 및 로직부의 소자를 보호할 수 있는 입출력 회로 및 이를 포함하는 전자 소자를 제공한다.
실시 예에 따른 입출력 회로는 데이터 신호와 제1 제어 신호에 기초하여 제1 신호와 제2 신호를 생성하는 로직부; 제1 게이트, 제1 소스, 및 제1 전원의 제1 전압이 인가되는 제1 드레인을 포함하는 제1 PMOS 트랜지스터, 및 상기 제2 신호가 제공되는 제2 게이트, 상기 제1 전압보다 낮은 제2 전원의 제2 전압이 인가되는 제2 소스, 및 상기 제1 드레인과 접속되는 제2 드레인을 포함하는 제1 NMOS 트랜지스터를 포함하는 드라이버; 상기 제1 신호를 수신하고, 제2 제어 신호에 기초하여 상기 제1 신호를 상기 제1 PMOS 트랜지스터의 상기 제1 게이트로 전달하는 게이트 트래킹 회로(gate tracking circuit); 및 상기 제1 소스와 상기 제2 드레인에 접속되는 입출력 터미널을 포함하고, 상기 게이트 트래킹 회로는 상기 제1 신호가 입력되는 입력 단자, 상기 제1 게이트에 접속되는 출력 단자, 부극성 제어 단자, 및 상기 제1 전압이 제공되는 정극성 제어 단자를 포함하는 트랜스미션 게이트; 및 상기 제2 제어 신호에 기초하여 상기 제2 전압을 상기 부극성 제어 단자에 제공하는 바이어스부를 포함할 수 있다.
상기 바이어스부는 상기 제2 제어 신호 및 상기 입출력 터미널에 인가된 전압에 기초하여 제1 노드에 상기 제1 전압을 제공하고, 상기 제1 노드는 상기 트랜스미션 게이트의 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드일 수 있다.
상기 바이어스부는 상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 입출력 터미널에 인가된 전압을 상기 트랜스미션 게이트의 상기 부극성 제어 단자에 제공할 수 있다.
상기 바이어스부는 상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 입출력 터미널에 인가된 전압을 상기 제1 노드에 제공할 수 있다.
상기 바이어스부는 상기 제2 제어 신호가 입력되는 게이트, 상기 트랜스미션 게이트의 상기 부극성 제어 단자와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터를 포함하는 제1 바이어스부를 포함할 수 있다.
상기 제1 바이어스부는 상기 제1 전압이 제공되는 게이트, 및 상기 제1 트랜지스터와 상기 트랜스미션 게이트의 상기 부극성 제어 단자 사이에 접속되는 소스 및 드레인을 포함하는 제2 트랜지스터를 더 포함할 수 있다.
상기 바이어스부는 제2 바이어스부를 더 포함할 수 있고, 상기 제2 바이어스부는 상기 제2 제어 신호가 제공되는 게이트, 및 상기 제1 전원과 제1 노드 사이에 접속되는 소스 및 드레인을 포함하는 제3 트랜지스터; 및 상기 입출력 터미널에 접속되는 게이트, 및 상기 제3 트랜지스터와 상기 제1 노드 사이에 접속되는 소스 및 드레인을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 노드는 상기 트랜스미션 게이트의 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드일 수 있다.
상기 바이어스부는 제3 바이어스부를 더 포함할 수 있고, 상기 제3 바이어스부는 상기 제1 전압이 제공되는 게이트, 및 제2 노드와 상기 입출력 터미널 사이에 접속되는 소스와 드레인을 포함하는 제5 트랜지스터; 및 상기 제1 전압이 제공되는 게이트, 및 상기 제1 노드와 상기 입출력 터미널 사이에 접속되는 소스와 드레인을 포함하는 제6 트랜지스터를 포함하고, 상기 제2 노드는 상기 제1 바이어스부의 상기 제1 트랜지스터와 상기 트랜스미션 게이트의 상기 부극성 제어 단자의 접속 노드일 수 있다.
상기 드라이버는 상기 제1 전압이 제공되는 게이트, 및 상기 입출력 터미널과 상기 제1 NMOS 트랜지스터 사이에 접속되는 소스 및 드레인을 포함하는 제2 NMOS 트랜지스터를 더 포함할 수 있다.
상기 입출력 회로는 상기 드라이버의 상기 제1 PMOS 트랜지스터의 벌크(bulk)에 연결되는 플로팅 노드를 포함하는 플로팅 N웰 회로를 더 포함할 수 있다.
상기 트랜스미션 게이트는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 CMOS 트랜스미션 게이트일 수 있고, 상기 정극성 제어 단자는 상기 트랜스미션 게이트의 상기 NMOS 트랜지스터의 게이트이고, 상기 부극성 제어 단자는 상기 트랜스미션 게이트의 상기 PMOS 트랜지스터의 게이트일 수 있다.
상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제3 내지 제6 트랜지스터들 각각은 PMOS 트랜지스터일 수 있다.
상기 입출력 회로는 상기 드라이버의 상기 제1 PMOS 트랜지스터의 벌크(bulk), 상기 제3 내지 제6 트랜지스터들 각각의 벌크, 및 상기 트랜스미션 게이트의 상기 PMOS 트랜지스터의 벌크에 연결되는 플로팅 노드를 포함하는 플로팅 N웰 회로를 더 포함할 수 있다.
상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호일 수 있다.
다른 실시 예에 따른 입출력 회로는 데이터 신호와 제1 제어 신호에 기초하여 제1 신호와 제2 신호를 생성하는 로직부; 제1 게이트, 제1 소스, 및 제1 전원의 제1 전압이 인가되는 제1 드레인을 포함하는 제1 PMOS 트랜지스터, 및 상기 제2 신호가 제공되는 제2 게이트, 상기 제1 전압보다 낮은 제2 전원의 제2 전압이 인가되는 제2 소스, 및 상기 제1 드레인과 접속되는 제2 드레인을 포함하는 제1 NMOS 트랜지스터를 포함하는 드라이버; 상기 제1 신호가 입력되는 입력 단자, 상기 제1 게이트에 접속되는 출력 단자, 부극성 제어 단자, 및 상기 제1 전압이 제공되는 정극성 제어 단자를 포함하는 트랜스미션 게이트; 제2 제어 신호에 기초하여 상기 제2 전압을 상기 부극성 제어 단자에 제공하기 위한 제1 트랜지스터를 포함하는 제1 바이어스부; 상기 제1 전원과 제1 노드 사이에 접속되고, 상기 제2 제어 신호에 의하여 제어되는 제2 트랜지스터 및 상기 입출력 터미널에 인가된 전압에 의하여 제어되는 제3 트랜지스터를 포함하는 제2 바이어스부; 상기 제1 소스와 상기 제2 드레인에 접속되는 입출력 터미널; 및 상기 입출력 터미널과 상기 제1 노드 사이에 접속되고 상기 제1 전압이 제공되는 게이트를 포함하는 제4 트랜지스터 및 상기 입출력 터미널과 제2 노드 사이에 접속되고 상기 제2 전압이 제공되는 게이트를 포함하는 제5 트랜지스터를 포함하는 제3 바이어스부를 포함하고, 상기 제1 노드는 상기 트랜스미션 게이트의 상기 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드이고, 상기 제2 노드는 상기 제1 바이어스부와 상기 트랜스미션 게이트의 상기 부극성 제어 단자의 접속 노드이고, 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호일 수 있다.
출력 모드일 때, 상기 제1 및 제2 신호들에 기초하여 상기 드라이버의 상기 제1 PMOS 트랜지스터와 상기 제2 POMS 트랜지스터 중 어느 하나는 턴 온되고, 나머지 다른 하나는 턴 오프될 수 있고, 상기 출력 모드일 때, 상기 제1 트랜지스터는 턴 온되어 상기 제2 전압을 상기 부극성 제어 단자에 제공할 수 있다.
수신 모드일 때, 상기 드라이버의 상기 제1 PMOS 트랜지스터와 상기 제2 POMS 트랜지스터는 턴 오프되고, 상기 제1 바이어스부의 상기 제1 트랜지스터는 턴 오프되고, 상기 제2 바이어스부는 상기 제1 전압을 상기 제1 노드에 제공할 수 있다.
상기 수신 모드일 때, 상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 제3 바이어스부는 상기 제1 노드 및 상기 제2 노드에 상기 입출력 터미널에 인가된 전압을 제공할 수 있다.
실시 예에 따른 전자 소자는 데이터 및 제2 제어 신호를 출력하는 내부 회로; 및 상술한 입출력 회로를 포함할 수 있다.
실시 예는 로직부의 소자의 내압 이상의 신호를 입출력 터미널로 수신할 수 있고, 동작 전압보다 높은 전압이 입출력 터미널로 인가될 때 전류 누설 방지 및 로직부의 소자를 보호할 수 있다.
도 1은 실시 예에 따른 전자 소자의 구성도를 나타낸다.
도 2는 도 1의 게이트 트래킹 회로의 일 실시 예를 나타낸다.
도 3은 도 1의 전자 소자의 출력 모드일 때의 게이트 트래킹 회로의 출력의 시뮬레이션 결과를 나타낸다.
도 4는 도 1의 전자 소자의 수신 모드일 때의 게이트 트래킹 회로의 출력의 시뮬레이션 결과를 나타낸다.
도 5는 도 1의 전자 소자의 허용 모드일 때의 게이트 트래킹 회로의 출력의 시뮬레이션 결과를 나타낸다.
도 6은 도 1의 전자 소자의 페일 세이프 모드일 때의 게이트 트래킹 회로의 출력의 시뮬레이션 결과를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
"플로트(float) 또는 플로팅(floating)" 이라는 용어는 상세한 설명에서 회로의 특정 부분이 임의의 특정 전압 값에 한정되지 않는다는 것을 나타내는데 사용될 수 있다.
도 1은 실시 예에 따른 전자 소자(100)의 구성도를 나타내고, 도 2는 도 1의 게이트 트래킹 회로(310)의 일 실시 예를 나타낸다.
도 1 및 도 2를 참조하면, 전자 소자(100)는 내부 회로(110), 및 입출력 회로(115)를 포함할 수 있다.
입출력 회로(115)는 입출력 로직부(120), 및 드라이버부(130)를 포함한다.
내부 회로(110)는 데이터(DATA), 및 제1 제어 신호(CON)를 입출력 로직부(120)로 제공한다.
예컨대, 내부 회로(110)는 데이터(DATA)를 증폭하고, 증폭된 결과를 입출력 로직부(120)로 출력하는 제1 증폭기(101), 및 제1 제어 신호(CON)를 증폭하고 증폭된 결과를 입출력 로직부(120)로 출력하는 제2 증폭기(102)를 포함할 수 있다.
또한 내부 회로(110)는 드라이버부(130)로부터 제공되는 신호(Y)를 수신하고, 수신된 결과를 증폭하여 출력하는 제3 증폭기(103)를 포함할 수 있다.
예컨대, 제1 내지 제3 증폭기들(101 내지 103) 각각은 레벨 쉬프터, 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.
입출력 로직부(120)는 내부 회로(110)로부터 제공된 데이터(DATA), 및 제1 제어 신호(CON)에 기초하여, 드라이버부(130)의 드라이버(210)의 구동을 제어하는 제1 및 제2 로직 신호들(P1, P2)을 생성한다.
입출력 로직부(120)는 내부 회로(110)로부터 데이터(DATA), 및 제1 제어 신호(CON)를 수신하고, 수신된 데이터(DATA), 및 제1 제어 신호(CON)를 논리 연산하고, 논리 연산된 결과를 드라이버부(130)에 제공한다.
예컨대, 입출력 로직부(120)는 데이터(DATA), 및 제1 제어 신호(CON)를 논리 연산하고, 논리 연산한 결과에 따른 제1 신호(P1) 및 제2 신호(P2)를 생성한다.
입출력 로직부(120)는 로직부(120a) 및 게이트 트래킹 회로(310, Gate Tracking Circuit)를 포함할 수 있다.
로직부(120a)는 데이터 신호(DATA)와 제1 제어 신호(CON)를 논리 연산하고, 논리 연산한 결과에 따른 제1 신호(P1)와 제2 신호(P2)를 출력할 수 있다.
이때 제1 신호(P1)는 드라이버부(130)의 드라이버(210)의 PMOS 트랜지스터(211)의 턴 온 또는 턴 오프를 제어하기 위한 신호일 수 있고, 제2 신호(P2)는 드라이버부(130)의 드라이버(210)의 NMOS 트랜지스터(212)의 턴 온 또는 턴 오프를 제어하기 위한 신호일 수 있다.
데이터 신호(DATA)와 제1 제어 신호(CON)의 논리 연산 결과에 따라 제1 신호(P1)과 제2 신호(P2)가 생성될 수 있고, 드라이버(210)는 출력 모드, 또는 수신 모드로 동작될 수 있다.
로직부(120a)는 제1 인버터(111), 제1 NAND 게이트(121), 및 제1 NOR 게이트(122)를 포함할 수 있다.
제1 인버터(111)는 제1 제어 신호(CON)를 반전시키고, 반전된 제어 신호를 출력한다.
제1 NAND 게이트(121)는 데이터(DATA)와 제1 인버터(111)의 출력을 논리 연산하고, 논리 연산된 결과에 따른 제1 논리 신호를 출력한다.
제1 NOR 게이트(122)는 데이터(DATA)와 제1 제어 신호(CON)를 논리 연산하고, 논리 연산된 결과에 따른 제2 논리 신호를 출력한다.
로직부(120a)는 제2 인버터(131), 및 제3 인버터(132)를 더 포함할 수 있다.
제2 인버터(131)는 제1 논리 신호를 반전시키고, 반전된 결과를 출력할 수 있다.
제3 인버터(132)는 제2 논리 신호를 반전시키고, 반전된 결과를 출력할 수 있다.
또한 로직부(120a)는 제2 NAND 게이트(141), 및 제2 NOR 게이트(142)를 더 포함할 수도 있다.
제2 NAND 게이트(141)는 제1 및 제2 입력 단자들을 구비하고, 제1 및 제2 입력 단자들 각각으로 수신된 제2 인버터(131)의 출력을 논리 연산하고, 논리 연산된 결과에 따라 제1 신호(P1)를 생성한다. 예컨대, 제2 NAND 게이트(141)의 제1 및 제2 입력 단자들은 서로 접속될 수 있다.
제2 NOR 게이트(142)는 제3 입력 단자 및 제4 입력 단자들을 구비하고, 제3 및 제4 입력 단자들 각각으로 수신된 제3 인버터(132)의 출력을 논리 연산하고, 논리 연산된 결과에 따라 제2 신호(P2)를 생성한다. 예컨대, 제2 NOR 게이트(142)의 제3 및 제4 입력 단자들은 서로 접속될 수 있다.
도 1의 로직부(120a)에서 제2 NAND 게이트(141)와 제2 NOR 게이트(142)는 생략될 수 있다.
드라이버부(130)는 입출력 터미널(201), 드라이버(210), 및 플로팅 N-웰 회로(410)를 포함한다. 여기서 입출력 터미널(201)은 입출력 패드(I/O PAD)로 대체하여 사용될 수 있다.
드라이버(210)는 게이트 트래킹 회로(310)의 출력(PO)과 제2 신호(P2)에 기초하여, 제1 전원의 제1 전압(DVDD, 예컨대, 3.3[V]), 또는 제2 전원의 제2 전압(DVSS, 예컨대, 0[V])을 출력하는 출력 노드(OUT)를 포함하고, 출력 노드(OUT)는 입출력 터미널(210)에 연결된다. 예컨대, 제1 전원의 제1 전압(DVDD)은 제2 전원의 제2 전압(DVSS)보다 클 수 있다(DVDD>DVSS).
드라이버(210)는 게이트 트래킹 회로(310)의 출력(PO)과 제2 신호(P2)에 응답하여 풀 업(pull-up) 또는 풀 다운(pull-down) 동작을 수행할 수 있고, 풀 업 전압인 제1 전압(DVDD, 예컨대, 3.3[V]) 또는 풀 다운 전압인 제2 전압(DVSS, 예컨대, 0[V])을 출력 노드(OUT)를 통하여 출력할 수 있다.
예컨대, 제1 전원의 제1 전압(DVDD)은 NMOS 트랜지스터를 턴 온시킬 수 있는 전압, 예컨대, 3.3[V]일 수 있고, 제2 전원의 제2 전압(DVSS)은 PMOS 트랜지스터를 턴 온시킬 수 있는 전압, 예컨대, 0[V]일 수 있다.
드라이버(210)는 PMOS 트랜지스터(211), 및 제1 NMOS 트랜지스터(212)를 포함할 수 있다. 또한 드라이버(210)는 제2 NMOS 트랜지스터(213)를 더 포함할 수도 있다.
PMOS 트랜지스터(211)는 게이트 트래킹 회로(310)의 출력(PO)이 제공되는 게이트, 제1 전원의 제1 전압(DVDD)이 제공되는 드레인, 및 입출력 터미널(210)에 연결되는 소스를 포함할 수 있다.
제1 NMOS 트랜지스터(212)는 제2 신호(P2)가 제공되는 게이트, 제2 전원의 제2 전압(DVSS)이 제공되는 소스, 및 입출력 터미널(210)과 PMOS 트랜지스터(211)의 드레인에 접속되는 드레인을 포함할 수 있다.
제2 NMOS 트랜지스터(213)는 제1 전압(DVDD)이 제공되는 게이트, 및 입출력 터미널(201)과 제1 NMOS 트랜지스터(212) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
입출력 터미널(201)은 PMOS 트랜지스터(211)의 소스와 제2 NMOS 트랜지스터(213)의 소스에 접속될 수 있다.
예컨대, PMOS 트랜지스터(211)의 소스와 제2 NMOS 트랜지스터(213)의 소스의 접속 노드는 드라이버(210)의 출력 노드(OUT)일 수 있고, 드라이버(210)의 출력 노드(OUT)는 입출력 터미널(201)에 접속될 수 있다.
제2 NMOS 트랜지스터(213)는 제1 NMOS 트랜지스터(212)에 허용되는 제1 전압(DVDD)보다 높은 전압이 제1 NMOS 트랜지스터(212)에 인가되는 것을 억제함으로써, 제1 NMOS 트랜지스터(212)를 보호하는 역할을 할 수 있다.
도 2에서 제2 NMOS 트랜지스터(213)는 생략될 수 있고, 제2 NMOS 트랜지스터(213)가 생략될 경우, 입출력 터미널(201)은 PMOS 트랜지스터(211)의 소스와 제1 NMOS 트랜지스터(212)의 드레인에 접속될 수 있고, 드라이버(210)의 출력 노드(OUT)는 PMOS 트랜지스터(211)의 소스와 제1 NMOS 트랜지스터(212)의 드레인의 접속 노드일 수 있다.
게이트 트래킹 회로(310)는 플로팅 N웰 노드(FNW)의 전압의 제어를 받으며, 로직부(120a)의 제1 신호(P1)를 드라이버(210)의 PMOS 트랜지스터(211)의 게이트에 전달하거나 또는 전달되는 것을 차단할 수 있다.
게이트 트래킹 회로(310)는 트랜스미션 게이트(transmission gate, 311), 및 바이어스부를 포함할 수 있다.
게이트 트래킹 회로(310)의 바이어스부는 제1 바이어스부(312), 및 제2 바이어스부(313)를 포함할 수 있다.
트랜스미션 게이트(311)는 제1 전압(DVDD)과 제1 바이어스부(312)에 의하여 제1 신호(P1)를 드라이버(210)의 PMOS 트랜지스터(211)의 게이트에 전달한다.
예컨대, 트랜스미션 게이트(311)는 제1 전압(DVDD)과 제2 제어 신호(CONB)에 기초하여 제1 신호(P1)를 드라이버(210)의 PMOS 트랜지스터(211)의 게이트에 전달하거나 또는 전달하지 않을 수 있다.
트랜스미션 게이트(311)는 입력 단자(41), 출력 단자(42), 정극성 제어 단자(51), 및 부극성 제어 단자(52)를 포함할 수 있다.
트랜스미션 게이트(311)의 입력 단자(41)에는 제1 신호(P1)가 제공될 수 있다. 트랜스미션 게이트(311)의 출력 단자(42)는 드라이버(210)의 PMOS 트랜지스터(211)의 게이트에 접속될 수 있다.
트랜스미션 게이트(311)의 정극성 제어 단자(51)에는 제1 전압(DVDD)이 제공될 수 있고, 트랜스미션 게이트(311)의 부극성 제어 단자(52)에는 제1 바이어스부(312)가 접속될 수 있다.
예컨대, 트랜스미션 게이트(311)는 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터(MP1)를 포함하는 CMOS 트랜스미션 게이트일 수 있고, 정극성 제어 단자(51)는 NMOS 트랜지스터(MN1)의 게이트일 수 있고, 부극성 단자(52)는 PMOS 트랜지스터(MP1)의 게이트일 수 있다.
제1 바이어스부(312)는 제2 제어 신호(CONB)에 기초하여 트랜스미션 게이트(311)의 부극성 제어 단자(52)에 제2 전압(DVSS)을 제공할 수 있다. 예컨대, 제2 제어 신호(CONB)는 제1 제어 신호(CON)의 반전 신호일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제1 바이어스부(312)는 제2 제어 신호(CONB)가 입력되는 게이트, 트랜스미션 게이트(311)의 부극성 제어 단자(52)와 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 트랜지스터(MN3)를 포함할 수 있다. 예컨대, 트랜지스터(MN3)의 소스에는 제2 전압(DVSS)이 제공될 수 있다.
예컨대, 제1 바이어스부(312)는 제1 전압(DVDD)이 제공되는 게이트, 및 트랜지스터(MN3)와 트랜스미션 게이트(311)의 부극성 제어 단자(52) 사이에 접속되는 소스 및 드레인을 포함하는 트랜지스터(MN2)를 더 포함할 수 있다. 예컨대, 트랜지스터(MN2)의 소스는 제2 노드(N2)에 접속될 수 있고, 트랜지스터(MN2)의 드레인은 트랜지스터(MN3)의 드레인에 접속될 수 있다.
트랜지스터(MN2)는 트랜지스터(MN3)에 허용되는 제1 전압(DVDD)보다 높은 전압이 트랜지스터(MN3)에 인가되는 것을 억제함으로써, 트랜지스터(MN3)를 보호하는 역할을 할 수 있다.
제1 바이어스부(312)의 트랜지스터들(MN2,MN3) 각각은 NMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 제1 바이어스부(312)의 트랜지스터들(MN2,MN3) 중 적어도 하나는 PMOS 트랜지스터일 수도 있다.
제2 바이어스부(313)는 제2 제어 신호(CONB), 및 입출력 터미널(201)의 전압에 기초하여, 제1 노드(N1)에 제1 전압(DVDD)을 제공할 수 있다. 제1 노드(N1)는 트랜스미션 게이트(311)의 출력 단자(42)와 드라이버(210)의 PMOS 트랜지스터(211)의 게이트의 접속 노드일 수 있다.
예컨대, 제2 바이어스부(313)는 제1 전원과 제1 노드(N1) 사이에 접속되는 트랜지스터(MP2)와 트랜지스터(MP3)를 포함할 수 있다.
트랜지스터(MP2)는 제2 제어 신호(CONB)에 의하여 제어될 수 있고, 트랜지스터(MP3)는 입출력 터미널(201)에 인가된 전압에 의하여 제어될 수 있다.
트랜지스터(MP2)는 제2 제어 신호(CONB)가 제공되는 게이트, 및 제1 전원과 제1 노드(N1) 사이에 접속되는 소스 및 드레인을 포함할 수 있다. 예컨대, 제1 전원의 제1 전압(DVDD)은 트랜지스터(MP2)의 소스에 제공될 수 있다.
예컨대, 트랜지스터(MP2)의 소스와 트랜지스터(MP2)의 벌크는 서로 연결될 수 있다. 또는 다른 실시 예에서는 예컨대, 트랜지스터(MP2)의 벌크에 플로팅 N웰 회로(410)의 플로팅 N웰 노드가 연결될 수도 있다.
트랜지스터(MP3)는 입출력 터미널(201)에 접속되는 게이트, 및 트랜지스터(MP2)와 제1 노드(N1) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
예컨대, 트랜지스터(MP3)의 드레인은 트랜지스터(MP2)의 드레인에 접속될 수 있고, 트랜지스터(MP3)의 소스는 제1 노드(N1)에 접속될 수 있다.
제2 바이어스부(313)의 트랜지스터들(MP2,MP3) 각각은 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 제2 바이어스부(312)의 트랜지스터들(MP2,MP3) 중 적어도 하나는 NMOS 트랜지스터일 수도 있다.
게이트 트래킹 회로(310)의 바이어스부는 제3 바이어스부(314)를 더 포함할 수 있다.
제3 바이어스부(314)는 입출력 터미널(201)과 제1 노드(N1) 사이에 접속되는 트랜지스터(MP5)와 입출력 터미널(201)과 제2 노드(N2) 사이에 접속되는 트랜지스터(MP4)를 포함할 수 있다.
트랜지스터(MP4)는 제1 전압(DVDD)이 제공되는 게이트, 및 제2 노드(N2)와 입출력 터미널(201) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
예컨대, 트랜지스터(MP4)의 드레인은 제2 노드(N2)에 접속될 수 있고, 트랜지스터(MP4)의 소스는 입출력 터미널(201)에 접속될 수 있다.
제2 노드(N2)는 제1 바이어스부(312)와 트랜스미션 게이트(311)의 부극성 제어 단자(52)의 접속 노드일 수 있다.
예컨대, 제2 노드(N2)는 제1 바이어스부(312)의 트랜지스터(MN2)와 트랜스미션 게이트(311)의 부극성 제어 단자(52)의 접속 노드일 수 있다.
도 2의 제1 바이어스부(312)에서 트랜지스터(MN2)는 생략될 수 있고, 트랜지스터(MN2)가 생략될 경우 상기 제2 노드(N2)는 트랜지스터(MN3)와 트랜스미션 게이트(311)의 부극성 제어 단자(52)의 접속 노드일 수 있다.
트랜지스터(MP5)는 제1 전압(DVDD)이 제공되는 게이트, 및 제1 노드(N1)와 입출력 터미널(201) 사이에 접속되는 소스와 드레인을 포함할 수 있다. 예컨대, 트랜지스터(MP4)의 게이트와 트랜지스터(MP5)의 게이트는 서로 접속될 수 있고, 트랜지스터(MP5)의 드레인은 제1 노드(N1)에 접속될 수 있고, 트랜지스터(MP5)의 소스는 입출력 터미널(201)에 접속될 수 있다.
플로팅 N웰 회로(410)는 드라이버(210)의 PMOS 트랜지스터(211)의 벌크(bulk)(또는 바디(body)) 또는 벌크 노드(또는 바디 노드)에 연결되는 플로팅 노드를 포함한다.
예컨대, 플로팅 노드는 플로팅 N웰 노드(Floating N-Well Node, FNW)일 수 있다. 여기서 트랜지스터의 벌크(bulk)는 트랜지스터의 벌크 노드일 수 있고, 트랜지스터의 바디는 트랜지스터의 바디 노드일 수 있다.
또한 플로팅 노드(예컨대, FNW)는 게이트 트래킹 회로(310)를 구성하는 소자들의 PMOS 트랜지스터의 벌크에 접속 또는 연결될 수 있다.
예컨대, 플로팅 N웰 노드(FNW)는 트랜스미션 게이트의 PMOS 트랜지스터(MP1), 제2 바이어스부(313)의 PMOS 트랜지스터(MP2 또는/및 MP3), 및 제3 바이어스부(314)의 PMOS 트랜지스터(MP4,MP5) 중 적어도 하나의 벌크 노드에 연결 또는 접속될 수도 있다.
입출력 터미널(201)은 PMOS 트랜지스터(211)의 드레인과 NMOS 트랜지스터의 드레인의 접속 노드(OUT)에 연결될 수 있다.
플로팅 N웰 노드(FNW)는 입출력 로직부(120)를 구성하는 소자들, 예컨대, 게이트 트래킹 회로(310)에 포함된 적어도 하나의 PMOS 트랜지스터의 벌크 노드에 접속될 수도 있다.
입출력 회로(115)는 출력 모드 및 수신 모드로 동작될 수 있다.
입출력 회로(115)의 출력 모드는 입출력 터미널(201)을 통하여 데이터(DATA)가 출력되는 것이다. 입출력 회로(115)의 수신 모드는 입출력 터미널(201)을 통하여 입력되는 신호(Y)를 수신하여 내부 회로(110)에 전달하는 것이다.
출력 모드와 수신 모드는 제1 제어 신호(CON)에 기초하여 결정될 수 있다.
예컨대, 제1 제어 신호(CON)의 전압이 제1 레벨(예컨대, 로우 레벨)일 때, 입출력 회로(115)는 입출력 터미널(201)로 데이터를 출력하기 위한 출력 모드로 동작될 수 있다. 예컨대, 제1 제어 신호(CON)의 전압이 제2 전원의 제2 전압(DVSS)일 때, 입출력 회로(115)는 출력 모드로 동작될 수 있다.
반면에 제1 제어 신호(CON)의 전압이 제1 레벨보다 높은 제2 레벨(예컨대, 하이 레벨)일 때, 입출력 회로(115)는 입출력 터미널(201)로 데이터를 수신하기 위한 수신 모드로 동작될 수 있다. 예컨대, 제1 제어 신호(CON)의 전압이 제1 전압(DVDD)일 때, 입출력 회로(115)는 수신 모드로 동작될 수 있다.
먼저 입출력 회로(115)의 출력 모드를 설명한다.
출력 모드일 때, 플로팅 N웰 회로(410)는 플로팅 N웰 노드(FNW)를 입출력 터미널(201)로부터 플로팅(floating)시키고, 플로팅 N웰 노드(FNW)에는 제1 전원의 제1 전압(DVDD)을 제공할 수 있다.
출력 모드일 때, 플로팅 N웰 노드(FNW)의 전압은 제1 전원의 제1 전압(DVDD)이 되므로, 드라이버(210)의 PMOS 트랜지스터(211)의 벌크 노드는 제1 전원의 제1 전압(DVDD)에 의하여 바이어싱(biasing)될 수 있다.
출력 모드일 때, 제1 제어 신호(CON)와 데이터(DATA)에 기초하여 생성되는 로직부(120a)의 제1 신호(P1)와 제2 신호(P2)에 의하여 드라이버(210)의 PMOS 트랜지스터(211)와 NMOS 트랜지스터(212) 중 어느 하나는 턴 온될 수 있고, 나머지 다른 하나는 턴 오프될 수 있다.
예컨대, 데이터(DATA)의 전압이 로우 레벨일 때, 제1 및 제2 신호들(P1, P2) 각각은 하이 레벨일 수 있고, 드라이버(210)의 PMOS 트랜지스터(211)는 턴 오프될 수 있고, NMOS 트랜지스터(212)는 턴 온될 수 있고, 입출력 터미널(201)의 전압은 제2 전압(DVSS)이 될 수 있다.
반면에, 예컨대, 데이터(DATA)의 전압이 하이 레벨일 때, 제1 및 제2 신호들(P1, P2) 각각은 로우 레벨일 수 있고, 드라이버(210)의 PMOS 트랜지스터(211)는 턴 온될 수 있고, NMOS 트랜지스터(212)는 턴 오프될 수 있고, 입출력 터미널(201)의 전압은 제1 전압(DVDD)이 될 수 있다.
출력 모드일 때, 제2 제어 신호(CONB)의 전압은 제2 레벨(예컨대, DVDD)일 수 있고, 트랜스미션 게이트(311)는 입력 단자(41)로 수신된 신호를 출력 단자(42)로 전달하는 기능을 수행할 수 있다.
출력 모드일 때, 게이트 트래킹 회로(310)의 바이어스부의 동작은 다음과 같다.
출력 모드일 때, 제2 제어 신호(CONB)에 의하여 제1 바이어스부(312)의 트랜지스터(MN3)는 턴 온되고, 트랜스미션 게이트(311)의 부극성 단자(52)에는 제2 전압이 제공될 수 있고, 트랜스미션 게이트(311)의 트랜지스터(MP1)는 턴 온될 수 있다.
즉 트랜스미션 게이트(311)는 입력 단자(41)로 수신된 제1 신호(P1)를 출력 단자(42)를 통하여 출력되고, 트랜스미션 게이트(311)의 출력(PO)은 드라이버(210)의 PMOS 트랜지스터(211)의 게이트로 전달될 수 있다.
즉 출력 모드일 때, 드라이버(210)의 PMOS 트랜지스터(211)의 게이트는 전달된 제1 신호(P1)(또는 출력(PO))에 의하여 제어될 수 있고, 드라이버(210)의 NMOS 트랜지스터(212)의 게이트는 제2 신호(P2)에 의하여 제어될 수 있다.
출력 모드일 때, 제2 제어 신호(CONB)에 의하여 제2 바이어스부(313)의 트랜지스터(MP2)는 턴 오프되고, 제2 바이어스부(313)는 동작하지 않을 수 있다.
출력 모드일 때, 제3 바이어스부(314)의 트랜지스터들(MP4,MP5)는 턴 오프되고, 제3 바이어스부(314)는 동작하지 않을 수 있다.
다음으로 입출력 회로(115)의 수신 모드를 설명한다.
수신 모드일 때, 제1 제어 신호(CON) 및 데이터(DATA)에 기초하여 생성되는 로직부(120a)의 제1 신호(P1)와 제2 신호(P2)에 의하여 드라이버(210)의 PMOS 트랜지스터(211)와 NMOS 트랜지스터(212)는 턴 오프될 수 있다.
예컨대, 수신 모드일 때 제1 제어 신호(CON)는 하이 레벨일 수 있고, 로직부(120a)에서 생성되는 제1 신호(P1)는 하이 레벨일 수 있고, 제2 신호(P2)는 로우 레벨일 수 있고, 드라이버(210)의 PMOS 트랜지스터(211) 및 NMOS 트랜지스터(212)는 턴 오프될 수 있다.
수신 모드일 때, 입출력 터미널(201)로 수신되는 신호의 전압이 제1 전원의 제1 전압(DVDD) 이하일 때는, 플로팅 N웰 회로(410)는 플로팅 N웰 노드(FNW)의 전압이 제1 전압(DVDD)이 되도록 유지시킴으로써, 입출력 터미널(201)로부터 드라이버(210)의 PMOS 트랜지스터(211)의 벌크 또는 NMOS 트랜지스터(212)의 벌크로의 누설 전류가 흐르는 것을 방지할 수 있다.
수신 모드일 때, 게이트 트래킹 회로(310)의 바이어스부의 동작은 다음과 같다.
수신 모드일 때, 제1 레벨(예컨대, DVSS)의 제2 제어 신호(CONB)에 의하여 제1 바이어스부(312)의 트랜지스터(MN3)는 턴 오프될 수 있다.
수신 모드일 때, 제2 제어 신호(CONB)에 의하여 제2 바이어스부(313)의 트랜지스터(MP2)는 턴 온될 수 있다.
수신 모드일 때, 제2 바이어스부(313)는 입출력 터미널(201)에 수신된 입력 신호의 전압에 기초하여 제1 노드(N1)에 제1 전압(DVDD)을 제공할 수 있다.
또한 수신 모드일 때, 제3 바이어스부(314)는 입출력 터미널(201)에 수신된 입력 신호의 전압에 기초하여 제1 노드(N1) 및 제2 노드(N2) 각각에 입출력 터미널(201)에 수신된 입력 신호의 전압을 제공할 수 있다.
예컨대, 수신 모드에서 입출력 터미널(201)로 수신되는 신호의 전압이 제1 전압(DVDD) 이하이고, 입출력 터미널(201)의 전압(PAD)이 DVSS(=0[V])일 때 제2 바이어스부(313)의 트랜지스터(MP3)는 턴 온될 수 있고, 제1 노드(N1)에 제1 전압(DVDD)이 제공될 수 있고, 드라이버(210)의 PMOS 트랜지스터(211)는 턴 오프될 수 있다.
또는 예컨대, 수신 모드에서 입출력 터미널(201)로 수신되는 신호의 전압이 제1 전압(DVDD) 이하일 때는 제3 바이어스부(314)의 트랜지스터들(MP4,MP5)은 턴 오프될 수 있고, 제1 및 제2 노드들(N1,N2)은 입출력 노드(201)로부터 플로팅될 수 있다.
드라이버부(130)의 수신 모드는 허용 모드(tolerant mode)를 포함할 수 있다. 허용 모드는 제1 전원의 제1 전압(DVDD)보다 높은 전압을 갖는 신호를 입출력 터미널(201)로 수신하는 인터페이스 동작을 나타낸다.
허용 모드를 통하여 입출력 회로(115)는 높은 입력 전압 범위(input voltage range)로 인터페이스 동작이 가능하여 폭 넓게 다른 제품과 통신(communication)이 가능하다.
허용 모드일 때, 제1 전압(DVDD, 예컨대, 3.3[V])보다 높은 제3 전압(예컨대, 5[V])이 입출력 터미널(201)에 인가될 수 있다. 허용 모드는 기본적으로 수신 모드이므로, 제1 제어 신호(CON)의 전압은 제2 레벨(하이 레벨, 예컨대, DVDD)일 수 있고, 제2 제어 신호(CONB)의 전압은 제1 레벨(로우 레벨, 예컨대, DVSS)일 수 있다.
입출력 터미널(201)에 제3 전압(예컨대, 5[V])이 인가되는 허용 모드에서, 플로팅 N웰 회로(410)는 플로팅 N웰 노드(FNW)의 전압을 입출력 터미널(201)의 전압, 즉 제3 전압(예컨대, 5[V])이 되도록 할 수 있다.
허용 모드일 때, 게이트 트래킹 회로(310)의 바이어스부의 동작은 다음과 같다.
허용 모드일 때, 제1 바이어스부(312)와 제2 바이어스부(313)의 동작은 수신 모드에서 설명한 바가 적용될 수 있다.
입출력 터미널(201)의 전압이 제1 전압(DVDD)보다 크게 되는 허용 모드에서, 제3 바이어스부(314)의 트랜지스터(MP4)와 트랜지스터(MP5) 각각은 턴 온될 수 있다.
제3 바이어스부(314)의 트랜지스터(MP4)가 턴 온됨에 따라, 입출력 터미널(201)의 전압이 트랜스미션 게이트(311)의 부극성 제어 단자(52)에 제공될 수 있고, 트랜스미션 게이트(311)의 PMOS 트랜지스터(MP1)는 턴 오프될 수 있다.
또한 제3 바이어스부(314)의 트랜지스터(MP5)가 턴 온됨에 따라, 입출력 터미널(201)의 전압이 제1 노드(N1)에 제공될 수 있고, 트랜스미션 게이트(311)의 NMOS 트랜지스터(MN1)는 턴 오프될 수 있고, 드라이버(210)의 PMOS 트랜지스터(211)는 턴 오프될 수 있다.
즉 허용 모드에서, 제3 바이어스부(314)의 동작에 의하여 트랜스미션 게이트(311)의 입력 단자(41)는 제1 노드(N1)로부터 플로팅되고, 제1 및 제2 바이어스부들(312,313)의 동작에 의하여 제1 전원과 제2 전원이 제1 노드(N1)로부터 플로팅되기 때문에, 제1 노드(N1)의 전압이 입출력 터미널(201)의 전압으로 상승하더라도 입출력 터미널(201)과 제1 전원(또는 제2 전원) 사이에 누설 통로(leakage path)가 차단될 수 있고, 양자 사이에 누설 전류가 발생하는 것을 방지할 수 있다.
또한 허용 모드에서 트랜스미션 게이트(311)가 턴 오프되므로, 로직부(120a)의 소자들은 제1 노드(N1)로부터 플로팅될 수 있고, 이로 인하여 실시 예는 허용 모드에서 로직(120a)의 소자들을 보호할 수 있고, 로직부(120a)의 소자들, 예컨대, 트랜지스터들의 내압 이상의 전압을 갖는 신호를 입출력 터미널(201)로 수신할 수 있다.
드라이버부(130)의 수신 모드는 페일 세이프 모드(fail safe mode)를 포함할 수 있다. 페일 세이프 모드는 전력(power) 소모를 줄이기 위하여 동작이 불필요한 칩의 파워를 다운시키는 모드이다. 페일 세이프 모드에서는 제1 전원의 전압(DVDD), 및 제2 전원의 제2 전압(DVSS)은 0[V]일 수 있다.
도 3은 도 1의 전자 소자의 출력 모드일 때의 게이트 트래킹 회로(310)의 출력의 시뮬레이션 결과를 나타낸다.
도 3을 참조하면, 출력 모드일 때 제2 제어 신호(CONB)는 제2 레벨(예컨대, DVDD=3.3[V])일 수 있고, 게이트 트래킹 회로(310)는 제1 신호(P1)을 수신하고, 출력(PO)을 드라이버(210)의 PMOS 트랜지스터(211)의 게이트로 출력할 수 있다.
도 4는 도 1의 전자 소자의 수신 모드일 때의 게이트 트래킹 회로(310)의 출력의 시뮬레이션 결과를 나타낸다.
도 4를 참조하면, 수신 모드일 때, 제2 제어 신호(CONB)는 제1 레벨(예컨대, DVSS=0[V])일 수 있고, 제2 바이어스부(313)의 트랜지스터(MP2)가 턴 온될 수 있다. 그리고 입출력 터미널(201)로 수신되는 신호가 제1 전압(DVDD) 이하일 때, 제2 바이어스부(313)의 트랜지스터(MP3)는 턴 온될 수 있고, 이로 인하여 제1 노드(N1)의 전압은 제1 전압(DVDD)이 제공될 수 있고, 그 결과 게이트 트래킹 회로(310)의 출력(PO)은 제1 전압(DVDD)을 유지할 수 있고, 이로 인하여 수신 모드가 유지될 수 있다.
도 5는 도 1의 전자 소자의 허용 모드일 때의 게이트 트래킹 회로(310)의 출력의 시뮬레이션 결과를 나타낸다.
도 5를 참조하면, 허용 모드에서 플로팅 N웰 노드(FNW)의 전압은 입출력 터미널(201)의 전압(PAD)이 제공될 수 있다.
또한 허용 모드에서 게이트 트래킹 회로(310)의 출력(PO)은 입출력 터미널(201)의 전압(PAD)이 제공될 수 있고, 이로 인하여 드라이버(210)의 PMOS 트랜지스터를 통한 전류 누설을 방지할 수 있다.
또한 허용 모드에서 트랜스미션 게이트(311)가 턴 오프되므로, 로직부(120a)가 제1 노드(N1)로부터 플로팅되므로, 입출력 터미널(201)의 전압(PAD)으로부터 로직부(120a)의 소자들을 보호할 수 있다.
도 6은 도 1의 전자 소자의 페일 세이프 모드일 때의 게이트 트래킹 회로(310)의 출력의 시뮬레이션 결과를 나타낸다.
도 6을 참조하면, 입출력 터미널(201)의 전압(PAD)이 상승할 때, 드라이버(210)의 PMOS 트랜지스터(211)의 게이트의 전압이 입출력 터미널(201)의 전압과 함께 상승하여 전류 누설이 차단될 수 있다.
실시 예는 상술한 바와 같이, 로직부(120a)의 소자의 내압 이상의 신호를 입출력 터미널로 수신할 수 있고, 전자 소자의 동작 전압보다 높은 전압이 입출력 터미널(201)로 인가될 때 전류 누설를 방지할 수 있고, 입출력 터미널(201)로 수신할 수 있는 신호의 전압 범위가 넓어질 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 데이터 신호와 제1 제어 신호에 기초하여 제1 신호와 제2 신호를 생성하는 로직부;
    제1 게이트, 제1 소스, 및 제1 전원의 제1 전압이 인가되는 제1 드레인을 포함하는 제1 PMOS 트랜지스터, 및 상기 제2 신호가 제공되는 제2 게이트, 상기 제1 전압보다 낮은 제2 전원의 제2 전압이 인가되는 제2 소스, 및 상기 제1 드레인과 접속되는 제2 드레인을 포함하는 제1 NMOS 트랜지스터를 포함하는 드라이버;
    상기 제1 신호를 수신하고, 제2 제어 신호에 기초하여 상기 제1 신호를 상기 제1 PMOS 트랜지스터의 상기 제1 게이트로 전달하는 게이트 트래킹 회로(gate tracking circuit); 및
    상기 제1 소스와 상기 제2 드레인에 접속되는 입출력 터미널을 포함하고,
    상기 게이트 트래킹 회로는,
    상기 제1 신호가 입력되는 입력 단자, 상기 제1 게이트에 접속되는 출력 단자, 부극성 제어 단자, 및 상기 제1 전압이 제공되는 정극성 제어 단자를 포함하는 트랜스미션 게이트; 및
    상기 제2 제어 신호에 기초하여 상기 제2 전압을 상기 부극성 제어 단자에 제공하는 바이어스부를 포함하는 입출력 회로.
  2. 제1항에 있어서,
    상기 바이어스부는,
    상기 제2 제어 신호 및 상기 입출력 터미널에 인가된 전압에 기초하여 제1 노드에 상기 제1 전압을 제공하고, 상기 제1 노드는 상기 트랜스미션 게이트의 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드인 입출력 회로.
  3. 제2항에 있어서,
    상기 바이어스부는,
    상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 입출력 터미널에 인가된 전압을 상기 트랜스미션 게이트의 상기 부극성 제어 단자에 제공하는 입출력 회로.
  4. 제3항에 있어서,
    상기 바이어스부는 상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 입출력 터미널에 인가된 전압을 상기 제1 노드에 제공하는 입출력 회로.
  5. 제1항에 있어서,
    상기 바이어스부는 상기 제2 제어 신호가 입력되는 게이트, 상기 트랜스미션 게이트의 상기 부극성 제어 단자와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터를 포함하는 제1 바이어스부를 포함하는 입출력 회로.
  6. 제5항에 있어서,
    상기 제1 바이어스부는 상기 제1 전압이 제공되는 게이트, 및 상기 제1 트랜지스터와 상기 트랜스미션 게이트의 상기 부극성 제어 단자 사이에 접속되는 소스 및 드레인을 포함하는 제2 트랜지스터를 더 포함하는 입출력 회로.
  7. 제5항에 있어서,
    상기 바이어스부는 제2 바이어스부를 더 포함하고,
    상기 제2 바이어스부는,
    상기 제2 제어 신호가 제공되는 게이트, 및 상기 제1 전원과 제1 노드 사이에 접속되는 소스 및 드레인을 포함하는 제3 트랜지스터; 및
    상기 입출력 터미널에 접속되는 게이트, 및 상기 제3 트랜지스터와 상기 제1 노드 사이에 접속되는 소스 및 드레인을 포함하는 제4 트랜지스터를 포함하고,
    상기 제1 노드는 상기 트랜스미션 게이트의 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드인 입출력 회로.
  8. 제7항에 있어서,
    상기 바이어스부는 제3 바이어스부를 더 포함하고,
    상기 제3 바이어스부는,
    상기 제1 전압이 제공되는 게이트, 및 제2 노드와 상기 입출력 터미널 사이에 접속되는 소스와 드레인을 포함하는 제5 트랜지스터; 및
    상기 제1 전압이 제공되는 게이트, 및 상기 제1 노드와 상기 입출력 터미널 사이에 접속되는 소스와 드레인을 포함하는 제6 트랜지스터를 포함하고,
    상기 제2 노드는 상기 제1 바이어스부의 상기 제1 트랜지스터와 상기 트랜스미션 게이트의 상기 부극성 제어 단자의 접속 노드인 입출력 회로.
  9. 제1항에 있어서,
    상기 드라이버는,
    상기 제1 전압이 제공되는 게이트, 및 상기 입출력 터미널과 상기 제1 NMOS 트랜지스터 사이에 접속되는 소스 및 드레인을 포함하는 제2 NMOS 트랜지스터를 더포함하는 입출력 회로.
  10. 제1항에 있어서,
    상기 드라이버의 상기 제1 PMOS 트랜지스터의 벌크(bulk)에 연결되는 플로팅 노드를 포함하는 플로팅 N웰 회로를 더 포함하는 입출력 회로.
  11. 제8항에 있어서,
    상기 트랜스미션 게이트는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 CMOS 트랜스미션 게이트이고,
    상기 정극성 제어 단자는 상기 트랜스미션 게이트의 상기 NMOS 트랜지스터의 게이트이고, 상기 부극성 제어 단자는 상기 트랜스미션 게이트의 상기 PMOS 트랜지스터의 게이트인 입출력 회로.
  12. 제11항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고,
    상기 제3 내지 제6 트랜지스터들 각각은 PMOS 트랜지스터인 입출력 회로.
  13. 제12항에 있어서,
    상기 드라이버의 상기 제1 PMOS 트랜지스터의 벌크(bulk), 상기 제3 내지 제6 트랜지스터들 각각의 벌크, 및 상기 트랜스미션 게이트의 상기 PMOS 트랜지스터의 벌크에 연결되는 플로팅 노드를 포함하는 플로팅 N웰 회로를 더 포함하는 입출력 회로.
  14. 제1항에 있어서,
    상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 입출력 회로.
  15. 데이터 신호와 제1 제어 신호에 기초하여 제1 신호와 제2 신호를 생성하는 로직부;
    제1 게이트, 제1 소스, 및 제1 전원의 제1 전압이 인가되는 제1 드레인을 포함하는 제1 PMOS 트랜지스터, 및 상기 제2 신호가 제공되는 제2 게이트, 상기 제1 전압보다 낮은 제2 전원의 제2 전압이 인가되는 제2 소스, 및 상기 제1 드레인과 접속되는 제2 드레인을 포함하는 제1 NMOS 트랜지스터를 포함하는 드라이버;
    상기 제1 신호가 입력되는 입력 단자, 상기 제1 게이트에 접속되는 출력 단자, 부극성 제어 단자, 및 상기 제1 전압이 제공되는 정극성 제어 단자를 포함하는 트랜스미션 게이트;
    제2 제어 신호에 기초하여 상기 제2 전압을 상기 부극성 제어 단자에 제공하기 위한 제1 트랜지스터를 포함하는 제1 바이어스부;
    상기 제1 전원과 제1 노드 사이에 접속되고, 상기 제2 제어 신호에 의하여 제어되는 제2 트랜지스터 및 상기 입출력 터미널에 인가된 전압에 의하여 제어되는 제3 트랜지스터를 포함하는 제2 바이어스부;
    상기 제1 소스와 상기 제2 드레인에 접속되는 입출력 터미널; 및
    상기 입출력 터미널과 상기 제1 노드 사이에 접속되고 상기 제1 전압이 제공되는 게이트를 포함하는 제4 트랜지스터 및 상기 입출력 터미널과 제2 노드 사이에 접속되고 상기 제2 전압이 제공되는 게이트를 포함하는 제5 트랜지스터를 포함하는 제3 바이어스부를 포함하고,
    상기 제1 노드는 상기 트랜스미션 게이트의 상기 출력 단자와 상기 제1 PMOS 트랜지스터의 제1 게이트의 접속 노드이고, 상기 제2 노드는 상기 제1 바이어스부와 상기 트랜스미션 게이트의 상기 부극성 제어 단자의 접속 노드이고, 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 입출력 회로.
  16. 제15항에 있어서,
    출력 모드일 때, 상기 제1 및 제2 신호들에 기초하여 상기 드라이버의 상기 제1 PMOS 트랜지스터와 상기 제2 POMS 트랜지스터 중 어느 하나는 턴 온되고, 나머지 다른 하나는 턴 오프되고,
    상기 출력 모드일 때, 상기 제1 트랜지스터는 턴 온되어 상기 제2 전압을 상기 부극성 제어 단자에 제공하는 입출력 회로.
  17. 제15항에 있어서,
    수신 모드일 때, 상기 드라이버의 상기 제1 PMOS 트랜지스터와 상기 제2 POMS 트랜지스터는 턴 오프되고,
    상기 제1 바이어스부의 상기 제1 트랜지스터는 턴 오프되고,
    상기 제2 바이어스부는 상기 제1 전압을 상기 제1 노드에 제공하는 입출력 회로.
  18. 제17항에 있어서,
    상기 수신 모드일 때, 상기 입출력 터미널에 인가된 전압이 상기 제1 전압보다 높은 전압일 때, 상기 제3 바이어스부는 상기 제1 노드 및 상기 제2 노드에 상기 입출력 터미널에 인가된 전압을 제공하는 입출력 회로.
  19. 데이터 및 제2 제어 신호를 출력하는 내부 회로; 및
    청구항 제1항에 기재된 입출력 회로를 포함하는 전자 소자.
KR1020180157902A 2018-12-10 2018-12-10 입출력 회로 및 이를 포함하는 전자 소자 Active KR102577131B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180157902A KR102577131B1 (ko) 2018-12-10 2018-12-10 입출력 회로 및 이를 포함하는 전자 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180157902A KR102577131B1 (ko) 2018-12-10 2018-12-10 입출력 회로 및 이를 포함하는 전자 소자

Publications (2)

Publication Number Publication Date
KR20200070603A true KR20200070603A (ko) 2020-06-18
KR102577131B1 KR102577131B1 (ko) 2023-09-11

Family

ID=71142890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180157902A Active KR102577131B1 (ko) 2018-12-10 2018-12-10 입출력 회로 및 이를 포함하는 전자 소자

Country Status (1)

Country Link
KR (1) KR102577131B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113544621A (zh) * 2021-06-07 2021-10-22 长江存储科技有限责任公司 低压降调节器中的功率泄漏阻断
KR20240079875A (ko) * 2022-11-29 2024-06-05 에스케이키파운드리 주식회사 양방향 입출력 회로 및 이를 포함하는 집적 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313661B1 (en) * 2000-03-31 2001-11-06 Intel Corporation High voltage tolerant I/O buffer
KR20030063866A (ko) * 2002-01-24 2003-07-31 엘지전자 주식회사 입출력 버퍼회로
WO2004107578A1 (ja) * 2003-05-28 2004-12-09 Fujitsu Limited 半導体装置
JP2005260587A (ja) * 2004-03-11 2005-09-22 Oki Electric Ind Co Ltd 半導体集積回路装置の入出力回路
KR20180061862A (ko) * 2016-11-30 2018-06-08 주식회사 디비하이텍 플로팅 n웰 회로 및 이를 포함하는 전자 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313661B1 (en) * 2000-03-31 2001-11-06 Intel Corporation High voltage tolerant I/O buffer
KR20030063866A (ko) * 2002-01-24 2003-07-31 엘지전자 주식회사 입출력 버퍼회로
WO2004107578A1 (ja) * 2003-05-28 2004-12-09 Fujitsu Limited 半導体装置
JP2005260587A (ja) * 2004-03-11 2005-09-22 Oki Electric Ind Co Ltd 半導体集積回路装置の入出力回路
KR20180061862A (ko) * 2016-11-30 2018-06-08 주식회사 디비하이텍 플로팅 n웰 회로 및 이를 포함하는 전자 소자

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113544621A (zh) * 2021-06-07 2021-10-22 长江存储科技有限责任公司 低压降调节器中的功率泄漏阻断
US11790996B2 (en) 2021-06-07 2023-10-17 Yangtze Memory Technologies Co., Ltd. Power leakage blocking in low-dropout regulator
CN113544621B (zh) * 2021-06-07 2024-04-12 长江存储科技有限责任公司 低压降调节器中的功率泄漏阻断
US12112811B2 (en) 2021-06-07 2024-10-08 Yangtze Memory Technologies Co., Ltd. Power leakage blocking in low-dropout regulator
KR20240079875A (ko) * 2022-11-29 2024-06-05 에스케이키파운드리 주식회사 양방향 입출력 회로 및 이를 포함하는 집적 회로
US12445131B2 (en) 2022-11-29 2025-10-14 Sk Keyfoundry Inc. Bidirectional I/O circuit and integrated circuit including bidirectional I/O circuit

Also Published As

Publication number Publication date
KR102577131B1 (ko) 2023-09-11

Similar Documents

Publication Publication Date Title
US7501876B2 (en) Level shifter circuit
US6930518B2 (en) Level shifter having low peak current
US6300796B1 (en) High voltage PMOS level shifter
JP3971370B2 (ja) アナログ／デジタル入力モードを提供する入出力バッファ
US9444451B2 (en) Switch circuit
US10985754B1 (en) Input/output circuit and electronic device including the same
KR960705406A (ko) 출력-노드 전압 편위에 대한 버퍼 보호(buffer protection against output-node voltage excursions)
KR101122161B1 (ko) 3볼트 어시스트를 갖는 5볼트 허용 집적회로 신호 패드
KR102577131B1 (ko) 입출력 회로 및 이를 포함하는 전자 소자
KR102852456B1 (ko) 정전기 보호 회로
US6201428B1 (en) 5-volt tolerant 3-volt drive push-pull buffer/driver
KR102438005B1 (ko) 입출력 회로 및 이를 포함하는 전자 소자
KR102543278B1 (ko) 플로팅 n웰 회로 및 이를 포함하는 전자 소자
EP1628399B1 (en) Semiconductor device
US6781414B2 (en) Input/output buffer circuit
CN207083070U (zh) 电子器件
KR100300687B1 (ko) 반도체집적회로
US7355447B2 (en) Level shifter circuit
EP1717955A1 (en) Buffer circuit
US7239176B2 (en) Voltage tolerant protection circuit for input buffer
USRE47977E1 (en) Data control circuit
US7394291B2 (en) High voltage tolerant output buffer
CN112448712A (zh) 半导体器件
KR102673855B1 (ko) 전압 온-오프 검출기 및 이를 포함하는 전자 소자
KR20200114583A (ko) 전압 온-오프 검출기 및 이를 포함하는 전자 소자

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181210

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20211202

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181210

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230412

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230905

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230906

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230907

End annual number: 3

Start annual number: 1

PG1601 Publication of registration