KR20200071434A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

반도체 장치 및 반도체 시스템이 제공된다. 반도체 장치는 입력 노드에서 타겟 전압을 인가받고, 타겟 전압에 기초하여 제1 센싱 전압 및 제2 센싱 전압을 출력하는 전압 센싱 회로 및 제1 센싱 전압 및 제2 센싱 전압의 레벨에 기초하여 타겟 전압에 대한 모니터링 출력 신호를 생성하는 비교 회로를 포함한다. 전압 센싱 회로는, 기준 바이어스 전압을 게이트로 수신하고, 입력 노드와 소스가 연결되고, 제1 저항 소자의 일단과 드레인이 연결되는 제1 트랜지스터, 제1 트랜지스터와 전류 미러(current mirror) 구조로 배치되고, 기준 바이어스 전압을 게이트로 수신하고, 입력 노드와 소스가 연결되고, 제3 저항 소자와 드레인이 연결되는 제2 트랜지스터 및 제1 저항 소자의 타단과 연결되는 제2 저항 소자를 포함하고, 이 때 제1 센싱 전압은 제2 저항 소자 양단에 제공되는 전압이고, 제2 센싱 전압은 제3 저항 소자의 양단에 제공되는 전압이다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM COMPRISING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
최근, 전자 장치는 다수의 회로들을 포함한다. 다수의 회로들에 공급되는 신호가 조작되는 경우, 다수의 회로에 포함된 보안 정보 등이 유출될 수 있다. 예를 들어, 특정 회로에 공급되는 전압이 외부의 악의적인 공격 등으로 인해 현저하게 낮아지는 경우, 특정 회로의 보안은 취약하게 될 수 있다.
다수의 회로들에 대한 보안의 신뢰성을 확보하기 위해, 다수의 회로 각각에 공급되는 신호가 모니터링될 수 있다.
한편, 다수의 회로 각각에 공급되는 신호를 모니터링 하는 장치가 외부로부터 악의적인 공격을 받는 경우, 다수의 회로 각각에 공급되는 신호의 모니터링이 정상적으로 작동되지 않으므로, 다수의 회로들에 대한 보안의 신뢰성을 확보할 수 없게 된다.
본 발명이 해결하고자 하는 기술적 과제는 모니터링 회로에 감시 회로를 배치하여, 감시 대상 회로의 동작 및 보안의 신뢰성을 확보할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 해결하고자 하는 기술적 과제는 감시 회로를 이용하여 모니터링 회로 자체의 동작 및 보안의 신뢰성이 감소된 경우를 판별할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 장치는 입력 노드에서 타겟 전압을 인가받고, 타겟 전압에 기초하여 제1 센싱 전압 및 제2 센싱 전압을 출력하는 전압 센싱 회로 및 제1 센싱 전압 및 제2 센싱 전압의 레벨에 기초하여 타겟 전압에 대한 모니터링 출력 신호를 생성하는 비교 회로를 포함할 수 있다. 전압 센싱 회로는, 기준 바이어스 전압을 게이트로 수신하고, 입력 노드와 소스가 연결되고, 제1 저항 소자의 일단과 드레인이 연결되는 제1 트랜지스터, 제1 트랜지스터와 전류 미러(current mirror) 구조로 배치되고, 기준 바이어스 전압을 게이트로 수신하고, 입력 노드와 소스가 연결되고, 제3 저항 소자와 드레인이 연결되는 제2 트랜지스터 및 제1 저항 소자의 타단과 연결되는 제2 저항 소자를 포함할 수 있고, 이 때 제1 센싱 전압은 제2 저항 소자 양단에 제공되는 전압이고, 제2 센싱 전압은 제3 저항 소자의 양단에 제공되는 전압일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 장치는, 제1 타겟 전압을 인가받고, 전류 미러 구조로 배치된 제1 트랜지스터 및 제2 트랜지스터를 이용하여 제1 타겟 전압의 레벨이 제1 기준 전압 범위 내에 포함되는지 여부에 대한 제1 모니터링 출력 신호를 생성하는 제1 전압 모니터링 회로 및 제1 타겟 전압 및 제2 타겟 전압을 인가받고, 제1 타겟 전압 및 제2 타겟 전압의 레벨에 기초하여 제2 타겟 전압의 레벨이 제2 기준 전압 범위 내에 포함되는지 여부에 대한 제2 모니터링 출력 신호를 생성하는 제2 전압 모니터링 회로를 포함할 수 있고, 동일한 기준 바이어스 전압이 제1 트랜지스터 및 제2 트랜지스터 각각의 게이트에 인가되고, 제1 트랜지스터의 크기는 제2 트랜지스터의 크기와 상이할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 시스템은, 제1 타겟 전압을 인가받고, 전류 미러 구조로 연결된 제1 트랜지스터 및 제2 트랜지스터를 이용하여 제1 타겟 전압의 레벨이 제1 기준 전압 범위 내에 포함되는지 여부에 대한 제1 모니터링 출력 신호를 생성하는 제1 전압 모니터링 회로, 타겟 회로에 인가되는 제2 타겟 전압 및 제1 타겟 전압을 인가받고, 제1 타겟 전압 및 제2 타겟 전압의 레벨에 기초하여 제2 타겟 전압의 레벨이 제2 기준 전압 범위 내에 포함되는지 여부에 대한 제2 모니터링 출력 신호를 생성하는 제2 전압 모니터링 회로 및 제1 모니터링 출력 신호 및 제2 모니터링 출력 신호를 수신하고, 제1 모니터링 출력 신호 및 제2 모니터링 출력 신호 각각의 레벨에 기초하여 제2 타겟 전압의 레벨이 제3 기준 전압 범위 내에 포함되는지 여부를 결정하는 컨트롤러를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시 예에 따른 제1 모니터링 회로의 구성을 개략적으로 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 제1 모니터링 회로의 구성을 설명하기 위한 회로도이다.
도 3a는 본 발명의 실시 예에 따른 전압 센싱 회로의 구성을 설명하기 위한 회로도이다.
도 3b는 제1 타겟 전압의 레벨에 따른 제2 센싱 전압의 변화를 설명하기 위한 그래프이다.
도 4는 제1 타겟 전압에 따른 제1 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 제1 모니터링 회로 및 제2 모니터링 회로를 포함하는 반도체 장치의 구성을 개략적으로 도시한 블록도이다.
도 7은 본 발명의 실시 예에 따른 제2 모니터링 회로의 구성을 설명하기 위한 도면이다.
도 8a는 타겟 전압 또는 기준 전압이 공격을 받는 케이스를 설명하기 위한 도면이다.
도 8b는 타겟 전압이 공격을 받은 케이스에서 출력되는 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 8c는 타겟 전압 및 기준 전압이 모두 공격을 받은 케이스에서 출력되는 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 9는 본 발명의 실시 예에 따라, 제1 타겟 전압 및 제2 타겟 전압에 따라 출력되는 제1 모니터링 출력 신호 및 제2 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 10은 본 발명의 실시 예에 따른 반도체 시스템의 구성을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 실시 예에 따라, 제1 모니터링 출력 신호 및 제2 모니터링 출력 신호에 기초하여 출력되는 신호들을 설명하기 위한 그래프이다.
도 1은 본 발명의 실시 예에 따른 제1 모니터링 회로의 구성을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치(10)는 제1 모니터링 회로(100)를 포함할 수 있다. 제1 모니터링 회로(100)는, 기준 전압 생성 회로(110), 전압 센싱 회로(120) 및 제1 비교 회로(130)를 포함할 수 있다.
기준 전압 생성 회로(110)는 전압 센싱 회로(120)에 인가되는 기준 바이어스 전압(VA)을 생성할 수 있다. 전압 센싱 회로(120)는 기준 바이어스 전압(VA) 및 제1 타겟 전압(VTG1)을 제공받고, 기준 바이어스 전압(VA) 및 제1 타겟 전압(VTG1)에 기초하여 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 생성할 수 있다. 전압 센싱 회로(120)는 생성된 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 제1 비교 회로(130)에 제공할 수 있다. 제1 비교 회로(130)는 전압 센싱 회로(120)로부터 제공된 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)의 레벨을 비교하여 제1 모니터링 출력 신호(OUT_MC1)을 출력한다. 제1 모니터링 회로(100)의 동작에 대한 구체적인 설명은 도 2 내지 도 5를 참조하여 후술한다.
도 2는 본 발명의 실시 예에 따른 제1 모니터링 회로의 구성을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 제1 모니터링 회로(100)는 기준 전압 생성 회로(110), 전압 센싱 회로(120) 및 제1 비교 회로(130)를 포함할 수 있다.
몇몇 실시 예에 따라, 기준 전압 생성 회로(110)는 제1 기준 트랜지스터(MR1), 제2 기준 트랜지스터(MR2), 연산 증폭기(111), 제1 소자(113) 및 제2 소자(115)를 포함할 수 있다. 몇몇 실시 예에 따라, 연산 증폭기(111)는 트랜지스터와 같은 다른 종류의 능동 소자로 대체될 수 있다. 몇몇 실시 예에 따라, 제1 소자(113) 및/또는 제2 소자(115)는 저항, 커패시터, 인덕터와 같은 수동 소자 중 적어도 하나가 선택적으로 적용될 수 있다. 또한, 도시된 기준 전압 생성 회로(110)는 설명의 편의를 위하여 임의적으로 도시된 것으로, 기준 바이어스 전압(VA)이 생성되고, 기준 바이어스 전압(VA)이 인가되는 노드를 전압 센싱 회로(120)와 공유할 수 있는 임의의 구조가 기준 전압 생성 회로(110)의 구조에 적용될 수 있음은 물론이다.
기준 전압 생성 회로(110)는 기준 바이어스 전압(VA)을 생성한다. 구체적으로, 연산 증폭기(111)의 출력단에 연결되는 A 노드에 제공되는 전압이 기준 바이어스 전압(VA)일 수 있다. 기준 바이어스 전압(VA)이 인가되는 A 노드는 전압 센싱 회로(120)와 공유될 수 있다.
본 발명의 실시 예에 따른 전압 센싱 회로(120)는, 제1 트랜지스터(MS1), 제2 트랜지스터(MS2), 제1 저항 소자(R1), 제2 저항 소자(R2) 및 제3 저항 소자(R3)를 포함할 수 있다. 도시된 바와 같이, 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)는 전류 미러(current mirror) 구조로 연결될 수 있다. 각각의 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 게이트에는 기준 바이어스 전압(VA)이 인가될 수 있다. 기준 바이어스 전압(VA)은 기준 전압 생성 회로(110)에서 생성된 전압일 수 있다. 구체적으로, 기준 전압 생성 회로(110)의 A 노드는 제1 트랜지스터(MS1)의 게이트 및 제2 트랜지스터(MS2)의 게이트에 전기적으로 연결된다. 즉, A 노드는 제1 트랜지스터(MS1)의 게이트 및 제2 트랜지스터(MS2)의 게이트와 공유될 수 있다.
제1 트랜지스터(MS1)의 소스로 제1 타겟 전압(VTG1)이 인가될 수 있다. 제1 저항 소자(R1)의 일단은 제1 트랜지스터(MS1)의 드레인과 연결될 수 있고, 제1 저항 소자(R1)의 타단은 제2 저항 소자(R2)의 일단과 연결될 수 있다. 제2 저항 소자(R2)의 타단은 도시된 바와 같이 접지에 연결될 수 있다. 몇몇 실시 예에 따라, 제1 저항 소자(R1) 및/또는 제2 저항 소자(R2)는 커패시터, 인덕터와 같은 다른 종류의 수동 소자로 대체될 수 있다.
제2 트랜지스터(MS2)의 소스로 제1 타겟 전압(VTG1)이 인가될 수 있다. 제3 저항 소자(R3)의 일단은 제2 트랜지스터(MS2)의 드레인과 연결되고, 제3 저항 소자(R3)의 타단은 접지에 연결될 수 있다. 몇몇 실시 예에 따라, 제3 저항 소자(R3)는 다른 종류의 수동 소자로 대체될 수 있다.
몇몇 실시 예에 따라, 전압 센싱 회로(120)는 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 생성할 수 있다. 이 때, 제1 센싱 전압(VS1)은 제2 저항 소자(R2)의 양단에 제공되는 전압이고, 제2 센싱 전압(VS2)은 제3 저항 소자(R3)의 양단에 제공되는 저항일 수 있다. 본 명세서에서, 제1 저항 소자(R1), 제2 저항 소자(R2) 및 제3 저항 소자(R3)는 동일한 저항 값을 갖는 저항 소자라고 가정하고 설명하나, 본 발명의 구현 예가 이에 한정되지는 않고, 제1 내지 제3 저항 소자(R1, R2, R3) 각각은 서로 다른 저항 값을 가질 수 있음은 물론이다.
본 발명의 실시 예에 따른 제1 비교 회로(130)는, 제1 내지 제8 비교 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6, MC7 및 MC8), 전류원(131) 및 인버터(133)를 포함할 수 있다. 제1 비교 회로(130)는 전압 센싱 회로(120)로부터 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 입력으로 제공받고, 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)의 레벨에 기초하여 제1 모니터링 출력 신호(OUT_MC1)을 출력할 수 있다. 다만, 본 발명의 실시 예에 따른 제1 비교 회로(130)는 도시된 구성으로 한정되지 않고, 복수의 신호를 입력받고, 입력받은 신호의 크기에 기초하여 출력 신호를 생성하는 모든 종류의 비교 회로가 적용될 수 있다.
기준 바이어스 전압(VA)이 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2) 각각의 게이트로 인가되고, 기준 바이어스 전압(VA) 및 제1 타겟 전압(VTG1)에 기초하여 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 생성하고, 이에 기초하여 제1 비교 회로(130)에서 제1 모니터링 출력 신호(OUT_MC1)이 출력되는 구체적인 과정은 도 3a 내지 도 5를 참조하여 후술한다.
도 3a는 본 발명의 실시 예에 따른 전압 센싱 회로의 구성을 설명하기 위한 회로도이다. 이하에서, 도 1 내지 도 3a를 참조하여 본 발명의 실시 예에 따른 전압 센싱 회로(120)의 동작을 설명한다. 다만, 도 1 및 도 2를 참조하여 설명한 내용과 중복되는 설명은 생략한다.
몇몇 실시 예에 따라, 제1 트랜지스터(MS1)의 크기는 제2 트랜지스터(MS2)의 크기의 k배(k는 1보다 정수)일 수 있다. 트랜지스터의 크기는 게이트의 폭(W)과 게이트의 길이(L)의 비율로서 표현될 수 있다. 이 때, 게이트의 길이(L)은 게이트의 하단, 즉 소스와 드레인 사이 채널의 거리를 의미하고, 게이트의 폭(W)은 게이트의 길이(L)와 직교하는 방향으로 연장된 게이트의 길이를 의미할 수 있다. 제2 트랜지스터(MS2)의 크기(S2)와 제1 트랜지스터(MS1)의 크기(S1)는 각각 아래 수학식 1 및 수학식 2와 같이 표현될 수 있다.
[수학식 1]
S2 = WMS2 / LMS2
[수학식 2}
S1 = WMS1 / LMS1 = k(WMS2 / LMS2)
이 때, WMS1은 제1 트랜지스터(MS1)의 게이트 폭을 의미하고, LMS1은 제1 트랜지스터(MS1)의 게이트 길이를 의미하고, WMS2는 제2 트랜지스터(MS2)의 게이트 폭을 의미하고, LMS2는 제2 트랜지스터(MS2)의 게이트 길이를 의미한다.
도시된 바와 같이, 제1 센싱 전류(IS1)는 제1 트랜지스터(MS1)로부터 제1 저항 소자(R1) 및 제2 저항 소자(R2)에 흐르는 전류이다. 또한, 제2 센싱 전류(IS2)는 제2 트랜지스터(MS2)로부터 제3 저항 소자(R3)에 흐르는 전류이다. 실시 예에 따라, 제1 트랜지스터(MS1)의 크기(S1)는 제2 트랜지스터(MS2)의 크기(S2)보다 k배 크므로, 제1 센싱 전류(IS1)의 크기는 제2 센싱 전류(IS2)의 크기보다 k배 큰 값을 가질 수 있다. 즉, 아래 수학식 3과 같이 표현되는 제1 센싱 전류(IS1) 및 제2 센싱 전류(IS2)가 각각 제1 저항 소자(R1)를 포함하는 경로 및 제3 저항 소자(R3)를 포함하는 경로에 흐를 수 있다.
[수학식 3]
IS1 = kIS2
본 발명의 실시 예에 따른 전압 센싱 회로(120)의 출력인 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)은 각각 제2 저항 소자(R2) 및 제3 저항 소자(R3)의 양단에 제공되는 전압으로 정의되 수 있다. 따라서, 제2 센싱 전압(VS2) 및 제1 센싱 전압(VS1)은 각각 아래 수학식 4 및 수학식 5와 같이 표현될 수 있다.
[수학식 4]
VS2 = IS2R3
[수학식 5]
VS1 = IS1R2 = kIS2R2
앞서 가정한 바와 같이, 제2 저항 소자(R2)의 저항 값과 제3 저항 소자(R3)의 저항 값이 동일하므로, 제1 센싱 전압(VS1)은 아래 수학식 6과 같이 표현될 수 있고, k는 1보다 큰 정수인 바, 제1 센싱 전압(VS1)은 항상 제2 센싱 전압(VS2)보다 높은 레벨의 전압이 된다.
[수학식 6]
VS1 = kIS2R2 = kVS2
몇몇 실시 예에 따라, 제1 비교 회로(130)는 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 입력으로 인가받고, 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)의 레벨에 기초하여 제1 모니터링 출력 신호(OUT_MC1)를 출력할 수 있다. 예를 들어, 제1 비교 회로(130)는 제1 센싱 전압(VS1)의 레벨이 제2 센싱 전압(VS2)의 레벨보다 높은 경우 제1 신호를 제1 모니터링 출력 신호(OUT_MC1)로 생성하여 출력하고, 반대의 경우 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 생성하여 출력할 수 있다. 이 때, 제1 신호는 제2 신호보다 높은 레벨을 갖는 신호일 수 있다.
전류 미러 구조로 배치되고, 제1 트랜지스터(MS1)의 크기(S1)가 제2 트랜지스터(MS2)의 크기(S2)보다 k배 크게 형성되는 전류 센싱 회로의 특성으로 인해 제1 센싱 전류(IS1)의 크기는 제2 센싱 전류(IS2)의 크기보다 k배 크고, 이에 따라 제1 센싱 전압(VS1)은 항상 제2 센싱 전압(VS2)의 레벨보다 높은 레벨을 가진다. 즉, 제1 트랜지스터(MS1)와 제2 트랜지스터(MS2)가 포화 영역에서 동작할 때에는 제1 센싱 전압(VS1)은 항상 제2 센싱 전압(VS2)의 레벨보다 높은 레벨을 가질 수 있고, 비교 회로는 제1 신호를 생성하여 출력한다. 이 때, 제1 신호는 제1 타겟 전압(VTG1)이 제1 기준 전압 범위 내에 포함된다는 정보를 의미할 수 있다.
도 3b는 제1 타겟 전압의 레벨에 따른 제2 센싱 전압의 변화를 설명하기 위한 그래프이다. 이하에서, 도 1 내지 도 3b를 참조하여 제1 타겟 전압(VTG1)의 레벨이 감소함에 따른 제2 센싱 전압(VS2)의 변화를 설명한다.
제1 타겟 전압(VTG1)은 제3 저항 소자(R3)의 양단에 제공되는 제2 센싱 전압(VS2)과, 제2 트랜지스터(MS2)의 양단에 제공되는 제2 트랜지스터 전압(VMS2)의 합을 만족할 수 있고, 이는 아래 수학식 7과 같이 표현될 수 있다.
[수학식 7]
VTG1 = VS2 + VMS2
전류 미러 구조의 특성으로 제2 센싱 전류(IS2)가 일정하게 유지되고, 이에 따라 제2 센싱 전압(VS2) 역시 일정하게 유지된다. 즉, 제2 센싱 전압(VS2)은 제1 타겟 전압(VTG1)의 영향을 받지 않고, 제1 타겟 전압(VTG1)의 변화에 따라 제2 트랜지스터 전압(VMS2)이 변하게 된다.
제1 타겟 전압(VTG1)이 외부의 공격 등으로 낮아지는 경우, 특정 시점(예를 들어, 시점(t0))에 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 동작이 포화(saturation) 영역에서 선형(linear) 영역으로 전환될 수 있다. 이 때, 시점(t0)은 제1 타겟 전압(VTG1)이 제1 기준 전압 범위를 벗어나는 시점을 의미할 수 있다. 구체적으로, 시점(t0)은 제1 타겟 전압(VTG1)이 제1 기준 전압(VREF1)과 동일해지는 시점을 의미할 수 있다.
도시된 바와 같이, 제1 타겟 전압(VTG1)이 감소하면 제2 트랜지스터 전압(VMS2)이 감소하고, 시점(t0)에서 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 동작이 포화 영역에서 선형 영역으로 전환된다. 이에 따라, 제2 트랜지스터 전압(VMS2)이 급격히 낮아지고, 제2 센싱 전압(VS2)은 급격하게 높아진다. 또한, A 노드에 제공되는 전압, 즉 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 게이트에 인가되는 기준 바이어스 전압(VA)이 급격히 낮아지게 되고, 전류 미러의 특성은 더이상 유지되지 않는다. 선형 영역에서, 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2) 각각의 양단에 걸리는 제1 트랜지스터 전압(VMS1) 및 제2 트랜지스터 전압(VMS2)은 거의 동일한 레벨을 갖게 된다. 이에 따라, 제1 센싱 전압(VS1)은 아래 수학식 8과 같이 표현될 수 있다.
[수학식 8]
VS1 = (VTG1 - VMS1)(R1/(R1+R2)) ≒ (VTG1 - VMS2)(R1/(R1+R2)) = VS2(R1/(R1+R2))
수학식 8을 참조하면, 제1 센싱 전압(VS1)은 제2 센싱 전압(VS2)의 R1/(R1+R2)배의 레벨을 가지고, 따라서 제2 센싱 전압(VS2)보다 작은 값은 가지게 된다. 상술한 바와 같이, 제1 비교 회로(130)는 제1 센싱 전압(VS1)이 제2 센싱 전압(VS2)보다 큰 경우 제1 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력하고, 반대의 경우 제2 신호를 제2 모니터링 출력 신호로 출력하는 바, 이 경우 제1 비교 회로(130)는 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다.
정리하면, 제1 타겟 전압(VTG1)이 제1 전압 기준 범위를 벗어나는 경우(예를 들어, 제1 기준 전압(VREF1)보다 낮은 레벨로 떨어지는 경우) 전압 센싱 회로(120)의 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 동작 특성이 포화 영역에서 선형 영역으로 바뀌게 되고, 전류 미러의 특성은 더이상 유지되지 않는다. 이에 따라 제1 센싱 전압(VS1)의 전압 레벨이 제2 센싱 전압(VS2)의 전압 레벨보다 낮아지고, 제1 비교 회로(130)는 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다.
외부의 공격 또는 제1 모니터링 회로(100)와 연결되는 전원 서플라이의 문제 등으로 인해 반도체 장치(10)에 인가되는 제1 타겟 전압(VTG1)의 레벨이 특정 수준 이하로 떨어지는 경우, 본 발명의 실시 예에 따른 반도체 장치(10)는 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로서 생성함으로써 이를 자체적으로 인지하고 처리할 수 있다. 또한, 전류 미러 구조를 갖는 전압 센싱 회로(120)를 통하여 생성된 제1 센싱 신호 및 제2 센싱 신호를 이용함으로써, 제1 타겟 전압(VTG1)과 비교되는 다른 입력(예를 들어, 외부로부터 인가되는 다른 기준 전압)을 이용하지 않고 제1 타겟 전압(VTG1)이 제1 기준 전압 범위에 포함되는지를 판단함으로써, 다른 입력이 외부로부터 공격받아 판단 결과가 다르게 나오는 문제점을 해결할 수 있다.
도 4는 제1 타겟 전압에 따른 제1 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 제1 모니터링 회로(100)는, 입력되는 제1 타겟 전압(VTG1)의 레벨이 제1 임계 전압(VTH1) 이하로 낮아지는 경우, 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력할 수 있다. 실시 예에 따라, 제1 신호는 제2 신호보다 높은 레벨의 신호일 수 있다. 제1 임계 전압(VTH1)은 도 3b의 제1 기준 전압(VREF1)에 대응될 수 있다.
시점(t1) 이전의 영역에서, 제1 모니터링 회로(100)로 인가되는 제1 타겟 전압(VTG1)은 제1 임계 전압(VTH1)보다 높은 레벨을 갖고, 전압 센싱 회로(120)의 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)는 포화 영역에서 동작한다. 이에 따라 제1 센싱 전압(VS1)은 항상 제2 센싱 전압(VS2)보다 높은 레벨을 가지고, 비교 회로는 제1 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다. 제1 신호는 제1 모니터링 회로(100)에 인가되는 제1 타겟 전압(VTG1)이 기정의된 기준 전압 범위에 포함된다는 정보를 포함할 수 있고, 따라서 제1 모니터링 회로(100)는 입력되는 제1 타겟 전압(VTG1)이 정상 상태에 있음을 스스로 판단할 수 있다.
시점(t1) 이후의 영역에서 제1 타겟 전압(VTG1)은 제1 임계 전압(VTH1)보다 낮은 레벨로 떨어지고, 전압 센싱 회로(120)의 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 동작 영역이 변경된다. 즉, 포화 영역에서 선형 영역으로 동작 특성이 변경된다. 이에 따라 전압 센싱 회로(120)에 적용되던 전류 미러의 특성은 더이상 유지되지 않고, 제1 센싱 전압(VS1)이 제2 센싱 전압(VS2)보다 낮은 레벨을 가지게 된다. 비교 회로는 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)의 레벨에 기초하여 제1 모니터링 출력 신호(OUT_MC1)를 생성하고, 이 경우 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다. 제2 신호는 제1 모니터링 회로(100)에 인가되는 제1 타겟 전압(VTG1)이 기정의된 기준 전압 범위에 포함되지 않는다는 정보를 포함하고, 따라서 제1 모니터링 회로(100)는 제1 타겟 전압(VTG1)이 정상 상태에 있지 않음을 스스로 판단하고, 이에 대한 후속 처리 동작을 수행할 수 있다. 즉, 파워 서플라이의 이상, 외부로부터의 공격 등의 이유로 입력 전압(예를 들어, 제1 타겟 전압(VTG1))이 정상 상태가 아님을 스스로 판단할 수 있다.
특히, 판단 대상인 제1 타겟 전압(VTG1)만으로 제1 타겟 전압(VTG1)이 정상 상태에 있는지 여부를 판단하고, 별도의 비교 대상을 필요로 하지 않음으로써 제1 타겟 전압(VTG1)의 판단을 위한 비교 대상(예를 들어, 외부로부터 인가된 신호)이 공격을 받아 제1 타겟 전압(VTG1)의 정확한 판단이 방해되는 문제점을 해결할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 동작을 설명하기 위한 순서도이다. 이하에서, 도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 제1 모니터링 회로(100)가 제1 타겟 전압(VTG1)의 상태 정보를 판단하는 과정을 설명한다.
도 1 내지 도 5를 참조하면, 본 발명의 실시 예에 다른 반도체 장치(10)는 입력되는 전압의 상태를 스스로 판단할 수 있는 제1 모니터링 회로(100)를 포함할 수 있다. S110 단계에서, 전압 센싱 회로(120)에 인가되는 기준 바이어스 전압(VA)이 생성될 수 있다. 구체적으로, 기준 전압 생성 회로(110)에 의해 기준 바이어스 전압(VA)이 생성되고, 기준 바이어스 전압(VA)이 생성되는 노드를 전압 센싱 회로(120)의 제1 트랜지스터(MS1) 및 제2 트랜지스터(MS2)의 게이트가 공유함으로써, 전압 센싱 회로(120)에 전류 미러의 특성이 적용될 수 있다.
S120 단계에서, 제1 타겟 전압(VTG1)이 제1 모니터링 회로(100)에 인가될 수 있다. 몇몇 실시 예에 따라, 제1 모니터링 회로(100)는 입력된 제1 타겟 전압(VTG1)에 기초하여 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 생성할 수 있다. 설명의 편의를 위하여 S110 단계가 수행된 후 S120 단계가 수행되는 것으로 도시하였으나, S110 단계 및 S120 단계의 순서는 변경되어 적용될 수 있다.
S130 단계에서, 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)의 크기를 판단한다. 즉, 제1 모니터링 회로(100)는 제1 센싱 전압(VS1)의 레벨 및 제2 센싱 전압(VS2)의 레벨을 판단할 수 있다. S140 단계에서, 제1 센싱 전압(VS1)의 크기가 제2 센싱 전압(VS2)의 크기보다 큰 값을 갖는지 여부를 판단할 수 있다.
이 후, 제1 센싱 전압(VS1)의 크기가 제2 센싱 전압(VS2)의 크기보다 큰 값을 갖는 경우, 제1 신호를 제1 모니터링 출력 신호(OUT_MC1)로 생성할 수 있다(S150). 반면에, 제1 센싱 전압(VS1)의 크기가 제2 센싱 전압(VS2)의 크기보다 작은 값을 갖는 경우, 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 생성할 수 있다(S160). 이 때, 제1 신호는 제1 타겟 신호가 정상 상태라는 정보를 포함할 수 있고, 제2 신호는 제1 타겟 신호가 정상 상태가 아니라는 정보를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 제1 모니터링 회로 및 제2 모니터링 회로를 포함하는 반도체 장치의 구성을 개략적으로 도시한 블록도이다.
이하에서 설명되는 제1 모니터링 회로(100)는 도 1 내지 도 5를 참조하여 설명한 제1 모니터링 회로(100)와 동일한 구성을 가지고, 동일한 동작을 수행할 수 있다. 이하에서, 도 1 내지 도 5를 참조하여 설명된 내용과 중복되는 설명은 생략하도록 한다.
도 6을 참조하면, 본 발명의 실시 예에 따른 반도체 장치(10)는 제1 모니터링 회로(100) 및 제2 모니터링 회로(200)를 포함할 수 있다. 제2 모니터링 회로(200)는 입력 회로(210) 및 제2 비교 회로(230)를 포함할 수 있다. 몇몇 실시 예에 따라, 제2 모니터링 회로(200)는 제1 타겟 전압(VTG1) 및 제2 타겟 전압(VTG2)을 인가받고, 이에 기초하여 제2 모니터링 출력 신호(OUT_MC2)를 출력할 수 있다. 몇몇 실시 예에 따라, 제2 모니터링 출력 신호(OUT_MC2)는 제3 신호 또는 제4 신호일 수 있다. 이 때, 제3 신호는 제4 신호보다 낮은 레벨의 신호일 수 있다. 몇몇 실시 예에 따라, 제2 타겟 전압(VTG2)은 타겟 회로(20)에 인가되는 전압일 수 있다. 이 때, 타겟 회로(20)는 제2 모니터링 회로(200)의 모니터링의 대상이 되는 회로일 수 있다. 즉, 본 발명의 실시 예에 따른 제2 모니터링 회로(200)는 타겟 회로(20)에 인가되는 제2 타겟 전압(VTG2)을 인가받고, 제2 타겟 전압(VTG2)의 상태 정보를 판단할 수 있다.
몇몇 실시 예에 따라, 반도체 장치(10) 및 타겟 회로(20)는 동일한 반도체 칩 상에 실장될 수 있다. 타겟 회로(20)는 프로세서, OTP 메모리, 메인 메모리 등 전압이 인가되는 모든 종류의 회로가 적용될 수 있다. 근래에, 타겟 회로(20)에 인가되는 여러 종류의 전압 중 특정한 전압에 대하여 임의로 전압 레벨을 낮게 변경하고, 출력되는 전압의 레벨을 측정하여 변화되는 출력 전압을 통하여 입력 전압에 대응되는 출력 전압을 알아내는 공격이 빈번하게 이루어 지고 있다. 따라서, 타겟 회로(20)에 입력되는 전압 레벨이 특정한 조건 이하로 낮아지는지 여부를 판단할 수 있는 방안이 요구된다.
몇몇 실시 예에 따라, 제2 모니터링 출력 신호(OUT_MC2)는 제2 타겟 전압(VTG2)이 정상 상태인지 여부에 대한 정보를 포함할 수 있다. 이 때, 제2 타겟 전압(VTG2)이 정상 상태라고 판단되는 경우 제3 신호를 제2 모니터링 출력 신호(OUT_MC2)로 생성하고, 반대의 경우 제4 신호를 제2 모니터링 출력 신호(OUT_MC2)로 생성할 수 있다.
몇몇 실시 예에 따라, 제2 모니터링 출력 신호(OUT_MC2)는 제2 타겟 전압(VTG2)이 제2 기준 전압 범위에 포함되는지 여부를 포함할 수 있다. 이 때, 제2 타겟 전압(VTG2)이 제2 기준 전압 범위에 포함된다고 판단되는 경우 제3 신호를 제2 모니터링 출력 신호(OUT_MC2)로 생성할 수 있고, 반대의 경우 제4 신호를 제2 모니터링 출력 신호(OUT_MC2)로 생성할 수 있다.
도 7은 본 발명의 실시 예에 따른 제2 모니터링 회로의 구성을 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 입력 회로(210)는 BGR(bandgap reference) 회로(211) 및 DAC(digital to analog converter) 회로(213)를 포함할 수 있다. 입력 회로(210)는 제1 타겟 전압(VTG1)을 수신하고, 제1 타겟 전압(VTG1)은 BGR 회로(211)로 입력될 수 있다. BGR 회로(211)는, 제1 타겟 전압(VTG1)을 입력받고, 제1 타겟 전압(VTG1)의 레벨이 제1 변환 범위 내에 포함되는 경우, 제1 타겟 전압(VTG1)을 제1 변환 전압(VTG1_1)으로 변환하여 출력할 수 있다. DAC 회로(213)는, BGR 회로(211)에 의해 변환되어 출력된 제1 변환 전압(VTG1_1)을 입력받고, 제1 변환 전압(VTG1_1)을 아날로그 신호로 변환하여 출력하되, 제1 변환 전압(VTG1_1)의 레벨을 기정의된 비(ratio)로 변환한 제2 변환 전압(VTG1_2)을 생성하여 출력할 수 있다.
정리하면, BGR 회로(211)는 제2 모니터링 회로(200)에 인가된 제1 타겟 전압(VTG1)에 기초하여 제1 변환 전압(VTG1_1)을 생성하고, DAC 회로(213)는 제1 변환 전압(VTG1_1)을 수신하여 아날로그 신호로 변환하고 기정의된 비율로 변환하여 제2 변환 전압(VTG1_2)을 출력할 수 있다.
몇몇 실시 예에 따라, 제2 비교 회로(230)는 제2 타겟 전압(VTG2)과 제2 변환 전압(VTG1_2)을 수신하고, 제2 타겟 전압(VTG2)의 크기와 제2 변환 전압(VTG1_2)의 크기에 기초하여 제2 모니터링 출력 신호(OUT_MC2)를 생성 및 출력할 수 있다. 예를 들어, 제2 타겟 전압(VTG2)의 크기가 제2 변환 전압(VTG1_2)의 크기보다 큰 경우 제3 신호를 제2 모니터링 출력 신호(OUT_MC2)로 출력하고, 반대의 경우 제4 신호를 제2 모니터링 출력 신호(OUT_MC2)로 출력할 수 있다. 이 때, 제3 신호는 제4 신호보다 낮은 레벨의 신호일 수 있다.
도 8a는 타겟 전압 또는 기준 전압이 공격을 받는 케이스를 설명하기 위한 도면이고, 도 8b는 타겟 전압이 공격을 받은 케이스에서 출력되는 모니터링 출력 신호를 설명하기 위한 그래프이고, 도 8c는 타겟 전압 및 기준 전압이 모두 공격을 받은 케이스에서 출력되는 모니터링 출력 신호를 설명하기 위한 그래프이다. 이하에서, 도 8a 내지 도 8c를 참조하여 종래에 타겟 전압(VTG)에 대한 공격을 판단하는 방법의 문제점을 검토한다.
도 8a를 참조하면, 공격 대상인 타겟 회로에 인가되는 전압을 변경시켜 타겟 회로의 출력 전압을 추적하여 정보를 얻으려는 케이스(case 1) 및 타겟 회로에 인가되는 전압을 모니터링하기 위한 장치에 인가되는 기준 전압(VREF)(예를 들어, 모니터링 회로의 전원 전압)을 함께 공격하여 전압 레벨을 변경시키는 케이스(case 2)가 발생한다.
도 8b를 참조하면, case 1의 경우 타겟 전압(VTG)의 레벨을 변경시키는 공격을 방어할 수 있다. 구체적으로, 타겟 전압(VTG)이 공격을 받아 타겟 전압(VTG)의 레벨이 기준 전압(VREF)의 레벨보다 낮아진 경우, 높은 레벨의 신호를 출력함으로써 타겟 전압(VTG)에 이상이 있음을 판단할 수 있다. 도시된 바와 같이, 타겟 전압(VTG)의 레벨이 기준 전압(VREF)의 레벨보다 높은 값을 갖는 영역(시점(t2)까지의 영역)에서는 모니터링 출력 신호(OUT_MC)로서 낮은 레벨의 신호를 출력함으로써 타겟 전압(VTG)이 정상 상태에 있음을 판단할 수 있다. 이후 타겟 전압(VTG)의 레벨이 기준 전압(VREF)의 레벨보다 낮은 값을 갖는 영역(시점(t2) 이후의 영역)에서는 모니터링 출력 신호(OUT_MC)로서 높은 레벨의 신호를 출력함으로써 타겟 전압(VTG)이 정상 상태에 있지 않음을 판단할 수 있고, 이에 따른 처리 동작을 수행할 수 있다.
도 8c를 참조하면, case 2의 경우, 즉 타겟 전압(VTG)과 기준 전압(VREF)이 모두 공격을 받는 경우 타겟 전압(VTG)에 대한 공격을 판단하지 못하는 경우가 존재한다. 도시된 바와 같이, 시점(t3) 이전에 타겟 전압(VTG)에 대한 공격이 시작되어 타겟 전압(VTG)의 레벨이 낮아지고, 시점(t3)에서 타겟 전압(VTG)의 레벨과 기준 전압(VREF)의 레벨이 동일하게 된다고 가정한다. 이후 시점(t3)과 시점(t4) 사이의 구간에서 기준 전압(VREF)에 대한 공격이 시작되어 기준 전압(VREF)의 레벨이 낮아지고, 시점(t4)에서 다시 타겟 전압(VTG)의 레벨과 기준 전압(VREF)의 레벨이 동일하게 되고, 시점(t4) 이후의 영역에서는 타겟 전압(VTG)의 레벨이 기준 전압(VREF)의 레벨보다 높은 값을 갖는다고 가정한다.
시점(t3) 이전의 구간에서, 낮은 레벨의 모니터링 출력 신호(OUT_MC)가 출력되어 타겟 전압(VTG)이 정상 상태에 있음을 판단할 수 있다. 시점(t3)과 시점(t4) 사이의 구간에서, 타겟 전압(VTG)이 기준 전압(VREF)보다 낮은 레벨을 갖게 되고, 이에 따라 높은 레벨의 모니터링 출력 신호(OUT_MC)가 출력되어 타겟 전압(VTG)이 정상 상태에 있지 않음을 판단할 수 있고, 이에 따른 처리 동작이 수행될 수 있다.
시점(t4) 이후의 구간에서, 타겟 전압(VTG)이 기준 전압(VREF)보다 높은 레벨을 가짐에 따라, 낮은 레벨의 모니터링 신호가 출력된다. 즉, 타겟 전압(VTG)이 공격을 받아 기정의된 기준보다 낮은 레벨을 갖게 되어, 타겟 전압(VTG)이 정상 상태가 아니라는 정보를 포함하는 높은 레벨의 모니터링 출력 신호(OUT_MC)가 생성되어야 함에도 불구하고, 타겟 전압(VTG)의 판단 기준인 기준 전압(VREF)이 낮아짐으로써 타겟 전압(VTG)이 정상 상태로 판단되게 된다.
따라서, 타겟 전압(VTG)의 전압 레벨이 특정 조건 이하로 낮아지는지를 판단하는 기준이 되는 기준 전압(VREF)의 공격으로 인하여, 타겟 전압(VTG)이 특정 조건 이하로 낮아졌음에도 불구하고 정상 상태라는 정보가 잘못 전달되는 경우가 발생한다.
도 9는 본 발명의 실시 예에 따라, 제1 타겟 전압 및 제2 타겟 전압에 따라 출력되는 제1 모니터링 출력 신호 및 제2 모니터링 출력 신호를 설명하기 위한 그래프이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 반도체 장치(10)는 제1 모니터링 출력 신호(OUT_MC1)와 제2 모니터링 출력 신호(OUT_MC2)를 생성할 수 있고, 이에 따라 타겟 전압에 대한 공격을 더욱 정확하게 판단할 수 있다.
구체적으로, 제1 모니터링 회로(100)는 제1 타겟 전압(VTG1)이 제1 임계 전압(VTH1)보다 높은 레벨을 가진다고 판단되는 경우 제1 신호를 출력하고, 반대의 경우 제2 신호를 출력할 수 있다. 이 때, 제1 신호는 제2 신호보다 높은 레벨의 신호라고 가정한다. 시점(t7) 이전의 구간에서, 제1 타겟 신호의 전압 레벨은 제1 임계 전압(VTH1)보다 높은 바, 제1 모니터링 회로(100)는 제1 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다. 시점(t7)에서 제1 타겟 신호와 제1 임계 전압(VTH1)의 레벨이 동일하게 되고, 시점(t7) 이후의 구간에서는 제1 타겟 신호의 레벨이 제1 임계 전압(VTH1)보다 낮은 값은 가진다. 이에 따라, 제1 모니터링 회로(100)는 시점(t7) 이후의 구간에서 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로 출력한다.
제2 모니터링 회로(200)는, 제2 타겟 전압(VTG2)이 제2 임계 전압(VTH2)보다 높은 레벨을 가진다고 판단되는 경우 제3 신호를 제2 모니터링 출력 신호(OUT_MC2)로 출력하고, 반대의 경우 제4 신호를 제2 모니터링 출력 신호(OUT_MC2)로 출력할 수 있다. 이 때, 제3 신호는 제4 신호보다 낮은 레벨의 신호라고 가정한다. 실시 예에 따라, 제2 임계 전압(VTH2)은 제1 타겟 전압(VTG1)에 기초한 전압일 있다. 예를 들어, 제2 임계 전압(VTH2)은 제1 타겟 전압(VTG1)일 수 있다. 다른 예로서, 제2 임계 전압(VTH2)은 제1 타겟 전압(VTG1)이 BGR 회로(211)에 의해 변환되어 출력된 제1 변환 전압(VTG1_1)일 수 있다. 또 다른 예로서, 제2 임계 전압(VTH2)은 제1 변환 전압(VTG1_1)이 DAC 회로(213)에 의해 변환되어 출력된 제2 변환 전압(VTG1_2)일 수 있다.
시점(t5) 이전의 구간에서, 제2 타겟 전압(VTG2)은 제2 임계 전압(VTH2)보다 높은 레벨을 갖는 바, 제3 신호가 제2 모니터링 출력 신호(OUT_MC2)로 출력된다. 시점(t5)와 시점(t6) 사이의 구간에서, 제2 타겟 전압(VTG2)의 레벨이 제2 임계 전압(VTH2)보다 낮아지므로 제4 신호가 제2 모니터링 신호로 출력된다. 시점(t6)과 시점(t8) 사이의 구간에서, 다시 제2 타겟 전압(VTG2)이 제2 임계 전압(VTH2)보다 높은 레벨의 전압으로 판단되므로 제3 신호가 제2 모니터링 출력 회로로 출력된다. 이후 시점(t8)과 시점(t9) 사이의 구간에서는 다시 제2 타겟 전압(VTG2)이 제2 임계 전압(VTH2)보다 낮아지므로 제4 신호가 출력되고, 시점(t9) 이후의 구간에서는 다시 제3 신호가 제2 모니터링 출력 신호(OUT_MC2)로 출력된다.
제2 모니터링 출력 신호(OUT_MC2)를 검토하면, 시점(t5)와 시점(t6) 사이의 구간 및 시점(t8)과 시점(t9) 사이의 구간에서는 제4 신호, 즉 제2 타겟 전압(VTG2)이 정상 상태가 아니라는 정보를 포함하는 신호가 생성되고, 나머지 구간에서는 제3 신호, 즉 제2 타겟 전압(VTG2)이 정상 상태라는 정보를 포함하는 신호가 생성된다. 도시된 바와 같이, 시점(t6)과 시점(t7) 사이의 구간에서 제1 타겟 전압(VTG1)에 대한 공격 등의 이유로 제1 타겟 전압(VTG1)의 레벨이 감소하고, 시점(t7) 이후의 구간에서는 타겟 전압이 제1 임계 전압(VTH1)보다 낮은 레벨을 가진다. 즉, 제2 모니터링 신호에 의해 제2 타겟 신호가 정상 상태라고 판단되는 시점(t6)과 시점(t8) 사이의 구간 및 시점(t9) 이후의 구간에서는, 제2 타겟 전압(VTG2)이 정상 상태가 아님에도 제1 타겟 전압(VTG1)이 낮아짐에 따라 제3 신호가 제2 모니터링 출력 신호(OUT_MC2)로 출력될 가능성이 높다.
본 발명의 실시 예에 따라, 제2 타겟 전압(VTG2)의 레벨을 판단하는 제2 모니터링 회로(200)와, 제2 타겟 전압(VTG2)의 판단 기준인 제1 타겟 전압(VTG1)의 레벨을 판단하는 제1 모니터링 회로(100)를 동시에 동작함으로써, 제2 타겟 전압(VTG2)에 대한 판단의 정확도가 향상될 수 있다. 구체적으로, 시점(t7) 이후에 구간에서는 제1 타겟 전압(VTG1)이 정상 상태가 아니라는 정보를 포함하는 제2 신호를 제1 모니터링 출력 신호(OUT_MC1)로서 생성함으로써, 시점(t7) 이후의 구간에서는 제2 모니터링 출력 신호(OUT_MC2)가 제3 신호로 출력되더라도, 제2 타겟 전압(VTG2)이 정상 상태가 아니라고 판단할 수 있다. 따라서, 제3 신호가 제2 모니터링 출력 신호(OUT_MC2)로 출력된 시점(t7)과 시점(t8) 사이의 구간 및 시점(t9) 이후의 구간에서도 제2 타겟 전압(VTG2)이 정상 상태가 아니라고 판단함으로써, 타겟 회로(20)에 인가되는 제2 타겟 전압(VTG2)에 대한 공격에 대하여 더욱 정확하게 판단할 수 있게 된다.
본 발명의 실시 예에 따른 제1 모니터링 회로(100)는, 전류 미러 구조를 이용하여 외부의 기준 전압에 대한 필요없이 제1 타겟 전압(VTG1)만으로 제1 타겟 전압(VTG1)의 공격, 즉 전압 레벨의 변경 여부를 판단함으로써 제1 타겟 전압(VTG1)에 대한 공격을 더욱 정확히 판단할 수 있고, 제1 타겟 전압(VTG1) 및 제2 타겟 전압(VTG2)의 외부 공격에 대한 모니터링을 동시에 수행함으로써, 결과적으로 타겟 회로(20)에 인가되는 전압에 대한 공격을 효율적으로 방어 및 대응할 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 시스템의 구성을 개략적으로 도시한 블록도이다. 이하에서, 도 1 내지 도 9를 참조하여 설명된 내용과 중복되는 부분은 생략한다.
도 10을 참조하면, 본 발명의 실시 예에 따른 반도체 시스템(1)은 제1 모니터링 회로(100), 제2 모니터링 회로(200) 및 컨트롤러(300)를 포함할 수 있다. 몇몇 실시 예에 따라, 컨트롤러(300)는 신호 생성부(310) 및 처리부(330)를 포함할 수 있다.
컨트롤러(300)는 제1 모니터링 회로(100) 및 제2 모니터링 회로(200)로부터 각각 제1 모니터링 출력 신호(OUT_MC1) 및 제2 모니터링 출력 신호(OUT_MC2)를 수신하고, 이에 기초하여 제2 타겟 전압(VTG2)의 상태 정보를 판단할 수 있다. 이 때, 제2 타겟 전압(VTG2)은 모니터링의 대상인 타겟 회로(20)에 인가되는 복수의 입력들 중 어느 하나의 입력으로 인가되는 전압일 수 있다.
몇몇 실시 예에 따라, 컨트롤러(300)는 제1 모니터링 출력 신호(OUT_MC1)의 레벨을 판단한 후 제2 모니터링 출력 신호(OUT_MC2)의 레벨을 판단할 수 있다. 예를 들어, 제1 모니터링 출력 신호(OUT_MC1)가 제1 신호인 경우 제2 모니터링 출력 신호(OUT_MC2)를 판단하고, 제1 모니터링 출력 신호(OUT_MC1)가 제2 신호인 경우, 제2 모니터링 출력 신호(OUT_MC2)를 판단하지 않을 수 있다. 제1 신호는 제1 타겟 전압(VTG1)이 정상 상태라는 정보를 포함하므로 제2 모니터링 출력 신호(OUT_MC2)를 판단하여 제2 타겟 전압(VTG2)이 정상 상태인지 여부를 판단한다. 이 때, 제2 모니터링 출력 신호(OUT_MC2)가 제3 신호인 경우 제2 타겟 전압(VTG2)이 정상 상태라고 판단하고, 제2 모니터링 출력 신호(OUT_MC2)가 제4 신호인 경우 제2 타겟 전압(VTG2)이 정상 상태가 아니라고 판단할 수 있다.
실시 예에 따라, 제1 모니터링 출력 신호(OUT_MC1)가 제2 신호인 경우, 제2 모니터링 출력 신호(OUT_MC2)를 판단하지 않고 제2 타겟 전압(VTG2)이 정상 상태가 아니라고 판단할 수 있다. 즉, 제2 신호는 제1 타겟 전압(VTG1)이 정상 상태가 아니라는 정보를 포함하므로, 제2 모니터링 출력 신호(OUT_MC2)가 정확하지 않은 정보일 가능성이 높고, 이에 따라 제2 모니터링 출력 신호(OUT_MC2)에 관계없이 제1 타겟 전압(VTG1) 및 제2 타겟 전압(VTG2)이 외부의 공격 등의 이유로 정상 상태가 아니라고 판단할 수 있다.
몇몇 실시 예에 따라, 제2 타겟 전압(VTG2)이 정상 상태가 아니라고 판단되는 경우, 신호 생성부(310)는 인터럽트 신호(IS), 태그 신호(TS) 및 가변 신호(CS) 중 어느 하나를 생성하여 출력할 수 있다.
실시 예에 따라, 인터럽트 신호(IS)는 타겟 회로(20)가 비정상 조건에서 동작하는지 여부에 대한 정보를 포함할 수 있다. 예를 들어, 인터럽트 신호(IS)가 로지컬 로우(logical low) 레벨을 갖다가 로지컬 하이(logical high) 레벨로 변경된 경우, 인터럽트 신호(IS)가 로지컬 하이 레벨을 갖는 구간에서 타겟 회로(20)가 비정상 조건으로 동작하고 있다고 판단될 수 있다. 몇몇 실시 예에 따라, 신호 생성부(310)에 의해 생성된 인터럽트 신호(IS)는 처리부(330)로 전달되고, 처리부(330)에서는 인터럽트 신호(IS)에 의해 타겟 회로(20)가 비정상 조건으로 동작하고 있다고 판단되면, 타겟 회로(20)에 대한 처리 동작을 수행할 수 있다.
실시 예에 따라, 태그 신호(TS)는 타겟 회로(20)의 출력 신호에 비정상 조건임을 표시하는 태그를 부착하기 위한 신호일 수 있다. 예를 들어, 신호 생성부(310)는, 태그 신호(TS)가 로지컬 로우 레벨을 갖는 구간, 즉 정상 조건에서, 타겟 회로(20)의 출력 신호에 태그를 부착하지 않을 수 있다. 예를 들어, 신호 생성부(310)는, 태그 신호(TS)가 로지컬 하이 레벨을 갖는 구간, 즉 비정상 조건에서, 타겟 회로(20)의 출력 신호에 태그를 부착할 수 있다.
실시 예에 따라, 가변 신호(CS)는 타겟 회로(20)의 출력 신호를 보안성이 보장되는 신호로 변경하기 위한 신호일 수 있다. 예를 들어, 타겟 회로(20)의 출력 신호가 '0000'인 경우, 반도체 시스템(1)의 보안 보호 기능이 인에이블(enable)된다고 가정하자. 예를 들어, 신호 생성부(310)는, 가변 신호(CS)가 로지컬 로우 레벨을 갖는 구간, 즉, 정상 조건에서, 타겟 회로(20)의 출력 신호를 변경하지 않을 수 있다. 예를 들어, 신호 생성부(310)는, 가변 신호(CS)가 로지컬 하이 레벨을 갖는 구간, 즉, 비정상 조건에서, 타겟 회로(20)의 출력 신호를 '0000'으로 변경할 수 있다.
도 11은 본 발명의 실시 예에 따라, 제1 모니터링 출력 신호(OUT_MC1) 및 제2 모니터링 출력 신호(OUT_MC2)에 기초하여 출력되는 신호들을 설명하기 위한 그래프이다.
도 10 및 도 11을 참조하면, 컨트롤러(300)는 제2 타겟 전압(VTG2)이 비정상 조건이라고 판단되는 때, 인터럽트 신호(IS), 태그 신호(TS) 또는 가변 신호(CS)를 로지컬 하이 레벨을 갖도록 출력할 수 있다. 즉, 도 9를 참조하여 설명한 바와 같이 시점(t5)와 시점(t6) 사이의 구간과 시점(t7) 이후의 구간에서 제2 타겟 신호가 정상 상태가 아니라고 판단되고, 이에 따라 타겟 회로(20)가 비정상 조건에서 동작된다고 판단되므로, 시점(t5)와 시점(t6) 사이의 구간 및 시점(t7) 이후의 구간에서 인터럽트 신호(IS), 태그 신호(TS) 및 가변 신호(CS) 중 적어도 하나를 로지컬 하이 상태로 출력할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 모니터링 시스템 20: 타겟 회로
100: 제1 모니터링 회로 110: 기준 전압 생성 회로
120: 전압 센싱 회로 130: 제1 비교 회로
200: 제2 모니터링 회로 210: 입력 회로
230: 제2 비교 회로

Claims (10)

  1. 입력 노드에서 타겟 전압을 인가받고, 상기 타겟 전압에 기초하여 제1 센싱 전압 및 제2 센싱 전압을 출력하는 전압 센싱 회로; 및
    상기 제1 센싱 전압 및 상기 제2 센싱 전압의 레벨에 기초하여 상기 타겟 전압에 대한 모니터링 출력 신호를 생성하는 비교 회로를 포함하되,
    상기 전압 센싱 회로는,
    기준 바이어스 전압을 게이트로 수신하고, 상기 입력 노드와 소스가 연결되고, 제1 저항 소자의 일단과 드레인이 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터와 전류 미러(current mirror) 구조로 배치되고, 상기 기준 바이어스 전압을 게이트로 수신하고, 상기 입력 노드와 소스가 연결되고, 제3 저항 소자와 드레인이 연결되는 제2 트랜지스터; 및
    상기 제1 저항 소자의 타단과 연결되는 제2 저항 소자를 포함하고,
    상기 제1 센싱 전압은 상기 제2 저항 소자 양단에 제공되는 전압이고, 상기 제2 센싱 전압은 상기 제3 저항 소자의 양단에 제공되는 전압인, 반도체 장치.
  2. 제1항에 있어서,
    상기 기준 바이어스 전압을 생성하는 기준 전압 생성 회로를 더 포함하되,
    상기 기준 전압 생성 회로의 상기 기준 바이어스 전압이 제공되는 노드는, 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트와 연결되는 반도체 장치.
  3. 제1항에 있어서,
    상기 비교 회로는,
    상기 제1 센싱 전압이 상기 제2 센싱 전압 미만의 레벨을 갖는 경우 제1 신호를 상기 모니터링 출력 신호로 출력하고,
    상기 제1 센싱 전압이 상기 제2 센싱 전압 이상의 레벨을 갖는 경우 제2 신호를 상기 모니터링 출력 신호로 출력하되,
    상기 제1 신호는 상기 제2 신호보다 높은(high) 레벨을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 센싱 전압 및 상기 제2 센싱 전압의 레벨은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 포화(saturation) 영역에서 동작하는지 또는 선형(linear) 영역에서 동작하는지 여부에 기초하여 결정되는 반도체 장치.
  5. 제4항에 있어서,
    상기 전압 센싱 회로는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 상기 포화 영역에서 동작하는 경우, 상기 제2 센싱 전압 미만의 레벨을 갖는 상기 제1 센싱 전압을 출력하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 상기 선형 영역에서 동작하는 경우, 상기 제2 센싱 전압 이상의 레벨을 갖는 상기 제1 센싱 전압을 출력하는 반도체 장치.
  6. 제5항에 있어서,
    상기 비교 회로는,
    상기 제1 센싱 전압이 상기 제2 센싱 전압 미만의 레벨을 갖는 경우 제1 신호를 상기 모니터링 출력 신호로 출력하고,
    상기 제1 센싱 전압이 상기 제2 센싱 전압 이상의 레벨을 갖는 경우 제2 신호를 상기 모니터링 출력 신호로 출력하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 신호는 상기 타겟 전압의 레벨이 상기 기준 전압 범위 내에 포함된다는 정보를 포함하고, 상기 제2 신호는 상기 타겟 전압의 레벨이 상기 기준 전압 범위에 포함되지 않는다는 정보를 포함하는 반도체 장치.
  8. 제1 타겟 전압을 인가받고, 전류 미러 구조로 배치된 제1 트랜지스터 및 제2 트랜지스터를 이용하여 상기 제1 타겟 전압의 레벨이 제1 기준 전압 범위 내에 포함되는지 여부에 대한 제1 모니터링 출력 신호를 생성하는 제1 전압 모니터링 회로; 및
    상기 제1 타겟 전압 및 제2 타겟 전압을 인가받고, 상기 제1 타겟 전압 및 상기 제2 타겟 전압의 레벨에 기초하여 상기 제2 타겟 전압의 레벨이 제2 기준 전압 범위 내에 포함되는지 여부에 대한 제2 모니터링 출력 신호를 생성하는 제2 전압 모니터링 회로를 포함하되,
    동일한 기준 바이어스 전압이 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 게이트에 인가되고, 상기 제1 트랜지스터의 크기는 상기 제2 트랜지스터의 크기와 상이한 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 전압 모니터링 회로는,
    상기 제1 타겟 전압 및 상기 제2 타겟 전압을 인가받는 입력 회로; 및
    상기 제1 타겟 전압 및 상기 제2 타겟 전압의 레벨에 기초하여 상기 제2 모니터링 출력 신호를 생성하는 비교 회로를 포함하되,
    상기 제2 모니터링 출력 신호는 제3 신호 및 상기 제3 신호와 다른 레벨을 갖는 제4 신호 중 어느 하나인 반도체 장치.
  10. 제1 타겟 전압을 인가받고, 전류 미러 구조로 연결된 제1 트랜지스터 및 제2 트랜지스터를 이용하여 상기 제1 타겟 전압의 레벨이 제1 기준 전압 범위 내에 포함되는지 여부에 대한 제1 모니터링 출력 신호를 생성하는 제1 전압 모니터링 회로;
    타겟 회로에 인가되는 제2 타겟 전압 및 상기 제1 타겟 전압을 인가받고, 상기 제1 타겟 전압 및 상기 제2 타겟 전압의 레벨에 기초하여 상기 제2 타겟 전압의 레벨이 제2 기준 전압 범위 내에 포함되는지 여부에 대한 제2 모니터링 출력 신호를 생성하는 제2 전압 모니터링 회로; 및
    상기 제1 모니터링 출력 신호 및 상기 제2 모니터링 출력 신호를 수신하고, 상기 제1 모니터링 출력 신호 및 상기 제2 모니터링 출력 신호 각각의 레벨에 기초하여 상기 제2 타겟 전압의 레벨이 제3 기준 전압 범위 내에 포함되는지 여부를 결정하는 컨트롤러를 포함하는 반도체 시스템.
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