KR20200074084A - 추가적인 능동 회로부가 없는 sar adc에서의 넓은 입력 공통 모드 범위를 인에이블하기 위한 방법 및 장치 - Google Patents

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Abstract

넓은 입력 공통 모드 범위를 갖는 차동 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)는 그의 변환 프로세스에 하나의 단계를 추가한다. 전체 레일-투-레일(rail-to-rail) 공통 모드 전압 동작을 위해 어떠한 추가 회로부도 요구되지 않는다. 제1 단계에서, 상부 플레이트 노드들(vcp, vcn)은 고정 전압(vcm)으로 리셋될 수 있다. 이어서, 다음 단계에서, vcp 및 vcn이 플로팅 상태로 있지만 단락되어 있는 동안 샘플링이 수행될 수 있다. 이에 의해 단일 노드(vx)가 형성되는데, 이는 간단한 용량성 전압 분할을 제공한다. 그 후, 표준 순차 SAR 비트단위 아날로그-디지털 변환이 수행된다. 노드(vx)에서의 전압은 전체 샘플링 페이즈 동안 vcmin을 추종할 것이며, 이때 변화율의 제한은 단락 스위치 및 샘플링 커패시터의 RC 시상수에 의해서만 제한된다. 이는 임의의 능동 OTA-기반 트래킹 회로보다 훨씬 더 높은 대역폭을 가질 것이다.

Description

추가적인 능동 회로부가 없는 SAR ADC에서의 넓은 입력 공통 모드 범위를 인에이블하기 위한 방법 및 장치
관련 특허 출원
본 출원은, Anders Vinje 및 Ivar
Figure pct00001
에 의해, 2017년 10월 24일자로 출원되고 발명의 명칭이 "Method for Enabling Wide Input Common-Mode Range in SAR ADCs with No Additional Active Circuitry"인 공동 소유의 미국 가특허 출원 제62/576,350호에 대한 우선권을 주장하며; 이 출원은 모든 목적을 위해 본 명세서에 참고로 포함된다.
기술분야
본 발명은 아날로그-디지털 변환기(analog-to-digital converter, ADC)에 관한 것으로, 보다 구체적으로는, 추가적인 능동 회로부가 없는 연속 근사 레지스터(successive approximation register, SAR) ADC들에서의 넓은 입력 공통 모드 범위를 인에이블하는 것에 관한 것이다.
연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)는, 이진 검색을 수행하여 아날로그 파형에 취해진 각각의 샘플의 가장 가까운 양자화 레벨로 수렴하고 이어서 그의 디지털 표현을 제공함으로써 연속적인 아날로그 파형을 이산 디지털 표현들로 변환하는 아날로그-디지털 변환기의 일 유형이다.
SAR ADC들은 가장 인기 있는 ADC 아키텍처들에 속하고, 예를 들어 마이크로제어기들에서 사용될 수 있다. 시장에서 가장 많이 포함하는, 전형적인 차동 SAR ADC는, 입력 공통 모드가 SAR DAC의 허용 범위를 초과하는 경우, 감소된 성능 또는 고장으로 이어질 수 있는 제한된 입력 공통 모드 범위를 갖는다. 이는 차동 SAR ADC들을, 소정의 센서 응용들, 제로-크로싱(zero-crossing) 검출 등과 같이, 입력 공통 모드 전압이 제어될 수 없는 응용들에 덜 적합하게 한다. 이는, 도 2에 도시된 바와 같이, 추가적인 능동 회로부를 사용하여, 입력 공통 모드 전압을 샘플링하고 변환 동안 그것을 감산하여 그의 영향들을 소거함으로써 회피될 수 있다. 그러나, 이는 전류 소비 및 집적 회로 다이 면적의 관점에서 비용이 많이 들며, 또한 입력 공통 모드 변화율에 대한 제한들을 허용하게 둔다.
따라서, 추가적인 회로부를 최소한으로 요구하거나 어떠한 추가적인 회로부도 요구하지 않으면서 더 양호한 공통 모드 전압 제거 및 진폭 처리 능력을 갖는 차동 SAR ADC가 필요하다.
일 실시예에 따르면, 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)에서 넓은 입력 공통 모드 범위를 제공하기 위한 방법은, 복수의 이진 가중 커패시터들의 상부 플레이트 노드들(vcp, vcn)을 전압(vcm)으로 리셋하는 단계; 상부 플레이트 노드들(vcp, vcn)을 함께 커플링하고 플로팅하면서, 하부 플레이트 노드들(Vcp, vcn) 상의 차동 전압들(Vinp, Vinn)을 각각 샘플링하는 단계; 및 샘플링된 차동 전압들(Vinp, Vinn)에 대한 순차 SAR 아날로그-디지털 변환을 수행하는 단계를 포함할 수 있다.
본 방법의 추가 실시예에 따르면, SAR ADC는 차동 입력 SAR ADC일 수 있다. 본 방법의 추가 실시예에 따르면, SAR ADC는 집적 회로 디바이스로 제조될 수 있다. 본 방법의 추가 실시예에 따르면, 집적 회로 디바이스는 마이크로제어기일 수 있다.
다른 실시예에 따르면, 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)에서 넓은 입력 공통 모드 범위를 제공하기 위한 방법은, 복수의 이진 가중 커패시터들의 제1 절반부의 상부 플레이트들을 전압 비교기의 제1 입력에 커플링하고 복수의 이진 가중 커패시터들의 제2 절반부의 상부 플레이트들을 전압 비교기의 제2 입력에 커플링하는 단계; 제1 더미 커패시터의 상부 플레이트를 전압 비교기의 제1 입력에 커플링하고, 제2 더미 커패시터의 상부 플레이트를 전압 비교기의 제2 입력에 커플링하는 단계; 이전 제1 기준 전압을 복수의 이진 가중 커패시터들의 제1 절반부의 하부 플레이트들에 커플링하는 단계; 이전 제2 기준 전압을 복수의 이진 가중 커패시터들의 제2 절반부의 하부 플레이트들에 커플링하는 단계; 제3 기준 전압을 복수의 이진 가중 커패시터들의 상부 플레이트들에, 그리고 제1 및 제2 더미 커패시터들의 상부 및 하부 플레이트들에 커플링하는 단계; 이전 제1 기준 전압 및 이전 제2 기준 전압으로부터 복수의 이진 가중 커패시터들의 하부 플레이트들을 디커플링하는 단계; 복수의 이진 가중 커패시터들의 제1 절반부의 하부 플레이트들 및 제1 더미 커패시터의 하부 플레이트를 포지티브 입력 전압(Vinp)에 커플링하는 단계; 복수의 이진 가중 커패시터들의 제2 절반부의 하부 플레이트들 및 제2 더미 커패시터의 하부 플레이트를 네거티브 입력 전압(Vinn)에 커플링하는 단계; 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 상부 플레이트들을 함께 커플링하는 단계; 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 절반부의 상부 플레이트들을 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 절반부의 상부 플레이트들로부터 디커플링하는 단계; 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 하부 플레이트들을 제3 기준 전압에 커플링하는 단계; 전압 비교기의 제1 입력 상의 제1 전압이 그의 제2 입력 상의 제2 전압보다 큰지 여부를 결정하는 단계 - 제1 전압이 제2 전압보다 큰 경우, 전압 비교기로부터 제1 로직 레벨 출력을 제공하고, 제1 전압이 제2 전압보다 작은 경우, 전압 비교기로부터 제2 로직 레벨 출력을 제공함 -; 및 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 계속하는 단계를 포함할 수 있다.
본 방법의 추가 실시예에 따르면, 이전 제1 기준 전압은 제1 디지털-아날로그 변환기(DAC)로부터 나올 수 있고, 이전 제2 기준 전압은 제2 DAC로부터 나올 수 있다. 본 방법의 추가 실시예에 따르면, 이전 제1 및 제2 기준 전압들은 Vref일 수 있고, 제3 기준 전압은 Vref/2일 수 있다. 본 방법의 추가 실시예에 따르면, 제1 로직 레벨은 로직 하이 또는 로직 "1"일 수 있고, 제2 로직 레벨은 로직 로우 또는 로직 "0"일 수 있다. 본 방법의 추가 실시예에 따르면, SAR ADC는 차동 입력 SAR ADC일 수 있다. 본 방법의 추가 실시예에 따르면, SAR ADC는 집적 회로 디바이스로 제조될 수 있다. 본 방법의 추가 실시예에 따르면, 집적 회로 디바이스는 마이크로제어기일 수 있다.
또 다른 실시예에 따르면, 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)는, 제3 기준 전압을 복수의 이진 가중 커패시터들의 상부 플레이트들, 및 제1 및 제2 더미 커패시터들의 상부 및 하부 플레이트들에 커플링하도록; 이전 제1 기준 전압을 복수의 이진 가중 커패시터들의 제1 절반부의 하부 플레이트들에 커플링하도록; 이전 제2 기준 전압을 복수의 이진 가중 커패시터들의 제2 절반부의 하부 플레이트들에 커플링하도록; 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 하부 플레이트들을 각자의 제1, 제2 및 제3 기준 전압들로부터 디커플링하도록; 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 하부 플레이트들을 함께 커플링하도록; 포지티브 입력 전압(Vinp)을 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 절반부의 하부 플레이트들에 커플링하도록; 네거티브 입력 전압(Vinn)을 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 절반부의 하부 플레이트들에 커플링하도록; 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 절반부의 하부 플레이트들을 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 절반부의 하부 플레이트들로부터 디커플링하도록; 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 절반부의 상부 플레이트들에서의 전압(Vx)과 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 절반부의 상부 플레이트들에서의 전압(Vy)을 비교하도록 - 전압(Vx)이 전압(Vy)보다 큰 경우, 복수의 이진 가중 커패시터들의 제1 절반부의 최상위비트(most significant bit, MSB) 1의 하부 플레이트에 제4 전압을 커플링하고, 복수의 이진 가중 커패시터들의 제2 절반부의 MSB 1의 하부 플레이트에 제5 전압을 커플링하고, 제1 및 제2 더미 커패시터들 및 나머지 복수의 이진 가중 커패시터들의 하부 플레이트에 제3 전압을 커플링하거나, 또는 전압(Vx)이 전압(Vy)보다 작은 경우, 복수의 이진 가중 커패시터들의 제1 절반부의 MSB 1의 하부 플레이트에 제5 전압을 커플링하고, 복수의 이진 가중 커패시터들의 제2 절반부의 MSB 1의 하부 플레이트에 제4 전압을 커플링하고, 제1 및 제2 더미 커패시터들 및 나머지 복수의 이진 가중 커패시터들의 하부 플레이트들에 제3 전압을 커플링함 -; 그리고 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 계속하도록 구성된 회로부를 포함할 수 있다.
추가 실시예에 따르면, 제1 이전 기준 전압은 제1 디지털-아날로그 변환기로부터 나올 수 있고, 제2 이전 기준 전압은 제2 디지털-아날로그 변환기로부터 나올 수 있고, 제3 기준 전압은 Vref/2일 수 있고, 제4 기준 전압은 0 볼트일 수 있고, 제5 기준 전압은 Vref일 수 있다. 추가 실시예에 따르면, 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)는 차동 입력 SAR ADC일 수 있다. 추가 실시예에 따르면, SAR ADC는 집적 회로 디바이스로 제조될 수 있다. 추가 실시예에 따르면, 집적 회로 디바이스는 마이크로제어기일 수 있다.
다른 실시예에 따르면, SAR ADC는 제어 회로부, 제1 커패시터들, 및 제2 커패시터들을 포함할 수 있다. 제1 커패시터들의 각각의 커패시터는 상부 플레이트 및 하부 플레이트를 포함할 수 있다. 상부 플레이트는 제1 커패시터들 각각의 하부 플레이트보다 제어 회로부에 더 가까울 수 있다. 제2 커패시터들의 각각의 커패시터는 상부 플레이트 및 하부 플레이트를 포함할 수 있다. 상부 플레이트는 제2 커패시터들 각각의 하부 플레이트보다 제어 회로부에 더 가까울 수 있다. 제1 커패시터들 및 제2 커패시터들의 각자의 커패시터들은 이진 가중 커패시터 쌍들을 형성할 수 있다. 제어 회로부는, 제1 커패시터들 각각의 상부 플레이트들 및 제2 커패시터들 각각의 상부 플레이트들을 공통 모드 전압으로 리셋하도록, 플로팅 동안 제1 커패시터들 및 제2 커패시터들의 상부 플레이트들을 커플링하면서 제1 커패시터들의 하부 플레이트들 상의 제1 차동 전압을 샘플링하고, 제2 커패시터들의 하부 플레이트들 상의 제2 차동 전압을 샘플링하도록; 그리고 제1 및 제2 차동 전압들에 대해 순차적 SAR 아날로그-디지털 변환을 수행하도록 구성될 수 있다.
상기 실시예들 중 임의의 실시예와 조합하여, SAR ADC는 제1 커패시터들과 병렬로 제1 더미 커패시터를 추가로 포함할 수 있다. 제1 더미 커패시터는 상부 플레이트 및 하부 플레이트를 포함할 수 있는데, 상부 플레이트는 제1 커패시터들 각각의 하부 플레이트보다 제어 회로부에 더 가깝다. SAR ADC는 제2 커패시터들과 병렬로 제2 더미 커패시터를 포함할 수 있다. 제2 더미 커패시터는 상부 플레이트 및 하부 플레이트를 포함할 수 있다. 상부 플레이트는 제1 커패시터들 각각의 하부 플레이트보다 제어 회로부에 더 가까울 수 있다. 제어 회로부는, 이진 가중 커패시터 쌍들의 제1 부분의 상부 플레이트들을 전압 비교기의 제1 입력에 커플링하도록; 이어서, 이진 가중 커패시터 쌍들의 제2 부분의 상부 플레이트들을 전압 비교기의 제2 입력에 커플링하도록; 이어서, 제1 더미 커패시터의 상부 플레이트를 전압 비교기의 제1 입력에 커플링하고, 제2 더미 커패시터의 상부 플레이트를 전압 비교기의 제2 입력에 커플링하도록; 이어서, 이전 제1 기준 전압을 이진 가중 커패시터들의 제1 부분의 하부 플레이트들에 커플링하도록; 이어서, 이전 제2 기준 전압을 이진 가중 커패시터들의 제2 부분의 하부 플레이트들에 커플링하도록; 이어서, 제3 기준 전압을 이진 가중 커패시터들의 상부 플레이트들에, 그리고 제1 및 제2 더미 커패시터들의 상부 및 하부 플레이트들에 커플링하도록; 이어서, 이전 제1 기준 전압 및 이전 제2 기준 전압으로부터 이진 가중 커패시터들의 하부 플레이트들을 디커플링하도록; 이어서, 이진 가중 커패시터들의 제1 부분의 하부 플레이트들 및 제1 더미 커패시터의 하부 플레이트를 포지티브 입력 전압에 커플링하도록; 이어서, 이진 가중 커패시터들의 제2 부분의 하부 플레이트들 및 제2 더미 커패시터의 하부 플레이트를 네거티브 입력 전압에 커플링하도록; 이어서, 제1 및 제2 더미 커패시터들 및 이진 가중 커패시터들의 상부 플레이트들을 함께 커플링하도록; 이어서, 제1 더미 커패시터 및 이진 가중 커패시터들의 제1 부분의 상부 플레이트들을 제2 더미 커패시터 및 이진 가중 커패시터들의 제2 부분의 상부 플레이트들로부터 디커플링하도록; 그리고 이어서, 제1 및 제2 더미 커패시터들 및 이진 가중 커패시터들의 하부 플레이트들을 제3 기준 전압에 커플링하도록 추가로 구성될 수 있다. 전압 비교기는, 전압 비교기의 제1 입력 상의 제1 전압이 전압 비교기의 제2 입력 상의 제2 전압보다 큰지 여부를 결정하도록 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 전압 비교기는, 제1 전압이 제2 전압보다 큰 경우 제1 로직 레벨 출력을 제공하도록, 그리고 이어서, 제1 전압이 제2 전압보다 작은 경우 제2 로직 레벨 출력을 제공하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 제어 회로부는 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 수행하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 이전 제1 기준 전압은 제1 DAC로부터 나오고 이전 제2 기준 전압은 제2 DAC로부터 나온다. 상기 실시예들 중 임의의 실시예와 조합하여, 이전 제1 및 제2 기준 전압들은 Vref의 값이고, 제3 기준 전압은 Vref/2의 값이다.
본 발명의 실시예들은 SAR ADC를 포함하며, SAR ADC는, 제3 기준 전압을 복수의 이진 가중 커패시터들의 상부 플레이트들, 및 제1 및 제2 더미 커패시터들의 상부 및 하부 플레이트들에 커플링하도록; 이어서, 이전 제1 기준 전압을 복수의 이진 가중 커패시터들의 제1 부분의 하부 플레이트들에 커플링하도록; 이어서, 이전 제2 기준 전압을 복수의 이진 가중 커패시터들의 제2 부분의 하부 플레이트들에 커플링하도록; 이어서, 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 하부 플레이트들을 각자의 제1, 제2 및 제3 기준 전압들로부터 디커플링하도록; 이어서, 제1 및 제2 더미 커패시터들 및 복수의 이진 가중 커패시터들의 하부 플레이트들을 함께 커플링하도록; 이어서, 포지티브 입력 전압(Vinp)을 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 부분의 하부 플레이트들에 커플링하도록; 이어서, 네거티브 입력 전압(Vinn)을 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 부분의 하부 플레이트들에 커플링하도록; 이어서, 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 부분의 하부 플레이트들을 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 부분의 하부 플레이트들로부터 디커플링하도록; 그리고 이어서, 제1 더미 커패시터 및 복수의 이진 가중 커패시터들의 제1 부분의 상부 플레이트들에서의 전압(Vx)과 제2 더미 커패시터 및 복수의 이진 가중 커패시터들의 제2 부분의 상부 플레이트들에서의 전압(Vy)을 비교하도록 구성된 회로부를 포함한다. 상기 실시예들 중 임의의 실시예와 조합하여, 회로부는, 전압(Vx)이 전압(Vy)보다 큰 경우, 복수의 이진 가중 커패시터들의 제1 부분의 최상위비트(MSB) 1의 하부 플레이트에 제4 전압을 커플링하도록, 복수의 이진 가중 커패시터들의 제2 부분의 MSB 1의 하부 플레이트에 제5 전압을 커플링하도록, 그리고 제1 및 제2 더미 커패시터들 및 나머지 복수의 이진 가중 커패시터들의 하부 플레이트에 제3 전압을 커플링하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 회로부는, 전압(Vx)이 전압(Vy)보다 작은 경우, 복수의 이진 가중 커패시터들의 제1 부분의 MSB 1의 하부 플레이트에 제5 전압을 커플링하도록, 복수의 이진 가중 커패시터들의 제2 부분의 MSB 1의 하부 플레이트에 제4 전압을 커플링하도록, 그리고 제1 및 제2 더미 커패시터들 및 나머지 복수의 이진 가중 커패시터들의 하부 플레이트에 제3 전압을 커플링하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 회로부는 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 계속하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 제1 이전 기준 전압은 제1 디지털-아날로그 변환기로부터 나올 수 있고, 제2 이전 기준 전압은 제2 디지털-아날로그 변환기로부터 나올 수 있고, 제3 기준 전압은 Vref/2의 값일 수 있고, 제4 기준 전압은 0 볼트일 수 있고, 제5 기준 전압은 Vref의 값일 수 있다.
상기 실시예들 중 임의의 실시예와 조합하여, SAR ADC는 차동 입력 SAR ADC일 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, SAR ADC는 집적 회로 디바이스로 제조될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 집적 회로 디바이스는 마이크로제어기일 수 있다.
추가 실시예에서, 방법은 상기 실시예들의 SAR ADC들 중 임의의 것의 동작을 포함할 수 있다.
본 발명의 보다 완전한 이해는 첨부 도면과 관련하여 취해진 하기의 설명을 참조함으로써 획득될 수 있다.
도 1은 본 발명의 교시에 따른, 용량성 DAC를 갖는 VCM 기반 샘플링 SAR ADC의 간략화된 개략도를 예시한다.
도 2는 레일-투-레일(rail-to-rail) 입력 공통 모드 동작을 인에이블하기 위한 종래 기술의 해결책의 개략도를 예시한다.
도 3은 본 발명의 특정 예시적인 실시예들에 따른, 리셋 및 샘플링 페이즈(phase)들에서의 수동 입력 공통 모드 트래킹(tracking)의 개략도를 예시한다.
도 4는 본 발명의 특정 예시적인 실시예들에 따른, 수동 입력 공통 모드 트래킹에 의한 샘플링 페이즈로부터 MSB 결정 페이즈로의 전환의 개략도를 예시한다.
도 5는 본 발명의 특정 예시적인 실시예들에 따른 수동 입력 공통 모드 트래킹 회로의 개략도를 예시한다.
도 6은 본 발명의 특정 예시적인 실시예들에 따른 수동 입력 공통 모드 트래킹의 개략 흐름도를 예시한다.
도 7은 본 발명의 교시에 따른, 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 SAR ADC의 개략도를 예시한다.
도 8은 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 종래 기술의 SAR ADC의 개략도를 예시한다.
도 9는 본 발명의 특정 예시적인 실시예들에 따른, 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 SAR ADC의 개략도를 예시한다.
본 발명이 다양한 변경 및 대안 형태들을 허용하지만, 그들의 특정 예시적인 실시예들은 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나, 특정 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
일반적으로, 본 기술의 차동 SAR ADC들은 제한된 입력 공통 모드 범위를 갖는다. 이는 그들을, 소정의 센서 응용들, 제로-크로싱 검출 등과 같이, 입력 공통 모드 전압이 제어될 수 없는 응용들에 덜 적합하게 한다. 이전에 공개된 해결책들, 및 다양한 마이크로제어기들에 대해 개발된 더 이전의 해결책들은, 입력 공통 모드 전압을 샘플링하고, 변환 동안 그것을 적용하여 공통 모드 전압이 소거되도록 하기 위해 추가 회로부에 의존하였다. 그러나, 이는 전류 소비 및 면적의 관점에서 비용이 많이 들며, 또한 입력 공통 모드 변화율에 대한 제한들을 둔다. 그에 반하여, 본 발명의 실시예들은, 이러한 제한들을 제거하고, 어떠한 추가적인 전력 소비 회로부 또는 칩 면적도 요구하지 않는다. 본 발명의 특정 예시적인 실시예들에 따르면, 플로팅 노드들의 리셋을 수행하기 위해 변환당 하나의 추가적인 클록 사이클만이 요구된다. 모든 요구되는 하드웨어 스위치들은 이미 SAR DAC 회로에 제공되어 있고, 이에 의해, 본 발명의 실시예들은 임의의 회로 변경들 또는 추가들을 요구함이 없이 레일-투-레일 입력 공통 모드 범위를 달성한다.
본 명세서에 개시되고 청구되는 SAR DAC 회로는, 예를 들어, 그러나 이로 제한되지 않는, 혼합 신호(아날로그 회로 및 디지털 회로 양쪽 모두) 마이크로제어기와 같은 집적 회로 디바이스 내로 용이하게 구현될 수 있다.
이제 도면을 참조하여, 예시적인 실시예들의 상세사항들을 개략적으로 예시한다. 도면 내의 동일한 요소들은 동일한 부호로 표현될 것이고, 유사한 요소들은 상이한 소문자 접미사를 갖는 동일한 부호로 표현될 것이다.
도 1을 참조하면, 본 발명의 교시에 따른, 용량성 DAC를 갖는 VCM 기반 샘플링 SAR ADC의 간략화된 개략도가 도시되어 있다. 일부 SAR ADC들은 vcm 기반 샘플링을 이용하여 입력 신호들을 샘플링하고 변환하는데, 이는 종래의 SAR 알고리즘보다 대략 80% 더 에너지 효율적이다. 도 1에 도시된 바와 같이, 신호가 샘플링되고 비교기(102)의 입력에 커플링된다. 먼저, 포지티브 입력 및 네거티브 입력이, 여기서는 단일 커패시터로서 도시된, 커패시터 어레이의 하부 플레이트들 상에서 샘플링되며, 이때 상부 플레이트들은 내부적으로 생성된 공통 모드 전압 vcmsamp = vcm으로 단락된다. 다음으로, 소위 MSB 페이즈에서, 하부 플레이트들은 전압(vcm)에 접속되는 한편, 상부 플레이트들은 플로팅 상태로 있어, 노드들(vcp, vcn)을 각각 2*vcm-vinp 및 2*vcm-vinn으로 시프트시킨다. 이어서, 비교기(102)는 제1 비트 결정(MSB 결정)을 하고, 이진 검색 알고리즘을 이용하여 비교기 출력에 따라 커패시터의 이진 스케일링된 부분들을 기준 전압들로 시프트시켜, 이에 의해 차동 입력 전압의 연속 근사로 이어진다. 이 접근법은 상부 플레이트 샘플링과 유사하지만, 비교기 입력 노드에서의 기생 용량에 대한 동일한 높은 감도를 갖지 않는다.
비교기 공통 모드 전압이 vcmcomp = (vcp+vcn)/2로 정의되는 경우, 하기와 같다:
Figure pct00002
전압 (vinp+vinn)/2는 입력 공통 모드 전압 또는 vcmin과 동일하여, 상기 식을 다음으로 축소시킨다:
Figure pct00003
Vcmin = vcm이면, 비교기 공통 모드 전압은 vcmcomp = vcm으로 단순화되는데, 이는 전형적으로 vref/2이지만 비교기(102)의 최적의 동작점에서 선택될 수 있다. 그러나, 레일-투-레일 입력 공통 모드가 인에이블되어야 하거나, 또는 vcmin이 0 내지 vref의 어디든 되어야 하는 경우, 그것은 vcmcomp가 또한 0 내지 vref의 어디든 변할 수 있음을 의미한다. 이는 ADC의 실질적인 성능 감소 및 훨씬 더 복잡한 비교기 설계로 이어질 수 있다. 이러한 아키텍처를 이용하는 일부 ADC들에서, 이는 입력 공통 모드의 허용 범위의 특정된 제한으로 이어질 수 있다. 그러한 제한은 또한, 종종, 다양한 공급원들로부터의 SAR ADC들의 데이터시트들에서 보여진다. 그러나, 본 발명의 실시예들은 레일-투-레일 입력 공통 모드 능력을 달성할 수 있으며, 이는 ADC에 상당한 추가된 값을 제공한다.
도 2를 참조하면, 레일-투-레일 입력 공통 모드 동작을 인에이블하기 위한 종래 기술의 해결책의 개략도가 도시되어 있다. 이제, MSB 페이즈 동안, 개방될 때의 노드들(vcp, vcn)은, 각각, (vcm+vcmsamp-vinp) 및 (vcm+vcmsamp-vinn)으로 시프트되고, vcmsamp= vcmin이면, 식(1)은 다음과 같이 다시 쓰여질 수 있다:
Figure pct00004
이는 비교기가 입력 공통 모드 전압에 관계없이 그의 최적의 공통 모드 전압을 유지할 것임을 의미한다. 그러나, 입력 공통 모드 전압을 샘플링하기 위한 별개의 샘플링 커패시터들 및 스위칭 네트워크뿐만 아니라, 레일-투-레일 입력 및 출력을 필요로 하는 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA)(204)를 요구하여, 비용이 상당하다. 또한, vcmsamp가 샘플링 페이즈의 시작 시에 샘플링되는 한편, vcp 및 vcn이 샘플링 페이즈의 종료 시에 접속해제된다는 점에서 고유한 제한이 있다. 따라서, 샘플링 페이즈 시간 동안 vcmin에서의 임의의 변화는 vcmsamp에서의 생성된 에러로 이어질 것이다. 일부 해결책들은 개선된 연속 시간 입력 공통 모드 트래커를 이용하여 후자의 문제를 제거할 수 있지만, 여전히 상당한 회로 및 면적 오버헤드(overhead)가 있다.
도 3을 참조하면, 본 발명의 특정 예시적인 실시예들에 따른, 리셋 및 샘플링 페이즈들에서의 수동 입력 공통 모드 트래킹의 개략도가 도시되어 있다. 도 3에 도시된 회로는 임의의 별개의 레일-투-레일 회로부(도 2)를 요구하지 않고서 공통 모드 범위의 제한들을 극복한다. 이는 샘플링 프로세스에 새로운 사이클(단계)을 도입함으로써 달성된다. 먼저, 상부 플레이트 노드들(vcp, vcn)은 고정 전압(vcm)으로 리셋될 수 있다(도 3의 (a)). 이어서, 제2 단계에서, vcp 및 vcn이 플로팅 상태로 있지만 단락되어 있는 동안 샘플링이 수행될 수 있다(도 3의 (b)). 이에 의해 단일 노드(vx)가 형성되는데, 이는 간단한 용량성 전압 분할을 하기와 같이 제공한다:
Figure pct00005
도 4를 참조하면, 본 발명의 특정 예시적인 실시예들에 따른, 수동 입력 공통 모드 트래킹에 의한 샘플링 페이즈로부터 MSB 결정 페이즈로의 전환의 개략도가 도시되어 있다. MSB 페이즈가 발생할 때, 도 4에 도시된 바와 같이 동작이 수행되며, 그것으로부터 vcmcomp=vcm이라는 식(3)의 관계가 항상 유지된다는 것이 된다. 더욱이, 노드(vx)에서의 전압은 전체 샘플링 페이즈 동안 vcmin을 추종할 것이며, 이때 변화율의 제한은 단락 스위치 및 샘플링 커패시터의 RC 시상수에 의해서만 제한된다. 이는 임의의 능동 OTA-기반 트래킹 회로(도 2)보다 훨씬 더 높은 대역폭을 가질 것이다. 또한, 상부 플레이트 노드들에 대한 추가적인 증폭기(204) 구동에 의해 어떠한 추가적인 노이즈도 더해지지 않는다. 도 4는 수동 입력 공통 모드 트래킹에 의한 샘플링 페이즈로부터 MSB 페이즈로의 진행을 예시한다.
SAR 동작 모드로부터, 비교기(102)의 입력들, 즉, vcp 및 vcn이 변환 동안 vcm으로 수렴할 것이라는 것이 알려져 있기 때문에, 이는, 변환의 종료에 의해, vcp 및 vcn이 둘 모두 vcm과 대략 동일하게 될 것임을 의미한다. 따라서, 도 3의 (a)에 도시된 리셋 페이즈에 들어갈 때, 두 노드들(vcp, vcn)이 이미, 하나의 LSB 에러 내에서 vcm과 실질적으로 동일한 전압을 갖기 때문에, vx를 vcm으로 설정하기 위한 강한 구동기가 요구되지 않는다.
도 5를 참조하여, 본 발명의 특정 예시적인 실시예들에 따른 수동 입력 공통 모드 트래킹 회로의 개략도가 도시되어 있다. 필요한 유일한 추가 단계는, 샘플링 전에 하나의 추가 리셋 신호의 생성이며, 이는 상부 플레이트 노드들이 플로팅 상태로 되기 전에 상부 플레이트 노드들을 vcm으로 리셋한다. 따라서, 수동 입력 공통 모드 트래킹의 아날로그 하드웨어 실현은 도 5에 도시된 회로들을 이용할 수 있다.
도 6을 참조하면, 본 발명의 특정 예시적인 실시예들에 따른 수동 입력 공통 모드 트래킹의 개략 흐름도가 도시되어 있다. 단계(610)에서, 상부 플레이트들은 vx로 리셋된다. 이어서, 단계(612)에서 전압 샘플이 취해진다. 단계(614)에서, SAR 비트 변환이 수행된다. 단계(616)는 SAR 비트 변환이 완료되는지 여부를 결정한다. 아니오이면, 단계(614)로 복귀한다. 예이면, 단계(610)로 복귀한다. 따라서, 디지털 실현은, 임의의 추가적인 하드웨어, 예컨대, 스위치들을 요구하지 않으면서 단지 하나의 추가적인 리셋 페이즈를 요구할 것이다.
시뮬레이션들은, 본 발명의 실시예들이 많은 ㎒에서 큰 스케일의 vcmin 변화를 갖더라도 올바르게 동작하고 ADC의 성능 감소를 제공하지 않는다는 것을 나타냈다. 제안된 해결책은, 추가적인 아날로그 하드웨어 없이, 실제적인 대역폭 제한 없이, SAR ADC에 연속 시간, 레일-투-레일 입력 공통 모드 능력을 제공하고, 상부 플레이트 리셋을 수행하기 위해 단지 변환당 하나의 추가적인 클록 사이클만을 요구한다. 이러한 혁신은 vcm 기반 샘플링 접근법을 이용하는 모든 SAR ADC들에 적용가능하다.
많은 SAR ADC들은 고유 트랙/홀드(track/hold) 기능을 제공하는 용량성 DAC를 사용한다. 용량성 DAC들은 아날로그 출력 전압을 생성하기 위해 전하 재분배의 원리를 채용한다. 이들 유형의 DAC들은 SAR ADC들에서 보편적이기 때문에, 그들의 동작을 논의하는 데에 유익하다. 용량성 DAC는 이진 가중 값들을 갖는 N개의 커패시터들 + 하나의 "더미 LSB" 커패시터의 어레이로 이루어진다. 도 7 내지 도 9는 비교기에 접속된 3-비트 용량성 DAC의 예들을 도시한다. 이 예는 차동 기준들로서 단일 포지티브 vrefp 및 gnd를 사용한다. 이는 기준 공통 모드가 vrefp/2임을 의미한다. 획득 페이즈 동안, 어레이의 공통 단자들(포지티브 입력 커패시터 및 네거티브 입력 커패시터 모두가 각각 접속들을 공유하는 단자들)은 Vref/2에 접속되고, 모든 자유 단자들은 입력 신호(+/- 또는 Vinp/Vinn에서의 아날로그)에 접속되어 있다. 획득 후에, 공통 단자는 Vref/2로부터 접속해제되고, 자유 단자들은 Vinp/Vinn으로부터 접속해제되며, 그에 따라 커패시터 어레이 상의 +/- 입력 전압들에 비례하는 전하를 효과적으로 트랩핑한다. 이어서, 모든 커패시터들의 자유 단자들은 Vref/2에 접속되어, 공통 단자들을 구동한다.
이진 검색 알고리즘에서의 제1 단계로서, MSB 커패시터의 하부 플레이트는 접지로부터 접속해제되고 VREF에 접속된다. 이는 공통 단자를 1/2VREF인 양만큼 포지티브 방향으로 구동시킨다. 따라서, VCOMMON = -VIN + 1/2 × VREF이다. 비교기 출력은 VCOMMON < 0 (즉, VIN > 1/2 × VREF)인 경우 로직 1을 산출한다. 비교기 출력은 VIN < 1/2 × VREF인 경우 로직 0을 산출한다. 비교기 출력이 로직 1인 경우, MSB 커패시터의 하부 플레이트는 VREF에 접속된 채로 유지된다. 그렇지 않으면, MSB 커패시터의 하부 플레이트는 접지에 다시 접속된다. 이어서, 다음으로 더 작은 커패시터의 하부 플레이트는 VREF에 접속되고, 새로운 VCOMMON 전압이 접지와 비교된다. 이는 모든 비트가 결정될 때까지 계속된다. 일반적으로, VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 ×. . . + B0 × VREF/2N-1(B_ 비교기 출력/ADC 출력 비트)이다.
도 7을 참조하면, 본 발명의 교시에 따른, 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 SAR ADC의 개략도가 도시되어 있다. 연속 근사의 처음 2개의 단계들만이 도 7에 도시되어 있다.
위에서 논의된 바와 같이, 비교기 공통 모드 전압은:
Figure pct00006
Vcmin = Vref/2인 경우, Vcmcomp도 Vref/2이다. 그러나 Vcmin이 0 또는 Vref에 가까운 경우, Vcmcomp는 Vref/2로부터 멀리 있다. 이는 성능 감소 또는 심지어 고장으로 이어질 수 있다. 종종 안전하고 제한된 Vcmin 범위가 특정된다. 앞서 논의된 바와 같이, 이는 고정 전압 Vref/2 대신에 입력들을 다시 샘플링함으로써 해결될 수 있다. 비교기 공통 모드 전압은 다음과 같이 제공될 수 있다:
Figure pct00007
입력 공통 모드는 소거된다. 비교기는 항상 동일한 공통 모드 전압에 있고, 원하는 경우 Vcmcomp를 Vref/2 외의 다른 고정 전압으로 설정할 수 있다.
도 8을 참조하면, 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 종래 기술의 SAR ADC의 개략도가 도시되어 있다. 도 8에 도시된 회로는, 입력 공통 모드 전압을 샘플링하고, 샘플링 동안 상부 플레이트들에 버퍼링한다. 그러나, 이는 차동 입력들의 평균화를 위한 회로부, 추가적인 버퍼 증폭기(204)를 요구하고, 입력들의 샘플링 전에 Vcmin이 샘플링되어야 하므로, 이러한 SAR DAC 해결책은 Vcmin의 빠른 변화를 처리할 수 없다.
도 9를 참조하면, 본 발명의 특정 예시적인 실시예들에 따른, 연속 근사의 처음 2개의 단계들을 도시하는 vcm 기반 샘플링을 갖는 SAR ADC의 개략도가 도시되어 있다. 노드들(Vx, Vy)이 샘플링 동안 함께 플로팅 상태이지만 단락되는 경우, 용량성 전압 분할은 Vx= Vy= Vcmin을 제공한다.
Figure pct00008
변환 단계 (a)에서, 커패시터 상부 플레이트는 Vref/2로 리셋된다. 변환 단계 (b)에서, 전압 샘플이 취해진다. 변환 단계 (c)에서, SAR 비트 변환이 수행된다. 변환 단계들 (d) 및 (e)에서, 변환 비트는 "1" 또는 "0" 중 어느 하나인 것으로 결정된다. 앞서 논의된 바와 같이, 이 해결책은 시간 경과에 따라 Vx 및 Vy가 드리프트하는 것을 방지할 수 있다. 따라서, Vx 및 Vy를 일부 고정 전압으로 리셋하기 위해 각각의 샘플링 + 변환 단계 전에 추가적인 클록 사이클이 추가될 수 있다.
본 발명은 하나 이상의 실시예들의 면에서 기술되었으며, 명확히 언급된 것들과는 별개로, 많은 등가, 대안, 변형, 및 변경이 가능하고 본 발명의 범주 내에 있다는 것이 이해되어야 한다. 본 발명이 다양한 변경 및 대안 형태들을 허용하지만, 그들의 특정 예시적인 실시예들은 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나, 구체적인 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 특정 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.

Claims (18)

  1. 연속 근사 레지스터(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)로서,
    제어 회로부;
    복수의 제1 커패시터들 - 상기 제1 커패시터들의 각각의 커패시터는 상부 플레이트 및 하부 플레이트를 포함하고, 상기 상부 플레이트는 상기 제1 커패시터들 각각의 상기 하부 플레이트보다 상기 제어 회로부에 더 가까움 -; 및
    복수의 제2 커패시터들 - 상기 제2 커패시터들의 각각의 커패시터는 상부 플레이트 및 하부 플레이트를 포함하고, 상기 상부 플레이트는 상기 제2 커패시터들 각각의 상기 하부 플레이트보다 상기 제어 회로부에 더 가까움 - 을 포함하고,
    상기 제1 커패시터들 및 상기 제2 커패시터들의 각자의 커패시터들은 이진 가중 커패시터 쌍들을 형성하고,
    상기 제어 회로부는,
    상기 제1 커패시터들 각각의 상기 상부 플레이트들 및 상기 제2 커패시터들 각각의 상기 상부 플레이트들을 공통 모드 전압으로 리셋하도록;
    플로팅 동안 상기 제1 커패시터들 및 상기 제2 커패시터들의 상기 상부 플레이트들을 커플링하면서 상기 제1 커패시터들의 상기 하부 플레이트들 상의 제1 차동 전압을 샘플링하고, 상기 제2 커패시터들의 상기 하부 플레이트들 상의 제2 차동 전압을 샘플링하도록; 그리고
    상기 제1 및 제2 차동 전압들에 대해 순차적 SAR 아날로그-디지털 변환을 수행하도록 구성되는, SAR ADC.
  2. 제1항에 있어서, 상기 SAR ADC는 차동 입력 SAR ADC인, SAR ADC.
  3. 제1항 또는 제2항에 있어서, 상기 SAR ADC는 집적 회로 디바이스로 제조되는, SAR ADC.
  4. 제3항에 있어서, 상기 집적 회로 디바이스는 마이크로제어기인, SAR ADC.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 커패시터들과 병렬인 제1 더미 커패시터 - 상기 제1 더미 커패시터는 상부 플레이트 및 하부 플레이트를 포함하고, 상기 상부 플레이트는 상기 제1 커패시터들 각각의 상기 하부 플레이트보다 상기 제어 회로부에 더 가까움 -; 및
    상기 제2 커패시터들과 병렬인 제2 더미 커패시터 - 상기 제2 더미 커패시터는 상부 플레이트 및 하부 플레이트를 포함하고, 상기 상부 플레이트는 상기 제2 커패시터들 각각의 상기 하부 플레이트보다 상기 제어 회로부에 더 가까움 - 를 추가로 포함하고,
    상기 제어 회로부는,
    상기 이진 가중 커패시터 쌍들의 제1 부분의 상기 상부 플레이트들을 전압 비교기의 제1 입력에 커플링하도록;
    상기 이진 가중 커패시터 쌍들의 제2 부분의 상기 상부 플레이트들을 상기 전압 비교기의 제2 입력에 커플링하도록;
    제1 더미 커패시터의 상부 플레이트를 상기 전압 비교기의 상기 제1 입력에 커플링하고, 제2 더미 커패시터의 상부 플레이트를 상기 전압 비교기의 상기 제2 입력에 커플링하도록;
    이전 제1 기준 전압을 상기 이진 가중 커패시터들의 상기 제1 부분의 상기 하부 플레이트들에 커플링하도록;
    이전 제2 기준 전압을 상기 이진 가중 커패시터들의 상기 제2 부분의 상기 하부 플레이트들에 커플링하도록;
    제3 기준 전압을 상기 이진 가중 커패시터들의 상기 상부 플레이트들에, 그리고 상기 제1 및 제2 더미 커패시터들의 상기 상부 플레이트 및 상기 하부 플레이트에 커플링하도록;
    상기 이전 제1 기준 전압 및 상기 이전 제2 기준 전압으로부터 이진 가중 커패시터들의 상기 하부 플레이트들을 디커플링하도록;
    상기 이진 가중 커패시터들의 상기 제1 부분의 상기 하부 플레이트들 및 상기 제1 더미 커패시터의 상기 하부 플레이트를 포지티브 입력 전압에 커플링하도록;
    상기 이진 가중 커패시터들의 상기 제2 부분의 상기 하부 플레이트들 및 상기 제2 더미 커패시터의 상기 하부 플레이트를 네거티브 입력 전압에 커플링하도록;
    상기 제1 및 제2 더미 커패시터들 및 상기 이진 가중 커패시터들의 상기 상부 플레이트들을 함께 커플링하도록;
    상기 제1 더미 커패시터 및 상기 이진 가중 커패시터들의 상기 제1 부분의 상기 상부 플레이트들을 상기 제2 더미 커패시터 및 상기 이진 가중 커패시터들의 상기 제2 부분의 상기 상부 플레이트들로부터 디커플링하도록; 그리고
    상기 제1 및 제2 더미 커패시터들 및 상기 이진 가중 커패시터들의 상기 하부 플레이트들을 상기 제3 기준 전압에 커플링하도록 추가로 구성되고,
    상기 전압 비교기는, 상기 전압 비교기의 상기 제1 입력 상의 제1 전압이 상기 전압 비교기의 상기 제2 입력 상의 제2 전압보다 큰지 여부를 결정하도록 구성되는, SAR ADC.
  6. 제5항에 있어서, 상기 전압 비교기는,
    상기 제1 전압이 상기 제2 전압보다 큰 경우 제1 로직 레벨 출력을 제공하도록, 그리고
    상기 제1 전압이 상기 제2 전압보다 작은 경우 제2 로직 레벨 출력을 제공하도록 추가로 구성되는, SAR ADC.
  7. 제5항 또는 제6항에 있어서, 상기 제어 회로부는, 상기 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 수행하도록 추가로 구성되는, SAR ADC.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 이전 제1 기준 전압은 제1 디지털-아날로그 변환기(DAC)로부터 나오고, 상기 이전 제2 기준 전압은 제2 DAC로부터 나오는, SAR ADC.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 이전 제1 및 제2 기준 전압들은 Vref의 값이고, 상기 제3 기준 전압은 Vref/2의 값인, SAR ADC.
  10. 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)로서,
    제3 기준 전압을 복수의 이진 가중 커패시터들의 상부 플레이트들, 및 제1 및 제2 더미 커패시터들의 상부 및 하부 플레이트들에 커플링하도록;
    이전 제1 기준 전압을 상기 복수의 이진 가중 커패시터들의 제1 부분의 하부 플레이트들에 커플링하도록;
    이전 제2 기준 전압을 상기 복수의 이진 가중 커패시터들의 제2 부분의 하부 플레이트들에 커플링하도록;
    상기 제1 및 제2 더미 커패시터들 및 상기 복수의 이진 가중 커패시터들의 상기 하부 플레이트들을 각자의 제1, 제2 및 제3 기준 전압들로부터 디커플링하도록;
    상기 제1 및 제2 더미 커패시터들 및 상기 복수의 이진 가중 커패시터들의 상기 하부 플레이트들을 함께 커플링하도록;
    포지티브 입력 전압(Vinp)을 상기 제1 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제1 부분의 상기 하부 플레이트들에 커플링하도록;
    네거티브 입력 전압(Vinn)을 상기 제2 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제2 부분의 상기 하부 플레이트들에 커플링하도록;
    상기 제1 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제1 부분의 상기 하부 플레이트들을 상기 제2 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제2 부분의 상기 하부 플레이트들로부터 디커플링하도록; 그리고
    상기 제1 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제1 부분의 상기 상부 플레이트들에서의 전압(Vx)과 상기 제2 더미 커패시터 및 상기 복수의 이진 가중 커패시터들의 상기 제2 부분의 상기 상부 플레이트들에서의 전압(Vy)을 비교하도록 구성된 회로부를 포함하는, SAR ADC.
  11. 제10항에 있어서, 상기 회로부는, 상기 전압(Vx)이 상기 전압(Vy)보다 큰 경우:
    상기 복수의 이진 가중 커패시터들의 상기 제1 부분의 최상위비트(most significant bit, MSB) 1의 상기 하부 플레이트에 제4 전압을 커플링하도록;
    상기 복수의 이진 가중 커패시터들의 상기 제2 부분의 MSB 1의 상기 하부 플레이트에 제5 전압을 커플링하도록; 그리고
    상기 제1 및 제2 더미 커패시터들 및 나머지 상기 복수의 이진 가중 커패시터들의 상기 하부 플레이트들에 상기 제3 전압을 커플링하도록 추가로 구성되는, SAR ADC.
  12. 제10항 또는 제11항에 있어서, 상기 회로부는, 상기 전압(Vx)이 상기 전압(Vy)보다 작은 경우:
    상기 복수의 이진 가중 커패시터들의 상기 제1 부분의 상기 MSB 1의 상기 하부 플레이트에 상기 제5 전압을 커플링하도록;
    상기 복수의 이진 가중 커패시터들의 상기 제2 부분의 상기 MSB 1의 상기 하부 플레이트에 상기 제4 전압을 커플링하도록; 그리고
    상기 제1 및 제2 더미 커패시터들 및 나머지 상기 복수의 이진 가중 커패시터들의 상기 하부 플레이트들에 상기 제3 전압을 커플링하도록 추가로 구성되는, SAR ADC.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 회로부는, 상기 변환이 완료될 때까지 연속 근사 아날로그-디지털 변환을 계속하도록 추가로 구성되는, SAR ADC.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 이전 기준 전압은 제1 디지털-아날로그 변환기로부터 나오고,
    상기 제2 이전 기준 전압은 제2 디지털-아날로그 변환기로부터 나오고,
    상기 제3 기준 전압은 Vref/2의 값이고,
    상기 제4 기준 전압은 0 볼트이고,
    상기 제5 기준 전압은 Vref의 값인, SAR ADC.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서, 상기 SAR ADC는 차동 입력 SAR ADC인, SAR ADC.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서, 상기 SAR ADC는 집적 회로 디바이스로 제조되는, SAR ADC.
  17. 제16항에 있어서, 상기 집적 회로 디바이스는 마이크로제어기인, SAR ADC.
  18. 제1항 내지 제17항 중 어느 한 항의 SAR ADC의 동작을 포함하는, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903843B1 (en) * 2020-02-14 2021-01-26 Analog Devices International Unlimited Company SAR ADC with variable sampling capacitor
CN115473534B (zh) * 2021-06-11 2026-03-20 瑞昱半导体股份有限公司 连续逼近暂存器式模数转换器及其信号转换方法
US11711094B2 (en) 2021-12-22 2023-07-25 Analog Devices International Unlimited Company Algorithm for high speed SAR ADC
CN115051711B (zh) * 2022-05-30 2026-01-06 西安芯海微电子科技有限公司 模数转换电路、转换器、控制方法、集成电路和智能设备
US12074611B2 (en) 2022-06-01 2024-08-27 Analog Devices International Unlimited Company High speed SAR ADC
JP2024040917A (ja) 2022-09-13 2024-03-26 キオクシア株式会社 半導体集積回路及び受信装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090167587A1 (en) * 2006-02-02 2009-07-02 National University Of Singapore Analog-to-digital converter
US20100026546A1 (en) * 2008-07-29 2010-02-04 Texas Instruments Deutschland Gmbh Sar adc
US20120280841A1 (en) * 2011-05-04 2012-11-08 Texas Instruments Incorporated Zero-power sampling SAR ADC circuit and method
KR20140041126A (ko) * 2012-09-27 2014-04-04 한국전자통신연구원 연속 근사 레지스터 아날로그 디지털 컨버터

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675452B2 (en) * 2008-05-01 2010-03-09 Analog Devices, Inc. Successive approximation register analog to digital converter with improved immunity to time varying noise
US7852254B1 (en) * 2009-06-23 2010-12-14 Mstar Semiconductor, Inc. 1-bit cell circuit used in a pipelined analog to digital converter
US8638248B2 (en) * 2011-10-07 2014-01-28 Nxp, B.V. Input-independent self-calibration method and apparatus for successive approximation analog-to-digital converter with charge-redistribution digital to analog converter
US20160105194A1 (en) * 2014-10-10 2016-04-14 Analog Devices Technology Passive analog sample and hold in analog-to-digital converters
CN106059589A (zh) * 2016-05-25 2016-10-26 西安电子科技大学昆山创新研究院 一种n位低功耗逐次逼近型模数转换器
US9716513B1 (en) 2016-08-03 2017-07-25 Analog Devices, Inc. Systems and methods for generating a common mode compensation voltage in a SAR ADC

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090167587A1 (en) * 2006-02-02 2009-07-02 National University Of Singapore Analog-to-digital converter
US20100026546A1 (en) * 2008-07-29 2010-02-04 Texas Instruments Deutschland Gmbh Sar adc
US20120280841A1 (en) * 2011-05-04 2012-11-08 Texas Instruments Incorporated Zero-power sampling SAR ADC circuit and method
KR20140041126A (ko) * 2012-09-27 2014-04-04 한국전자통신연구원 연속 근사 레지스터 아날로그 디지털 컨버터

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