KR20200077672A - 고효율 커패시터 구조체 - Google Patents

고효율 커패시터 구조체 Download PDF

Info

Publication number
KR20200077672A
KR20200077672A KR1020180166408A KR20180166408A KR20200077672A KR 20200077672 A KR20200077672 A KR 20200077672A KR 1020180166408 A KR1020180166408 A KR 1020180166408A KR 20180166408 A KR20180166408 A KR 20180166408A KR 20200077672 A KR20200077672 A KR 20200077672A
Authority
KR
South Korea
Prior art keywords
electrode
layer
electrodes
capacitor structure
base portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020180166408A
Other languages
English (en)
Other versions
KR102885866B1 (ko
Inventor
홍혁기
김재흥
강성찬
윤용섭
이충호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180166408A priority Critical patent/KR102885866B1/ko
Priority to US16/397,442 priority patent/US20200203471A1/en
Priority to EP19174799.7A priority patent/EP3671877A1/en
Priority to CN201910484141.8A priority patent/CN111354715B/zh
Priority to JP2019183192A priority patent/JP7503897B2/ja
Publication of KR20200077672A publication Critical patent/KR20200077672A/ko
Priority to US17/671,040 priority patent/US11955510B2/en
Application granted granted Critical
Publication of KR102885866B1 publication Critical patent/KR102885866B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/714—Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

고효율 커패시터 구조체가 개시된다. 개시된 커패시터 구조체는, 서로 교대로 적층되는 적어도 하나의 제1 층 및 적어도 하나의 제2 층을 포함한다. 상기 제1 층은 제1 방향을 따라 교대로 배치되는 제1 및 제2 전극을 포함하며, 상기 제2 층은 제2 방향을 따라 교대로 배치되며 상기 제1 및 제2 전극과 전기적으로 연결되는 제3 및 제4 전극을 포함한다. 상기 제1 및 제2 전극은 각각 베이스부; 및 상기 베이스부로부터 돌출되게 마련되는 복수의 가지부를 포함하며, 상기 제3 및 제4 전극은 상기 복수의 가지부에 대응하여 서로 나란하게 마련된다.

Description

고효율 커패시터 구조체{High efficient capacitor structure}
커패시터 구조체에 관한 것으로, 상세하게는 집적 회로 내의 좁은 면적에 높은 집적도를 구현할 수 있는 고효율의 커패시터 구조체에 관한 것이다.
커패시터는 센서(Sensor), 앰프(Amp), 필터(Filter), 아날로그-디지털 컨버터(ADC; Analog-Digital Converter), 위상 고정 루프(PLL: Phase-Locked Loop), 전력관리 집적회로(PMIC: Power Management Integrated Circuit) 등과 같은 집적 회로에서 필수적인 소자이다. 이러한 커패시터는 집적 회로에서 상대적으로 많은 면적을 차치하고 있으므로, 높은 집적도를 구현할 수 있는 구조체가 요구된다.
예시적인 실시예는 집적 회로 내의 좁은 면적에 높은 집적도를 구현할 수 있는 고효율의 커패시터 구조체를 제공한다.
일 측면에 있어서,
서로 교대로 적층되는 적어도 하나의 제1 층 및 적어도 하나의 제2 층을 포함하고,
상기 제1 층은 제1 방향을 따라 교대로 배치되는 제1 및 제2 전극을 포함하며,
상기 제2 층은 제2 방향을 따라 교대로 배치되며 상기 제1 및 제2 전극과 전기적으로 연결되는 제3 및 제4 전극을 포함하고,
상기 제1 및 제2 전극은 각각 베이스부(base portion); 및 상기 베이스부로부터 돌출되게 마련되는 복수의 가지부(branch portion);를 포함하며,
상기 제3 및 제4 전극은 상기 복수의 가지부에 대응하여 서로 나란하게 마련되는 커패시터 구조체가 제공된다.
상기 제1 전극은 상기 제1 층의 수평 방향으로 상기 제2 전극과 전기 용량적으로 커플링되는 동시에 상기 제1 층의 수직 방향으로 상기 제4 전극과 전기 용량적으로 커플링될 수 있다. 또한, 상기 제2 전극은 상기 제1 층의 수평 방향으로 상기 제1 전극과 전기 용량적으로 커플링되는 동시에 상기 제1 층의 수직 방향으로 상기 제3 전극과 전기 용량적으로 커플링될 수 있다.
상기 제2 방향은 상기 제1 방향에 대해 수직이 될 수 있다.
상기 베이스부는 상기 제2 방향을 따라 연장되며, 상기 복수의 가지부는 상기 베이스부로부터 상기 제1 방향으로 돌출되게 마련될 수 있다.
상기 복수의 가지부는 상기 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다. 여기서, 상기 제1 전극의 가지부들은 상기 제2 전극의 가지부들 사이에 배치되도록 마련될 수 있다.
상기 제3 전극은 상기 제2 전극의 가지부들과 대응되는 위치에 마련되며, 상기 제4 전극은 상기 제1 전극의 가지부들과 대응되는 위치에 마련될 수 있다.
상기 커패시터 구조체는 상기 제1 및 제3 전극 사이에 마련되는 적어도 하나의 제1 컨택 요소(contact element) 및 상기 제2 및 제4 전극 사이에 마련되는 적어도 하나의 제2 컨택 요소를 더 포함할 수 있다. 여기서, 상기 제1 및 제2 컨택 요소는 상기 베이스부에 대응하는 위치에 마련될 수 있다.
상기 적어도 하나의 제1 층은 복수의 제1 층을 포함하고, 상기 적어도 하나의 제2 층은 상기 복수의 제1 층 사이에 마련될 수 있다. 여기서, 상기 제1 층의 외측에는 상기 제1 전극이 위치하고 상기 제2 층의 외측에는 상기 제3 전극이 위치할 수 있다. 상기 커패시터 구조체는 상기 복수의 제1 층의 외부를 덮도록 마련되는 것으로 상기 제1 전극과 전기적으로 연결되는 제1 및 제2 플레이트 전극을 더 포함할 수 있다.
다른 측면에 있어서,
서로 교대로 적층되는 적어도 하나의 제1 층 및 적어도 하나의 제2 층을 포함하고,
상기 제1 층은 제1 방향을 따라 배치되는 복수의 전극을 포함하며,
상기 제2 층은 상기 제1 층의 전극들과 전기적으로 연결되는 복수의 전극을포함하고,
상기 제1 층의 전극들은 각각 베이스부; 및 상기 베이스부로부터 돌출되게 마련되는 복수의 가지부;를 포함하며,
상기 제2 층의 전극들은 상기 복수의 가지부에 대응하여 마련되는 커패시터 구조체가 제공된다.
서로 전기적으로 연결되지 않은 상기 제1 층의 전극들과 상기 제2층의 전극들은 전기 용량적으로 커플링되도록 마련될 수 있다. 여기서, 상기 제2층의 전극들은 상기 복수의 가지부에 대응하여 서로 나란하게 마련될 수 있다.
서로 전기적으로 연결되지 않은 상기 제1 층의 전극들과 상기 제2층의 전극들 중 일부는 전기 용량적으로 커플링되지 않도록 마련될 수도 있다.
상기 베이스부는 상기 제1 방향에 수직인 제2 방향을 따라 연장되며, 상기 복수의 가지부는 상기 베이스부로부터 상기 제1 방향으로 돌출되게 마련될 수 있다.
상기 복수의 가지부는 상기 제2 방향을 따라 이격되어 서로 나란하게 마련될수 있다.
상기 커패시터 구조체는 서로 전기적으로 연결되는 상기 제1 층의 전극들과 상기 제2 층의 전극들 사이에는 마련되는 적어도 하나의 컨택 요소를 더 포함할 수 있다. 상기 적어도 하나의 컨택 요소는 상기 베이스부에 대응하는 위치에 마련될 수 있다.
예시적인 실시예에 따른 커패시터 구조체에 따르면, 전기용량의 커플링 면적이 향상됨으로써 단위 면적당 전기용량 값이 향상될 수 있으며, 집적 회로에서 높은 집적도를 가지는 커패시터 구조체를 좁은 면적에 구현할 수 있다. 또한, 커패시터 구조체의 전극들과 외부 라인 사이의 전기적인 연결성이 향상되어 라우팅을 위한 면적을 줄일 수 있으므로 집적 효율을 높일 수 있고, 비용을 절감할 수 있으며, 내부 저항도 줄일 수 있다. 그리고, 커패시터 구조체의 일부분이 손상되는 경우에도 전체 전기용량에는 거의 변화가 없는 강건한 구조를 구현할 수 있다.
도 1은 예시적인 실시예에 따른 커패시터 구조체의 분리 사시도이다.
도 2a 및 도 2b는 도 1에 도시된 커패시터 구조체의 제1 층 및 제2 층을 도시한 사시도이다.
도 3a 및 도 3b는 도 1에 도시된 커패시터 구조체의 제1 층 및 제2 층을 도시한 평면도이다.
도 4a는 도 1의 I-I' 선을 따라 본 단면도이다.
도 4b는 도 1의 II-II'선을 따라 본 단면도이다.
도 5a는 기존 커패시터 구조체의 일례를 도시한 평면도이다.
도 5b는 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 6은 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 7은 또 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 8은 또 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 커패시터 구조체의 분리 사시도이다. 도 2a 및 도 2b는 도 1에 도시된 제1 층 및 제2 층의 사시도이고, 도 3a 및 도 3b는 도 1에 도시된 제1 층 및 제2 층의 평면도이다.
도 1 내지 도 3b를 참조하면, 커패시터 구조체(100)는 수직 방향(예를 들면, z 방향)으로 교대로 적층되는 적어도 하나의 제1층(M1)과 적어도 하나의 제2층(M2)을 포함한다. 도 1에는 제1 내지 제5 층(M1,M2,M3,M4,M5)이 z 방향으로 순차적으로 적층된 커패시터 구조체가 예시적으로 도시되어 있다. 여기서, 제3층(M3) 및 제5층(M5)은 제1층(M1)과 동일한 층이며, 제4층(M4)는 제2층(M2)과 동일한 층이다. 따라서, 도 1에서는 3개의 제1층(M1)과 2개의 제2층(M2)이 z 방향으로 교대로 적층되어 있다고 볼 수 있다.
제1층(M1)은 제1 방향(예를 들면, y 방향)을 따라 교대로 배치되는 적어도 하나의 제1 전극(110) 및 적어도 하나의 제2 전극(120)을 포함할 수 있다. 여기서, 제1 및 제2 전극(110,120)에는 서로 다른 전압이 인가될 수 있다. 도 2a 및 도 3a에는 제1층(M1)에서 2개의 제1 전극(110)과 2개의 제2 전극(120)이 y 방향을 따라 교대로 배치되는 경우가 예시적으로 도시되어 있다. 하지만, 이에 한정되는 것은 아니며, 제1층(M1)에 마련되는 제1 및 제2 전극(110,120)의 개수는 다양하게 변형될 수 있다. 이러한 제1 및 제2 전극(110,120)은 도전성이 우수한 금속 물질을 포함할 수 있다.
제1 전극(110)은 베이스부(base portion,111)과 이 베이스부(111)로부터 돌출되게 마련되는 복수의 가지부(branch portion, 112)을 포함할 수 있다. 베이스부(111)는 제1 방향(예를 들면, y 방향)에 수직인 제2 방향(예를 들면, x 방향)으로 연장되도록 마련되며, 복수의 가지부(112)는 베이스부(111)로부터 제1 방향으로 돌출되게 마련될 수 있다. 여기서, 복수의 가지부(112)는 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다.
제1 층(M1)의 가장자리 부분에 위치하는 제1 전극(110)에서는 복수의 가지부(112)가 베이스부(111)의 일측으로부터 돌출되게 마련되며, 제1 층(M2)의 중간 부분에 위치하는 제1 전극(110)에서는 복수의 가지부(112)가 베이스부(111)의 양측 으로부터 돌출되게 마련될 수 있다. 도 2a 및 도 3a에는 제1 전극(110)의 베이스부(111) 한쪽으로부터 4개의 가지부(112)(가 제1 방향(예를 들면, y 방향)으로 돌출되게 마련된 경우가 예시적으로 도시되어 있다.
제2 전극(120)은 제1 전극(110)과 마찬가지로 베이스부(121)와 이 베이스부(121)로부터 돌출되게 마련되는 복수의 가지부(122)을 포함할 수 있다. 베이스부(121)는 제1 방향에 수직인 제2 방향으로 연장되도록 마련되며, 복수의 가지부(122)는 베이스부(121)로부터 제1 방향으로 돌출되게 마련될 수 있다. 복수의 가지부(122)는 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다. 여기서, 제2 전극(120)의 가지부들(122)은 제1 전극(110)의 가지부들(112) 사이에 배치될 수 있다.
제1 층(M1)의 가장자리 부분에 위치하는 제2 전극(120)에서는 복수의 가지부(122)가 베이스부(121)의 일측으로부터 돌출되게 마련되며, 제1층(M1)의 중간 부분에 위치하는 제2 전극(120)에서는 복수의 가지부(122)가 베이스부(121)의 양측으로부터 돌출되게 마련될 수 있다. 도 2a 및 도 3a에는 제2 전극(120)의 베이스부(121) 한쪽으로부터 4개의 가지부(122)가 y 방향으로 돌출되게 마련된 경우가 예시적으로 도시되어 있다.
제1층(M1)에는 복수의 컨택 요소(contact element, 151,152)가 마련될 수 있다. 구체적으로, 복수의 컨택 요소(151,152)는 제1 전극(110)에 마련되는 적어도 하나의 제1 컨택 요소(151)와 제2 전극(120)에 마련되는 적어도 하나의 제2 컨택 요소(152)를 포함할 수 있다.
제1 컨택 요소(151)는 제1층(M1)의 제1 전극(110)과 제2층(M2)의 제3 전극(130)을 전기적으로 연결하는 것으로 도전성 물질을 포함할 수 있다. 이러한 제1 컨택 요소(151)는 제1 전극(110)의 베이스부(111)에 마련될 수 있다. 하지만, 반드시 이에 한정되는 것은 아니며 제1 컨택 요소(151)는 제1 전극(110)의 가지부들(112)에 마련될 수도 있다.
제2 컨택 요소(152)는 제1층(M1)의 제2 전극(120)과 제2층(M2)의 제4 전극(140)을 전기적으로 연결하는 것으로 도전성 물질을 포함할 수 있다. 이러한 제2 컨택 요소(152)는 제2 전극(120)의 베이스부(121)에 마련될 수 있다. 하지만, 반드시 이에 한정되는 것은 아니며 제2 컨택 요소(152)는 제2 전극(120)의 가지부들(122)에 마련될 수도 있다.
제2층(M2)은 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되는 적어도 하나의 제3 전극(130) 및 적어도 하나의 제4 전극(140)을 포함할 수 있다. 제3 및 제4 전극(130,140)에는 서로 다른 전압이 인가될 수 있다. 여기서, 제3 전극(130)은 제1 컨택 요소(151)에 의해 제1 전극(110)과 전기적으로 연결됨으로써 제1 전극(110)과 동일한 전압이 인가될 수 있다. 그리고, 제4 전극(140)은 제2 컨택 요소(152)에 의해 제2 전극(120)과 전기적으로 연결됨으로써 제2 전극(120)과 동일한 전압이 인가될 수 있다. 따라서, 제1 및 제4 전극(110,140)에는 서로 다른 전압이 인가될 수 있으며, 제2 및 제3 전극(120,130)에는 서로 다른 전압이 인가될 수 있다.
도 2b 및 도 3b에는 제2층(M2)에서 4개의 제3 전극(130)과 4개의 제4 전극(140)이 x 방향을 따라 교대로 배치되는 경우가 예시적으로 도시되어 있다. 하지만, 이에 한정되는 것은 아니며, 제2층(M2)에 마련되는 제3 및 제4 전극(130,140)의 개수는 다양하게 변형될 수 있다. 이러한 제3 및 제4 전극(130,140)은 도전성이 우수한 금속 물질을 포함할 수 있다. 여기서, 제3 및 제4 전극(130,140)은 각각 제1 방향(예를 들면, y 방향)으로 연장된 라인 형태를 가질 수 있으며, 이러한 라인 형태의 제3 및 제4 전극(130,140)은 서로 나란하게 배치될 수 있다.
제1층(M1)에 마련된 제1 전극(110)의 가지부들(112)은 제2층(M2)의 제4 전극들(140)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제4 전극들(140)은 제1층(M1)에 마련된 제1 전극(110)의 가지부들(112)과 수직 방향(예를 들면, z 방향)으로 일치하도록 배치될 수 있다. 그리고, 제1 전극(110)의 베이스부(111)에 마련된 제1 컨택 요소(151)에 의해 제1 전극(110)과 제3 전극(130)이 전기적으로 연결될 수 있다.
제1층(M1)에 마련된 제2 전극(120)의 가지부들(122)은 제2층(M2)의 제3 전극들(130)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제3 전극들(130)은 제1층(M1)에 마련된 제2 전극(120)의 가지부들(122)과 수직 방향으로 일치하도록 배치될 수 있다. 그리고, 제2 전극(120)의 베이스부(121)에 마련된 제2 컨택 요소(152)에 의해 제2 전극(120)과 제4 전극(140)이 전기적으로 연결될 수 있다.
제2층(M2)에는 복수의 컨택 요소(151,152)가 마련될 수 있다. 구체적으로, 제3 전극(130)에는 적어도 하나의 제1 컨택 요소(151)가 마련되어 있으며, 이러한 제1 컨택 요소(151)는 제1층(M1)에 마련되는 제1 전극(110)의 베이스부(111)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제1 컨택 요소(151)는 제3 전극(130)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제1 전극(110)과의 전기적 연결을 위한 것이다.
제4 전극(140)에는 적어도 하나의 제2 컨택 요소(152)가 마련되어 있으며, 이러한 제2 컨택 요소(152)는 제1층(M1)에 마련되는 제2 전극(120)의 베이스부(121)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제2 컨택 요소(152)는 제4 전극(140)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제2 전극(120)과의 전기적 연결을 위한 것이다.
제2층(M2) 위에는 제1층(M1)과 동일한 제3층(M3)이 적층되어 있으며, 제3층(M3) 위에는 제2층(M2)과 동일한 제4층(M4)이 적층되어 있다. 그리고, 제4층(M4) 위에는 제1층(M1)과 동일한 제5층(M5)이 적층되어 있다.
도 4a는 도 1에 도시된 커패시터 구조체의 I-I'선을 따라 본 단면도이다.
도 4a를 참조하면, 제1 전극(110)의 가지부(112)와 제2 전극(120)의 가지부(122)는 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되어 있으며, 제3 전극(130)과 제4 전극(140)은 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되어 있다. 그리고, 제1 전극(110)의 가지부(112)와 제4 전극(140)은 수직 방향(예를 들면, z 방향)으로 교대로 배치되어 있으며, 제2 전극(120)의 가지부(122)과 제3 전극(130)은 수직 방향(예를 들면, z 방향)으로 교대로 배치되어 있다.
전술한 바와 같이, 제1 및 제2 전극(110,120)에는 서로 다른 전압이 인가되며, 제3 및 제4 전극(130,140)에는 서로 다른 전압이 인가된다. 그리고, 제1 및 제3 전극(110,130)에는 동일한 전압이 인가되므로 제1 및 제4 전극(110,140)에는 서로 다른 전압이 인가되며, 제2 및 제4 전극(120,140)에는 동일한 전압이 인가되므로 제2 및 제3 전극(120,130)에는 서로 다른 전압이 인가된다.
제1 전극(110)의 가지부(112)는 제1층(M1)의 수평 방향으로 제2 전극(120)의 가지부(122)와 전기 용량적으로(in capacitance) 커플링되는 동시에 제1층(M1)의 수직 방향으로 제4 전극(140)과 전기 용량적으로 커플링될 수 있다. 또한, 제2 전극/(120)의 가지부(122)는 제1층(M1)의 수평 방향으로 제1 전극(110)의 가지부(112)와 전기 용량적으로 커플링되는 동시에 제1층(M1)의 수직 방향으로 제3 전극(130)과 전기 용량적으로 커플링될 수 있다. 이에 따라, 전기용량의 커플링 면적을 증대시킬 수 있다.
도 4b는 도 1에 도시된 커패시터 구조체의 II-II'선을 따라 본 단면도이다.
도 4a를 참조하면, 제3 전극(130)과 제4 전극(140)은 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되어 있다. 그리고, 제1 전극(110)의 베이스부(111)와 제4 전극(140)은 수직 방향(예를 들면, z 방향)으로 교대로 배치되어 있다. 한편, 도면에는 도시되어 있지 않으나, 제2 전극(120)의 베이스부(121)와 제3 전극(130)은 수직 방향(예를 들면, z 방향)으로 교대로 배치되어 있다.
제1 전극(110)의 베이스부(111)는 제1층(M1)의 수평 방향으로 제2 전극(120)의 가지부(122)와 전기용량적으로 커플링되는 동시에 제1층(M1)의 수직 방향으로 제4 전극(140)과 전기 용량적으로 커플링될 수 있다. 또한, 제2 전극(120)의 베이스부(121)는 제1층(M1)의 수평 방향으로 제1 전극(110)의 가지부(112)와 전기용량적으로 커플링되는 동시에 제1층(M1)의 수직 방향으로 제3 전극(130)과 전기 용량적으로 커플링될 수 있다. 따라서, 제1 전극(110)의 베이스부(111)와 제4 전극(140) 사이 및 제2 전극(120)의 베이스부(121)와 제3 전극(130) 사이에도 전기용량의 커플링이 형성됨으로써 커플링 면적을 향상시킬 수 있다.
이상에서는 3개의 제1층(M1)과 2개의 제2층(M2)이 교대로 적층되는 경우가 설명되었다. 그러나, 이에 한정되지 않고 3개의 제2층(M2)과 2개의 제1층(M1)이 교대로 적층될 수 도 있다. 또한, 이상에서는 5개의 층이 적층된 경우가 설명되었으나, 커패시터 구조체를 구성하는 층의 개수는 다양하게 변형될 수 있다.
도 5a는 기존 커패시터 구조체의 일례를 도시한 평면도이다.
도 5a를 참조하면, 기존 커패시터 구조체(200)는 동일한 형상을 가자는 복수의 층이 적층된 구조를 가지고 있으며, 이 복수의 층 각각은 제1 및 제2 전극(210,220)을 포함한다. 제1 전극(210)은 베이스부(211)와 이 베이스부(211)로부터 돌출된 복수의 가지부(212)를 포함하며, 제2 전극(220)은 베이스부(221)와 이 베이스부(221)로부터 돌출된 복수의 가지부(222)를 포함한다. 여기서, 제1 전극(210)의 가지부들(212)과 제2 전극(220)의 가지부들(222)은 교대로 배치되어 있다.
도 5a에서 B 영역은 A 영역이 손상되어도 정상적으로 작동하는 영역을 나타낸다. 도 5a에 도시된 바와 같이, 기존 커패시터 구조체(200)에서는 A 영역이 손상되는 경우에 B 영역만이 정상적으로 작동할 수 있으므로 전체 전기용량(capacitance)에 커다란 손실을 입을 수 있다.
도 5b는 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 5b를 참조하면, 예시적인 실시예에 따른 커패시터 구조체(100)는 적어도 하나의 제1층(도 1의 M1) 및 적어도 하나의 제2층(도 1의 M2)이 교대로 적층된 구조를 가지고 있다. 이 커패시터 구조체(100)에 대해서는 전술하였으므로 상세한 설명은 생략한다. 제1층(M1)은 제1 방향으로 교대로 배치되는 제1 및 제2 전극(110.210)을 포함하며, 제2층(M2)은 제2 방향으로 교대로 배치되는 제3 및 제4 전극(130,140)을 포함한다. 제1 및 제2 전극(110,120) 각각은 베이스부(111,121) 및 이 베이스부(111,121)로부터 돌출되어 마련되는 복수의 가지부(112,122)를 포함한다. 여기서, 제1 전극(110)의 가지부들(112)과 제2 전극(120)의 가지부들(122)은 교대로 배치되어 있다. 그리고, 제3 및 제4 전극(130,140)은 서로 나란한 라인 형태를 가지고 있다.
도 5b에서 D 영역은 C 영역이 손상되어도 정상적으로 작동하는 영역을 나타낸다. 도 5b에 도시된 바와 같이, 예시적인 실시예에 따른 커패시터 구조체(100)에서는 C 영역이 손상되는 경우에도 커패시터 구조체(100)의 대부분을 차지하는 D 영역이 정상적으로 작동함으로써 전체 전기용량에는 큰 영향을 미치지 않음을 알 수 있다. 이와 같이, 예시적인 실시예에 따른 커패시터 구조체(100)는 일부 영역이 손상되어도 전체 전기용량에는 큰 영향을 미치지 않는 강건한 구조를 구현할 수 있다.
도 5a에 도시된 기존 커패시터 구조체(200)와 도 5b에 도시된 예시적인 실시예에 따른 커패시터 구조체(100)를 동일 면적(1.9 x 12.9 ㎛2)으로 제작하여 전기용량 값을 시뮬레이션을 이용하여 측정하여 보았다. 여기서, 전극의 폭 및 전극 사이 간격은 동일하게 하였으며, 모두 5층 구조로 제작되었다.
도 5a에 도시된 기존 커패시터 구조체(200)의 전기용량 값은 대략 31.75 fF(femto Farad) 이었으며, 도 5b에 도시된 예시적인 실시예에 따른 커패시터 구조체(100)의 전기용량 값은 대략 39.38 fF 이었다. 따라서, 예시적인 실시예에 따른 커패시터 구조체(100)는 기존 커패시터 구조체(200)에 비해 대략 24% 정도 전기용량 값이 향상된 것을 알 수 있다.
도 5a에 도시된 기존 커패시터 구조체(200)에서는 A 영역이 손상되기 전과 후의 전기용량 값이 각각 31.75 fF 및 13.61 fF 및 으로 측정되어 대략 57% 정도 전기용량 값이 감소하였다. 이에 반해, 도 5b에 도시된 예시적인 실시예에 따른 커패시터 구조체(100)에서는 C 영역이 손상되기 전과 후의 전기용량 값이 각각 39.38 fF 및 37.39 fF로 측정됨으로써 대략 5% 정도만 전기용량 값이 감소하였다. 이와 같이, 예시적인 실시예에 따른 커패시터 구조체(100)는 일부 영역이 손상되어도 전체 전기용량에는 거의 변화가 없는 강건한 구조를 가지고 있음을 알 수 있다.
기존의 커패시터 구조체(200)에서는 동일한 형상을 가지는 복수의 층이 적층됨으로써 단위 면적당 전기용량 값이 작고, 큰 전기용량 값을 얻기 위해서 면적을 증가시키게면 비용이 증가하게 되며, 내부 저항(intrinsic resistance)도 증가하는 문제가 발생될 수 있다. 또한, 커패시터 구조체(200)의 전극들과 외부 라인 사이의 전기적인 연결성이 떨어지기 때문에 라우팅(routing)을 위해 추가적인 면적이 필요하게 되고, 이에 따라 비용이 증가할 수 있다. 그리고, 커패시터 구조체(200)의 일부분이 손상되는 경우에는 전체 전기용량에 커다란 손실을 입을 수 있다.
이에 반해, 예시적인 실시예에 따른 커패시터 구조체(100)에서는 제1 전극(110)은 수평 방향으로 제2 전극(120)과 전기 용량적으로 커플링되는 동시에 수직 방향으로 제4 전극(140)과 전기 용량적으로 커플링될 수 있다. 또한, 제2 전극(120)은 수평 방향으로 제1 전극(110)과 전기 용량적으로 커플링되는 동시에 수직 방향으로 제3 전극(130)과 전기 용량적으로 커플링될 수 있다. 그리고, 제1 전극(110)의 베이스부(111)와 제4 전극(140) 사이 및 제2 전극(120)의 베이스부(111)와 제3 전극(130) 사이에도 전기용량의 커플링이 형성될 수 있다. 이와 같이, 전기용량의 커플링 면적이 향상될 수 있으므로 단위 면적당 전기용량 값이 향상될 수 있으며, 집적 회로에서 높은 집적도를 가지는 커패시터 구조체(100)를 좁은 면적에 구현할 수 있다.
또한, 커패시터 구조체(100)의 전극들과 외부 라인 사이의 전기적인 연결성이 향상되어 라우팅을 위한 면적을 줄일 수 있으므로 집적 효율을 높일 수 있고, 비용을 절감할 수 있으며, 내부 저항도 줄일 수 있다. 그리고, 커패시터 구조체(100)의 일부분이 손상되는 경우에도 전체 전기용량에는 거의 변화가 없는 강건한 구조를 가질 수 있다.
도 6은 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 6을 참조하면, 커패시터 구조체(300)는 수직 방향(예를 들면, z 방향)으로 교대로 적층되는 적어도 하나의 제1층(M1)과 적어도 하나의 제2층(M2)을 포함한다. 도 6에는 z 방향으로 순차적으로 적층된 제1 내지 제3 층(M1,M2,M3) 각각의 평면도가 도시되어 있다. 여기서, 제3층(M3) 제1층(M1)과 동일한 층이므로, 도 6에서는 2개의 제1층(M1)과 1개의 제2층(M2)이 z 방향으로 교대로 적층되어 있다고 볼 수 있다.
제1층(M1)은 제1 방향(예를 들면, y 방향)을 따라 주기적으로 배치되는 적어도 하나의 제1 전극(310), 적어도 하나의 제2 전극(320), 적어도 하나의 제3 전극(330) 및 적어도 하나의 제4 전극(340)을 포함할 수 있다. 도 6에는 제1층(M1)의 양측 가장자리 부분에 각각 제1 전극(310)이 마련되고, 제1층(M1)의 가운데 부분에 제2, 제3 및 제4 전극(320,330,340)이 마련되는 경우가 예시적으로 도시되어 있다. 그러나, 제1층(M1)에 마련되는 제1, 제2, 제3 및 제4 전극(310,320,330,340)의 개수는 다양하게 변형될 수 있다. 여기서, 제1, 제2, 제3 및 제4 전극(310,320,330,340)에는 각각 다른 전압이 인가될 수 있다. 이러한 제1, 제2, 제3 및 제4 전극(310,320,330,340)은 도전성이 우수한 금속 물질을 포함할 수 있다.
제1, 제2, 제3 및 제4 전극(310,320,330,340) 각각은 베이스부(311,321,331,341)과 이 베이스부(311,321,331,341)로부터 돌출되게 마련되는 복수의 가지부(312,322,332,342)을 포함할 수 있다. 여기서, 베이스부(311,321,331,341)는 제1 방향(예를 들면, y 방향)에 수직인 제2 방향(예를 들면, x 방향)으로 연장되도록 마련되며, 복수의 가지부(312,322,332,342)는 베이스부(311,321,331,341)로부터 제1 방향으로 돌출되게 마련될 수 있다. 여기서, 복수의 가지부(312,322,332,342)는 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다. 여기서, 각 전극의 가지부들(312,322,332,342)은 인접하는 다른 전극의 가지부들(312,322,332,342) 사이에 배치될 수 있다.
제1층(M1)에는 복수의 컨택 요소(151,152,153,154)가 마련될 수 있다. 구체적으로, 제1, 제2, 제3 및 제4 전극(310,320,330,340)에는 각각 제1, 제2, 제3 및 제4 컨택 요소(151,152,153,154)가 마련될 수 있다. 제1 컨택 요소(151)는 제1층(M1)의 제1 전극(310)과 제2층(M2)의 제5 전극(350)을 전기적으로 연결하는 것으로 제1 전극(310)의 베이스부(311)에 마련될 수 있다. 제2 컨택 요소(152)는 제1층(M1)의 제2 전극(320)과 제2층(M2)의 제6 전극(360)을 전기적으로 연결하는 것으로 제2 전극(320)의 베이스부(321)에 마련될 수 있다.
제3 컨택 요소(353)는 제1층(M1)의 제3 전극(330)과 제2층(M2)의 제7 전극(370)을 전기적으로 연결하는 것으로 제3 전극(330)의 베이스부(331)에 마련될 수 있다. 제4 컨택 요소(354)는 제1층(M1)의 제4 전극(340)과 제2층(M2)의 제8 전극(380)을 전기적으로 연결하는 것으로 제4 전극(340)의 베이스부(341)에 마련될 수 있다.
제2층(M2)은 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되는 적어도 하나의 제5 전극(350), 적어도 하나의 제6 전극(360), 적어도 하나의 제7 전극(370) 및 적어도 하나의 제8 전극(380)을 포함할 수 있다. 제5, 제6, 제7 및 제8 전극(350,360,370,380)에는 서로 다른 전압이 인가될 수 있다.
제5 전극(350)은 제1 컨택 요소(351)에 의해 제1 전극(310)과 전기적으로 연결됨으로써 제1 전극(310)과 동일한 전압이 인가될 수 있다. 제6 전극(360)은 제2 컨택 요소(352)에 의해 제2 전극(320)과 전기적으로 연결됨으로써 제2 전극(320)과 동일한 전압이 인가될 수 있다. 제7 전극(370)은 제3 컨택 요소(353)에 의해 제3 전극(330)과 전기적으로 연결됨으로써 제3 전극(330)과 동일한 전압이 인가될 수 있다. 제8 전극(380)은 제4 컨택 요소(354)에 의해 제4 전극(340)과 전기적으로 연결됨으로써 제4 전극(340)과 동일한 전압이 인가될 수 있다.
도 6에는 제2층에서 2개의 제5 전극(350), 2개의 제6 전극(360), 제2개의 제7 전극(370)과 2개의 제8 전극(380)이 x 방향을 따라 주기적으로 배치되는 경우가 예시적으로 도시되어 있다. 하지만, 이에 한정되는 것은 아니며, 제2층(M2)에 마련되는 제5, 제6, 제7 및 제8 전극(350,360,370,380)의 개수는 다양하게 변형될 수 있다. 이러한 제5, 제6, 제7 및 제8 전극(350,360,370,380)은 도전성이 우수한 금속 물질을 포함할 수 있다. 여기서, 제5, 제6, 제7 및 제8 전극(350,360,370,380) 은 각각 제1 방향(예를 들면, y 방향)으로 연장된 라인 형태를 가질 수 있으며, 이러한 라인 형태의 제5, 제6, 제7 및 제8 전극(350,360,370,380)은 서로 나란하게 배치될 수 있다.
제2층(M2)의 제5 전극들(350)은 제1층(M1)에 마련된 제2 및 제4 전극(320,340)의 가지부들(322,342)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제5 전극들(350)은 제1층(M1)에 마련된 제2 및 제4 전극(320,340)의 가지부들(322,342)과 수직 방향(예를 들면, z 방향)으로 일치하도록 배치될 수 있다. 여기서, 제1 전극(310)의 베이스부(311)에 마련된 제1 컨택 요소(351)에 의해 제1 전극(310)과 제5 전극(350)이 전기적으로 연결될 수 있다.
제2층(M2)의 제6 전극들(360)은 제1층(M1)에 마련된 제1 및 제3 전극(310,330)의 가지부들(312,332)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제6 전극들(360)은 제1층(M1)에 마련된 제1 및 제3 전극(310,330)의 가지부들(312,332)과 수직 방향으로 일치하도록 배치될 수 있다. 여기서, 제2 전극(320)의 베이스부(321)에 마련된 제2 컨택 요소(352)에 의해 제2 전극(320)과 제6 전극(360)이 전기적으로 연결될 수 있다.
제2층(M2)의 제7 전극들(370)은 제1층(M1)에 마련된 제2 및 제4 전극(320,340)의 가지부들(322,342)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제7 전극들(370)은 제1층에 마련된 제2 및 제4 전극(320,340)의 가지부들(322,342)과 수직 방향으로 일치하도록 배치될 수 있다. 여기서, 제3 전극(330)의 베이스부(331)에 마련된 제3 컨택 요소(353)에 의해 제3 전극(330)과 제7 전극(370)이 전기적으로 연결될 수 있다.
제2층(M2)의 제8 전극들(380)은 제1층(M1)에 마련된 제1 및 제3 전극(310,330)의 가지부들(312,332)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제8 전극들(380)은 제1층(M1)에 마련된 제1 및 제3 전극(310,330)의 가지부들(312,332)과 수직 방향으로 일치하도록 배치될 수 있다. 여기서, 제4 전극(340)의 베이스부(341)에 마련된 제4 컨택 요소(354)에 의해 제4 전극(340)과 제8 전극(380)이 전기적으로 연결될 수 있다.
제2층(M2)에는 복수의 컨택 요소(351,352,353,354)가 마련될 수 있다. 구체적으로, 제5 전극(350)에는 적어도 하나의 제1 컨택 요소(351)가 마련되어 있으며, 제1 컨택 요소(351)는 제1층(M1)에 마련되는 제1 전극(310)의 베이스부(311)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제1 컨택 요소(351)는 제5 전극(350)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제1 전극(310)과의 전기적 연결을 위한 것이다.
제6 전극(360)에는 적어도 하나의 제2 컨택 요소(352)가 마련되어 있으며, 제2 컨택 요소(352)는 제1층(M1)에 마련되는 제2 전극(320)의 베이스부(321)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제2 컨택 요소(352)는 제6 전극(360)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제2 전극(320)과의 전기적 연결을 위한 것이다.
제7 전극(370)에는 적어도 하나의 제3 컨택 요소(353)가 마련되어 있으며, 제3 컨택 요소(353)는 제1층(M1)에 마련되는 제3 전극(330)의 베이스부(331)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제3 컨택 요소(353)는 제7 전극(370)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제3 전극(330)과의 전기적 연결을 위한 것이다. 제8 전극(380)에는 적어도 하나의 제4 컨택 요소(354)가 마련되어 있으며, 이러한 제4 컨택 요소(354)는 제1층(M1)에 마련되는 제4 전극(340)의 베이스부(341)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제4 컨택 요소(354)는 제8 전극(380)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제4 전극(340)과의 전기적 연결을 위한 것이다. 제2층(M3) 위에는 제1층(M1)과 동일한 제3층(M3)이 적층되어 있다.
이상과 같은 커패시터 구조체(300)에서는 예를 들어 제1층(M1)에 마련된 제2 전극(320)은 제1층(M1)에 마련된 제1 및 제3 전극(310,330)과 전기용량적으로 커플링되는 동시에 제2층(M2)에 마련된 제5, 제7 및 제8 전극(350,370,380)과도 전기용량적으로 커플링될 수 있으므로, 다수의 커플링을 형성할 수 있다. 또한, 본 실시예에 따른 커패시터 구조체(300)는 전술한 실시예에 따른 커패시터 구조체(100)에서 컨택 요소들(151,152)의 위치를 조정함으로써 용이하게 구현될 수 있다.
이상에서는 2개의 제1층(M1) 및 1개의 제2층(M2)이 교대로 적층된 3층 구조의 커패시터 구조체(300)가 설명되었으나, 본 실시예는 이에 한정되지 않고 제1층(M1) 및 제2층(M2)의 개수는 다양하게 변형될 수 있다.
도 7은 또 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 7을 참조하면, 커패시터 구조체(400)는 수직 방향(예를 들면, z 방향)으로 교대로 적층되는 적어도 하나의 제1층(M1)과 적어도 하나의 제2층(M2)을 포함한다. 도 7에는 z 방향으로 순차적으로 적층된 제1 내지 제3 층(M1,M2,M3) 각각의 평면도가 도시되어 있다. 여기서, 제3층(M3) 제1층(M1)과 동일한 층이므로, 도 7에서는 2개의 제1층(M1)과 1개의 제2층(M2)이 z 방향으로 교대로 적층되어 있다고 볼 수 있다.
제1층(M1)은 제1 방향(예를 들면, y 방향)을 따라 주기적으로 배치되는 적어도 하나의 제1 전극(410), 적어도 하나의 제2 전극(420), 적어도 하나의 제3 전극(430) 및 적어도 하나의 제4 전극(440)을 포함할 수 있다. 도 6에는 제1층(M1)의 양측 가장자리 부분에 각각 제1 전극(410)이 마련되고, 제1층(M1)의 가운데 부분에 제2, 제3 및 제4 전극(420,430,440)이 마련되는 경우가 예시적으로 도시되어 있다. 여기서, 제1, 제2, 제3 및 제4 전극(410,420,430,440)에는 각각 다른 전압이 인가될 수 있다.
제1, 제2, 제3 및 제4 전극(410,420,430,440) 각각은 베이스부(411,421,431,441)과 이 베이스부(411,421,431,441)로부터 돌출되게 마련되는 복수의 가지부(412,422,432,442)을 포함할 수 있다. 여기서, 베이스부(411,421,431,441)는 제1 방향(예를 들면, y 방향)에 수직인 제2 방향(예를 들면, x 방향)으로 연장되도록 마련되며, 복수의 가지부(412,422,432,442)는 베이스부(411,421,431,441)로부터 제1 방향으로 돌출되게 마련될 수 있다. 여기서, 복수의 가지부(412,422,432,442)는 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다. 여기서, 각 전극(410,420,430,440)의 가지부들(412,422,432,442)은 인접하는 다른 전극(410,420,430,440)의 가지부들(412,422,432,442) 사이에 배치될 수 있다.
제1층(M1)에는 복수의 컨택 요소(451,452,453,454)가 마련될 수 있다. 구체적으로, 제1, 제2, 제3 및 제4 전극(410,420,430,440)에는 각각 제1, 제2, 제3 및 제4 컨택 요소(451,452,453,454)가 마련될 수 있다. 제1 컨택 요소(451)는 제1층(M1)의 제1 전극(410)과 제2층(M2)의 제5 전극(450)을 전기적으로 연결하는 것으로 제1 전극(410)의 베이스부(411)에 마련될 수 있다. 제2 컨택 요소(452)는 제1층(M1)의 제2 전극(420)과 제2층(M2)의 제6 전극(460)을 전기적으로 연결하는 것으로 제2 전극(420)의 베이스부(421)에 마련될 수 있다.
제3 컨택 요소(453)는 제1층(M1)의 제3 전극(430)과 제2층(M2)의 제7 전극(470)을 전기적으로 연결하는 것으로 제3 전극(430)의 베이스부(431)에 마련될 수 있다. 제4 컨택 요소(454)는 제1층(M1)의 제4 전극(440)과 제2층(M2)의 제8 전극(430)을 전기적으로 연결하는 것으로 제4 전극(440)의 베이스부(441)에 마련될 수 있다.
제2층(M2)은 제2 방향(예를 들면, x 방향)을 따라 배치되는 적어도 하나의 제5 전극(450), 적어도 하나의 제6 전극(460), 적어도 하나의 제7 전극(470) 및 적어도 하나의 제8 전극(480)을 포함할 수 있다. 제5, 제6, 제7 및 제8 전극(450,460,470,480)에는 서로 다른 전압이 인가될 수 있다.
제5 전극(450)은 제1 컨택 요소(451)에 의해 제1 전극(410)과 전기적으로 연결됨으로써 제1 전극(410)과 동일한 전압이 인가될 수 있다. 제6 전극(460)은 제2 컨택 요소(452)에 의해 제2 전극(420)과 전기적으로 연결됨으로써 제2 전극(420)과 동일한 전압이 인가될 수 있다. 제7 전극(470)은 제3 컨택 요소(453)에 의해 제3 전극(430)과 전기적으로 연결됨으로써 제3 전극(430)과 동일한 전압이 인가될 수 있다. 제8 전극(480)은 제4 컨택 요소(454)에 의해 제4 전극(440)과 전기적으로 연결됨으로써 제4 전극(440)과 동일한 전압이 인가될 수 있다.
제5 및 제7 전극(450,470)은 제1 방향(예를 들면, y 방향)으로 연장된 라인 형태를 가질 수 있다. 그리고, 제6 전극(460)은 제1층(M1)의 제1 및 제2 전극(410,420)이 마련되는 영역에 대응되는 영역에 라인 형태로 배치될 수 있으며, 제8 전극(480)은 제1층의 제1 및 제4 전극(410,440)이 마련되는 영역에 대응되는 영역에 라인 형태로 배치될 수 있다. 제2층(M2)에 마련된 전극들(450,460,470,480)은 제1층(M1)에 마련된 전극들(410,420,430,440)의 가지부들(412,422,432,442)에 대응되도록 마련될 수 있다.
제2층(M2)에는 복수의 컨택 요소(451,452,453,454)가 마련될 수 있다. 구체적으로, 제5 전극(450)에는 적어도 하나의 제1 컨택 요소(451)가 마련되어 있으며, 제1 컨택 요소(451)는 제1층(M1)에 마련되는 제1 전극(410)의 베이스부(411)에 대응되는 위치에 마련될 수 있다. 제6 전극(460)에는 적어도 하나의 제2 컨택 요소(452)가 마련되어 있으며, 제2 컨택 요소(452)는 제1층(M1)에 마련되는 제2 전극(420)의 베이스부(421)에 대응되는 위치에 마련될 수 있다.
제7 전극(470)에는 적어도 하나의 제3 컨택 요소(453)가 마련되어 있으며, 제3 컨택 요소(453)는 제1층(M1)에 마련되는 제3 전극(430)의 베이스부(431)에 대응되는 위치에 마련될 수 있다. 제8 전극(480)에는 적어도 하나의 제4 컨택 요소(454)가 마련되어 있으며, 제4 컨택 요소(454)는 제1층(M1)에 마련되는 제4 전극(440)의 베이스부(441)에 대응되는 위치에 마련될 수 있다. 제2층(M3) 위에는 제1층(M1)과 동일한 제3층(M3)이 적층되어 있다.
이상과 같은 커패시터 구조체(400)에서는 예를 들어 제1층(M1)에 마련된 제2 전극(420)은 제1층(M1)에 마련된 제1 및 제3 전극(410,430)과 전기용량적으로 커플링되는 동시에 제2층(M2)에 마련된 제5 및 제7 전극(450,470)과 전기용량적으로 커플링될 수 있다. 그러나, 제2 전극(420)은 제4 및 제8 전극(440,480)과는 전기용량적으로 고립되어 커플링이 형성될 수 없다. 이와 같이, 전극들 중 일부에서는 커플링을 강화하고 다른 일부에서는 커플링을 형성하지 않음으로써 커플링 정도를 조절할 수 있다. 이상에서는 2개의 제1층(M1) 및 1개의 제2층(M2)이 교대로 적층된 3층 구조의 커패시터 구조체(400)가 설명되었으나, 본 실시예는 이에 한정되지 않고 제1층(M1) 및 제2층(M2)의 개수는 다양하게 변형될 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 커패시터 구조체를 도시한 평면도이다.
도 8을 참조하면, 커패시터 구조체(500)는 수직 방향(예를 들면, z 방향)으로 서로 이격되게 마련되는 제1 및 제2 플레이트 전극(P1,P2)과, 제1 및 제2 플레이트 전극(P1,P2) 사이에 수직 방향으로 교대로 적층되는 적어도 하나의 제1층(M1)과 적어도 하나의 제2층(M2)을 포함한다. 도 8에는 z 방향으로 순차적으로 적층된 제1 플레이트 전극(P1), 제1 내지 제3 층(M1,M2,M3) 및 제2 플레이트 전극(P2) 각각의 평면도가 도시되어 있다. 여기서, 제3층(M3)은 제1층(M1)과 동일한 층이므로 도 8에서는 제1 및 제2 플레이트 전극(P1,P2) 사이에 2개의 제1층(M1)과 1개의 제2층(M2)이 z 방향으로 교대로 적층되어 있다고 볼 수 있다.
제1 플레이트 전극(P1)은 제1층(M1)의 하부를 덮도록 마련되어 있다. 제1 플레이트 전극(P1)은 도전성이 우수한 금속 물질을 포함할 수 있다. 제1 플레이트 전극(P1)에는 제1 플레이트 전극(P1)과 제1층(M1)의 제1 전극(510)을 전기적으로 연결하는 적어도 하나의 제1 컨택 요소(551)가 마련될 수 있다. 제1 컨택 요소(551)는 제1 전극(510)의 베이스부(511)에 대응하는 위치에 마련될 수 있다.
제1 플레이트 전극(P1)에는 제1층(M1)이 마련되어 있다. 제1층(M1)은 제1 방향(예를 들면, y 방향)을 따라 교대로 배치되는 적어도 하나의 제1 전극(510) 및 적어도 하나의 제2 전극(520)을 포함할 수 있다. 여기서, 제1층(M1)의 외측에는 제1 전극(510)이 배치될 수 있다. 도 8에서는 제1층(M1)의 외측에 제1 전극(510)이 위치하며, 제1층(M1)의 내측에 하나의 제2 전극(520)이 위치하는 경우가 예시적으로 도시되어 있다. 한편, 제1층(M1)에 마련되는 제1 및 제2 전극(510,520)의 개수는 다양하게 변형될 수 있다. 이러한 제1 및 제2 전극(510,520)은 도전성이 우수한 금속 물질을 포함할 수 있다.
제1 및 제2 전극(510,520)에는 서로 다른 전압이 인가될 수 있다. 제1 전극(510)은 제1 플레이트 전극(P1)에 마련된 제1 컨택 요소(551)를 통해 제1 플레이트 전극(P1)과 전기적으로 연결되어 있으므로, 제1 전극(510)은 제1 플레이트 전극(P1)과 동일한 전압이 인가될 수 있다.
제1 및 제2 전극(510,520)은 각각 베이스부(511,521)과 이 베이스부(521,522)로부터 돌출되게 마련되는 복수의 가지부(512,522)을 포함할 수 있다. 베이스부(511,521)는 제1 방향(예를 들면, y 방향)에 수직인 제2 방향(예를 들면, x 방향)으로 연장되도록 마련되며, 복수의 가지부(512,522)는 베이스부(511,521)로부터 제1 방향으로 돌출되게 마련될 수 있다. 복수의 가지부(512,522)는 제2 방향을 따라 이격되어 서로 나란하게 마련될 수 있다. 여기서, 제2 전극(520)의 가지부들(522)은 제1 전극(510)의 가지부들(512) 사이에 배치될 수 있다.
제1층(M1)에는 복수의 컨택 요소(551,552)가 마련될 수 있다. 구체적으로, 복수의 컨택 요소(551,552)는 제1 전극(510)에 마련되는 적어도 하나의 제1 컨택 요소(551)와 제2 전극(520)에 마련되는 적어도 하나의 제2 컨택 요소(552)를 포함할 수 있다. 제1 컨택 요소(551)는 제1층(M1)의 제1 전극(510)과 제2층(M2)의 제3 전극(530)을 전기적으로 연결하는 것으로 제1 전극(510)의 베이스부(111)에 마련될 수 있다. 제2 컨택 요소(552)는 제1층(M1)의 제2 전극(150)과 제2층(M2)의 제4 전극(540)을 전기적으로 연결하는 것으로 제2 전극(520)의 베이스부(521)에 마련될 수 있다.
제2층(M2)은 제2 방향(예를 들면, x 방향)을 따라 교대로 배치되는 적어도 하나의 제3 전극(530) 및 적어도 하나의 제4 전극(540)을 포함할 수 있다. 제3 및 제4 전극(530,540)은 각각 제1 방향(예를 들면, y 방향)으로 연장된 라인 형태를 가지고 서로 나란하게 배치될 수 있다. 여기서, 제2층(M2)의 외측에는 제3 전극(530)이 배치될 수 있다. 도 8에서는 3개의 제3 전극(530)과 2개의 제4 전극(540)이 교대로 배치되는 경우가 예시적으로 도시되어 있다. 제3 및 제4 전극(530,540)의 개수는 다양하게 변형될 수 있다. 이러한 제3 및 제4 전극(530,540)은 도전성이 우수한 금속 물질을 포함할 수 있다.
제3 및 제4 전극(530,540)에는 서로 다른 전압이 인가될 수 있다. 제3 전극(530)은 제1층(M1)에 마련된 제1 컨택 요소(551)에 의해 제1 전극(510)과 전기적으로 연결됨으로써 제1 전극(510)과 동일한 전압이 인가될 수 있다. 또한, 제4 전극(540)은 제1층(M1)에 마련된 제2 컨택 요소(552)에 의해 제2 전극(520)과 전기적으로 연결됨으로써 제2 전극(520)과 동일한 전압이 인가될 수 있다.
제2층(M2)의 제4 전극(540)은 제1층(M1)에 마련된 제1 전극(510)의 가지부(512)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제4 전극(540)은 제1층(M1)에 마련된 제1 전극(510)의 가지부(512)와 수직 방향(예를 들면, z 방향)으로 일치하도록 배치될 수 있다. 제1 전극(510)의 베이스부(511)에 마련된 제1 컨택 요소(551)에 의해 제1 전극(510)과 제3 전극(530)은 전기적으로 연결될 수 있다.
제2층(M2)의 제3 전극(530)은 제1층(M1)에 마련된 제2 전극(520)의 가지부(522)에 대응하여 마련될 수 있다. 구체적으로, 제2층(M2)의 제3 전극(530)은 제1층(M1)에 마련된 제2 전극(520)의 가지부(522)와 수직 방향으로 일치하도록 배치될 수 있다. 제2 전극(520)의 베이스부(521)에 마련된 제2 컨택 요소(552)에 의해 제2 전극(520)과 제4 전극(540)은 전기적으로 연결될 수 있다.
제2층(M2)에는 복수의 컨택 요소(551,552)가 마련될 수 있다. 구체적으로, 제3 전극(530)에는 적어도 하나의 제1 컨택 요소(551)가 마련되어 있으며, 이러한 제1 컨택 요소(551)는 제1층(M1)에 마련되는 제1 전극(510)의 베이스부(511)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제1 컨택 요소(551)는 제3 전극(530)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제1 전극(510)과의 전기적 연결을 위한 것이다.
제4 전극(540)에는 적어도 하나의 제2 컨택 요소(552)가 마련되어 있으며, 이러한 제2 컨택 요소(552)는 제1층(M1)에 마련되는 제2 전극(520)의 베이스부(521)에 대응되는 위치에 마련될 수 있다. 제2층(M2)에 마련되는 제2 컨택 요소(552)는 제4 전극(540)과 그 위의 제3층(M3, 제1층(M1)과 동일)에 마련된 제2 전극(520)과의 전기적 연결을 위한 것이다.
제2층(M2) 위에는 제1층(M1)과 동일한 제3층(M3)이 적층되어 있다. 제3층(M3)에서 제1 전극(510)의 베이스부(511)에는 제1 컨택 요소(551)가 마련되어 있으며, 이 제1 컨택 요소(551)는 제3층(M3)의 제1 전극(510)과 그 위의 제2 플레이트 전극(P2)을 전기적으로 연결할 수 있다. 제2 플레이트 전극(P2)은 제3층(M3)의 상부를 덮도록 마련되어 있다. 제2 플레이트 전극(P2)은 도전성이 우수한 금속 물질을 포함할 수 있다.
이상과 같은 커패시터 구조체(500)에서는 제1 및 제2 플레이트 전극(P1,P2)이 제1 내지 제3층(M1,M2,M3)의 하부 및 상부를 덮도록 마련되어 있으며, 제1 및 제3층(M1,M3)의 외측에는 제1 전극(510)이 배치되고, 제2층(M2)의 외측에는 제3 전극(530)이 배치되어 있다. 여기서, 제1 플레이트 전극(P1), 제1 전극(510), 제3 전극(530) 및 제2 플레이트 전극(P2)은 제1 컨택 요소를 통해 서로 전기적으로 연결되어 있으므로 제1 플레이트 전극(P1), 제1 전극(510), 제3 전극(530) 및 제2 플레이트 전극(P2)에는 동일한 전압이 인가될 수 있다.
이와 같이, 커패시터 구조체(500)의 외측에 배치되는 서로 전기적으로 연결된 제1 플레이트 전극(P1), 제1 전극(510), 제3 전극(530) 및 제2 플레이트 전극(P2)이 커패시터 구조체(500)의 내측에 있는 제2 및 제4 전극(520,540)을 둘러싸고 있으므로, 제2 및 제4 전극(520,540)이 외부의 노이즈 신호(noise signal)에 영향을 받는 것을 방지할 수 있다.
이상에서는 제1 및 제2 플레이트 전극(P1,P2) 사이에 2개의 제1층(M1)과 1개의 제2층(M2)이 교대로 적층되는 경우가 설명되었다. 그러나, 제1층(M1) 및 제2층(M2)의 개수는 다양하게 변형될 수 있다. 이상에서 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500.. 커패시터 구조체
110,210,310,410,510.. 제1 전극
111,211,311,411,511.. 제1 전극의 베이스부
112,212,312,412,512.. 제1 전극의 가지부
120,220,320,420,520.. 제2 전극
121,221,321,421,521.. 제2 전극의 베이스부
122,222,322,422,522.. 제2 전극의 가지부
130,330,430,530.. 제3 전극
140,340,440,540.. 제4 전극
151,351,451,551.. 제1 컨택 요소
152,352,452.552.. 제2 컨택 요소
331,431.. 제3 전극의 베이스부
332,432.. 제3 전극의 가지부
341,441.. 제4 전극의 베이스부
342,442.. 제4 전극의 가지부
350,450.. 제5 전극
353,453.. 제3 컨택 요소
354,454.. 제4 컨택 요소
360,460.. 제6 전극
370,470.. 제7 전극
380,480.. 제8 전극
571.. 제1 플레이트 전극
572.. 제2 플레이트 전극
M1,M2,M3,M4,M5.. 제1,제2,제3,제4,제5 층

Claims (21)

  1. 서로 교대로 적층되는 적어도 하나의 제1 층 및 적어도 하나의 제2 층을 포함하고,
    상기 제1 층은 제1 방향을 따라 교대로 배치되는 제1 및 제2 전극을 포함하며,
    상기 제2 층은 제2 방향을 따라 교대로 배치되며 상기 제1 및 제2 전극과 전기적으로 연결되는 제3 및 제4 전극을 포함하고,
    상기 제1 및 제2 전극은 각각 베이스부(base portion); 및 상기 베이스부로부터 돌출되게 마련되는 복수의 가지부(branch portion);를 포함하며,
    상기 제3 및 제4 전극은 상기 복수의 가지부에 대응하여 서로 나란하게 마련되는 커패시터 구조체.
  2. 제 1 항에 있어서,
    상기 제1 전극은 상기 제1 층의 수평 방향으로 상기 제2 전극과 전기 용량적으로 커플링되는 동시에 상기 제1 층의 수직 방향으로 상기 제4 전극과 전기 용량적으로 커플링되는 커패시터 구조체.
  3. 제 1 항에 있어서,
    상기 제2 전극은 상기 제1 층의 수평 방향으로 상기 제1 전극과 전기 용량적으로 커플링되는 동시에 상기 제1 층의 수직 방향으로 상기 제3 전극과 전기 용량적으로 커플링되는 커패시터 구조체.
  4. 제 1 항에 있어서,
    상기 제2 방향은 상기 제1 방향에 대해 수직인 커패시터 구조체.
  5. 제 1 항에 있어서,
    상기 베이스부는 상기 제2 방향을 따라 연장되며, 상기 복수의 가지부는 상기 베이스부로부터 상기 제1 방향으로 돌출되게 마련되는 커패시터 구조체.
  6. 제 5 항에 있어서,
    상기 복수의 가지부는 상기 제2 방향을 따라 이격되어 서로 나란하게 마련되는 커패시터 구조체.
  7. 제 6 항에 있어서,
    상기 제1 전극의 가지부들은 상기 제2 전극의 가지부들 사이에 배치되도록 마련되는 커패시터 구조체.
  8. 제 7 항에 있어서,
    상기 제3 전극은 상기 제2 전극의 가지부들과 대응되는 위치에 마련되며, 상기 제4 전극은 상기 제1 전극의 가지부들과 대응되는 위치에 마련되는 커패시터 구조체.
  9. 제 8 항에 있어서,
    상기 제1 및 제3 전극 사이에 마련되는 적어도 하나의 제1 컨택 요소(contact element) 및 상기 제2 및 제4 전극 사이에 마련되는 적어도 하나의 제2 컨택 요소를 더 포함하는 커패시터 구조체.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 컨택 요소는 상기 베이스부에 대응하는 위치에 마련되는 커패시터 구조체.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 제1 층은 복수의 제1 층을 포함하고, 상기 적어도 하나의 제2 층은 상기 복수의 제1 층 사이에 마련되는 커패시터 구조체.
  12. 제 11 항에 있어서,
    상기 제1 층의 외측에는 상기 제1 전극이 위치하고 상기 제2 층의 외측에는 상기 제3 전극이 위치하는 커패시터 구조체.
  13. 제 12 항에 있어서,
    상기 복수의 제1 층의 외부를 덮도록 마련되는 것으로 상기 제1 전극과 전기적으로 연결되는 제1 및 제2 플레이트 전극을 더 포함하는 커패시터 구조체.
  14. 서로 교대로 적층되는 적어도 하나의 제1 층 및 적어도 하나의 제2 층을 포함하고,
    상기 제1 층은 제1 방향을 따라 배치되는 복수의 전극을 포함하며,
    상기 제2 층은 상기 제1 층의 전극들과 전기적으로 연결되는 복수의 전극을포함하고,
    상기 제1 층의 전극들은 각각 베이스부; 및 상기 베이스부로부터 돌출되게 마련되는 복수의 가지부;를 포함하며,
    상기 제2 층의 전극들은 상기 복수의 가지부에 대응하여 마련되는 커패시터 구조체.
  15. 제 14 항에 있어서,
    서로 전기적으로 연결되지 않은 상기 제1 층의 전극들과 상기 제2층의 전극들은 전기 용량적으로 커플링되도록 마련되는 커패시터 구조체.
  16. 제 16 항에 있어서,
    상기 제2층의 전극들은 상기 복수의 가지부에 대응하여 서로 나란하게 마련되는 커패시터 구조체.
  17. 제 14 항에 있어서,
    서로 전기적으로 연결되지 않은 상기 제1 층의 전극들과 상기 제2층의 전극들 중 일부는 전기 용량적으로 커플링되지 않도록 마련되는 커패시터 구조체.
  18. 제 14 항에 있어서,
    상기 베이스부는 상기 제1 방향에 수직인 제2 방향을 따라 연장되며, 상기 복수의 가지부는 상기 베이스부로부터 상기 제1 방향으로 돌출되게 마련되는 커패시터 구조체.
  19. 제 18 항에 있어서,
    상기 복수의 가지부는 상기 제2 방향을 따라 이격되어 서로 나란하게 마련되는 커패시터 구조체.
  20. 제 14 항에 있어서,
    서로 전기적으로 연결되는 상기 제1 층의 전극들과 상기 제2 층의 전극들 사이에 마련되는 적어도 하나의 컨택 요소를 더 포함하는 커패시터 구조체.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 컨택 요소는 상기 베이스부에 대응하는 위치에 마련되는 커패시터 구조체.
KR1020180166408A 2018-12-20 2018-12-20 고효율 커패시터 구조체 Active KR102885866B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180166408A KR102885866B1 (ko) 2018-12-20 2018-12-20 고효율 커패시터 구조체
US16/397,442 US20200203471A1 (en) 2018-12-20 2019-04-29 High-efficiency capacitor structure
EP19174799.7A EP3671877A1 (en) 2018-12-20 2019-05-16 High-efficiency capacitor structure
CN201910484141.8A CN111354715B (zh) 2018-12-20 2019-06-04 高效电容器结构
JP2019183192A JP7503897B2 (ja) 2018-12-20 2019-10-03 高効率キャパシタ構造体
US17/671,040 US11955510B2 (en) 2018-12-20 2022-02-14 High-efficiency capacitor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180166408A KR102885866B1 (ko) 2018-12-20 2018-12-20 고효율 커패시터 구조체

Publications (2)

Publication Number Publication Date
KR20200077672A true KR20200077672A (ko) 2020-07-01
KR102885866B1 KR102885866B1 (ko) 2025-11-13

Family

ID=66597509

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180166408A Active KR102885866B1 (ko) 2018-12-20 2018-12-20 고효율 커패시터 구조체

Country Status (5)

Country Link
US (2) US20200203471A1 (ko)
EP (1) EP3671877A1 (ko)
JP (1) JP7503897B2 (ko)
KR (1) KR102885866B1 (ko)
CN (1) CN111354715B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116682809A (zh) * 2023-07-19 2023-09-01 矽力杰半导体技术(杭州)有限公司 一种电容器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050135042A1 (en) * 2003-12-19 2005-06-23 Broadcom Corporation Scalable integrated circuit high density capacitors
US20130228894A1 (en) * 2012-03-02 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a fishbone differential capacitor
US9177909B2 (en) * 2013-08-14 2015-11-03 United Microelectronics Corp. Semiconductor capacitor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690570B2 (en) 2000-09-14 2004-02-10 California Institute Of Technology Highly efficient capacitor structures with enhanced matching properties
TW548779B (en) 2002-08-09 2003-08-21 Acer Labs Inc Integrated capacitor and method of making same
DE102005046734B4 (de) * 2005-09-29 2011-06-16 Infineon Technologies Ag Halbleiterbauelement mit integrierter Kapazitätsstruktur
US7838919B2 (en) 2007-03-29 2010-11-23 Panasonic Corporation Capacitor structure
US7990676B2 (en) * 2007-10-10 2011-08-02 Advanced Micro Devices, Inc. Density-conforming vertical plate capacitors exhibiting enhanced capacitance and methods of fabricating the same
US7956438B2 (en) * 2008-11-21 2011-06-07 Xilinx, Inc. Integrated capacitor with interlinked lateral fins
JP2012221965A (ja) * 2011-04-04 2012-11-12 Elpida Memory Inc 半導体記憶装置及びその製造方法
US8970002B2 (en) 2011-05-09 2015-03-03 Marvell World Trade Ltd. Metal oxide metal capacitor structures
US9287209B2 (en) 2011-11-04 2016-03-15 Broadcom Corporation Metal finger capacitor for high-K metal gate processes
US9209240B2 (en) * 2012-10-16 2015-12-08 Sandisk Technologies Inc. Metal-oxide-metal capacitor structure
KR101936036B1 (ko) * 2013-02-08 2019-01-09 삼성전자 주식회사 커패시터 구조물
US9685433B2 (en) * 2013-09-25 2017-06-20 Taiwan Semiconductor Manufacturing Company Ltd. Capacitor device
US9331026B1 (en) * 2014-05-09 2016-05-03 Altera Corporation Methods and apparatus for fabricating capacitor structures with a terminal shield
US10026685B2 (en) 2015-09-25 2018-07-17 Qualcomm Incorporated Metal-oxide-metal (MOM) capacitor with reduced magnetic coupling to neighboring circuit and high series resonance frequency
US10177216B2 (en) 2016-06-02 2019-01-08 Mediatek Inc. Metal-oxide-metal capacitor
US10910320B2 (en) * 2017-11-30 2021-02-02 Mediatek Inc. Shielded MOM capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050135042A1 (en) * 2003-12-19 2005-06-23 Broadcom Corporation Scalable integrated circuit high density capacitors
US20130228894A1 (en) * 2012-03-02 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a fishbone differential capacitor
US9177909B2 (en) * 2013-08-14 2015-11-03 United Microelectronics Corp. Semiconductor capacitor

Also Published As

Publication number Publication date
US20220173210A1 (en) 2022-06-02
CN111354715A (zh) 2020-06-30
KR102885866B1 (ko) 2025-11-13
JP2020102611A (ja) 2020-07-02
EP3671877A1 (en) 2020-06-24
US20200203471A1 (en) 2020-06-25
CN111354715B (zh) 2025-09-02
US11955510B2 (en) 2024-04-09
JP7503897B2 (ja) 2024-06-21

Similar Documents

Publication Publication Date Title
US6188565B1 (en) Multilayer capacitor
US7974072B2 (en) Multilayer capacitor array
US6266229B1 (en) Multilayer capacitor
US8189320B2 (en) Capacitative element
US8107214B2 (en) Multilayer capacitor array having terminal conductor, to which internal electrodes are connected in parallel, connected in series to external electrodes
US7035079B1 (en) Multilayered chip capacitor and multilayer chip capacitor array
US7907386B2 (en) Multilayer capacitor and mounted structure thereof
US20080266741A1 (en) Conditioner With Coplanar Conductors
US20060120018A1 (en) Multi-layer chip capacitor
US20090034154A1 (en) Multilayer chip capacitor
CN101390211B (zh) 三维集成电容结构
JP5708245B2 (ja) 貫通型積層コンデンサ
US8027144B2 (en) Capacitor structure
US7411775B2 (en) Feedthrough multilayer capacitor array
CN100359692C (zh) 多层叉合金属电容结构
JP6273672B2 (ja) 積層貫通コンデンサ
KR102885866B1 (ko) 고효율 커패시터 구조체
CN114582860B (zh) 一种多电容匹配式mom电容器
US20060104002A1 (en) Multiple resonance filter
JP3511569B2 (ja) 積層コンデンサ
JP6064362B2 (ja) 積層コンデンサ
CN103443876A (zh) 电多层器件
KR102627620B1 (ko) 캐패시터 및 이를 포함하는 회로기판
KR102813430B1 (ko) 반도체 소자
JP5857871B2 (ja) 積層コンデンサ

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

D22 Grant of ip right intended

Free format text: ST27 STATUS EVENT CODE: A-1-2-D10-D22-EXM-PE0701 (AS PROVIDED BY THE NATIONAL OFFICE)

PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

F11 Ip right granted following substantive examination

Free format text: ST27 STATUS EVENT CODE: A-2-4-F10-F11-EXM-PR0701 (AS PROVIDED BY THE NATIONAL OFFICE)

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-2-2-U10-U11-OTH-PR1002 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

Q13 Ip right document published

Free format text: ST27 STATUS EVENT CODE: A-4-4-Q10-Q13-NAP-PG1601 (AS PROVIDED BY THE NATIONAL OFFICE)