KR20200087821A

KR20200087821A - 시프트 레지스터 유닛과 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스

Info

Publication number: KR20200087821A
Application number: KR1020207017281A
Authority: KR
Inventors: 쉐환 펑; 융첸 리
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 허페이 신성 옵토일렉트로닉스 테크놀러지 컴퍼니 리미티드
Priority date: 2018-05-31
Filing date: 2018-12-14
Publication date: 2020-07-21
Anticipated expiration: 2038-12-14
Also published as: JP7598968B2; JP7372152B2; EP4435789A2; CN109935269B; EP3806097A4; US20210142713A1; US11176871B2; WO2019227901A1; EP3806097A1; KR102551784B1; KR20230104776A; CN114677965A; EP3806097B1; JP2023101512A; CN109935269A; CN114677965B; KR102892964B1; EP4435789A3; JP2021524925A

Abstract

시프트 레지스터 유닛 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스. 시프트 레지스터 유닛은 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 제1 제어 회로(500), 및 제2 제어 회로(600)를 포함한다. 블랭킹 입력 회로(100)는 블랭킹 입력 신호에 따라 블랭킹 풀업 신호를 제1 노드(Q)에 입력하고; 디스플레이 입력 회로(200)는 디스플레이 입력 신호에 응답하여 제1 노드(Q)에 디스플레이 풀업 신호를 입력하고; 출력 회로(300)는 제1 노드(Q)의 제어 하에 출력 단자(Out)에 복합 출력 신호를 출력하고; 제1 제어 회로(500)는 제1 노드(Q)의 제어 하에 제2 노드(QB)의 레벨을 제어하고; 및 제2 제어 회로(600)는 블랭킹 풀다운 제어 신호에 응답하여 제2 노드(QB)의 레벨을 제어한다.

Description

시프트 레지스터 유닛과 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스

본 출원은 2018년 5월 31일자로 출원된 중국 특허 출원 제201810553294.9호로부터 우선권을 주장하며, 그 개시내용은 그 전체가 본 명세서에 참조로 포함된다.

본 개시내용의 실시예들은 시프트 레지스터 유닛 및 그 구동 방법, 및 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.

디스플레이 기술 분야에서, 예를 들어, 액정 디스플레이 패널 또는 유기 발광 다이오드(OLED) 디스플레이 패널의 픽셀 어레이는 일반적으로 서로 교차되는 게이트 라인들의 복수의 행 및 데이터 라인들의 복수의 열을 포함한다. 게이트 라인들은 게이트 구동 회로에 의해 구동될 수 있다. 게이트 구동 회로는 일반적으로 게이트 집적 회로에 통합된다. 게이트 집적 칩의 설계에서, 칩의 면적은 칩의 비용에 영향을 주는 주요 요인이고, 칩의 면적을 효과적으로 감소시키는 방법은 기술 개발자들에 의해 고려될 필요가 있는 문제이다.

본 개시내용의 적어도 하나의 실시예는 블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로 및 제2 제어 회로를 포함하는 시프트 레지스터 유닛을 제공하고, 여기서 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 블랭킹 풀업 신호(blanking pull-up signal)를 제1 노드에 입력하도록 구성되고; 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 프레임의 디스플레이 기간에 디스플레이 풀업 신호를 제1 노드에 입력하도록 구성되고; 출력 회로는 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고; 제1 제어 회로는 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고; 및 제2 제어 회로는 블랭킹 풀다운 제어 신호(blanking pull-down control signal)에 응답하여 제2 노드의 레벨을 제어하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛은 제3 제어 회로를 추가로 포함하고, 제3 제어 회로는 디스플레이 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛은 잡음 감소 회로를 추가로 포함하고, 잡음 감소 회로는 제2 노드의 레벨의 제어 하에서 제1 노드 및 출력 단자의 잡음을 감소시키도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공되는 시프트 레지스터 유닛에서, 제2 제어 회로는 제1 트랜지스터를 포함하고, 블랭킹 풀다운 제어 신호는 제1 클록 신호를 포함하고; 및 제1 트랜지스터의 게이트는 제1 클록 신호 단자에 결합되어 제1 클록 신호를 수신하도록 구성되고, 제1 트랜지스터의 제1 전극은 제2 노드에 결합되도록 구성되고, 제1 트랜지스터의 제2 전극은 제1 전압 단자의 제1 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제2 제어 회로는 제2 트랜지스터를 추가로 포함하고, 블랭킹 풀다운 제어 신호는 제1 제어 신호를 추가로 포함하고; 제2 트랜지스터의 게이트는 제1 제어 신호 단자에 결합되어 제1 제어 신호를 수신하도록 구성되고, 제2 트랜지스터의 제1 전극은 제1 트랜지스터의 제2 전극에 결합되도록 구성되고, 제2 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제3 제어 회로는 제3 트랜지스터를 포함하고; 제3 트랜지스터의 게이트는 디스플레이 풀다운 제어 신호 단자에 결합되어 디스플레이 풀다운 제어 신호를 수신하도록 구성되고, 제3 트랜지스터의 제1 전극은 제2 노드에 결합되도록 구성되고, 제3 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛에서, 블랭킹 입력 회로는: 제2 클록 신호에 응답하여 블랭킹 입력 신호를 제어 노드에 입력하도록 구성된 충전 서브 회로; 충전 서브 회로에 의해 입력된 블랭킹 입력 신호를 저장하도록 구성된 저장 서브 회로; 및 제어 노드의 레벨 및 제1 클록 신호의 제어 하에서 제1 노드에 블랭킹 풀업 신호를 입력하도록 구성된 아이솔레이터 서브 회로를 포함한다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 충전 서브 회로는 제2 클록 신호 단자에 결합되어 제2 클록 신호를 수신하도록 구성된 게이트, 블랭킹 입력 신호 단자에 결합되어 블랭킹 입력 신호를 수신하도록 구성된 제1 전극, 및 제어 노드에 결합되도록 구성된 제2 전극을 갖는 제4 트랜지스터를 포함하고; 저장 서브 회로는 제어 노드에 결합되도록 구성된 제1 전극 및 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된 제2 전극을 갖는 제1 커패시터를 포함하고; 아이솔레이터 회로는 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 제5 트랜지스터의 게이트는 제어 노드에 결합되도록 구성되고, 제5 트랜지스터의 제1 전극은 블랭킹 풀업 신호를 수신하도록 구성되고, 제5 트랜지스터의 제2 전극은 제6 트랜지스터의 제1 전극에 결합되도록 구성되고, 제6 트랜지스터의 게이트는 제1 클록 신호 단자에 결합되어 제1 클록 신호를 수신하도록 구성되고, 제6 트랜지스터의 제2 전극은 제1 노드에 결합되도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제5 트랜지스터의 제1 전극은 제3 클록 신호 단자에 결합되어 블랭킹 풀업 신호로서 제3 클록 신호를 수신한다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 디스플레이 입력 회로는 제7 트랜지스터를 포함하고; 및 제7 트랜지스터의 게이트는 디스플레이 입력 신호 단자에 결합되어 디스플레이 입력 신호를 수신하도록 구성되고, 제7 트랜지스터의 제1 전극은 디스플레이 풀업 신호를 수신하도록 구성되고, 제7 트랜지스터의 제2 전극은 제1 노드에 결합되도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제7 트랜지스터의 제1 전극은 제2 전압 단자에 결합되어 제2 전압을 디스플레이 풀업 신호로서 수신한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛에서, 출력 회로는 적어도 하나의 시프트 신호 출력 및 적어도 하나의 픽셀 신호 출력을 포함한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛에서, 출력 회로는 제8 트랜지스터, 제9 트랜지스터 및 제2 커패시터를 포함하고; 제8 트랜지스터의 게이트는 제1 노드에 결합되도록 구성되고, 제8 트랜지스터의 제1 전극은 복합 출력 신호를 수신하도록 구성되고, 제8 트랜지스터의 제2 전극은 시프트 신호 출력 단자에 결합되도록 구성되고; 제9 트랜지스터의 게이트는 제1 노드에 결합되도록 구성되고, 제9 트랜지스터의 제1 전극은 복합 출력 신호를 수신하도록 구성되고, 제9 트랜지스터의 제2 전극은 픽셀 신호 출력 단자에 결합되도록 구성되고; 및 제2 커패시터의 제1 전극은 제1 노드에 결합되도록 구성되고, 제2 커패시터의 제2 전극은 제8 트랜지스터의 제2 전극에 결합되도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제8 트랜지스터의 제1 전극은 제4 클록 신호 단자에 결합되어 복합 출력 신호로서 제4 클록 신호를 수신하고, 제9 트랜지스터의 제1 전극은 제4 클록 신호 단자에 결합되어 복합 출력 신호로서 제4 클록 신호를 수신한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛에서, 잡음 감소 회로는 제10 트랜지스터, 제11 트랜지스터, 및 제12 트랜지스터를 포함하고; 제10 트랜지스터의 게이트는 제2 노드에 결합되도록 구성되고, 제10 트랜지스터의 제1 전극은 제1 노드에 결합되도록 구성되고, 제10 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되고; 제11 트랜지스터의 게이트는 제2 노드에 결합되도록 구성되고, 제11 트랜지스터의 제1 전극은 시프트 신호 출력 단자에 결합되도록 구성되고, 제11 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되고; 제12 트랜지스터의 게이트는 제2 노드에 결합되도록 구성되고, 제12 트랜지스터의 제1 전극은 픽셀 신호 출력 단자에 결합되도록 구성되고, 제12 트랜지스터의 제2 전극은 제3 전압 단자에 결합되어 제3 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제1 제어 회로는 제13 트랜지스터, 제14 트랜지스터 및 제15 트랜지스터를 포함하고; 제13 트랜지스터의 게이트는 제1 전극에 결합되고 및 제4 전압 단자에 결합되어 제4 전압을 수신하도록 구성되고, 제13 트랜지스터의 제2 전극은 제2 노드에 결합되도록 구성되고; 제14 트랜지스터의 게이트는 제1 전극에 결합되고 및 제5 전압 단자에 결합되어 제5 전압을 수신하도록 구성되고, 제14 트랜지스터의 제2 전극은 제2 노드에 결합되도록 구성되고; 제15 트랜지스터의 게이트는 제1 노드에 결합되도록 구성되고, 제15 트랜지스터의 제1 전극은 제2 노드에 결합되도록 구성되고, 제15 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛은 블랭킹 리셋 회로를 추가로 포함하고, 블랭킹 리셋 회로는 블랭킹 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛에서, 블랭킹 리셋 회로는 제16 트랜지스터를 포함하고; 제16 트랜지스터의 게이트는 블랭킹 리셋 신호를 수신하도록 구성되고, 제16 트랜지스터의 제1 전극은 제1 노드에 결합되도록 구성되고, 제16 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공된 시프트 레지스터 유닛에서, 제16 트랜지스터의 게이트는 제2 클록 신호 단자에 결합되어 제2 클록 신호를 블랭킹 리셋 신호로서 수신한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛은 디스플레이 리셋 회로를 추가로 포함하고, 디스플레이 리셋 회로는 디스플레이 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성된다.

예를 들어, 본 개시내용의 일부 실시예들에 제공되는 시프트 레지스터 유닛에서, 디스플레이 리셋 회로는 제17 트랜지스터를 포함하고; 제17 트랜지스터의 게이트는 디스플레이 리셋 신호 단자에 결합되어 디스플레이 리셋 신호를 수신하도록 구성되고, 제17 트랜지스터의 제1 전극은 제1 노드에 결합되도록 구성되고, 제17 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된다.

본 개시내용의 적어도 하나의 실시예는 블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로, 및 제3 제어 회로를 포함하는 시프트 레지스터 유닛을 추가로 제공하고, 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 제1 노드에 블랭킹 풀업 신호를 입력하도록 구성되고; 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 하나의 프레임의 디스플레이 기간에 제1 노드에 디스플레이 풀업 신호를 입력하도록 구성되고; 출력 회로는 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고; 제1 제어 회로는 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고; 및 제3 제어 회로는 디스플레이 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하도록 구성된다.

본 개시내용의 적어도 하나의 실시예는 본 개시내용의 실시예들 중 어느 하나에 청구된 바와 같은 시프트 레지스터 유닛을 포함하는 게이트 구동 회로를 추가로 제공한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 게이트 구동 회로는 제1 서브 클록 신호 라인, 제2 서브 클록 신호 라인, 제3 서브 클록 신호 라인, 및 제4 서브 클록 신호 라인을 추가로 포함하고; 시프트 레지스터 유닛이 제4 클록 신호 단자를 포함하는 경우, (4n-3)번째 스테이지의 시프트 레지스터 유닛의 제4 클록 신호 단자는 제1 서브 클록 신호 라인에 결합되고; (4n-2)번째 스테이지의 시프트 레지스터 유닛의 제4 클록 신호 단자는 제2 서브 클록 신호 라인에 결합되고; (4n-1)번째 스테이지의 시프트 레지스터 유닛의 상기 제4 클록 신호 단자는 제3 서브 클록 신호 라인에 결합되고; (4n)번째 스테이지의 시프트 레지스터 유닛의 제4 클록 신호 단자는 제4 서브 클록 신호 라인에 결합되고; 및 n은 0보다 큰 정수이다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 게이트 구동 회로는 제5 서브 클록 신호 라인 및 제6 서브 클록 신호 라인을 추가로 포함하고; 시프트 레지스터 유닛이 제2 클록 신호 단자 및 제3 클록 신호 단자를 포함하는 경우, (2m-1)번째 스테이지의 시프트 레지스터 유닛의 제2 클록 신호 단자는 제5 서브 클록 신호 라인에 결합되고, (2m-1)번째 스테이지의 시프트 레지스터 유닛의 제3 클록 신호 단자는 제6 서브 클록 신호 라인에 결합되고; (2m)번째 스테이지의 시프트 레지스터 유닛의 제2 클록 신호 단자는 제6 서브 클록 신호 라인에 결합되고, (2m)번째 스테이지의 시프트 레지스터 유닛의 제3 클록 신호 단자는 제5 서브 클록 신호 라인에 결합되고; 및 m은 0보다 큰 정수이다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 게이트 구동 회로에서, 시프트 레지스터 유닛이 블랭킹 입력 신호 단자 및 시프트 신호 출력 단자를 포함하는 경우, (k+1)번째 스테이지의 시프트 레지스터 유닛의 블랭킹 입력 신호 단자는 k번째 스테이지의 시프트 레지스터 유닛의 시프트 신호 출력 단자에 결합되고, k는 0보다 큰 정수이다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 게이트 구동 회로에서, 시프트 레지스터 유닛이 디스플레이 입력 신호 단자 및 시프트 신호 출력 단자를 포함하는 경우, (k+2)번째 스테이지의 시프트 레지스터 유닛의 디스플레이 입력 신호 단자는, k번째 스테이지의 시프트 레지스터 유닛의 시프트 신호 출력 단자에 결합되고, k는 0보다 큰 정수이다.

본 개시내용의 적어도 하나의 실시예는 본 개시내용의 실시예들 중 임의의 하나의 것의 게이트 구동 회로를 포함하는 디스플레이 디바이스를 추가로 제공한다.

본 개시내용의 적어도 하나의 실시예는 본 개시내용의 실시예들 중 어느 하나에서 청구되는 바와 같은 시프트 레지스터 유닛을 구동하는 방법을 추가로 제공하는데, 하나의 프레임의 디스플레이 기간에서 방법은: 디스플레이 입력 회로가 디스플레이 입력 신호에 응답하여 제1 노드에 디스플레이 풀업 신호를 입력하는 제1 풀업 스테이지; 및 출력 회로가 제1 노드의 레벨의 제어 하에서 출력 단자에 복합 출력 신호를 출력하는 제1 출력 스테이지; 및 프레임의 블랭킹 기간에서, 방법은: 블랭킹 입력 회로가 블랭킹 입력 신호에 따라 제1 노드에 블랭킹 풀업 신호를 입력하고, 제2 제어 회로가 블랭킹 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하는 제2 풀업 스테이지; 및 출력 회로가 제1 노드의 레벨의 제어 하에서 출력 단자에 복합 출력 신호를 출력하는 제2 출력 스테이지를 포함한다.

예를 들어, 본 개시내용의 일부 실시예들에서 제공되는 시프트 레지스터 유닛을 구동하는 방법에서, 시프트 레지스터 유닛이 제3 제어 회로를 포함하는 경우, 방법은 제1 풀업 스테이지에서, 제3 제어 회로가 디스플레이 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하는 단계를 추가로 포함한다.

본 개시내용의 기술적 해결책들을 더 명확하게 예시하기 위해, 실시예들의 도면들이 이하에 간략하게 소개되는데, 명백하게도 이하의 설명에서의 도면들은 본 개시내용의 일부 실시예들에만 관련되고 본 개시내용을 제한하지 않는다.
도 1a는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 개략 블록도이다.
도 1b는 본 개시내용의 일부 실시예들에 따른 또 다른 시프트 레지스터 유닛의 개략 블록도이다.
도 2는 본 개시내용의 일부 실시예들에 따른 또 다른 시프트 레지스터 유닛의 개략 블록도이다.
도 3은 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 블랭킹 입력 회로의 개략 블록도이다.
도 4a는 본 개시내용의 또 다른 실시예에 따른 시프트 레지스터 유닛의 개략 블록도이다.
도 4b는 본 개시내용의 또 다른 실시예에 따른 또 다른 시프트 레지스터 유닛의 개략 블록도이다.
도 4c는 본 개시내용의 또 다른 실시예에 따른 또 다른 시프트 레지스터 유닛의 개략 블록도이다.
도 5는 도 4a에 도시된 시프트 레지스터 유닛의 특정 구현 예의 회로도이다.
도 6은 도 4a에 도시된 시프트 레지스터 유닛의 또 다른 특정 구현 예의 회로도이다.
도 7은 도 4b에 도시된 시프트 레지스터 유닛의 특정 구현 예의 회로도이다.
도 8은 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 구현 예의 회로도이다.
도 9는 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 구현 예의 회로도이다.
도 10은 도 9에 도시된 시프트 레지스터 유닛의 블랭킹 입력 회로의 특정 구현 예의 회로도이다.
도 11은 도 4c에 도시된 시프트 레지스터 유닛의 특정 구현 예의 회로도이다.
도 12는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 신호들을 예시하는 타이밍도이다.
도 13은 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 구현 예의 회로도이다.
도 14는 본 개시내용의 일부 실시예들에 따른 또 다른 시프트 레지스터 유닛의 신호들을 예시하는 타이밍도이다.
도 15는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 특정 구현 예의 회로도이다.
도 16은 본 개시내용의 일부 실시예에 따른 게이트 구동 회로의 개략 블록도이다.
도 17은 본 개시내용의 일부 실시예들에 따른 게이트 구동 회로의 신호들을 예시하는 타이밍도이다.
도 18은 본 개시내용의 일부 실시예에 따른 또 다른 게이트 구동 회로의 신호를 예시하는 타이밍도이다. 및
도 19는 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 디바이스의 개략 블록도이다.

본 개시내용의 실시예들의 목적, 기술적 해결책 및 장점을 더 분명히 하기 위해, 본 개시내용의 실시예들의 기술적 해결책이 본 개시내용의 실시예들의 도면들과 관련하여 분명하고 완전하게 이하에 설명될 것이다. 설명된 실시예들은 본 개시내용의 실시예들 전부가 아니라 일부라는 것을 이해해야 한다. 본 개시내용의 설명된 실시예들에 기초하여, 창의적인 노력 없이 본 기술분야의 통상의 기술자에 의해 도출될 수 있는 모든 다른 실시예들은 본 개시내용의 범위 내에 있다.

달리 정의되지 않는 한, 본 개시내용에서 사용되는 기술적 또는 과학적 용어들은 본 개시내용이 관련되는 기술분야의 통상의 기술자에 의해 이해되는 바와 같은 공통의 의미를 갖는 것으로 해석되어야 한다. 본 개시내용에서 "제1", "제2" 등의 사용은 임의의 순서, 양, 또는 중요도를 나타내지 않으며, 그보다는 용어 "제1", "제2" 등은 하나의 요소를 또 다른 요소와 구별하기 위해 사용된다. 마찬가지로, 단수 용어들("a", " an " 또는 " the")의 사용은 양의 제한을 나타내지 않으며, 그보다는 요소들 중 적어도 하나의 존재를 나타낸다. 용어 "포함한다(comprises) "또는 "포함한다(includes)" 등은, 다른 요소 또는 아이템을 배제하지 않고서 그 단어 이전의 요소 또는 아이템이 단어 뒤에 열거된 요소 또는 아이템 및 그 등가물들을 커버한다는 것을 의미한다. 용어 "결합된" 또는 "결합된" 등은 물리적 또는 기계적 연결들로만 제한되지 않고, 직접적 또는 간접적인지에 관계없이 전기적 연결들을 포함할 수 있다. "상부(upper) ", "하부(lower) ", "좌측(left) ", "우측(right)" 등의 용어들은 상대적 위치 관계들을 나타내기 위해서만 사용되며, 이는 또한 설명된 대상의 절대 위치가 변화할 때에 그에 따라 변할 수 있다.

유기 발광 다이오드(OLED) 디스플레이 패널에서, 디스플레이 품질을 개선하기 위해 보상 방법이 요구된다. OLED 디스플레이 패널에서의 서브 픽셀 유닛이 보상될 때, 내부 보상을 위해 서브 픽셀 유닛에 제공되는 픽셀 보상 회로에 더하여, 감지 트랜지스터를 제공함으로써 외부 보상이 수행될 수 있다. 외부 보상을 수행함에 있어서, 시프트 레지스터 유닛들에 의해 구성된 게이트 구동 회로는, 제각기, 디스플레이 패널에서의 서브 픽셀 유닛에 스캐닝 트랜지스터 및 감지 트랜지스터를 위한 구동 신호들을 공급할 필요가 있다. 예를 들어, 하나의 프레임의 디스플레이 기간(Display)에서, 게이트 구동 회로는 스캐닝 트랜지스터를 위한 스캐닝 구동 신호(즉, 디스플레이 출력 신호)를 공급할 필요가 있고, 하나의 프레임의 블랭크 기간(Blank)에서, 게이트 구동 회로는 감지 트랜지스터를 위한 감지 구동 신호(즉, 블랭크 출력 신호)를 공급할 필요가 있다.

OLED 디스플레이 패널에서, 게이트 구동 회로의 시프트 레지스터 유닛은 일반적으로 감지 유닛, 디스플레이 유닛(예를 들어, 스캔 유닛), 및 감지 유닛 및 스캔 유닛으로부터의 펄스들의 복합 펄스를 출력하는 연결 유닛(또는 게이트 회로 또는 Hiz 회로)을 포함한다. 상기 3개의 유닛을 포함하는 회로 구성에 의해, 시프트 레지스터 유닛은 상이한 폭들 및 타이밍들을 갖는 2개의 파형으로 구성된 복합 파형의 출력 펄스를 출력하고, 그에 의해 제각기 스캔 트랜지스터 및 감지 트랜지스터에 디스플레이 출력 신호 및 블랭크 출력 신호를 제공할 수 있다. 그러나, 시프트 레지스터 유닛은 복잡한 회로 구조 및 큰 사이즈를 갖는데, 이는 고 해상도 및 좁은 프레임을 실현하는데 있어서 바람직하지 않고, 칩 면적을 감소시켜 비용을 감소시키는데 있어서도 바람직하지 않다.

시프트 레지스터 유닛 및 시프트 레지스터 유닛을 포함하는 게이트 구동 회로의 크기를 더 감소시키기 위해, 예를 들어, 검출 유닛, 디스플레이 유닛, 및 연결 유닛이 집적될 수 있어서 하나의 프레임 픽처의 블랭킹 기간에서의 블랭킹 출력 신호 및 디스플레이 기간에서의 디스플레이 출력 신호가 동일한 출력 회로에 의해 출력되도록 하고, 그에 의해 회로 구성을 단순화한다. 그러나, 집적 회로에서, 트랜지스터의 임계 전압은 트랜지스터가 오랜 시간 동안 작동한 후 시프트(예를 들어, 포지티브 시프트)하기 쉽고, 따라서 출력 신호는 영향을 받기 쉽고, 신호 안정성은 불량하다.

본 개시내용의 적어도 하나의 실시예는 시프트 레지스터 유닛, 그것의 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스를 제공하고, 시프트 레지스터 유닛은 간단한 회로 구조를 가지며, 그 임계 전압이 시프트하는 트랜지스터가 출력 신호에 영향을 미치는 것을 방지하여, 회로의 신뢰성을 향상시킨다.

이하, 본 개시내용의 실시예들을 첨부된 도면을 참조하여 상세히 설명할 것이다. 상이한 도면들에서의 동일한 참조 번호들은 설명된 동일한 요소들을 지칭하기 위해 사용될 것이라는 점에 유의해야 한다.

본 개시내용의 적어도 하나의 실시예는 블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로, 및 제2 제어 회로를 포함하는 시프트 레지스터 유닛을 제공한다. 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 제1 노드에 블랭킹 풀업 신호를 입력하도록 구성된다. 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 프레임의 디스플레이 기간에 제1 노드에 디스플레이 풀업 신호를 입력하도록 구성된다. 출력 회로는 제1 노드의 레벨의 제어 하에서 출력 단자에 복합 출력 신호를 출력하도록 구성된다. 제1 제어 회로는 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성된다. 제2 제어 회로는 블랭킹 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하도록 구성된다.

도 1a는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 개략 블록도이다. 도 1a를 참조하면, 시프트 레지스터 유닛(10)은 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 제1 제어 회로(500), 및 제2 제어 회로(600)를 포함한다.

예를 들어, 블랭킹 입력 회로(100)는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 블랭킹 풀업 신호를 제1 노드 Q에 입력하도록 구성된다. 예를 들어, 블랭킹 입력 회로(100)는 블랭킹 입력 신호 단자 STU1, 블랭킹 풀업 신호 단자 Bla_up, 및 제1 노드 Q에 전기적으로 결합되고, 또한 블랭킹 입력 신호 단자 STU1로부터 공급되는 블랭킹 입력 신호를 수신 및 저장하고, 블랭킹 풀업 신호 단자 Bla_up로부터 공급되는 블랭킹 풀업 신호를 프레임의 블랭킹 기간 동안 블랭킹 입력 신호에 따라 제1 노드 Q에 출력하고, 그에 의해 제1 노드 Q의 전위를 동작 전위로 풀업하도록 구성된다.

예를 들어, 일례에서, 블랭킹 입력 회로(100)는 하나의 프레임의 디스플레이 기간에 블랭킹 입력 신호를 수신하고 저장하고, 프레임의 블랭킹 기간에 저장된 블랭킹 입력 신호에 따라 블랭킹 풀업 신호를 제1 노드 Q에 출력하고, 그에 의해 제1 노드 Q의 전위를 동작 전위로 풀업할 수 있다. 예를 들어, 또 다른 예에서, 블랭킹 입력 회로(100)는 하나의 프레임의 블랭킹 기간에 블랭킹 입력 신호를 수신하고 저장하고, 다음 프레임의 블랭킹 기간에 저장된 블랭킹 입력 신호에 따라 블랭킹 풀업 신호를 제1 노드 Q에 출력하고, 그에 의해 제1 노드 Q의 전위를 동작 전위로 풀업할 수 있다.

예를 들어, 디스플레이 입력 회로(200)는 하나의 프레임의 디스플레이 기간에 디스플레이 입력 신호에 응답하여 제1 노드 Q에 디스플레이 풀업 신호를 입력하도록 구성된다. 예를 들어, 디스플레이 입력 회로(200)는 디스플레이 입력 신호 단자 STU2, 디스플레이 풀업 신호 단자 Dis_up, 및 제1 노드 Q에 전기적으로 결합되고, 또한 디스플레이 입력 신호 단자 STU2로부터 공급되는 디스플레이 입력 신호의 제어 하에서 턴온되고, 디스플레이 풀업 신호 단자 Dis_up 및 제1 노드 Q를 전기적으로 연결하고, 그에 의해 디스플레이 풀업 신호 단자 Dis_up으로부터 공급되는 디스플레이 풀업 신호를 제1 노드 Q에 입력하고, 제1 노드 Q의 전위를 동작 전위로 풀업하도록 구성된다.

예를 들어, 출력 회로(300)는 제1 노드 Q의 레벨의 제어 하에서 복합 출력 신호를 출력 단자 Out에 출력하도록 구성된다. 예를 들어, 출력 회로(300)는 제1 노드 Q, 복합 출력 신호 단자 Pre, 및 출력 단자 Out에 결합되고, 또한 제1 노드 Q의 레벨의 제어 하에서 턴온되도록 구성되어, 복합 출력 신호 단자 Pre에 의해 제공되는 복합 출력 신호가 출력 단자 Out에 출력되도록 한다. 예를 들어, 출력 단자 Out의 출력 신호는 디스플레이 출력 신호 및 블랭킹 출력 신호를 포함할 수 있고, 디스플레이 출력 신호 및 블랭킹 출력 신호는 상이한 폭들 및 타이밍들을 갖는 2개의 상호 독립적인 파형들일 수 있으며, 즉 디스플레이 출력 신호 및 블랭킹 출력 신호의 파형들의 폭들 및 타이밍들은 상이하다. 예를 들어, 하나의 프레임의 디스플레이 기간에, 출력 회로(300)는 제1 노드 Q의 레벨의 제어 하에서 출력 단자 Out를 통해 디스플레이 출력 신호를 출력하여 픽셀 유닛에서의 스캔 트랜지스터를 제어하고, 그에 의해 픽셀 유닛이 디스플레이하도록 제어한다. 하나의 프레임의 블랭킹 기간에, 출력 회로(300)는 제1 노드 Q의 레벨의 제어 하에서 출력 단자 Out를 통해 블랭킹 출력 신호를 출력하여, 픽셀 유닛에서의 감지 트랜지스터를 제어하고, 그에 의해 픽셀 유닛에 대한 보상 검출을 수행한다.

예를 들어, 제1 제어 회로(500)는 제1 노드 Q의 레벨의 제어 하에서 제2 노드 QB의 레벨을 제어하도록 구성된다. 예를 들어, 제1 제어 회로(500)는 제1 노드 Q 및 제2 노드 QB에 결합되고, 또한 제1 노드 Q가 하이 레벨에 있을 때 제2 노드 QB를 로우 레벨로 풀다운하고 제1 노드 Q가 로우 레벨에 있을 때 제2 노드 QB를 하이 레벨로 풀업하도록 구성된다. 예를 들어, 제1 제어 회로(500)는 인버터 회로일 수 있다.

예를 들어, 제2 제어 회로(600)는 블랭킹 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하도록 구성된다. 예를 들어, 제2 제어 회로(600)는 제2 노드 QB 및 블랭킹 풀다운 제어 단자 Con1에 결합되고, 또한 하나의 프레임의 블랭킹 기간 동안 블랭킹 풀다운 제어 단자 Con1로부터 제공되는 블랭킹 풀다운 제어 신호의 제어 하에서 턴온되고, 제2 노드 QB를 전압 단자(예를 들어, 저 전압 단자)에 전기적으로 연결하고, 따라서 제2 노드 QB를 비동작 전위로 풀다운하도록 구성된다.

시프트 레지스터 유닛이 제2 제어 회로(600)를 포함하지 않는 경우에, 시프트 레지스터 유닛의 제각기 회로들에서의 트랜지스터들의 임계 전압들은 쉽게 시프트되고, 예를 들어, 시프트 레지스터 유닛이 긴 시간 동안 동작한 후에 포지티브 시프트되고, 따라서 블랭킹 입력 회로(100)를 통해 제1 노드 Q에 기입되는 하이 레벨은 미리 결정된 값보다 더 낮을 수 있어서, 제1 제어 회로(500)를 통해 제2 노드 QB를 풀다운하는 것이 어렵고, 출력 단자 Out의 출력 신호가 추가로 영향을 받을 수 있도록 한다. 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)은 제2 제어 회로(600)를 포함하고, 제2 제어 회로(600)는 제2 노드 QB가 로우 레벨에 있는 것을 보장하기 위해 하나의 프레임의 블랭킹 기간에 제2 노드 QB를 풀다운할 수 있고, 이는 블랭킹 입력 회로(100)가 제1 노드 Q에 하이 레벨을 기입하는 것을 용이하게 하여, 제1 노드 Q의 하이 레벨이 미리 결정된 값에 도달하도록 하고, 그에 의해 트랜지스터들의 임계 전압 시프트가 출력 신호에 영향을 미치는 것을 방지하고 회로의 신뢰성을 향상시킨다.

예를 들어, 일부 예들에서, 제1 노드 Q는 풀업 노드이고 제2 노드 QB는 풀다운 노드이다. 본 개시내용의 실시예들에서, 예를 들어, 각각의 회로가 N형 트랜지스터로서 구현될 때, "풀업(pull-up)"이라는 용어는 트랜지스터의 노드 또는 전극이 충전되어 노드 또는 전극의 레벨의 절대값이 상승되도록 하고, 그에 의해 대응하는 트랜지스터의 동작(예를 들어, 도통)을 실현하는 것을 의미하고, "풀다운(pull-down)"은 트랜지스터의 노드 또는 전극을 방전시켜서 노드 또는 전극의 레벨의 절대값이 낮아지도록 하고, 그에 의해 대응하는 트랜지스터의 동작(예를 들어, 턴오프)을 실현하는 것을 의미한다는 점에 유의해야 한다. 일례에서, 각각의 회로가 P형 트랜지스터로서 구현될 때, 용어 "풀업(pull-up)"은 트랜지스터의 노드 또는 전극을 방전시켜서 노드 또는 전극의 레벨의 절대값이 낮아지도록 하고, 그에 의해 대응하는 트랜지스터의 동작(예를 들어, 턴온)을 실현하는 것을 의미하고; "풀다운(pull-down)"은 트랜지스터의 노드 또는 전극 전극을 충전하여 노드 또는 전극의 레벨의 절대값이 상승되도록 하고, 그에 의해 대응하는 트랜지스터의 동작(예를 들어, 턴오프)을 실현하는 것을 의미한다.

예를 들어, 도 1a에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 잡음 감소 회로(400)를 추가로 포함한다. 잡음 감소 회로(400)는 제2 노드 QB의 레벨의 제어 하에서 제1 노드 Q 및 출력 단자 Out의 잡음을 감소시키도록 구성된다. 예를 들어, 잡음 감소 회로(400)는 제2 노드 QB, 제1 노드 Q, 및 출력 단자 Out에 결합되고, 제2 노드 QB의 레벨의 제어 하에서 제1 노드 Q 및 출력 단자 Out을 전압 단자(예를 들어, 저 전압 단자)에 전기적으로 연결하도록 구성되고, 제1 노드 Q 및 출력 단자 Out을 비동작 전위로 풀다운하여 잡음 감소를 달성한다.

도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 또 다른 시프트 레지스터 유닛의 개략 블록도이다. 도 2를 참조하면, 이 실시예에서의 시프트 레지스터 유닛(10)은 제3 제어 회로(700)를 추가로 포함하고, 다른 구조들은 도 1a에 도시된 시프트 레지스터 유닛(10)과 실질적으로 동일하다.

예를 들어, 제3 제어 회로(700)는 디스플레이 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하도록 구성된다. 예를 들어, 제3 제어 회로(700)는 제2 노드 QB 및 디스플레이 풀다운 제어 단자 Con2에 결합되고, 하나의 프레임의 디스플레이 기간 동안 디스플레이 풀다운 제어 단자 Con2로부터 제공되는 디스플레이 풀다운 제어 신호의 제어 하에서 턴온되고, 제2 노드 QB를 전압 단자(예를 들어, 저 전압 단자)에 전기적으로 연결하고, 그에 의해 제2 노드 QB를 비동작 전위로 풀다운하도록 구성된다.

시프트 레지스터 유닛이 제3 제어 회로(700)를 포함하지 않는 경우, 시프트 레지스터 유닛의 제각기 회로에서의 트랜지스터들의 임계 전압들은 쉽게 시프트되고, 예를 들어, 시프트 레지스터 유닛이 긴 시간 동안 동작한 후에 포지티브로 시프트되고, 따라서 디스플레이 입력 회로(200)를 통해 제1 노드 Q에 기입된 하이 레벨이 미리 결정된 값보다 낮을 수 있어서, 제1 제어 회로(500)를 통해 제2 노드 QB를 풀다운하는 것이 어렵고, 출력 단자 Out의 출력 신호는 추가로 영향을 받게 되도록 할 수 있다. 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)은 제3 제어 회로(700)를 포함하고, 이는, 제2 노드 QB가 로우 레벨에 있는 것을 보장하기 위해 프레임의 디스플레이 기간에 제2 노드 QB를 풀다운할 수 있고, 디스플레이 입력 회로(200)가 제1 노드 Q에 하이 레벨을 기입하여 제1 노드 Q의 하이 레벨이 미리 결정된 값에 도달하는 것을 용이하게 하여, 트랜지스터의 임계 전압의 시프트가 출력 신호에 영향을 미치는 것이 방지될 수 있고, 회로의 신뢰성이 향상되도록 한다.

도 1b는 본 개시내용의 일부 실시예들에서 제공되는 또 다른 시프트 레지스터 유닛의 개략 블록도이다. 도 1b를 참조하면, 본 실시예에서, 시프트 레지스터 유닛(10)은 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 제1 제어 회로(500), 및 제3 제어 회로(700)를 포함한다. 블랭킹 입력 회로(100)는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 블랭킹 풀업 신호를 제1 노드 Q에 입력하도록 구성되고; 디스플레이 입력 회로(200)는 하나의 프레임의 디스플레이 기간에 디스플레이 입력 신호에 응답하여 제1 노드 Q에 디스플레이 풀업 신호를 입력하도록 구성되고; 출력 회로(300)는 제1 노드 Q의 레벨의 제어 하에서 출력 단자 Out에 복합 출력 신호를 출력하도록 구성되고; 제1 제어 회로(500)는 제1 노드 Q의 레벨의 제어 하에서 제2 노드 QB의 레벨을 제어하도록 구성되고; 제3 제어 회로(700)는 디스플레이 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하도록 구성된다. 즉, 도 1b에 도시된 실시예에서, 시프트 레지스터 유닛(10)은 도 1a 및 도 2에 도시된 경우에 비해, 제2 제어 회로(600)가 아니라 제3 제어 회로(700)만을 포함할 수 있다. 또한, 전술한 바와 같이, 시프트 레지스터 유닛은 제2 노드 QB가 로우 레벨에 있는 것을 보장하기 위해 하나의 프레임의 디스플레이 기간에 제2 노드 QB를 풀다운할 수 있고, 이는 디스플레이 입력 회로(200)가 하이 레벨을 제1 노드 Q에 기입하여 제1 노드 Q의 하이 레벨이 미리 결정된 값에 도달하는 것을 돕고, 그에 의해 트랜지스터의 임계 전압의 시프트가 출력 신호에 영향을 미치는 것을 방지하고 회로의 신뢰성을 향상시킨다.

도 3은 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 블랭킹 입력 회로의 개략 블록도이다. 도 3을 참조하면, 블랭킹 입력 회로(100)는 충전 서브 회로(110), 저장 서브 회로(120), 및 아이솔레이션 서브 회로(130)를 포함한다. 블랭킹 입력 회로(100)는 블랭킹 입력 신호 단자 STU1 및 블랭킹 풀업 신호 단자 Bla_up 뿐만 아니라, 제1 클록 신호 단자 CLKA 및 제2 클록 신호 단자 CLKB를 포함한다.

예를 들어, 충전 서브 회로(110)는 제2 클록 신호에 응답하여 제어 노드 H에 블랭킹 입력 신호를 입력하도록 구성된다. 예를 들어, 충전 서브 회로(110)는 블랭킹 입력 신호 단자 STU1, 제2 클록 신호 단자 CLKB, 및 제어 노드 H에 결합되고, 또한 제2 클록 신호 단자 CLKB로부터 제공되는 제2 클록 신호의 제어 하에서 턴온되고, 블랭킹 입력 신호 단자 STU1과 제어 노드 H를 전기적으로 연결하고, 그에 의해 블랭킹 입력 신호를 제어 노드 H에 기입하도록 구성된다. 예를 들어, 일례에서, 충전 서브 회로(110)는 제2 클록 신호의 제어 하에서 턴온되고, 블랭킹 입력 신호는 이 때에 제어 노드 H를 충전하기 위해 하이 레벨에 있다.

예를 들어, 저장 서브 회로(120)는 충전 서브 회로(110)에 의해 입력된 블랭킹 입력 신호를 저장하도록 구성된다. 예를 들어, 저장 서브 회로(120)는 제어 노드 H에 결합되고, 제어 노드 H에 기입된 블랭킹 입력 신호를 저장하도록 구성된다.

예를 들어, 아이솔레이션 서브 회로(130)는 제1 클록 신호 및 제어 노드 H의 레벨의 제어 하에서 블랭킹 풀업 신호를 제1 노드 Q에 입력하도록 구성된다. 예를 들어, 아이솔레이션 서브 회로(130)는 제어 노드 H, 제1 노드 Q, 블랭킹 풀업 신호 단자 Bla_up, 및 제1 클록 신호 단자 CLKA에 결합되고, 또한 제1 클록 신호 단자 CLKA로부터 제공되는 제1 클록 신호 및 제어 노드 H의 레벨의 공통 제어 하에서 턴온되고, 블랭킹 풀업 신호 단자 Bla_up와 제1 노드 Q를 전기적으로 연결하고, 그에 의해 블랭킹 풀업 신호를 제1 노드 Q에 입력하도록 구성된다. 예를 들어, 일례에서, 아이솔레이션 서브 회로(130)는 제1 클록 신호 및 제어 노드 H의 레벨의 공통 제어 하에서 턴온되고, 블랭킹 풀업 신호는 이때 하이 레벨에 있고, 제1 노드 Q는 충전될 수 있다.

본 개시내용의 실시예들에서, 블랭킹 입력 회로(100)는 임의의 적용가능한 서브 회로를 포함할 수 있고, 대응하는 기능들이 구현될 수 있는 한, 충전 서브 회로(110), 저장 서브 회로(120), 및 아이솔레이션 서브 회로(130)에 제한되지 않는다는 점이 주목되어야 한다.

도 4a는 본 개시내용의 또 다른 실시예에 따른 시프트 레지스터 유닛의 개략 블록도이다. 도 4a를 참조하면, 본 실시예의 시프트 레지스터 유닛(10)은, 도 1a에 설명된 시프트 레지스터 유닛(10)과 비교하여, 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)를 추가로 포함하고, 도 4a에 설명된 시프트 레지스터 유닛(10)의 다른 구조들은 도 1a에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다.

예를 들어, 블랭킹 리셋 회로(800)는 블랭킹 리셋 신호에 응답하여 제1 노드 Q를 리셋하도록 구성된다. 예를 들어, 블랭킹 리셋 회로(800)는 블랭킹 리셋 신호 단자 Re 및 제1 노드 Q에 결합되고, 또한 블랭킹 리셋 신호 단자 Re로부터 제공되는 블랭킹 리셋 신호의 제어 하에서 턴온되고, 제1 노드 Q를 전압 단자(예를 들어, 저 전압 단자)에 전기적으로 연결하고, 그에 의해 제1 노드 Q를 리셋하도록 구성된다. 예를 들어, 하나의 프레임의 블랭킹 기간에, 출력 회로(300)가 신호 출력을 완료한 후에, 제1 노드 Q는 블랭킹 리셋 회로(800)에 의해 리셋된다.

예를 들어, 디스플레이 리셋 회로(900)는 디스플레이 리셋 신호에 응답하여 제1 노드 Q를 리셋하도록 구성된다. 예를 들어, 디스플레이 리셋 회로(900)는 디스플레이 리셋 신호 단자 STD 및 제1 노드 Q에 결합되고, 또한 디스플레이 리셋 신호 단자 STD로부터 제공되는 디스플레이 리셋 신호의 제어 하에서 턴온되고, 제1 노드 Q를 전압 단자(예를 들어, 저 전압 단자)에 전기적으로 연결하고, 그에 의해 제1 노드 Q를 리셋하도록 구성된다. 예를 들어, 하나의 프레임의 디스플레이 기간에, 출력 회로(300)가 신호 출력을 완료한 후에, 제1 노드 Q는 디스플레이 리셋 회로(900)에 의해 리셋된다.

도 4b는 본 개시내용의 또 다른 실시예에 따른 또 다른 시프트 레지스터 유닛의 개략 블록도이다. 도 4b를 참조하면, 본 실시예의 시프트 레지스터 유닛(10)은 도 2에 설명된 시프트 레지스터 유닛(10)과 비교하여 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)를 추가로 포함하고, 도 4b에 설명된 시프트 레지스터 유닛(10)의 다른 구조들은 도 2에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 도 4b에 도시된 실시예에서, 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)는 도 4a에서 설명된 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)와 실질적으로 동일하고, 여기서는 반복 설명되지 않는다.

본 개시내용의 일부 실시예들은 시프트 레지스터 유닛을 더 제공하고, 도 4c는 본 개시내용의 또 다른 실시예에서 제공되는 또 다른 시프트 레지스터 유닛의 개략 블록도이다. 도 4c를 참조하면, 본 실시예의 시프트 레지스터 유닛(10)은, 도 1b에 설명된 시프트 레지스터 유닛(10)과 비교하여, 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)를 추가로 포함하고, 도 4c에 설명된 시프트 레지스터 유닛(10)의 다른 구조들은 도 1b에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 즉, 도 4c에 도시된 실시예에서, 시프트 레지스터 유닛은 도 4a 및 도 4b에 도시된 경우에 비해, 제2 제어 회로(600)가 아니라 제3 제어 회로(700)만을 포함할 수 있고, 시프트 레지스터 유닛은 여전히 대응하는 기술적 효과를 달성할 수 있다. 도 4c에 도시된 실시예에서, 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)는 도 4a에서 설명된 블랭킹 리셋 회로(800) 및 디스플레이 리셋 회로(900)와 실질적으로 동일하고, 여기서 다시 설명되지 않는다.

도 5는 도 4a에 도시된 시프트 레지스터 유닛의 특정 구현 예의 회로도이다. 이하의 설명에서, 각각의 트랜지스터는 N형 트랜지스터이지만, 이것은 본 개시내용의 실시예들을 제한하지 않는다.

도 5를 참조하면, 시프트 레지스터 유닛(10)은 제1 트랜지스터 M1, 제4 트랜지스터 M4 내지 제17 트랜지스터 M17를 포함하고, 제1 커패시터 C1 및 제2 커패시터(C2)를 추가로 포함한다.

예를 들어, 제2 제어 회로(600)는 제1 트랜지스터 M1을 포함하고, 제2 제어 회로(600)는 제1 트랜지스터 M1로서 구현될 수 있다. 블랭킹 풀다운 제어 신호는 제1 클록 신호를 포함하고, 즉, 이 예에서 제1 클록 신호를 제공하기 위한 제1 클록 신호 단자 CLKA는 이전에 설명된 블랭킹 풀다운 제어 단자 Con1과 동등하다. 제1 트랜지스터 M1의 게이트는 제1 클록 신호 단자 CLKA에 결합되어 제1 클록 신호를 수신하도록 구성되고, 제1 트랜지스터 M1의 제1 전극은 제2 노드 QB에 결합되도록 구성되고, 제1 트랜지스터 M1의 제2 전극은 제1 전압 단자 VGL1의 제1 전압을 수신하도록 구성되고, 예를 들어, 제1 트랜지스터 M1의 제2 전극은 제1 전압 단자 VGL1에 직접 결합된다. 예를 들어, 제1 전압 단자 VGL1은 접지와 같은 DC 로우 레벨 신호(예를 들어, DC 로우 레벨 신호의 레벨은 클록 신호의 로우 레벨보다 낮거나 같음)를 제공하도록 구성되고, DC 로우 레벨 신호는 본 명세서에서 제1 전압으로 지칭되고, 이는 다음의 실시예들에서와 같이 동일하고 그 설명은 생략될 것이다.

예를 들어, 하나의 프레임의 블랭킹 기간에, 제1 클록 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제1 트랜지스터 M1은 턴온되어 제2 노드 QB를 제1 전압 단자 VGL1에 전기적으로 연결하고, 그에 의해 제2 노드 QB를 로우 레벨로 풀다운한다.

예를 들어, 블랭킹 입력 회로(100)는 충전 서브 회로(110), 저장 서브 회로(120), 및 아이솔레이션 서브 회로(130)를 포함한다. 충전 서브 회로(110)는 제4 트랜지스터 M4를 포함하고, 즉 충전 서브 회로(110)는 제4 트랜지스터 M4로서 구현될 수 있다. 제4 트랜지스터 M4의 게이트는 제2 클록 신호 단자 CLKB에 결합되어 제2 클록 신호를 수신하도록 구성되고, 제4 트랜지스터 M4의 제1 전극은 블랭킹 입력 신호 단자 STU1에 결합되어 블랭킹 입력 신호를 수신하도록 구성되고, 제4 트랜지스터 M4의 제2 전극은 제어 노드 H에 결합되도록 구성된다. 제2 클록 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제4 트랜지스터 M4는 턴온되어 블랭킹 입력 신호 단자 STU1을 제어 노드 H에 전기적으로 연결하고, 그에 의해 블랭킹 입력 신호를 제어 노드 H에 기입한다. 예를 들어, 블랭킹 입력 신호는 이때 하이 레벨에 있어서 제어 노드 H를 충전한다.

예를 들어, 메모리 서브 회로(120)는 제1 커패시터 C1을 포함하고, 메모리 서브 회로(120)는 제1 커패시터 C1로서 구현될 수 있다. 제1 커패시터 C1의 제1 전극은 제어 노드 H에 결합되도록 구성되고, 제1 커패시터 C1의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 블랭킹 입력 신호가 제어 노드 H에 기입될 때, 제어 노드 H는 하이 레벨로 충전되고, 제1 커패시터 C1은 하이 레벨을 저장하고, 후속 스테이지에서의 사용을 위해 제어 노드 H를 하이 레벨에 유지한다.

본 개시내용의 실시예들에서, 제1 커패시터 C1은 프로세스에 의해 제조되는 커패시터 디바이스일 수 있고, 예를 들어, 커패시터 디바이스는 전용 커패시터 전극들을 제조하는 것에 의해 실현되고, 커패시터의 각각의 전극은 금속 층, 반도체 층(예를 들어, 도핑된 폴리실리콘) 등에 의해 실현될 수 있고, 제1 커패시터 C1은 또한 디바이스들 사이의 기생 커패시턴스일 수 있고, 트랜지스터 자체, 또 다른 디바이스, 및 라인에 의해 실현될 수 있다는 점에 유의해야 한다. 제1 커패시터 C1의 연결 방식은 전술한 방식으로 제한되지 않고, 제어 노드 H에 기입된 레벨이 저장될 수 있는 한 임의의 다른 적절한 연결 방식일 수 있다. 예를 들어, 다른 예들에서, 제1 커패시터 C1의 제1 전극은 제어 노드 H에 결합되고, 제2 전극은 아이솔레이션 서브 회로(130)의 단자(예를 들어, 후술되는 제3 클록 신호 단자 CLKC)에 결합되고; 대안적으로, 제1 커패시터 C1의 제1 전극은 제어 노드 H에 결합되고, 제2 전극은 아이솔레이션 서브 회로(130)에서의 한 위치(예를 들어, 후술되는 제5 트랜지스터 M5와 제6 트랜지스터 M6 사이의 연결 포인트 N)에 결합된다.

예를 들어, 아이솔레이션 서브 회로(130)는 제5 트랜지스터 M5 및 제6 트랜지스터 M6를 포함하고, 즉 아이솔레이션 서브 회로(130)는 제5 트랜지스터 M5 및 제6 트랜지스터 M6로서 구현될 수 있다. 제5 트랜지스터 M5의 게이트는 제어 노드 H에 결합되도록 구성되고, 제5 트랜지스터 M5의 제1 전극은 블랭킹 풀업 신호를 수신하도록 구성되고, 제5 트랜지스터 M5의 제2 전극은 제6 트랜지스터 M6의 제1 전극에 결합되도록 구성된다. 제6 트랜지스터 M6의 게이트는 제1 클록 신호 단자 CLKA에 결합되어 제1 클록 신호를 수신하도록 구성되고, 제6 트랜지스터 M6의 제2 전극은 제1 노드 Q에 결합되도록 구성된다. 제어 노드 H가 하이 레벨에 있고 제1 클록 신호가 하이 레벨에 있을 때, 제5 트랜지스터 M5 및 제6 트랜지스터 M6 둘 다가 턴온되어, 제3 클록 신호 단자 CLKC가 제1 노드 Q에 전기적으로 결합되고, 그에 의해 제1 노드 Q에 제3 클록 신호를 기입하고 제1 노드 Q의 전위를 동작 전위로 풀업한다.

예를 들어, 일부 예들에서, 제5 트랜지스터 M5의 제1 전극 및 제3 클록 신호 단자 CLKC는 블랭킹 풀업 신호로서 제3 클록 신호를 수신하도록 결합되고, 즉, 여기서 제3 클록 신호 단자 CLKC는 블랭킹 풀업 신호 단자 Bla_up로서 기능한다.

예를 들어, 디스플레이 입력 회로(200)는 제7 트랜지스터 M7를 포함하고, 즉 디스플레이 입력 회로(200)는 제7 트랜지스터 M7로서 구현될 수 있다. 제7 트랜지스터 M7의 게이트는 디스플레이 입력 신호 단자(STU2)에 결합되어 디스플레이 입력 신호를 수신하도록 구성되고, 제7 트랜지스터 M7의 제1 전극은 디스플레이 풀업 신호를 수신하도록 구성되고, 제7 트랜지스터 M7의 제2 전극은 제1 노드 Q에 결합되도록 구성된다. 예를 들어, 제2 전압 단자 VDD는 DC 하이 신호를 제공하도록 구성되고(예를 들어, DC 하이 신호의 레벨은 클록 신호의 하이 레벨보다 높거나 같고), DC 하이 신호는 제2 전압으로 지칭되며, 이는 이하의 실시예들에서 동일하며 이것의 설명은 생략될 것이다.

예를 들어, 제7 트랜지스터 M7의 제1 전극 및 제2 전압 단자 VDD는 제2 전압을 디스플레이 풀업 신호로서 수신하도록 결합된다.

예를 들어, 디스플레이 입력 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제7 트랜지스터 M7은 턴온되어 제2 전압 단자 VDD를 제1 노드 Q에 전기적으로 연결하고, 그에 의해 제2 전압을 제1 노드 Q에 기입하고 제1 노드 Q의 전위를 동작 전위로 풀업한다.

예를 들어, 일례에서, 출력 회로(300)는 시프트 레지스터 유닛(10)의 구동 능력을 개선하기 위해 적어도 하나의 시프트 신호 출력 단자 CR 및 적어도 하나의 픽셀 신호 출력 단자 Out(예를 들어, 위에서 설명된 출력 단자 Out)을 포함한다. 시프트 신호 출력 단자 CR은 다음 스테이지 시프트 레지스터 유닛(10)을 위한 블랭킹 입력 신호를 제공하기 위해 사용되고, 픽셀 신호 출력 단자 Out은 픽셀 회로에 대한 구동 신호를 제공하기 위해 사용된다. 예를 들어, 시프트 신호 출력 단자 CR의 출력 신호는 픽셀 신호 출력 단자 Out의 출력 신호와 동일하다.

예를 들어, 출력 회로(300)는 제8 트랜지스터 M8, 제9 트랜지스터 M9, 및 제2 커패시터 C2를 포함하고, 즉 출력 회로(300)는 제8 트랜지스터 M8, 제9 트랜지스터 M9, 및 제2 커패시터 C2로서 구현될 수 있다. 제8 트랜지스터 M8의 게이트는 제1 노드 Q에 결합되도록 구성되고, 제8 트랜지스터 M8의 제1 전극은 복합 출력 신호를 수신하도록 구성되고, 제8 트랜지스터 M8의 제2 전극은 시프트 신호 출력 단자 CR에 결합되도록 구성된다. 제9 트랜지스터 M9의 게이트는 제1 노드 Q에 결합되도록 구성되고, 제9 트랜지스터 M9의 제1 전극은 복합 출력 신호를 수신하도록 구성되고, 제9 트랜지스터 M9의 제2 전극은 픽셀 신호 출력 단자 Out에 결합되도록 구성된다. 제2 커패시터 C2의 제1 전극은 제1 노드 Q에 결합되도록 구성되고, 제2 커패시터 C2의 제2 전극은 제8 트랜지스터 M8의 제2 전극(또는 제9 트랜지스터 M9의 제2 전극)에 전기적으로 결합되도록 구성된다. 제1 노드 Q가 동작 전위(예를 들어, 하이 레벨)에 있을 때, 제8 트랜지스터 M8 및 제9 트랜지스터 M9 둘 다가 턴온되고, 그에 의해 복합 출력 신호를 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력한다.

예를 들어, 제8 트랜지스터 M8의 제1 전극은 제4 클록 신호 단자 CLKD에 결합되어 복합 출력 신호로서 제4 클록 신호를 수신하고, 제9 트랜지스터 M9의 제1 전극은 또한 제4 클록 신호 단자 CLKD에 결합되어 복합 출력 신호로서 제4 클록 신호를 수신하는데, 즉, 제4 클록 신호 단자 CLKD는 위에서 설명된 복합 출력 신호 단자 Pre이다.

본 개시내용의 각각의 실시예에서, 제2 커패시터 C2는 프로세스에 의해 제조되는 커패시터 디바이스일 수 있고, 예를 들어, 커패시터 디바이스는 전용 커패시터 전극들을 제조함으로써 실현되고, 커패시터의 각각의 전극은 금속 층, 반도체 층(예를 들어, 도핑된 폴리실리콘) 등에 의해 실현될 수 있고, 제2 커패시터 C2는 또한 트랜지스터들 사이의 기생 커패시턴스일 수 있고, 제1 노드 Q의 레벨이 유지될 수 있는 한 트랜지스터 자체, 다른 디바이스들 및 라인들에 의해 실현될 수 있고, 신호가 시프트 신호 출력 단자 CR 또는 픽셀 신호 출력 단자 Out에서 출력될 때 부트스트랩 효과(bootstrap effect)가 실현된다는 점에 유의해야 한다.

예를 들어, 잡음 감소 회로(100)는 제10 트랜지스터 M10, 제11 트랜지스터 M11, 및 제12 트랜지스터 M12를 포함할 수 있고, 즉, 잡음 감소 회로(400)는 제10 트랜지스터 M10, 제11 트랜지스터 M11, 및 제12 트랜지스터 M12로서 구현될 수 있다. 제10 트랜지스터 M10의 게이트는 제2 노드 QB에 결합되도록 구성되고, 제10 트랜지스터 M10의 제1 전극은 제1 노드 Q에 결합되도록 구성되고, 제10 트랜지스터 M10의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 제11 트랜지스터 M11의 게이트는 제2 노드 QB에 결합되도록 구성되고, 제11 트랜지스터 M11의 제1 전극은 시프트 신호 출력 단자 CR에 결합되도록 구성되고, 제11 트랜지스터 M11의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 제12 트랜지스터 M12의 게이트는 제2 노드 QB에 결합되도록 구성되고, 제12 트랜지스터 M12의 제1 전극은 픽셀 신호 출력 단자 Out에 결합되도록 구성되고, 제12 트랜지스터 M12의 제2 전극은 제3 전압 단자 VGL2에 결합되어 제3 전압을 수신하도록 구성된다.

예를 들어, 제3 전압 단자 VGL2는 DC 로우 레벨 신호(예를 들어, DC 로우 레벨 신호의 레벨은 클록 신호의 로우 레벨보다 낮거나 같음)를 제공하도록 구성되고, 예를 들어, DC 로우 레벨 신호는 제3 전압으로 지칭되고, 이하의 실시예들은 이들 실시예들과 동일하며, 다시 설명되지 않을 것이다. 예를 들어, 일례에서, 제3 전압 단자 VGL2의 제3 전압은 제1 전압 단자 VGL1의 제1 전압보다 높고; 또 다른 예에서, 제3 전압 단자 VGL2의 제3 전압은 제1 전압 단자 VGL1의 제1 전압과 동일하다. 제3 전압 및 제1 전압은 동일하거나 상이할 수 있으며, 이는 실제 요건에 따라 결정될 수 있다.

예를 들어, 제2 노드 QB가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제10 트랜지스터 M10, 제11 트랜지스터 M11, 및 제12 트랜지스터 M12는 모두 턴온되고, 제1 노드 Q 및 시프트 신호 출력 단자 CR은 제1 전압 단자 VGL1에 전기적으로 결합되고, 픽셀 신호 출력 단자 Out은 제2 전압 단자 VGL2에 전기적으로 결합되고, 그에 의해 제1 노드 Q, 시프트 신호 출력 단자 CR, 및 픽셀 신호 출력 단자 Out의 잡음을 감소시킨다. 본 개시내용의 각각의 실시예에서, 시프트 신호 출력 단자들 CR의 수 및/또는 픽셀 신호 출력 단자들 Out의 수가 복수일 때, 잡음 감소 회로(400)는 복수의 시프트 신호 출력 단자 CR 및/또는 픽셀 신호 출력 단자들 Out의 잡음을 감소시키기 위해, 시프트 신호 출력 단자들 CR 및/또는 픽셀 신호 출력 단자들 Out에 대응하여 결합된 복수의 트랜지스터를 또한 포함한다는 점에 유의해야 한다.

예를 들어, 제1 제어 회로(500)는 제13 트랜지스터 M13, 제14 트랜지스터 M14, 및 제15 트랜지스터 M15를 포함할 수 있고, 즉, 제1 제어 회로(500)는 제13 트랜지스터 M13, 제14 트랜지스터 M14, 및 제15 트랜지스터 M15로서 구현될 수 있다. 제13 트랜지스터 M13의 게이트는 제13 트랜지스터 M13의 제1 전극에 결합되고 제4 전압을 수신하기 위해 제4 전압 단자 VDD_A에 결합되도록 구성되고, 제13 트랜지스터 M13의 제2 전극은 제2 노드 QB에 결합되도록 구성된다. 제14 트랜지스터 M14의 게이트 및 제1 전극은 서로 결합되고 제5 전압을 수신하기 위해 제5 전압 단자 VDD_B에 결합되도록 구성되고, 제14 트랜지스터 M14의 제2 전극은 제2 노드 QB에 결합되도록 구성된다. 제15 트랜지스터 M15의 게이트는 제1 노드 Q에 결합되도록 구성되고, 제15 트랜지스터 M15의 제1 전극은 제2 노드 QB에 결합되도록 구성되고, 제15 트랜지스터 M15의 제2 전극은 제1 전압을 수신하기 위해 제1 전압 단자 VGL1에 결합되도록 구성된다.

예를 들어, 일례에서, 제4 전압 단자 VDD_A는 DC 로우 레벨 신호를 제공하도록 구성되고, 제5 전압 단자 VDD_B는 DC 하이 레벨 신호를 제공하도록 구성되어, 제13 트랜지스터 M13은 항상 턴오프되고 제14 트랜지스터 M14는 항상 턴온되도록 한다. 예를 들어, 또 다른 예에서, 제4 전압 단자 VDD_A 및 제5 전압 단자 VDD_B는 DC 하이 레벨 신호를 교대로 제공하도록 구성되어, 트랜지스터들의 장기간 턴온에 의해 야기되는 성능 시프트를 피하기 위해 제13 트랜지스터 M13 및 제14 트랜지스터 M14가 교대로 턴온되도록 한다. 예를 들어, 제4 전압 단자 VDD_A가 하이 레벨 신호를 제공할 때, 제5 전압 단자 VDD_B는 로우 레벨 신호를 제공하고, 이때, 제13 트랜지스터 M13는 턴온되고 제14 트랜지스터 M14는 턴오프되고; 제5 전압 단자 VDD_B가 하이 레벨 신호를 제공할 때, 제4 전압 단자 VDD_A는 로우 레벨 신호를 제공하고, 제14 트랜지스터 M14는 턴온되고 제13 트랜지스터 M13는 턴오프된다. 예를 들어, 제4 전압 단자 VDD_A에 의해 제공되는 신호는 제4 전압이라고 지칭되고, 제5 전압 단자 VDD_B에 의해 제공되는 신호는 제5 전압이라고 지칭되며, 이는 다음의 실시예들에서의 것들과 동일하고, 여기서 반복되지 않는다.

예를 들어, 제1 노드 Q가 활성 레벨(예를 들어, 하이 레벨)일 때, 제15 트랜지스터 M15는 턴온되고, 제2 노드 QB의 전위는 제15 트랜지스터 M15와 턴온된 제13 트랜지스터 M13 또는 제14 트랜지스터 M14의 채널 폭-대-길이 비의 비례 관계를 설계함으로써 로우 레벨로 풀다운될 수 있다. 제1 노드 Q가 로우 레벨에 있을 때, 제15 트랜지스터 M15는 턴오프되고, 이때, 제13 트랜지스터 M13가 턴온되고 제14 트랜지스터 M14가 턴오프되면, 제4 전압 단자 VDD_A에 의해 제공되는 하이 레벨 신호는 제2 노드 QB의 전위를 하이 레벨로 풀업하기 위해 제13 트랜지스터 M13를 통해 제2 노드 QB에 기입되고; 제13 트랜지스터 M13가 턴오프되고 제14 트랜지스터 M14가 턴온되면, 제5 전압 단자 VDD_B로부터 제공되는 하이 레벨 신호는 제2 노드 QB의 전위를 하이 레벨로 풀업하기 위해 제14 트랜지스터 M14를 통해 제2 노드 QB에 기입된다.

예를 들어, 블랭킹 리셋 회로(800)는 제16 트랜지스터 M16를 포함할 수 있고, 즉 블랭킹 리셋 회로(800)는 제16 트랜지스터 M16으로서 구현될 수 있다. 제16 트랜지스터 M16의 게이트는 블랭킹 리셋 신호를 수신하도록 구성되고, 제16 트랜지스터 M16의 제1 전극은 제1 노드 Q에 결합되도록 구성되고, 제16 트랜지스터 M16의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 예를 들어, 하나의 프레임의 블랭킹 기간에, 제2 클록 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제16 트랜지스터 M16는 턴온되어 제1 노드 Q 및 제1 전압 단자 VGL1을 전기적으로 연결하고, 그에 의해 제1 노드 Q를 리셋한다.

예를 들어, 제16 트랜지스터 M16의 게이트 및 제2 클록 신호 단자 CLKB는 블랭킹 리셋 신호로서 제2 클록 신호를 수신하도록 결합된다.

예를 들어, 디스플레이 리셋 회로(900)는 제17 트랜지스터 M17를 포함할 수 있고, 즉 디스플레이 리셋 회로(900)는 제17 트랜지스터 M17로서 구현될 수 있다. 제17 트랜지스터 M17의 게이트는 디스플레이 리셋 신호 단자 STD에 결합되어 디스플레이 리셋 신호를 수신하도록 구성되고, 제17 트랜지스터 M17의 제1 전극은 제1 노드 Q에 결합되도록 구성되고, 제17 트랜지스터 M17의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 예를 들어, 하나의 프레임의 디스플레이 기간에, 디스플레이 리셋 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제17 트랜지스터 M17은 턴온되어 제1 노드 Q와 제1 전압 단자 VGL1을 전기적으로 연결하고, 그에 의해 제1 노드 Q를 리셋한다.

예를 들어, 일례에서, 복수의 시프트 레지스터 유닛(10)이 캐스케이드되는 경우에, (n₀+2)번째 스테이지 시프트 레지스터 유닛(10)의 시프트 신호 출력 단자 CR은 (n₀)번째 스테이지 시프트 레지스터 유닛(10)의 디스플레이 리셋 신호 단자 STD에 결합되어, (n₀+2)번째스테이지 시프트 레지스터 유닛(10)의 시프트 신호 출력 단자 CR의 출력 신호가 (n₀)번째 스테이지 시프트 레지스터 유닛(10)의 디스플레이 리셋 신호이도록 한다. 여기서, n₀은 0보다 큰 정수이다. 물론, 본 개시내용의 실시예는 그것으로만 제한되지 않고, 디스플레이 리셋 신호 단자 STD는 디스플레이 리셋 신호를 수신하기 위해 별도로 제공되는 신호 라인에 또한 결합될 수 있다.

본 개시내용의 각각의 실시예에서, 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 잡음 감소 회로(400), 제1 제어 회로(500), 제2 제어 회로(600), 블랭킹 리셋 회로(800), 및 디스플레이 리셋 회로(900)의 구체적인 구성들은 상기에만 한정되지 않고, 대응하는 기능들이 보장되는 한, 본 기술분야의 통상의 기술자에게 공지된 바와 같은 임의의 적용가능한 구성일 수 있다는 점에 유의해야 한다.

도 6은 도 4a에 도시된 시프트 레지스터 유닛의 또 다른 특정 예의 회로도이다. 도 6을 참조하면, 시프트 레지스터 유닛(10)은 제2 제어 회로(600)의 구성을 제외하고는 도 5에서 설명한 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 이 실시예에서, 제2 제어 회로(600)는 서로 직렬로 결합된 제1 트랜지스터 M1 및 제2 트랜지스터 M2를 포함할 수 있고, 즉 제2 제어 회로(600)는 서로 직렬로 결합된 제1 트랜지스터 M1 및 제2 트랜지스터 M2로서 구현될 수 있다. 블랭킹 풀다운 제어 신호는 제1 클록 신호 단자 CLKA에 의해 제공되는 제1 클록 신호 및 제1 제어 신호 단자 VH에 의해 제공되는 제1 제어 신호를 포함하고, 즉, 이 예에서, 전술한 블랭킹 풀다운 제어 단자 Con1은 제1 클록 신호 단자 CLKA 및 제1 제어 신호 단자 VH를 포함한다. 제1 트랜지스터 M1의 게이트는 제1 클록 신호 단자 CLKA에 결합되어 제1 클록 신호를 수신하도록 구성되고, 제1 트랜지스터 M1의 제1 전극은 제2 노드 QB에 결합되도록 구성된다. 제2 트랜지스터 M2의 게이트는 제1 제어 신호 단자 VH에 결합되어 제1 제어 신호를 수신하도록 구성되고, 제2 트랜지스터 M2의 제1 전극은 제1 트랜지스터 M1의 제2 전극에 결합되도록 구성되고, 제2 트랜지스터 M2의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 회로에서의 다른 구조들은 도 5에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하고, 여기서 다시 설명되지 않는다.

하나의 프레임의 블랭킹 기간에, 제1 제어 신호 및 제1 클록 신호 둘 다가 각각 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제1 트랜지스터 M1 및 제2 트랜지스터 M2 둘 다 턴온되어, 제2 노드 QB를 제1 전압 단자 VGL1에 전기적으로 연결하고, 그에 의해 제2 노드 QB를 로우 레벨로 풀다운한다.

예를 들어, 복수의 시프트 레지스터 유닛(10)이 캐스케이드되는 경우에, 시프트 레지스터 유닛(10)의 특정 행이 출력할 때, 행의 시프트 레지스터 유닛(10)의 제1 제어 신호 단자 VH는 하이 레벨 신호를 공급하도록 야기되고, 임의의 다른 행에 위치된 시프트 레지스터 유닛(10)의 제1 제어 신호 단자 VH는 로우 레벨 신호를 공급하도록 야기되어, 행의 시프트 레지스터 유닛(10)의 제2 노드 QB가 풀다운되고, 임의의 다른 행에 위치된 시프트 레지스터 유닛(10)의 제2 노드 QB가 풀다운되지 않도록 하여, 임의의 다른 행에 위치된 시프트 레지스터 유닛(10)의 픽셀 신호 출력 단자 Out 및 시프트 신호 출력 단자 CR 각각이 부유 상태(floating state)에 있도록 하고, 그에 의해 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out의 잡음을 감소시킨다.

예를 들어, 일례에서, 제1 제어 신호 단자 VH는 제어 노드 H에 결합되고, 제어 노드 H의 레벨은 제1 제어 신호로서 사용되고, 이는 회로 구성을 단순화할 수 있다. 물론, 본 개시내용의 실시예는 그것으로만 제한되지 않고, 제1 제어 신호 단자 VH는 별도로 제공되는 신호 라인에 결합될 수 있다.

도 7은 도 4b에 도시된 시프트 레지스터 유닛의 특정 예의 회로도이다. 도 7을 참조하면, 이 실시예의 시프트 레지스터 유닛(10)은, 이 실시예의 시프트 레지스터 유닛(10)이 제3 트랜지스터 M3를 추가로 포함하는 것을 제외하고는, 도 5에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 이 실시예에서, 시프트 레지스터 유닛(10)은 제3 제어 회로(700)를 포함한다.

예를 들어, 제3 제어 회로(700)는 제3 트랜지스터 M3를 포함할 수 있고, 즉 제3 제어 회로(700)는 제3 트랜지스터 M3로서 구현될 수 있다. 제3 트랜지스터 M3의 게이트는 디스플레이 풀다운 제어 신호 단자 Con2에 결합되어 디스플레이 풀다운 제어 신호를 수신하도록 구성되고, 제3 트랜지스터 M3의 제1 전극은 제2 노드 QB에 결합되도록 구성되고, 제3 트랜지스터 M3의 제2 전극은 제1 전압 단자 VGL1에 결합되어 제1 전압을 수신하도록 구성된다. 회로에서의 다른 구조들은 도 5에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하고, 여기서 다시 설명되지 않는다.

하나의 프레임의 디스플레이 기간에, 디스플레이 풀다운 제어 신호가 활성 레벨(예를 들어, 하이 레벨)에 있을 때, 제3 트랜지스터 M3는 턴온되어 제2 노드 QB를 제1 전압 단자 VGL1에 전기적으로 연결시킴으로써, 제2 노드 QB를 로우 레벨로 풀다운한다.

예를 들어, 일 예에서, 복수의 시프트 레지스터 유닛(10)이 캐스케이드되는 경우, (m₀-2)번째 스테이지의 시프트 레지스터 유닛(10)의 시프트 신호 출력 단자 CR은 (m₀)번째 스테이지의 시프트 레지스터 유닛(10)의 디스플레이 풀다운 제어 신호 단자 Con2에 결합되어 (m₀-2)번째 스테이지의 시프트 레지스터 유닛(10)의 시프트 신호 출력 단자 CR의 출력 신호를 (m₀)번째 스테이지의 시프트 레지스터 유닛(10)의 디스플레이 풀다운 제어 신호로서 사용한다. 여기서, m₀는 2보다 큰 정수이다. 물론, 본 개시내용의 실시예는 그것으로만 제한되지 않고, 디스플레이 풀다운 제어 신호 단자 Con2는 별도로 제공되는 신호 라인에 결합될 수 있다.

본 개시내용의 실시예들에서, 제3 제어 회로(700)의 특정 구성은 상기에만 한정되지 않고, 대응하는 기능이 구현되는 한, 본 기술분야의 통상의 기술자에게 공지된 것과 같은 임의의 적절한 구성일 수 있다는 점에 유의해야 한다.

도 8은 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 예의 회로도이다. 도 8을 참조하면, 제2 제어 회로(600)는 서로 직렬로 결합된 제1 트랜지스터 M1 및 제2 트랜지스터 M2를 포함할 수 있고, 즉, 제2 제어 회로(600)는 서로 직렬로 결합된 제1 트랜지스터 M1 및 제2 트랜지스터 M2로서 구현될 수 있고, 제1 트랜지스터 M1 및 제2 트랜지스터 M2는 도 6에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일한 방식으로 결합되고; 제3 제어 회로(700)는 제3 트랜지스터 M3를 포함할 수 있고, 즉 제3 제어 회로(700)는 제3 트랜지스터 M3으로서 구현될 수 있고, 제3 트랜지스터 M3은 도 7에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일한 방식으로 결합된다. 회로의 특정 구조는 시프트 레지스터 유닛(10)에 대한 상기 설명을 참조할 수 있으며, 여기서 다시 설명되지 않는다.

도 9는 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 예의 회로도이다. 도 9를 참조하면, 이 실시예의 시프트 레지스터 유닛(10)은, 복수의 누설 방지 회로가 추가로 포함되는 것을 제외하고는, 도 7에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 도 7에 도시된 시프트 레지스터 유닛(10)에서, 블랭킹 제어 노드 H의 전위는 제1 커패시터 C1에 의해 유지될 수 있고, 제1 노드 Q의 전위는 제2 커패시터 C2에 의해 유지될 수 있다. 제1 노드 Q 및/또는 블랭킹 제어 노드 H의 전위가 하이 레벨에 유지될 때, 그 제1 전극들이 제1 노드 Q 및/또는 블랭킹 제어 노드 H에 결합되고 그 제2 전극들이 로우 레벨의 신호 라인에 결합되는 일부 트랜지스터들이 있다. 이러한 트랜지스터들의 게이트들에 입력되는 비도전성 신호의 경우에도, 누설 현상은 그 제1 전극과 제2 전극 사이의 전압차로 인해 발생할 수 있고, 그에 의해 제1 노드 Q 및/또는 블랭킹 제어 노드 H의 전위에 대한 회로의 유지 효과를 열화시킨다. 따라서, 도 9에 도시된 시프트 레지스터 유닛(10)은 복수의 누설 방지 회로가 추가되어 제1 노드 Q 및/또는 블랭킹 제어 노드 H의 전위에 대한 유지 효과를 향상시킨다.

도 9를 참조하면, 제1 누설 방지 회로는 제1 누설 방지 트랜지스터 M4_b 및 제2 누설 방지 트랜지스터 M18로서 구현되고, 블랭킹 제어 노드 H가 하이 레벨에 있을 때 블랭킹 제어 노드 H에서의 전하들이 제4 트랜지스터 M4를 통해 블랭킹 입력 신호 단자 STU1로 누설되는 것을 방지하도록 구성될 수 있다. 제1 누설 방지 트랜지스터 M4_b의 게이트는 제4 트랜지스터 M4의 게이트에 결합되고, 즉 제1 누설 방지 트랜지스터 M4_b의 게이트는 제2 클록 신호 단자 CLKB에 결합되고, 제1 누설 방지 트랜지스터 M4_b의 제1 전극은 제4 트랜지스터 M4의 제2 전극에 결합되고, 제1 누설 방지 트랜지스터 M4_b의 제2 전극은 블랭킹 제어 노드 H에 결합된다. 제2 누설 방지 트랜지스터 M18의 게이트는 블랭킹 제어 노드 H에 결합되고, 제2 누설 방지 트랜지스터 M18의 제1 전극은 제2 전압 단자 VDD에 결합되고, 제2 누설 방지 트랜지스터 M18의 제2 전극은 제1 누설 방지 트랜지스터 M4_b의 제1 전극에 결합된다.

블랭킹 제어 노드 H가 하이 레벨에 있을 때, 제2 누설 방지 트랜지스터 M18은 블랭킹 제어 노드 H의 제어 하에서 턴온되고, 제1 누설 방지 트랜지스터 M4_b의 제1 전극에 제2 전압(고 전압)을 기입하고, 그에 의해 제1 누설 방지 트랜지스터 M4_b의 제1 전극 및 제2 전극 둘 다를 하이 레벨 상태로 만들어 블랭킹 제어 노드 H에서의 전하들이 제1 누설 방지 트랜지스터 M4_b를 통해 누설되는 것을 방지한다. 이때, 제4 트랜지스터 M4의 게이트는 제1 누설 방지 트랜지스터 M4_b의 게이트에 결합되므로, 제1 누설 방지 트랜지스터 M4_b와 제4 트랜지스터 M4의 조합은 제4 트랜지스터 M4와 동일한 기능을 실현할 수 있고, 누설 방지 효과를 갖는다.

유사하게, 제1 노드 Q에 결합된 제6 트랜지스터 M6, 제10 트랜지스터 M10, 제16 트랜지스터 M16, 및 제17 트랜지스터 M17에 대해, 누설 방지의 효과를 달성하기 위해, 위에서와 동일한 누설 방지 회로가 이용될 수 있다. 예를 들어, 제2 누설 방지 회로는 제3 누설 방지 트랜지스터 M6_b, 제4 누설 방지 트랜지스터 M10_b, 제5 누설 방지 트랜지스터 M16_b, 제6 누설 방지 트랜지스터 M17_b, 및 제7 누설 방지 트랜지스터 M19로서 구현될 수 있다. 제2 누설 방지 회로의 연결 모드 및 작동 원리는 제1 누설 방지 회로의 것들과 유사하고, 그 설명은 여기서 생략된다.

예를 들어, 제1 노드 Q가 하이 레벨에 있을 때, 제7 누설 방지 트랜지스터(M19)는 턴온되어 누설 방지 노드 OFF가 하이 레벨을 취하도록 하여서, 제3 누설 방지 트랜지스터 M6_b, 제4 누설 방지 트랜지스터 M10_b, 제5 누설 방지 트랜지스터 M16_b, 및 제6 누설 방지 트랜지스터 M17_b의 제1 및 제2 전극들이 하이 레벨에 있어서 제1 노드 Q에서의 전하들이 누설되는 것을 방지하도록 한다. 이때, 제6 트랜지스터 M6, 제10 트랜지스터 M10, 제16 트랜지스터 M16, 제17 트랜지스터 M17, 및 제2 누설 방지 회로의 조합은 제6 트랜지스터 M6, 제10 트랜지스터 M10, 제16 트랜지스터 M16, 및 제17 트랜지스터 M17와 동일한 기능들을 실현할 수 있고, 누설 방지 효과를 갖는다.

본 기술분야의 통상의 기술자가 이해할 수 있는 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 누설 방지 기능을 갖는 회로의 실시예에 따라, 시프트 레지스터 유닛(10)에서의 하나 이상의 트랜지스터가 실제 상황들에 따라 선택되어 누설을 방지하는 회로 구조를 제공받을 수 있다는 점을 유의해야 한다. 도 9는 누설 방지 회로를 포함하는 하나의 예시적인 회로 구조만을 도시하고, 본 개시내용의 실시예에 대한 제한을 구성하지 않는다.

도 10은 도 9에 도시된 시프트 레지스터 유닛의 블랭킹 입력 회로의 구체적인 예의 회로도이다. 도 10(1)을 참조하면, 일례에서, 제1 커패시터 C1의 제1 전극은 제어 노드 H에 결합되고, 제1 커패시터 C1의 제2 전극은 제5 트랜지스터 M5와 제6 트랜지스터 M6 사이의 접속 포인트 N에 결합된다. 도 10(2)를 참조하면, 또 다른 예에서, 제1 커패시터 C1의 제1 전극은 제어 노드 H에 결합되고, 제1 커패시터 C1의 제2 전극은 제3 클록 신호 단자 CLKC에 결합된다. 물론, 본 개시내용의 실시예는 그것으로만 제한되지 않고, 제1 커패시터 C1은 또한 대응하는 기능이 실현될 수 있는 한 다른 종래의 연결 방식들을 채택할 수 있다. 예를 들어, 제4 트랜지스터 M4는 누설 방지 회로 구조와 조합되거나 조합되지 않을 수 있으며, 이는 제1 커패시터 C1의 연결에 영향을 미치지 않는다. 회로에서의 다른 트랜지스터들의 연결은 도 9에 도시된 시프트 레지스터 유닛(10)과 실질적으로 동일하고, 여기서 다시 설명되지 않는다.

도 11은 도 4c에 도시된 시프트 레지스터 유닛의 특정 예의 회로도이다. 도 11에 도시된 실시예에서, 시프트 레지스터 유닛은 제3 제어(700) 만을 포함하고 제2 제어 회로(600)를 포함하지 않는다. 도 11을 참조하면, 제3 제어 회로(700)는 제3 트랜지스터 M3를 포함할 수 있고, 즉 제3 제어 회로(700)는 제3 트랜지스터 M3로서 구현될 수 있고, 제3 트랜지스터 M3은 도 7에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일한 방식으로 결합된다. 도 11에 도시된 실시예의 시프트 레지스터 유닛(10)은, 제1 트랜지스터 M1가 포함되지 않는다는 점을 제외하고는, 도 7에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하고, 도 11에 도시된 실시예의 시프트 레지스터 유닛의 특정 구조는 시프트 레지스터 유닛(10)의 제4 내지 제17 트랜지스터들 M4 내지 M17, 제1 커패시터 C1, 및 제2 커패시터 C2에 대한 상기 설명들을 참조할 수 있으며, 이들은 여기서 반복되지 않는다.

본 개시내용의 제각기 실시예들의 설명에서, 제1 노드 Q, 제2 노드 QB, 제어 노드 H, 및 누설 방지 노드 OFF는 실제로 존재하는 멤버들을 나타내지는 않지만, 회로도에서 관련된 전기 연결들의 정션(junction)들을 나타낸다는 점에 유의해야 한다.

본 개시내용의 실시예들에서 사용되는 트랜지스터들은 동일한 특성들을 갖는 박막 트랜지스터들, 전계 효과 트랜지스터들, 또는 다른 스위칭 디바이스들일 수 있고, 본 개시내용의 실시예들은 모두 예들로서 박막 트랜지스터들을 취하여 설명된다는 점을 유의해야 한다. 본 명세서에서 사용되는 트랜지스터의 소스 및 드레인은 구조상 대칭일 수 있고, 따라서 그것의 소스 및 드레인은 구조상 구별불가능할 수 있다. 본 개시내용의 실시예들에서, 게이트를 제외한 트랜지스터의 2개의 전극을 구별하기 위해, 하나의 전극이 제1 전극이고 다른 전극이 제2 전극인 것이 직접 설명된다.

또한, 본 개시내용의 실시예들에서의 각각의 트랜지스터들은 모두 N형 트랜지스터를 예로 취하여 설명되고, 이 경우에, 트랜지스터의 제1 전극은 드레인이고, 트랜지스터의 제2 전극은 소스이다. 본 개시내용은 이것을 포함하지만 이것에만 제한되지는 않는다는 것을 유의해야 한다. 예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)에서의 하나 이상의 트랜지스터는 또한 P형 트랜지스터들일 수 있고, 여기서 트랜지스터의 제1 전극은 소스이고, 트랜지스터의 제2 전극은 드레인이고, 본 개시내용의 실시예에서 대응하는 트랜지스터들의 전극들을 참조하여 선택된 타입의 트랜지스터들의 전극들을 연결하고, 대응하는 전압 단자가 대응하는 높은 전압 또는 낮은 전압을 제공하게 하는 것만이 필요하다. N형 트랜지스터가 사용될 때, 박막 트랜지스터의 활성층으로서 IGZO(Indium Gallium Zinc Oxide)이 이용될 수 있고, LTPS(Low Temperature Poly Silicon) 또는 비정질 실리콘(예를 들어, 수소화된 비정질 실리콘)이 박막 트랜지스터의 활성층으로서 이용되는 경우와 비교해, 트랜지스터의 크기가 효과적으로 감소될 수 있고 누설 전류가 방지될 수 있다.

도 12는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 신호들을 예시하는 타이밍도이다. 도 7에 도시된 시프트 레지스터 유닛(10)의 동작 원리가 도 12에 도시된 신호 타이밍도를 참조하여 이하에 설명되고, 각각의 트랜지스터가 N형 트랜지스터인 예가 여기서 설명되지만, 본 개시내용의 실시예는 이것에만 제한되지는 않는다.

도 12에서 그리고 이하의 설명에서, 1F, 2F, 3F, 및 4F는 제각기 제1 프레임, 제2 프레임, 제3 프레임, 및 제4 프레임의 타이밍들을 표시한다. Display는 하나의 프레임의 디스플레이 기간을 표시하고, Blank는 하나의 프레임의 블랭킹 기간을 표시한다. STU1, STU2, VDD_A, VDD_B, CLKA, CLKB, CLKC, CLKD, Out, CR 등은 제각기 신호 단자들 및 제각기 신호들 둘 모두를 표현하기 위해 사용되며, 이들은 이하의 실시예들에서 동일하고 상세히 설명되지 않을 것이다.

초기 스테이지 0에서, 제2 클록 신호 CLKB는 하이 레벨에 있고, 제16 트랜지스터 M16은 턴온되어 제1 노드 Q를 리셋하고, 제4 트랜지스터 M4는 턴온되고, 블랭킹 입력 신호 STU1은 로우 레벨에 있고, 그에 의해 제어 노드 H를 리셋한다.

디스플레이 기간 Display에서, 제1 스테이지 1에서, 블랭킹 입력 신호 STU1, 디스플레이 입력 신호 STU 2, 및 제5 전압 VDD_B는 모두 하이 레벨에 있다. 제2 클록 신호 CLKB는 제1 스테이지 1에서 어떤 시간 기간 동안 하이 레벨에 있고, 이 시간에 제4 트랜지스터 M4 및 제16 트랜지스터 M16는 둘 다 턴온되고, 제어 노드 H는 하이로 기입되고 제1 커패시터 C1에 저장되고, 제2 클록 신호 CLKB가 로우로 될 때, 제16 트랜지스터 M16는 턴오프되고, 제7 트랜지스터 M7이 턴온되기 때문에, 디스플레이 풀업 신호(예를 들어, 디스플레이 풀업 신호는 하이 신호임)는 제7 트랜지스터 M7를 통해 제1 노드 Q에 기입되어 제1 노드 Q가 하이로 기입되도록 한다. 예를 들어, 디스플레이 입력 신호 STU 2가 디스플레이 풀다운 신호로서 디스플레이 풀다운 제어 단자 Con 2에 입력되어, 제3 트랜지스터 M3이 턴온되고 제2 노드 QB가 로우 레벨로 풀다운되도록 한다. 제14 트랜지스터 M14가 또한 턴온되고, 제1 노드 Q의 레벨이 하이이기 때문에, 제15 트랜지스터 M15가 턴온되어, 제2 노드 QB를 로우 레벨로 풀다운한다.

예를 들어, 시프트 레지스터 유닛이 긴 시간 동안 작동한 후에, 시프트 레지스터 유닛의 회로들에서의 트랜지스터들의 임계 전압들은 시프트하기 쉬우며, 예를 들어, 포지티브 시프트가 쉬우며, 제15 트랜지스터 M15의 포지티브 시프트가 클 때, 제15 트랜지스터 M15를 통해 제2 노드 QB를 풀다운하는 것이 어렵고, 제2 노드 QB는 제3 트랜지스터 M3를 통해 디스플레이 기간에서 빠르게 풀다운될 수 있어서, 제1 노드 Q의 하이 레벨 기입 능력이 향상되도록 한다. 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 제1 노드 Q의 하이 레벨에 의해 턴온되고, 제4 클록 신호 CLKD를 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력한다. 이 때에 제4 클록 신호 CLKD가 로우 레벨에 있기 때문에, 시프트 신호 출력 단자 CR과 픽셀 신호 출력 단자 Out 둘 모두는 로우 레벨을 출력한다. 제1 스테이지 1에서, 제1 커패시터 C1은 하이 레벨 신호를 저장하고, 블랭킹 기간에서 사용하기 위해 하나의 프레임의 디스플레이 기간의 종료까지 유지된다.

제2 스테이지 2에서, 제1 노드 Q는 하이 레벨에 유지되고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 턴온된 채로 유지된다. 제4 클록 신호 CLKD가 하이 레벨에 있는 것으로 변할 때, 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out 둘 다가 하이 레벨 신호들을 출력하고, 제1 노드 Q의 전위는 제2 커패시터 C2의 결합 작용(또는 부트스트랩 작용)으로 인해 더 상승하고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 완전히 턴온되고, 제4 클록 신호 CLKD의 하이 레벨은 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력된다.

제3 스테이지 3에서, 제4 클록 신호 CLKD는 로우 레벨로 변하고, 제1 노드 Q의 전위는 낮추어지지만 제2 커패시터 C2의 결합으로 인해 여전히 하이 레벨에 유지되고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 턴온된 채로 유지되고, 제4 클록 신호 CLKD의 로우 레벨은 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력되어 출력 신호의 리셋을 완료한다.

제4 스테이지 4에서, 디스플레이 리셋 신호 STD(도시되지 않음)는 하이 레벨에 있고, 제17 트랜지스터 M17는 턴온되고, 그에 의해 제1 노드 Q를 리셋하여 제1 노드 Q가 로우 레벨에 있게 한다. 제15 트랜지스터 M15는 턴오프되고, 제2 노드 QB는 턴온된 제14 트랜지스터 M14에 의해 하이 레벨로 풀업된다. 제10 트랜지스터 M10은 제2 노드 QB의 하이 레벨에 의해 턴온되어 풀업 노드 Q의 잡음을 더 감소시킨다. 제11 트랜지스터 M11 및 제12 트랜지스터 M12는 또한 제2 노드 QB의 하이 레벨에 의해 턴온되고, 그에 의해 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out의 잡음을 감소시킨다.

전술한 제각기 스테이지들에서, 제1 클록 신호 CLKA는 항상 로우 레벨에 유지되므로, 제6 트랜지스터 M6은 턴오프 상태에 있고, 그에 의해 제1 노드 Q로부터 제어 노드 H를 아이솔레이팅하여 제어 노드 H의 레벨이 디스플레이 기간에 출력 신호에 영향을 미치는 것을 방지한다.

예를 들어, 도 12에 도시된 바와 같이, 제1 노드 Q의 레벨은 탑형 파형을 갖고, 시프트 신호 출력 단자 CR의 출력 신호의 풀업 및 리셋은 둘 다 제8 트랜지스터 M8에 의해 구현되고, 픽셀 신호 출력 단자 Out의 출력 신호의 풀업 및 리셋은 둘 다 제9 트랜지스터 M9에 의해 구현되고, 제11 트랜지스터 M11 및 제12 트랜지스터 M12는 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out의 출력 신호들의 풀다운을 보조하는 역할을 하여, 제11 트랜지스터 M11 및 제12 트랜지스터 M12의 볼륨들이 감소될 수 있도록 하고, 이는 회로 레이아웃의 면적을 감소시키는데 유리하다.

블랭크 기간 Blank에서, 제1 클록 신호 CLKA, 제3 클록 신호 CLKC, 및 제5 전압 VDD_B는 제5 스테이지 5에서 하이 레벨에 있다. 제어 노드 H는 디스플레이 기간에 기입된 하이 레벨에 유지되고, 제5 트랜지스터 M5는 턴온된다. 제6 트랜지스터 M6은 제1 클록 신호 CLKA의 하이 레벨에 의해 턴온되어, 제3 클록 신호 CLKC가 제5 트랜지스터 M5 및 제6 트랜지스터 M6를 통해 순차적으로 제1 노드 Q에 기입되고, 제1 노드 Q가 하이 레벨에 설정되도록 한다. 제1 트랜지스터 M1은 제1 클록 신호 CLKA의 하이 레벨에 의해 턴온되고, 제2 노드 QB를 로우 레벨로 풀다운한다. 제14 트랜지스터 M14가 또한 턴온되고, 제1 노드 Q의 레벨이 하이이기 때문에, 제15 트랜지스터 M15가 턴온되어, 제2 노드 QB를 로우 레벨로 풀다운한다.

예를 들어, 시프트 레지스터 유닛이 긴 시간 동안 동작한 후에, 시프트 레지스터 유닛의 회로들에서의 트랜지스터들의 임계 전압들은 시프트하기 쉬우며, 예를 들어, 포지티브 시프트가 쉬우며, 제15 트랜지스터 M15의 포지티브 시프트가 클 때, 제15 트랜지스터 M15를 통해 제2 노드 QB를 풀다운하는 것은 어렵고, 제2 노드 QB는 제1 트랜지스터 M1를 통해 블랭킹 기간에서 빠르게 풀다운될 수 있어서, 제1 노드 Q의 하이 레벨 기입 능력이 향상되도록 한다. 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 제1 노드 Q의 하이 레벨에 의해 턴온되고, 제4 클록 신호 CLKD를 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력한다. 이 때에 제4 클록 신호 CLKD가 로우 레벨에 있기 때문에, 시프트 신호 출력 단자 CR과 픽셀 신호 출력 단자 Out 둘 모두는 로우 레벨을 출력한다.

제6 스테이지 6에서, 제1 클록 신호 CLKA는 로우 레벨로 되고, 제6 트랜지스터 M6은 턴오프되어, 제1 노드 Q가 제6 트랜지스터 M6를 통해 누설되지 않도록 한다. 이때, 제1 트랜지스터 M1도 턴오프된다. 제1 노드 Q가 하이 레벨에 유지되기 때문에, 제8 트랜지스터 M8 및 제9 트랜지스터 M9가 턴온 상태로 유지되고, 제4 클록 신호 CLKD가 하이 레벨로 변경될 때, 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out 둘 모두는 하이 레벨 신호를 출력하고, 제1 노드 Q의 전위는 제2 커패시터 C2의 결합 작용으로 인해 더 상승하고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 충분히 턴온되고, 제4 클록 신호 CLKD의 하이 레벨이 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력된다.

제7 스테이지 7에서, 제4 클록 신호 CLKD는 로우 레벨로 변하고, 제1 노드 Q의 전위는 낮추어지지만 제2 커패시터 C2의 결합으로 인해 여전히 하이 레벨에 유지되고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9는 턴온된 채로 유지되고, 제4 클록 신호 CLKD의 로우 레벨은 시프트 신호 출력 단자 CR 및 픽셀 신호 출력 단자 Out에 출력되어 출력 신호의 리셋을 완료한다.

제8 스테이지 8(블랭크 기간 Blank의 끝)에서, 제2 클록 신호 CLKB는 하이 레벨에 있고, 제4 트랜지스터 M4 및 제16 트랜지스터 M16은 턴온되고, 그에 의해 제어 노드 H 및 제1 노드 Q를 리셋한다. 이는 제어 노드 H를 짧은 시간 동안 하이 레벨에 유지하는 것을 가능하게 하고, 그에 의해 제어 노드 H에 결합된 트랜지스터의 임계 전압 시프트(예를 들어, 포지티브 시프트)의 위험을 감소시키고, 회로 신뢰성의 개선에 기여한다.

이 실시예에서, 제1 트랜지스터 M1은 블랭킹 기간 Blank에서 제1 노드 Q의 하이 레벨 기입 능력을 증가시킬 수 있고, 제3 트랜지스터 M3은 디스플레이 기간 Display에서 제1 노드 Q의 하이 레벨 기입 능력을 증가시킬 수 있어서, 회로에서의 트랜지스터 임계 전압이 출력 신호에 영향을 주도록 시프팅(예를 들어, 포지티브 시프팅)하는 것이 방지되고, 회로의 신뢰성이 향상된다. 각각의 프레임의 타이밍에서, 제1 트랜지스터 M1 및 제3 트랜지스터 M3 각각은 제2 노드 QB에 결합된 트랜지스터의 포지티브 시프트 현상이 그 동안 완화될 수 있는 턴온 기간을 갖는다.

도 13은 도 4b에 도시된 시프트 레지스터 유닛의 또 다른 특정 구현 예의 회로도이다. 도 13을 참조하면, 이 실시예의 시프트 레지스터 유닛(10)은, 이 실시예의 시프트 레지스터 유닛(10)이 더 많은 누설 방지 회로들을 추가로 포함하고 2개의 픽셀 신호 출력 단자를 포함하는 것을 제외하고는, 도 9에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 도 9에 도시된 시프트 레지스터 유닛(10)과 비교하여, 도 13의 시프트 레지스터 유닛(10)은 복수의 트랜지스터 M20, M21_a, M21_b, M22, M23, M11_b, M12_b, M24_a, M24_b 등을 추가로 포함한다.

예를 들어, 도 13을 참조하면, 이 실시예의 시프트 레지스터 유닛(10)은 2개의 픽셀 신호 출력 단자(제1 픽셀 신호 출력 단자 Out1 및 제2 픽셀 신호 출력 단자 Out2)를 포함한다. 이 실시예의 시프트 레지스터 유닛(10)에서, 제11 트랜지스터 M11 및 트랜지스터 M11_b는 시프트 신호 출력 단자 CR의 잡음을 감소시키기 위해 사용되고, 제12 트랜지스터 M12 및 트랜지스터 M12_b는 제1 픽셀 신호 출력 단자 Out1의 잡음을 감소시키기 위해 사용되고, 트랜지스터 M24_a 및 트랜지스터 M24_b는 제2 픽셀 신호 출력 단자 Out2의 잡음을 감소시키기 위해 사용된다. 제11 트랜지스터 M11, 제12 트랜지스터 M12 및 트랜지스터 M24_a의 게이트들 모두는 제1의 제2 노드 QB_A에 결합되고, 트랜지스터 M11_b, 트랜지스터 M12_b 및 트랜지스터 M24_b의 게이트들 모두는 제2의 제2 노드 QB_B에 결합된다. 제1 트랜지스터 M1, 제3 트랜지스터 M3, 제13 트랜지스터 M13, 및 제15 트랜지스터 M15는 제1의 제2 노드 QB_A의 레벨을 제어하기 위해 사용되고, 유사하게, 트랜지스터 M20, 트랜지스터 M22, 트랜지스터 M23, 및 제14 트랜지스터 M14는 제2 노드 QB_B의 레벨을 제어하기 위해 사용된다.

예를 들어, 제1 픽셀 신호 출력 단자 Out1은 전술한 픽셀 신호 출력 단자 Out과 유사한 방식으로 결합된다. 제2 픽셀 신호 출력 단자 Out2는 제25 트랜지스터 M25의 제2 전극에 결합되고, 제25 트랜지스터 M25의 게이트는 제1 노드 Q에 결합되고, 제25 트랜지스터 M25의 제1 전극은 제5 클록 신호 단자 CLKE에 결합된다. 트랜지스터 M24_a의 게이트는 제1의 제2 노드 QB_A에 결합되도록 구성되고, 트랜지스터 M24_a의 제1 전극은 제2 픽셀 신호 출력 단자 Out2에 결합되도록 구성되고, 트랜지스터 M24_a의 제2 전극은 제3 전압 단자 VGL2에 결합되어 제3 전압을 수신하도록 구성되고; 트랜지스터 M24_B의 게이트는 제2의 제2 노드 QB_B에 결합되도록 구성되고, 트랜지스터 M24_b의 제1 전극은 제2 픽셀 신호 출력 단자 Out2에 결합되도록 구성되고, 트랜지스터 M24_b의 제2 전극은 제3 전압 단자 VGL2에 결합되어 제3 전압을 수신하도록 구성된다.

도 14는 본 개시내용의 일부 실시예들에 따른 또 다른 시프트 레지스터 유닛의 신호들의 타이밍도이다. 제1 노드 Q가 하이 레벨에 있을 때, 제9 트랜지스터 M9 및 제25 트랜지스터 M25는 턴온되고, 제4 클록 신호 단자 CLKD의 제4 클록 신호는 제1 픽셀 신호 출력 단자 Out1에 출력되고, 제5 클록 신호 단자 CLKE의 제5 클록 신호는 제2 픽셀 신호 출력 단자 Out2에 출력된다. 예를 들어, 일례에서, 제4 클록 신호 단자 CLKD 및 제5 클록 신호 단자 CLKE는 동일한 클록 신호를 제공하고, 따라서 제1 픽셀 신호 출력 단자 Out1 및 제2 픽셀 신호 출력 단자 Out2에 의해 출력되는 신호들은 구동 능력을 더 개선하기 위해 동일하다. 예를 들어, 또 다른 예에서, 제4 클록 신호 단자 CLKD 및 제5 클록 신호 단자 CLKE는, 그 타이밍도들이 도 14에 도시되어 있는 상이한 신호들을 제공하여, 제1 픽셀 신호 출력 단자 Out1 및 제2 픽셀 신호 출력 단자 Out2에 의해 출력되는 신호들이 상이하도록 하여, 픽셀 유닛에 대한 다양한 구동 신호들을 제공한다.

도 13에 도시된 시프트 레지스터 유닛(10)에서의 나머지 트랜지스터들의 연결 방식 및 기능은 도 9에 도시된 시프트 레지스터 유닛(10)에서의 나머지 트랜지스터들의 것들과 유사하고, 시프트 레지스터 유닛(10)의 작동 원리는 전술한 시프트 레지스터 유닛(10)의 것과 유사하며, 이는 본 기술분야의 통상의 기술자에 의해 이해될 수 있으며, 여기서 다시 설명되지 않는다는 점에 유의해야 한다.

본 개시내용의 적어도 하나의 실시예는 블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로, 및 제3 제어 회로를 포함하는 시프트 레지스터 유닛을 제공한다. 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 제1 노드에 블랭킹 풀업 신호를 입력하도록 구성된다. 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 하나의 프레임의 디스플레이 기간에 제1 노드에 디스플레이 풀업 신호를 입력하도록 구성된다. 출력 회로는 제1 노드의 레벨의 제어 하에서 출력 단자에 복합 출력 신호를 출력하도록 구성된다. 제1 제어 회로는 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성된다. 제3 제어 회로는 디스플레이 풀다운 제어 신호에 응답하여 제2 노드의 레벨을 제어하도록 구성된다.

도 15는 본 개시내용의 일부 실시예들에 따른 시프트 레지스터 유닛의 특정 구현 예의 회로도이다. 도 15를 참조하면, 이 실시예의 시프트 레지스터 유닛(10)은, 시프트 레지스터 유닛이 제2 제어 회로(600)(제1 트랜지스터 M1)를 포함하지 않는다는 점을 제외하고는, 도 7에 설명된 시프트 레지스터 유닛(10)과 실질적으로 동일하다. 시프트 레지스터 유닛은 제1 트랜지스터 M1를 포함하지 않고, 즉, 시프트 레지스터 유닛은 제1 제어 회로(500)(제13 트랜지스터 M13, 제14 트랜지스터 M14, 및 제15 트랜지스터 M15)에 의해서만 제2 노드 QB를 풀다운하고, 블랭킹 기간 동안에 임의의 다른 트랜지스터에 의해 제2 노드 QB를 풀다운하지 않는다. 시프트 레지스터 유닛은 제2 노드 QB를 제3 제어 회로(700)(제3 트랜지스터 M3) 및 제1 제어 회로(500)를 통해 디스플레이 기간에 함께 풀다운하여, 디스플레이 기간에서의 출력 신호에 대한 트랜지스터의 (포지티브 시프트와 같은) 임계 전압 시프트의 영향이 방지될 수 있고, 회로의 신뢰성이 향상되고, 디스플레이 품질이 향상되도록 한다. 시프트 레지스터 유닛(10)의 동작 원리는 도 7에 설명된 시프트 레지스터 유닛(10)의 동작 원리와 실질적으로 동일하고, 여기서 다시 설명되지 않는다.

본 개시내용의 적어도 하나의 실시예는 게이트 구동 회로를 더 제공한다. 게이트 구동 회로는 본 개시내용의 임의의 실시예에 따른 시프트 레지스터 유닛을 포함한다. 게이트 구동 회로는 간단한 회로 구조를 가지며, 트랜지스터의 임계 전압이 시프트하여 출력 신호에 영향을 주는 것을 방지할 수 있고, 회로의 신뢰성을 향상시킨다.

도 16은 본 개시내용의 일부 실시예들에서 제공되는 게이트 구동 회로의 개략 블록도이다. 도 16을 참조하면, 게이트 구동 회로(20)는 캐스케이드된 복수의 시프트 레지스터 유닛(A1, A2, A3, A4 등)을 포함한다. 복수의 시프트 레지스터 유닛의 수는 제한되지 않고 실제 요건들에 따라 결정될 수 있다. 예를 들어, 시프트 레지스터 유닛은 본 개시내용의 임의의 실시예에 설명된 시프트 레지스터 유닛(10)을 이용한다. 예를 들어, 게이트 구동 회로(20)에서, 시프트 레지스터 유닛들 각각의 일부 또는 전부는 본 개시내용의 실시예들 중 어느 하나에 따른 시프트 레지스터 유닛을 이용할 수 있다. 예를 들어, 게이트 구동 회로(20)는 박막 트랜지스터의 것과 동일한 공정을 이용하여 디스플레이 디바이스의 어레이 기판상에 직접 통합되어 프로그레시브 스캔 구동 기능을 실현할 수 있다.

예를 들어, 각각의 시프트 레지스터 유닛은 블랭킹 입력 신호 단자 STU1, 디스플레이 입력 신호 단자 STU2, 제1 내지 제4 클록 신호 단자들 CLKA-CLKD, 디스플레이 리셋 신호 단자 STD, 시프트 신호 출력 단자 CR, 픽셀 신호 출력 단자 Out 등을 갖는다. 예를 들어, 제1 스테이지를 제외한 각각의 스테이지의 시프트 레지스터 유닛의 블랭킹 입력 신호 단자 STU1은 인접한 이전 스테이지의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR에 결합된다. 예를 들어, 제1 스테이지 및 제2 스테이지를 제외한, 각각의 스테이지의 시프트 레지스터 유닛의 디스플레이 입력 신호 단자 STU2는 2개의 인접한 이전 스테이지의 시프트 레지스터 유닛들의 시프트 신호 출력 단자들 CR에 결합된다. 예를 들어, 마지막 2개의 스테이지를 제외한, 각각의 스테이지의 시프트 레지스터 유닛의 디스플레이 리셋 신호 단자 STD는 다음 2개의 인접 스테이지의 시프트 레지스터 유닛들의 시프트 신호 출력 단자들 CR에 결합된다. 즉, 제1 스테이지의 시프트 레지스터 유닛 이외의 Q1번째 스테이지의 시프트 레지스터 유닛의 블랭킹 입력 신호 단자 STU1은 (Q1-1)번째 스테이지의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR에 결합되고, Q1은 1보다 큰 정수이다. 예를 들어, 제1 및 제2 스테이지들의 시프트 레지스터 유닛들을 제외한, Q2번째 스테이지의 시프트 레지스터 유닛의 디스플레이 입력 신호 단자 STU2는 (Q2-2)번째의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR에 결합되고, Q2는 2보다 큰 정수이다. 예를 들어, 마지막 2개의 스테이지의 시프트 레지스터 유닛들을 제외한, Q3번째 스테이지의 시프트 레지스터 유닛의 디스플레이 리셋 신호 단자 STD는 (Q3+2)번째의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR에 결합되고, Q3은 0보다 큰 정수이다.

예를 들어, 제1 스테이지의 시프트 레지스터 유닛 A1의 블랭킹 입력 신호 단자 STU1 및 디스플레이 입력 신호 단자 STU2는 트리거 신호 라인 STU에 결합되고, 제2 스테이지의 시프트 레지스터 유닛 A2의 디스플레이 입력 신호 단자 STU2는 또한 트리거 신호 라인 STU에 결합된다. 마지막 2개의 스테이지의 시프트 레지스터 유닛들 A3-A4의 디스플레이 리셋 신호 단자들 STD는 별도로 제공된 리셋 신호 라인들에 결합된다. 각각의 시프트 레지스터 유닛의 픽셀 신호 출력 단자 Out은 대응하는 행의 픽셀 유닛들에 결합되어 행의 픽셀 유닛들에 구동 신호를 출력한다.

예를 들어, 게이트 구동 회로(20)는 제1 서브 클록 신호 라인 CLK_1, 제2 서브 클록 신호 라인 CLK_2, 제3 서브 클록 신호 라인 CLK_3, 및 제4 서브 클록 신호 라인 CLK_4를 추가로 포함한다. 각각의 스테이지의 시프트 레지스터 유닛은 다음과 같이 제1 내지 제4 서브 클록 신호 라인들에 결합되고 등등과 같이 된다.

(4n-3)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제1 스테이지의 시프트 레지스터 유닛 A1)의 제4 클록 신호 단자 CLKD는 제1 서브 클록 신호 라인 CLK_1에 결합되고, (4n-2)번째 스테이지의 스테이지 시프트 레지스터 유닛(예를 들어, 제2 스테이지 A2의 시프트 레지스터 유닛)의 제4 클록 신호 단자 CLKD는 제2 서브 클록 신호 라인 CLK_2에 결합되고, (4n-1)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제3 스테이지 A3의 시프트 레지스터 유닛)의 제4 클록 신호 단자 CLKD는 제3 서브 클록 신호 라인 CLK_3에 결합되고, (4n)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제4 스테이지 A4의 시프트 레지스터 유닛)의 제4 클록 신호 단자 CLKD는 제4 서브 클록 신호 라인 CLK_4에 결합된다. 여기서, n은 0보다 큰 정수이다.

예를 들어, 게이트 구동 회로(20)는 제5 서브 클록 신호 라인 CLK_5 및 제6 서브 클록 신호 라인 CLK_6을 추가로 포함한다. 각각의 스테이지의 시프트 레지스터 유닛은 다음과 같이 제5 및 제6 서브 클록 신호 라인들에 결합되고 등등과 같이 된다.

(2m-1)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제1 스테이지 A1의 시프트 레지스터 유닛 및 제3 스테이지 A3의 시프트 레지스터 유닛)의 제2 클록 신호 단자 CLKB는 제5 서브 클록 신호 라인 CLK_5에 결합되고, (2m-1)번째 스테이지의 시프트 레지스터 유닛의 제3 클록 신호 단자 CLKC는 제6 서브 클록 신호 라인 CLK_6에 결합된다. (2m)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제2 스테이지 A2의 시프트 레지스터 유닛 및 제4 스테이지 A4의 시프트 레지스터 유닛)의 제2 클록 신호 단자 CLKB는 제6 서브 클록 신호 라인 CLK_6에 결합되고, (2m)번째 스테이지의 시프트 레지스터 유닛의 제3 클록 신호 단자 CLKC는 제5 서브 클록 신호 라인 CLK_5에 결합된다. 여기서, m은 0보다 큰 정수이다.

예를 들어, 게이트 구동 회로(20)는 각각의 스테이지의 시프트 레지스터 유닛의 제1 클록 신호 단자 CLKA에 결합되도록 구성된 제7 서브 클록 신호 라인 CLK_7을 추가로 포함한다.

예를 들어, 게이트 구동 회로(20)에서, (k+1)번째 스테이지의 시프트 레지스터 유닛의 블랭킹 입력 신호 단자 STU1 및 k번째 스테이지의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR은 서로 결합된다. 여기서, k는 0보다 큰 정수이다.

예를 들어, 게이트 구동 회로(20)는 예를 들어, 제각기 클록 신호들을 각각의 스테이지의 시프트 레지스터 유닛에 제공하도록 구성된 타이밍 제어기 T-CON을 추가로 포함할 수 있고, 타이밍 제어기 T-CON은 트리거 신호 및 리셋 신호를 제공하도록 추가로 구성될 수 있다. 타이밍 제어기 T-CON에 의해 제공되는 복수의 클록 신호 사이의 위상 관계는 실제 요건들에 따라 결정될 수 있다는 점에 유의해야 한다. 상이한 예들에서, 상이한 구성들에 의존하여 더 많은 클록 신호들이 또한 제공될 수 있다. 예를 들어, 게이트 구동 회로(20)는 시프트 레지스터 유닛들의 제각기 스테이지들에 복수의 전압 신호를 공급하는 복수의 전압 라인을 추가로 포함한다.

예를 들어, 게이트 구동 회로(20)가 디스플레이 패널을 구동하기 위해 사용될 때, 게이트 구동 회로(20)는 디스플레이 패널의 일 측에 배치될 수 있다. 예를 들어, 디스플레이 패널은 복수의 게이트 라인들의 행을 포함하고, 게이트 구동 회로(20)에서의 제각기 스테이지들의 시프트 레지스터 유닛들의 픽셀 신호 출력 단자들 Out은 구동 신호들을 출력하기 위해 제각기 복수의 게이트 라인들의 행에 결합되도록 구성될 수 있다. 물론, 게이트 구동 회로들(20)은 양방향 구동을 실현하기 위해 디스플레이 패널의 2개의 측상에 배치될 수 있고, 게이트 구동 회로들(20)의 배열은 본 개시내용의 실시예에만 제한되지 않는다. 예를 들어, 게이트 구동 회로(20)는 홀수 행들의 게이트 라인들을 구동하기 위해 디스플레이 패널의 일 측에 배치될 수 있고, 게이트 구동 회로(20)는 짝수 행들의 게이트 라인들을 구동하기 위해 디스플레이 패널의 다른 측에 배치될 수 있다.

도 17은 본 개시내용의 일부 실시예에 따른 게이트 구동 회로의 신호들의 타이밍도이고, 타이밍도는 도 17에 도시된 게이트 구동 회로(20)의 타이밍이고, 게이트 구동 회로(20)의 시프트 레지스터 유닛은 도 7에 도시된 시프트 레지스터 유닛(10)이다. 게이트 구동 회로(20)의 작동 원리는 본 개시내용의 실시예에서의 시프트 레지스터 유닛(10)의 대응하는 설명을 참조할 수 있고, 여기서 상세히 설명되지 않는다.

시프트 레지스터 유닛(10)의 마지막 스테이지가 구동 신호를 출력하여 하나의 프레임의 디스플레이를 완료할 때까지, 게이트 구동 회로(20)에서의 제각기 스테이지들의 시프트 레지스터 유닛(10)은 디스플레이 기간에 스테이지마다 구동 신호들을 출력한다. 블랭킹 기간에서, n번째 스테이지의 시프트 레지스터 유닛(10)의 시프트 신호 출력 단자 CR은 하이 레벨 신호를 출력하고(시프트 신호 출력 단자 CR은 픽셀 신호 출력 단자 Out과 동일한 출력 신호를 출력하고), 이것은 블랭킹 입력 신호로서 (n+1)번째 스테이지(10)의 시프트 레지스터 유닛의 블랭킹 입력 신호 단자 STU1에 입력되어 (n+1)번째 스테이지(10)의 시프트 레지스터 유닛의 제어 노드 H를 충전하여, (n+1)번째 스테이지(10)의 시프트 레지스터 유닛의 시프트 신호 출력 단자 CR로 하여금 다음 프레임의 블랭킹 기간에 하이 레벨 신호를 출력하도록 야기한다.

홀수 스테이지의 시프트 레지스터 유닛(10)의 제2 클록 신호 단자 CLKB는 제5 서브 클록 신호 라인 CLK_5에 결합되고, 짝수 스테이지의 시프트 레지스터 유닛(10)의 제2 클록 신호 단자 CLKB는 제6 서브 클록 신호 라인 CLK_6에 결합된다. 도 17을 참조하면, 제5 서브 클록 신호 CLK_5 및 제6 서브 클록 신호 CLK_6은 각각의 프레임의 블랭킹 기간의 끝에 교대로 하이 레벨에 있고, 그에 의해 홀수 및 짝수 스테이지들의 시프트 레지스터 유닛들(10)의 제2 클록 신호 단자들 CLKB에 하이 레벨을 교대로 입력하여, 홀수 및 짝수 스테이지들의 시프트 레지스터 유닛들(10)의 제1 노드 Q 및 제어 노드 H를 교대로 리셋한다. n번째 스테이지(10)의 시프트 레지스터 유닛의 제2 클록 신호 단자 CLKB가 하이 레벨에 있을 때, (n+1)번째 스테이지(10)의 시프트 레지스터 유닛의 제3 클록 신호 단자 CLKC는 하이 레벨에 있고, 제1 클록 신호 단자 CLKA는 로우 레벨에 있으며, 따라서 제6 트랜지스터 M6은 턴오프되고, 하이 레벨은 제3 클록 신호 단자 CLKC의 하이 레벨로 인해 (n+1)번째 스테이지(10)의 시프트 레지스터 유닛의 제1 노드 Q에 잘못 기입되지 않을 것이고, 그에 의해 비정상 출력을 생성한다.

도 17을 참조하면, 하나의 프레임의 디스플레이 기간에서의 제1, 제2, 제3, 및 제4 서브 클록 신호들 CLK_1, CLK_2, CLK_3, 및 CLK_4의 파형들은 유효 펄스 폭의 50%와 순차적으로 중첩되고, 각각의 프레임의 블랭킹 기간에서의 제1, 제2, 제3, 및 제4 서브 클록 신호들 CLK_1, CLK_2, CLK_3, 및 CLK_4의 파형들은 순차적으로 시프트된다. 제1 내지 제4 스테이지들 A1 내지 A4의 시프트 레지스터 유닛들의 픽셀 신호 출력 단자들 Out의 출력 신호들 Out<1>, Out<2>, Out<3> 및 Out<4>의 파형들은 하나의 프레임의 디스플레이 기간에 순차적으로 유효 펄스 폭의 50%와 중첩되고, 제각기 프레임들의 블랭킹 기간들에서의 제1 내지 제4 스테이지들 A1 내지 A4의 시프트 레지스터 유닛들의 픽셀 신호 출력 단자들 Out의 출력 신호들 Out<1>, Out<2>, Out<3> 및 Out<4>의 파형들은 순차적으로 시프트된다. 디스플레이 기간에서 게이트 구동 회로(20)의 출력 신호들이 중첩되므로, 사전 충전 기능이 실현될 수 있고, 픽셀 회로의 충전 시간이 단축될 수 있고, 높은 리프레시 레이트가 유리하게는 실현될 수 있다.

본 개시내용의 실시예들에서, 게이트 구동 회로(20)는 도 16에 설명된 캐스케이드 방식으로만 제한되지 않고, 임의의 적용가능한 캐스케이드 방식일 수 있다는 점에 유의해야 한다. 캐스케이드 방식 또는 클록 신호가 변할 때, 제1 내지 제4 스테이지들 A1-A4의 시프트 레지스터 유닛들의 픽셀 신호 출력 단자들 Out의 출력 신호들 Out<1>, Out<2>, Out<3> 및 Out<4>는 또한 그에 따라 변할 것이고, 예를 들어, 다양한 응용 요건들을 충족시키기 위해 디스플레이 기간 동안, 33% 또는 0%(즉, 중첩되지 않음)로 중첩될 것이다.

도 18은 본 개시내용의 일부 실시예들에 따른 또 다른 게이트 구동 회로의 신호들의 타이밍도이고, 타이밍도는 도 16에 도시된 게이트 구동 회로(20)의 타이밍이고, 게이트 구동 회로(20)의 시프트 레지스터 유닛은 도 13에 도시된 시프트 레지스터 유닛(10)이다. 게이트 구동 회로(20)의 동작 원리는 전술한 것을 참조할 수 있으며, 여기서 상세히 설명되지 않는다.

게이트 구동 회로(20)는 제8 서브 클록 신호 라인 CLK_8, 제9 서브 클록 신호 라인 CLK_9, 제10 서브 클록 신호 라인 CLK_10, 및 제11 서브 클록 신호 라인 CLK_11(도 16에 도시되지 않음)을 추가로 포함한다. (4n-3)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제1 스테이지 A1의 시프트 레지스터 유닛)의 제5 클록 신호 단자 CLKE가 제8 서브 클록 신호 라인 CLK_8에 결합되고, (4n-2)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제2 스테이지 시프트 레지스터 유닛 A2)의 제5 클록 신호 단자 CLKE가 제9 서브 클록 신호 라인 CLK_9에 결합되고, (4n-1)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제3 스테이지의 시프트 레지스터 유닛 A3)의 제5 클록 신호 단자 CLKE가 제10 서브 클록 신호 라인 CLK_10에 결합되고, (4n)번째 스테이지의 시프트 레지스터 유닛(예를 들어, 제4 스테이지 A4의 시프트 레지스터 유닛)의 제5 클록 신호 단자 CLKE가 제11 서브 클록 신호 라인 CLK_11에 결합된다. 여기서, n은 0보다 큰 정수이다.

도 18을 참조하면, 제1 내지 제4 스테이지들 A1-A4의 시프트 레지스터 유닛들에 대해, 하나의 프레임의 디스플레이 기간에서 제2 픽셀 신호 출력 단자들 Out2의 출력 신호들 Out2<1>, Out2<2>, Out2<3> 및 Out2<4>의 파형들은 제1 픽셀 신호 출력 단자들 Out1의 출력 신호들 Out1<1>, Out1<2>, Out1<3> 및 Out1<4>의 파형들과 제각기 동일하고, 제각기 프레임들의 블랭킹 기간들에서 제2 픽셀 신호 출력 단자들 Out2의 출력 신호들 Out2<1>, Out2<2>, Out2<3> 및 Out2<4>의 파형들은 순차적으로 시프트되고 제1 픽셀 신호 출력 단자들 Out1의 Out1<1>, Out1<2>, Out1<3> 및 Out1<4>의 파형들과 상이하여, 다양한 응용 요건들을 만족시킨다.

본 개시내용의 적어도 하나의 실시예는 디스플레이 디바이스를 더 제공한다. 디스플레이 디바이스는 본 개시내용의 임의의 실시예에 따른 게이트 구동 회로를 포함한다. 디스플레이 디바이스에서의 게이트 구동 회로는 간단한 회로 구조를 가지며, 트랜지스터의 임계 전압이 시프팅하여 출력 신호에 영향을 주는 것을 방지할 수 있고, 회로의 신뢰성을 향상시킨다.

도 19는 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 디바이스의 개략 블록도이다. 도 19를 참조하면, 디스플레이 디바이스(30)는 게이트 구동 회로(20)를 포함하고, 게이트 구동 회로(20)는 본 개시내용의 임의의 실시예에 따른 게이트 구동 회로이다. 예를 들어, 디스플레이 디바이스(30)는 OLED 디스플레이 패널, OLED 텔레비전, OLED 디스플레이, 또는 디스플레이 기능들을 갖는 다른 적절한 제품들 또는 컴포넌트들일 수 있으며, 이는 본 개시내용의 이 실시예에서 제한되지 않는다. 디스플레이 디바이스(30)의 기술적 효과는 전술한 실시예들에서의 시프트 레지스터 유닛(10) 및 게이트 구동 회로(20)의 대응하는 설명들을 참조할 수 있고, 설명들은 여기서 반복되지 않는다.

예를 들어, 일례에서, 디스플레이 디바이스(30)는 디스플레이 패널(3000), 게이트 드라이버(3010), 타이밍 제어기(3020), 및 데이터 드라이버(3030)를 포함한다. 디스플레이 패널(3000)은 복수의 스캔 라인 GL과 복수의 데이터 라인 DL의 교점들에 의해 정의된 복수의 픽셀 유닛 P를 포함하고; 게이트 드라이버(3010)는 복수의 스캔 라인 GL을 구동하기 위해 사용되고; 데이터 드라이버(3030)는 복수의 데이터 라인 DL을 구동하도록 구성되고; 타이밍 제어기(3020)는 디스플레이 디바이스(30)의 외부로부터 입력된 이미지 데이터 RGB를 처리하고, 처리된 이미지 데이터 RGB를 데이터 드라이버(3030)에 공급하고, 및 게이트 드라이버(3010) 및 데이터 드라이버(3030)에 스캔 제어 신호 GCS 및 데이터 제어 신호 DCS를 출력하여 게이트 드라이버(3010) 및 데이터 드라이버(3030)를 제어하기 위해 사용된다.

예를 들어, 게이트 드라이버(3010)는 상기 실시예들 중 임의의 것에서 제공되는 게이트 구동 회로(20)를 포함한다. 게이트 구동 회로(20)에서의 복수의 시프트 레지스터 유닛(10)의 픽셀 신호 출력 단자들 Out은 복수의 스캐닝 라인 GL에 대응하여 결합된다. 복수의 스캐닝 라인 GL은 복수의 행으로 배열되는 픽셀 유닛들 P에 대응하여 결합된다. 게이트 구동 회로(20)에서의 제각기 스테이지들의 시프트 레지스터 유닛들(10)의 픽셀 신호 출력 단자들 Out은 순차적으로 신호들을 복수의 스캐닝 라인 GL에 출력하여, 디스플레이 패널(3000)에서의 픽셀 유닛들 P의 복수의 행이 디스플레이 기간에 라인별로 스캐닝되고, 보상 검출이 블랭킹 기간에서 수행되도록 한다. 예를 들어, 게이트 드라이버(3010)는 반도체 칩으로서 구현될 수 있거나, 또는 GOA 회로를 형성하기 위해 디스플레이 패널(3000)에 통합될 수 있다.

예를 들어, 데이터 드라이버(3030)는 기준 감마 전압을 이용하여 타이밍 제어기(3020)로부터의 복수의 데이터 제어 신호 DCS에 따라 타이밍 제어기(3020)로부터의 디지털 이미지 데이터 RGB 입력을 데이터 신호들로 변환한다. 데이터 드라이버(3030)는 변환된 데이터 신호들을 복수의 데이터 라인 DL에 공급한다. 데이터 드라이버(3030)는, 예를 들어, 반도체 칩으로서 구현될 수 있다.

예를 들어, 타이밍 제어기(3020)는 디스플레이 패널(3000)의 크기 및 해상도와 일치하도록 외부 입력 이미지 데이터 RGB를 처리하고, 이후 처리된 이미지 데이터를 데이터 드라이버(3030)에 공급한다. 타이밍 제어기(3020)는, 디스플레이 디바이스(30)의 외부로부터 입력되는 동기 신호들(예를 들어, 도트 클록(dot clock) DCLK, 데이터 인에이블 신호 DE, 수평 동기 신호 Hsync, 및 수직 동기 신호 Vsync)을 이용하여 복수의 스캔 제어 신호 GCS 및 복수의 데이터 제어 신호 DCS를 생성한다. 타이밍 제어기(3020)는, 게이트 드라이버(3010) 및 데이터 드라이버(3030)의 제어를 위해 생성된 스캔 제어 신호 GCS 및 데이터 제어 신호 DCS를 제각기 게이트 드라이버(3010) 및 데이터 드라이버(3030)에 공급한다.

디스플레이 디바이스(30)는 종래의 컴포넌트들일 수 있고 본 명세서에서 상세히 설명되지 않을 수 있는 신호 디코딩 회로, 전압 변환 회로 등과 같은 다른 컴포넌트들을 추가로 포함할 수 있다.

본 개시내용의 적어도 하나의 실시예는 본 개시내용의 임의의 실시예에 제공된 시프트 레지스터 유닛을 구동하기 위해 사용될 수 있는, 시프트 레지스터 유닛의 구동 방법을 제공하는데, 예를 들어, 구동 방법은 도 1a 및 도 2에 도시된 시프트 레지스터 유닛을 구동할 수 있다. 구동 방법을 이용함으로써, 출력 신호에 대한 트랜지스터의 임계 전압 시프트의 영향이 방지될 수 있고, 회로의 신뢰성이 향상된다.

예를 들어, 일례에서, 시프트 레지스터 유닛(10)의 구동 방법은 다음의 동작들을 포함한다:

하나의 프레임(예를 들어, 하나의 프레임 픽처)의 디스플레이 기간에서, 다음이 포함된다:

디스플레이 입력 회로(200)가 디스플레이 입력 신호에 응답하여 제1 노드 Q에 디스플레이 풀업 신호를 입력하는 제1 풀업 스테이지;

출력 회로(300)가 제1 노드 Q의 레벨의 제어 하에서 출력 단자 Out에 복합 출력 신호를 출력하는 제1 출력 스테이지;

하나의 프레임의 블랭킹 기간에서, 다음이 포함된다:

블랭킹 입력 회로(100)가 블랭킹 입력 신호에 따라 블랭킹 풀업 신호를 제1 노드 Q에 입력하고, 제2 제어 회로(600)가 블랭킹 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하는 제2 풀다운 단계;

출력 회로(300)가 제1 노드 Q의 레벨의 제어 하에서 복합 출력 신호를 출력 단자 Out에 출력하는 제2 출력 스테이지.

예를 들어, 또 다른 예에서, 시프트 레지스터 유닛(10)이 제3 제어 회로(700)를 포함하는 경우, 시프트 레지스터 유닛(10)의 구동 방법의 제1 풀업 스테이지는: 제3 제어 회로(700)에 의해, 디스플레이 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하는 것을 추가로 포함한다.

본 개시내용의 적어도 하나의 실시예는 본 개시내용의 임의의 실시예에서 제공되는 시프트 레지스터 유닛을 구동하기 위해 사용될 수 있는 시프트 레지스터 유닛의 또 다른 구동 방법을 추가로 제공하는데, 예를 들어, 구동 방법은 도 1b에 도시된 시프트 레지스터 유닛을 구동할 수 있다. 구동 방법을 이용함으로써, 출력 신호에 대한 트랜지스터의 임계 전압 시프트의 영향이 방지될 수 있고, 회로의 신뢰성이 향상된다.

디스플레이 입력 회로(200)가 디스플레이 입력 신호에 응답하여 제1 노드 Q에 디스플레이 풀업 신호를 입력하고, 제3 제어 회로(700)가 디스플레이 풀다운 제어 신호에 응답하여 제2 노드 QB의 레벨을 제어하는 제1 풀업 스테이지;

하나의 프레임의 블랭킹 기간에서, 다음이 포함된다:

블랭킹 입력 회로(100)가 블랭킹 입력 신호에 따라 블랭킹 풀업 신호를 제1 노드 Q에 입력하는 제2 풀업 스테이지;

제2 출력 스테이지에서, 출력 회로(300)는 제1 노드 Q의 레벨의 제어 하에서 복합 출력 신호를 출력 단자 Out에 출력한다.

구동 방법의 상세한 설명 및 기술적 효과들에 대해서는, 본 개시내용의 실시예들에서 시프트 레지스터 유닛(10) 및 게이트 구동 회로(20)의 대응하는 설명들이 참조될 수 있으며, 여기서 반복되지 않는다는 점에 유의해야 한다.

이하의 점들이 설명될 필요가 있다:

(1) 본 개시내용의 실시예들의 도면들은 본 개시내용의 실시예들에 관련된 구조들에만 관련되고, 다른 구조들은 종래의 설계로 지칭될 수 있다.

(2) 충돌 없이, 본 개시내용의 실시예들의 실시예들 및 특징들은 새로운 실시예들을 획득하기 위해 서로 조합될 수 있다.

본 개시내용의 실시예들이 위에서 설명되었지만, 본 개시내용의 범위는 그것으로만 제한되지 않아야 하고, 본 개시내용의 범위는 청구항들의 범위에 의해 결정되어야 한다.

Claims

블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로, 및 제2 제어 회로를 포함하는 시프트 레지스터 유닛으로서:
상기 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 블랭킹 풀업 신호를 제1 노드에 입력하도록 구성되고;
상기 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 상기 프레임의 디스플레이 기간에 디스플레이 풀업 신호를 상기 제1 노드에 입력하도록 구성되고;
상기 출력 회로는 상기 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고;
상기 제1 제어 회로는 상기 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고; 및
상기 제2 제어 회로는 블랭킹 풀다운 제어 신호에 응답하여 상기 제2 노드의 레벨을 제어하도록 구성되는 시프트 레지스터 유닛.
제1항에 있어서, 제3 제어 회로를 추가로 포함하고,
상기 제3 제어 회로는 디스플레이 풀다운 제어 신호에 응답하여 상기 제2 노드의 레벨을 제어하도록 구성되는 시프트 레지스터 유닛.
제1항 또는 제2항에 있어서, 잡음 감소 회로를 추가로 포함하고,
상기 잡음 감소 회로는, 상기 제2 노드의 레벨의 제어 하에서, 상기 제1 노드 및 상기 출력 단자의 잡음을 감소시키도록 구성된 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 제어 회로는 제1 트랜지스터를 포함하고, 상기 블랭킹 풀다운 제어 신호는 제1 클록 신호를 포함하고; 및
상기 제1 트랜지스터의 게이트는 제1 클록 신호 단자에 결합되어 상기 제1 클록 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 제1 전극은 상기 제2 노드에 결합되도록 구성되고, 상기 제1 트랜지스터의 제2 전극은 제1 전압 단자의 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제4항에 있어서, 상기 제2 제어 회로는 제2 트랜지스터를 추가로 포함하고, 상기 블랭킹 풀다운 제어 신호는 제1 제어 신호를 추가로 포함하고;
상기 제2 트랜지스터의 게이트는 제1 제어 신호 단자에 결합되어 제1 제어 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 제2 전극에 결합되도록 구성되고, 상기 제2 트랜지스터의 제2 전극은 상기 제1 전압 단자에 결합되어 상기 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제2항에 있어서, 상기 제3 제어 회로는 제3 트랜지스터를 포함하고;
상기 제3 트랜지스터의 게이트는 디스플레이 풀다운 제어 신호 단자에 결합되어 상기 디스플레이 풀다운 제어 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 제1 전극은 상기 제2 노드에 결합되도록 구성되고, 상기 제3 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 블랭킹 입력 회로는:
제2 클록 신호에 응답하여 상기 블랭킹 입력 신호를 제어 노드에 입력하도록 구성된 충전 서브 회로;
상기 충전 서브 회로에 의해 입력된 상기 블랭킹 입력 신호를 저장하도록 구성된 저장 서브 회로; 및
상기 제어 노드의 레벨 및 제1 클록 신호의 제어 하에서 상기 블랭킹 풀업 신호를 상기 제1 노드에 입력하도록 구성된 아이솔레이터 서브 회로를 포함하는 시프트 레지스터 유닛.
제7항에 있어서,
상기 충전 서브 회로는 제2 클록 신호 단자에 결합되어 상기 제2 클록 신호를 수신하도록 구성된 게이트, 블랭킹 입력 신호 단자에 결합되어 상기 블랭킹 입력 신호를 수신하도록 구성된 제1 전극, 및 상기 제어 노드에 결합되도록 구성된 제2 전극을 갖는 제4 트랜지스터를 포함하고;
상기 저장 서브 회로는 상기 제어 노드에 결합되도록 구성된 제1 전극 및 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성된 제2 전극을 갖는 제1 커패시터를 포함하고; 및
상기 아이솔레이터 회로는 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 게이트는 상기 제어 노드에 결합되도록 구성되고, 상기 제5 트랜지스터의 제1 전극은 상기 블랭킹 풀업 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 제2 전극은 상기 제6 트랜지스터의 제1 전극에 결합되도록 구성되고, 상기 제6 트랜지스터의 게이트는 제1 클록 신호 단자에 결합되어 상기 제1 클록 신호를 수신하도록 구성되고, 상기 제6 트랜지스터의 제2 전극은 상기 제1 노드에 결합되도록 구성되는 시프트 레지스터 유닛.
제8항에 있어서, 상기 제5 트랜지스터의 제1 전극은 상기 제3 클록 신호 단자에 결합되어 상기 블랭킹 풀업 신호로서 제3 클록 신호를 수신하는 시프트 레지스터 유닛.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 디스플레이 입력 회로는 제7 트랜지스터를 포함하고;
상기 제7 트랜지스터의 게이트는 디스플레이 입력 신호 단자에 결합되어 상기 디스플레이 입력 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제1 전극은 상기 디스플레이 풀업 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제2 전극은 상기 제1 노드에 결합되도록 구성되는 시프트 레지스터 유닛.
제10항에 있어서,
상기 제7 트랜지스터의 제1 전극은 제2 전압 단자에 결합되어 상기 디스플레이 풀업 신호로서 제2 전압을 수신하는 시프트 레지스터 유닛.
제3항에 있어서,
상기 출력 회로는 적어도 하나의 시프트 신호 출력 및 적어도 하나의 픽셀 신호 출력을 포함하는 시프트 레지스터 유닛.
제12항에 있어서, 상기 출력 회로는 제8 트랜지스터, 제9 트랜지스터, 및 제2 커패시터를 포함하고;
상기 제8 트랜지스터의 게이트는 상기 제1 노드에 결합되도록 구성되고, 상기 제8 트랜지스터의 제1 전극은 상기 복합 출력 신호를 수신하도록 구성되고, 상기 제8 트랜지스터의 제2 전극은 상기 시프트 신호 출력 단자에 결합되도록 구성되고;
상기 제9 트랜지스터의 게이트는 상기 제1 노드에 결합되도록 구성되고, 상기 제9 트랜지스터의 제1 전극은 상기 복합 출력 신호를 수신하도록 구성되고, 상기 제9 트랜지스터의 제2 전극은 상기 픽셀 신호 출력 단자에 결합되도록 구성되고; 및
상기 제2 커패시터의 제1 전극은 상기 제1 노드에 결합되도록 구성되고, 상기 제2 커패시터의 제2 전극은 상기 제8 트랜지스터의 제2 전극에 결합되도록 구성되는 시프트 레지스터 유닛.
제13항에 있어서, 상기 제8 트랜지스터의 제1 전극은 제4 클록 신호 단자에 결합되어 상기 복합 출력 신호로서 제4 클록 신호를 수신하고,
상기 제9 트랜지스터의 제1 전극은 상기 제4 클록 신호 단자에 결합되어 상기 복합 출력 신호로서 상기 제4 클록 신호를 수신하는 시프트 레지스터 유닛.
제12항 내지 제14항 중 어느 한 항에 있어서, 상기 잡음 감소 회로는 제10 트랜지스터, 제11 트랜지스터, 및 제12 트랜지스터를 포함하고;
상기 제10 트랜지스터의 게이트는 상기 제2 노드에 결합되도록 구성되고, 상기 제10 트랜지스터의 제1 전극은 상기 제1 노드에 결합되도록 구성되고, 상기 제10 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되고;
상기 제11 트랜지스터의 게이트는 상기 제2 노드에 결합되도록 구성되고, 상기 제11 트랜지스터의 제1 전극은 상기 시프트 신호 출력 단자에 결합되도록 구성되고, 상기 제11 트랜지스터의 제2 전극은 상기 제1 전압 단자에 결합되어 상기 제1 전압을 수신하도록 구성되고;
상기 제12 트랜지스터의 게이트는 상기 제2 노드에 결합되도록 구성되고, 상기 제12 트랜지스터의 제1 전극은 상기 픽셀 신호 출력 단자에 결합되도록 구성되고, 상기 제12 트랜지스터의 제2 전극은 제3 전압 단자에 결합되어 제3 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 제어 회로는 제13 트랜지스터, 제14 트랜지스터, 및 제15 트랜지스터를 포함하고;
상기 제13 트랜지스터의 게이트는 상기 제1 전극에 결합되고 및 제4 전압 단자에 결합되어 제4 전압을 수신하도록 구성되고, 상기 제13 트랜지스터의 제2 전극은 상기 제2 노드에 결합되도록 구성되고;
상기 제14 트랜지스터의 게이트는 상기 제1 전극에 결합되고 및 제5 전압 단자에 결합되어 제5 전압을 수신하도록 구성되고, 상기 제14 트랜지스터의 제2 전극은 상기 제2 노드에 결합되도록 구성되고;
상기 제15 트랜지스터의 게이트는 상기 제1 노드에 결합되도록 구성되고, 상기 제15 트랜지스터의 제1 전극은 상기 제2 노드에 결합되도록 구성되고, 상기 제15 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 블랭킹 리셋 회로를 추가로 포함하고,
상기 블랭킹 리셋 회로는 블랭킹 리셋 신호에 응답하여 상기 제1 노드를 리셋하도록 구성되는 시프트 레지스터 유닛.
제17항에 있어서, 상기 블랭킹 리셋 회로는 제16 트랜지스터를 포함하고;
상기 제16 트랜지스터의 게이트는 상기 블랭킹 리셋 신호를 수신하도록 구성되고, 상기 제16 트랜지스터의 제1 전극은 상기 제1 노드에 결합되도록 구성되고, 상기 제16 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
제18항에 있어서,
상기 제16 트랜지스터의 게이트는 제2 클록 신호 단자에 결합되어 상기 블랭킹 리셋 신호로서 제2 클록 신호를 수신하는 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서,
디스플레이 리셋 회로를 추가로 포함하고,
상기 디스플레이 리셋 회로는 디스플레이 리셋 신호에 응답하여 상기 제1 노드를 리셋하도록 구성되는 시프트 레지스터 유닛.
제21항에 있어서,
상기 디스플레이 리셋 회로는 제17 트랜지스터를 포함하고;
상기 제17 트랜지스터의 게이트는 디스플레이 리셋 신호 단자에 결합되어 상기 디스플레이 리셋 신호를 수신하도록 구성되고, 상기 제17 트랜지스터의 제1 전극은 상기 제1 노드에 결합되도록 구성되고, 상기 제17 트랜지스터의 제2 전극은 제1 전압 단자에 결합되어 제1 전압을 수신하도록 구성되는 시프트 레지스터 유닛.
블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 제1 제어 회로, 및 제3 제어 회로를 포함하는 시프트 레지스터 유닛으로서:
상기 블랭킹 입력 회로는 블랭킹 입력 신호에 따라 하나의 프레임의 블랭킹 기간에 블랭킹 풀업 신호를 제1 노드에 입력하도록 구성되고;
상기 디스플레이 입력 회로는 디스플레이 입력 신호에 응답하여 하나의 프레임의 디스플레이 기간에 디스플레이 풀업 신호를 상기 제1 노드에 입력하도록 구성되고;
상기 출력 회로는 상기 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고;
상기 제1 제어 회로는 상기 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고; 및
상기 제3 제어 회로는 디스플레이 풀다운 제어 신호에 응답하여 상기 제2 노드의 레벨을 제어하도록 구성되는 시프트 레지스터 유닛.
제1항 내지 제22항 중 어느 한 항에 따른 시프트 레지스터 유닛을 포함하는 게이트 구동 회로.
제23항에 있어서, 제1 서브 클록 신호 라인, 제2 서브 클록 신호 라인, 제3 서브 클록 신호 라인, 및 제4 서브 클록 신호 라인을 추가로 포함하고;
상기 시프트 레지스터 유닛이 제4 클록 신호 단자를 포함하는 경우,
(4n-3)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제4 클록 신호 단자는 상기 제1 서브 클록 신호 라인에 결합되고;
(4n-2)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제4 클록 신호 단자는 상기 제2 서브 클록 신호 라인에 결합되고;
(4n-1)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제4 클록 신호 단자는 상기 제3 서브 클록 신호 라인에 결합되고;
(4n)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제4 클록 신호 단자는 상기 제4 서브 클록 신호 라인에 결합되고; 및
n은 0보다 큰 정수인 게이트 구동 회로.
제23항 또는 제24항에 있어서, 제5 서브 클록 신호 라인 및 제6 서브 클록 신호 라인을 추가로 포함하고;
상기 시프트 레지스터 유닛이 제2 클록 신호 단자 및 제3 클록 신호 단자를 포함하는 경우,
(2m-1)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제2 클록 신호 단자는 상기 제5 서브 클록 신호 라인에 결합되고, 상기 (2m-1)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제3 클록 신호 단자는 상기 제6 서브 클록 신호 라인에 결합되고;
(2m)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제2 클록 신호 단자는 상기 제6 서브 클록 신호 라인에 결합되고, 상기 (2m)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 제3 클록 신호 단자는 상기 제5 서브 클록 신호 라인에 결합되고; 및
m은 0보다 큰 정수인 게이트 구동 회로.
제23항 내지 제25항 중 어느 한 항에 있어서, 상기 시프트 레지스터 유닛이 블랭킹 입력 신호 단자 및 시프트 신호 출력 단자를 포함하는 경우,
(k+1)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 블랭킹 입력 신호 단자는 k번째 스테이지의 상기 시프트 레지스터 유닛의 상기 시프트 신호 출력 단자에 결합되고, k는 0보다 큰 정수인 게이트 구동 회로.
제23항 내지 제25항 중 어느 한 항에 있어서, 상기 시프트 레지스터 유닛이 디스플레이 입력 신호 단자 및 시프트 신호 출력 단자를 포함하는 경우,
(k+2)번째 스테이지의 상기 시프트 레지스터 유닛의 상기 디스플레이 입력 신호 단자는 k번째 스테이지의 상기 시프트 레지스터 유닛의 상기 시프트 신호 출력 단자에 결합되고, k는 0보다 큰 정수인 게이트 구동 회로.
제23항 내지 제27항 중 어느 한 항의 게이트 구동 회로를 포함하는 디스플레이 디바이스.
제1항 내지 제21항 중 어느 한 항에 따른 시프트 레지스터 유닛을 구동하는 방법으로서, 상기 하나의 프레임의 디스플레이 기간에, 상기 방법은:
상기 디스플레이 입력 회로가 상기 디스플레이 입력 신호에 응답하여 상기 디스플레이 풀업 신호를 상기 제1 노드에 입력하는 제1 풀업 스테이지; 및
상기 출력 회로가 상기 제1 노드의 레벨의 제어 하에서 상기 복합 출력 신호를 상기 출력 단자에 출력하는 제1 출력 스테이지를 포함하고; 및
상기 프레임의 블랭킹 기간에, 상기 방법은:
상기 블랭킹 입력 회로가 상기 블랭킹 입력 신호에 따라 상기 블랭킹 풀업 신호를 상기 제1 노드에 입력하고, 상기 제2 제어 회로가 상기 블랭킹 풀다운 제어 신호에 응답하여 상기 제2 노드의 레벨을 제어하는 제2 풀업 스테이지; 및
상기 출력 회로가 상기 제1 노드의 레벨의 제어 하에서 상기 복합 출력 신호를 상기 출력 단자에 출력하는 제2 출력 스테이지를 포함하는, 시프트 레지스터 유닛을 구동하는 방법.
제29항에 있어서, 상기 시프트 레지스터 유닛이 제3 제어 회로를 포함하는 경우, 상기 방법은, 상기 제1 풀업 스테이지에서, 상기 제3 제어 회로가 디스플레이 풀다운 제어 신호에 응답하여 상기 제2 노드의 레벨을 제어하는 단계를 추가로 포함하는, 시프트 레지스터 유닛을 구동하는 방법.