KR20200088701A - 커맨드 생성 방법 및 이를 이용한 반도체장치 - Google Patents

커맨드 생성 방법 및 이를 이용한 반도체장치 Download PDF

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Abstract

반도체장치는 다수의 커맨드를 합성하여 합성커맨드를 생성하는 합성커맨드생성회로, 상기 합성커맨드에 따라 상기 다수의 커맨드를 인코딩한 코드신호를 저장하고, 시프팅제어신호에 따라 상기 합성커맨드를 시프팅한 이후 상기 코드신호로부터 생성되는 커맨드코드신호를 디코딩하여 다수의 내부커맨드를 생성하는 커맨드복원회로 및 상기 다수의 내부커맨드에 따라 내부동작을 수행하는 메모리회로를 포함한다.

Description

커맨드 생성 방법 및 이를 이용한 반도체장치{COMMAND GENERATION METHOD AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 다수의 커맨드를 디코딩하여 내부커맨드를 생성하는 커맨드 생성 방법 및 이를 이용한 반도체장치에 관한 것이다.
반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기 되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기 시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기 시켜 입력받는다.
한편, 반도체장치는 입출력라인을 공유하는 다수의 랭크를 포함하도록 구현되고, 공유되는 입출력라인의 신호 반사를 방지하기 위해 온다이터미네이션(ODT) 동작을 수행한다. 따라서, 온다이터미네이션(ODT) 동작을 제어하기 위한 커맨드들이 추가되었다.
본 발명의 배경기술은 미국 공개특허 US2018-0121355호에 개시되어 있다.
본 발명은 다수의 커맨드들을 인코딩한 코드신호를 다수의 래치회로에 저장하고, 다수의 커맨드를 시프팅하기 위한 시프팅시점 이후 저장된 코드신호로부터 내부커맨드를 생성할 수 있다.
이를 위해 본 발명은 다수의 커맨드를 합성하여 합성커맨드를 생성하는 합성커맨드생성회로, 상기 합성커맨드에 따라 상기 다수의 커맨드를 인코딩한 코드신호를 저장하고, 시프팅제어신호에 따라 상기 합성커맨드를 시프팅한 이후 상기 코드신호로부터 생성되는 커맨드코드신호를 디코딩하여 다수의 내부커맨드를 생성하는 커맨드복원회로 및 상기 다수의 내부커맨드에 따라 내부동작을 수행하는 메모리회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 내지 제4 커맨드를 합성하여 합성커맨드를 생성하는 합성커맨드생성회로, 상기 제1 내지 제4 커맨드를 인코딩하여 제1 및 제2 코드신호를 생성하고, 상기 합성커맨드에 의해 상기 제1 및 제2 코드신호를 저장하며, 제2 시프팅시점 이후 상기 제1 및 제2 코드신호로부터 제1 및 제2 커맨드코드신호를 생성하는 커맨드코드신호생성회로 및 상기 합성커맨드를 제1 시프팅시점으로 시프팅한 이후, 상기 제1 및 제2 커맨드코드신호를 디코딩하여 제1 제1 내지 제4 내부커맨드를 생성하는 내부커맨드생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 다수의 커맨드 중 적어도 어느 하나가 입력되는 경우 인에이블되는 합성커맨드를 생성하는 합성커맨드생성단계, 상기 다수의 커맨드를 인코딩하여 코드신호를 생성하고, 다수의 래치회로에 상기 코드신호를 저장하며, 제2 시프팅시점 이후 저장된 코드신호로부터 커맨드코드신호를 생성하는 커맨드저장단계 및 상기 합성커맨드를 시프팅하여 제1 시프팅시점 이후 상기 커맨드코드신호를 디코딩하여 다수의 내부커맨드를 생성하는 내부커맨드생성단계를 포함하는 커맨드생성방법을 제공한다.
본 발명에 의하면 다수의 커맨드들을 인코딩한 코드신호를 다수의 래치회로에 저장하고, 시프팅시점 이후 저장된 코드신호로부터 내부커맨드를 생성함으로써 커맨드들을 시프팅하기 위한 시프팅회로를 공유할 수 있어 면적을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 합성커맨드생성회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 커맨드코드신호생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 커맨드코드신호생성회로에 포함된 코드신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 커맨드코드신호생성회로에 포함된 파이프회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 파이프회로에 포함된 입력제어신호생성회로의 구성을 도시한 도면이다.
도 7은 도 5에 도시된 파이프회로에 포함된 출력제어신호생성회로의 구성을 도시한 도면이다.
도 8은 도 1에 도시된 반도체장치에 포함된 내부커맨드생성회로의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 내부커맨드생성회로에 포함된 선택출력회로의 구성을 도시한 도면이다.
도 10은 도 8에 도시된 내부커맨드생성회로에 포함된 커맨드디코더의 구성을 도시한 회로도이다.
도 11은 본 발명의 일 실시예에 따른 커맨드생성방법을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 합성커맨드생성회로(10), 커맨드복원회로(20) 및 메모리회로(30)를 포함할 수 있다.
합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)로부터 합성커맨드(CMD_SUM)를 생성할 수 있다. 합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 입력되는 경우 인에이블되는 합성커맨드(CMD_SUM)를 생성할 수 있다.
커맨드복원회로(20)는 커맨드코드신호생성회로(100) 및 내부커맨드생성회로(200)를 포함할 수 있다.
커맨드코드신호생성회로(100)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 인코딩하여 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 생성할 수 있다. 커맨드코드신호생성회로(100)는 합성커맨드(CMD_SUM)에 의해 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 인코딩하여 생성된 제1 및 제2 코드신호(도 3의 CODE<1:2>)를 저장할 수 있다. 커맨드코드신호생성회로(100)는 전치제어신호(PRE_CON)에 의해 저장된 제1 및 제2 코드신호(도 3의 CODE<1:2>)로부터 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 생성할 수 있다.
내부커맨드생성회로(200)는 제1 시프팅시점 이후 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 제1 내부커맨드(IRD), 제2 내부커맨드(INTRD), 제3 내부커맨드(IWT) 및 제4 내부커맨드(INTWT)를 생성할 수 있다. 내부커맨드생성회로(200)는 합성커맨드(CMD_SUM)를 시프팅하여 제2 시프팅시점에 인에이블되는 전치제어신호(PRE_CON)를 생성할 수 있다. 제1 시프팅시점은 합성커맨드(CMD_SUM)를 시프팅하기 위한 시점으로 도 12에 도시된 T6 시점으로 설정될 수 있다. 제2 시프팅시점은 제1 시프팅시점보다 클럭(CLK)의 펄스가 한번 생성되기 위한 이전 시점으로 도 12에 도시된 도시된 T4 시점으로 설정될 수 있다.
이와 같은 커맨드복원회로(20)는 합성커맨드(CMD_SUM)에 따라 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 인코딩한 제1 및 제2 코드신호(도 3의 CODE<1:2>)를 저장하고, 제1 시프팅시점 이후 제1 및 제2 코드신호(도 3의 CODE<1:2>)로부터 생성되는 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 제1 내부커맨드(IRD), 제2 내부커맨드(INTRD), 제3 내부커맨드(IWT) 및 제4 내부커맨드(INTWT)를 생성할 수 있다.
메모리회로(30)는 제1 내부커맨드(IRD), 제2 내부커맨드(INTRD), 제3 내부커맨드(IWT) 및 제4 내부커맨드(INTWT)를 입력 받아 내부동작을 수행할 수 있다. 메모리회로(30)는 제1 내부커맨드(IRD)를 입력 받아 다수의 랭크(미도시) 중 선택된 랭크(미도시)에 대한 리드동작을 수행할 수 있다. 메모리회로(30)는 제2 내부커맨드(INTRD)를 입력 받아 다수의 랭크(미도시) 중 리드동작을 수행하지 않는 다수의 랭크(미도시)의 온다이터미네이션회로를 턴온시키는 논 타겟 리드동작을 수행할 수 있다. 메모리회로(30)는 제3 내부커맨드(IWT)를 입력 받아 다수의 랭크(미도시) 중 선택된 랭크(미도시)에 대한 라이트동작을 수행할 수 있다. 메모리회로(30)는 제4 내부커맨드(INTWT)를 입력 받아 다수의 랭크(미도시) 중 라이트동작을 수행하지 않는 다수의 랭크(미도시)의 온다이터미네이션회로를 턴온시키는 논 타겟 라이트동작을 수행할 수 있다. 본 발명에 도시된 커맨드들 및 내부커맨드들은 실시예에 따라 메모리회로(30)의 동작을 제어하기 위한 다양한 커맨드 및 내부커맨드로 설정될 수 있다.
도 2를 참고하면, 합성커맨드생성회로(10)는 노어게이트들(NOR11,NOR12) 및 낸드게이트(NAND11)로 구현될 수 있다.
노어게이트(NOR11)는 제1 커맨드(RD_CMD) 및 제2 커맨드(NTRD_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 출력신호를 생성할 수 있다.
노어게이트(NOR12)는 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 출력신호를 생성할 수 있다.
낸드게이트(NAND11)는 노어게이트(NOR11) 및 노어게이트(NOR12)의 출력신호 중 어느 하나가 로직로우레벨로 생성되는 경우 로직하이레벨로 인에이블되는 합성커맨드(CMD_SUM)를 생성할 수 있다.
이와 같은, 합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 합성커맨드(CMD_SUM)를 생성할 수 있다.
도 3을 참고하면, 커맨드코드신호생성회로(100)는 코드신호생성회로(110) 및 파이프회로(120)를 포함할 수 있다.
코드신호생성회로(110)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 인코딩하여 제1 및 제2 코드신호(CODE<1:2>)를 생성할 수 있다. 코드신호생성회로(110)는 제1 커맨드(RD_CMD)가 입력되는 경우 로직로우레벨의 제1 코드신호(CODE<1>) 및 로직로우레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다. 코드신호생성회로(110)는 제2 커맨드(NTRD_CMD)가 입력되는 경우 로직하이레벨의 제1 코드신호(CODE<1>) 및 로직로우레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다. 코드신호생성회로(110)는 제3 커맨드(WT_CMD)가 입력되는 경우 로직로우레벨의 제1 코드신호(CODE<1>) 및 로직하이레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다. 코드신호생성회로(110)는 제4 커맨드(NTWT_CMD)가 입력되는 경우 로직하이레벨의 제1 코드신호(CODE<1>) 및 로직하이레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다.
파이프회로(120)는 합성커맨드(CMD_SUM)가 입력되는 경우 제1 및 제2 코드신호(CODE<1:2>)를 저장할 수 있다. 파이프회로(120)는 전치제어신호(PRE_CON)가 입력되는 경우 저장된 제1 및 제2 코드신호(CODE<1:2>)로부터 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 생성할 수 있다.
도 4를 참고하면, 코드신호생성회로(110)는 제1 인코더(111) 및 제2 인코더(112)를 포함할 수 있다.
제1 인코더(111)는 노어게이트들(NOR21,NOR22) 및 낸드게이트들(NAND21,NAND22)로 구현될 수 있다.
노어게이트(NOR21)는 제2 커맨드(NTRD_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 인에이블되는 제1 셋신호(SET<1>)를 생성할 수 있다.
노어게이트(NOR22)는 제1 커맨드(RD_CMD) 및 제3 커맨드(WT_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 인에이블되는 제1 리셋신호(RST<1>)를 생성할 수 있다.
낸드게이트들(NAND21,NAND22)은 SR래치로 구현되어 제1 셋신호(SET<1>)가 로직로우레벨로 인에이블되는 경우 로직하이레벨의 제1 코드신호(CODE<1>)를 생성할 수 있다. 낸드게이트들(NAND21,NAND22)은 SR래치로 구현되어 제1 리셋신호(RST<1>)가 로직로우레벨로 인에이블되는 경우 로직로우레벨의 제1 코드신호(CODE<1>)를 생성할 수 있다.
제2 인코더(112)는 노어게이트들(NOR23,NOR24) 및 낸드게이트들(NAND23,NAND24)로 구현될 수 있다.
노어게이트(NOR23)는 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 인에이블되는 제2 셋신호(SET<2>)를 생성할 수 있다.
노어게이트(NOR24)는 제1 커맨드(RD_CMD) 및 제2 커맨드(NTRD_CMD) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 인에이블되는 제2 리셋신호(RST<2>)를 생성할 수 있다.
낸드게이트들(NAND23,NAND24)은 SR래치로 구현되어 제2 셋신호(SET<2>)가 로직로우레벨로 인에이블되는 경우 로직하이레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다. 낸드게이트들(NAND23,NAND24)은 SR래치로 구현되어 제2 리셋신호(RST<2>)가 로직로우레벨로 인에이블되는 경우 로직로우레벨의 제2 코드신호(CODE<2>)를 생성할 수 있다.
도 5를 참고하면, 파이프회로(120)는 입력제어신호생성회로(121), 출력제어신호생성회로(122), 제1 래치회로(123), 제2 래치회로(124), 제3 래치회로(125) 및 제4 래치회로(126)를 포함할 수 있다.
입력제어신호생성회로(121)는 합성커맨드(CMD_SUM)에 따라 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(121)는 합성커맨드(CMD_SUM)가 로직하이레벨로 입력 되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(121)는 초기화신호(INIT)가 로직하이레벨로 입력 되는 경우 초기화되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다.
출력제어신호생성회로(122)는 전치제어신호(PRE_CON)에 따라 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(122)는 전치제어신호(PRE_CON)가 로직하이레벨로 입력 되는 경우 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(122)는 초기화신호(INIT)가 로직하이레벨로 입력 되는 경우 초기화되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
제1 래치회로(123)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 코드신호(CODE<1:2>)를 저장하고 제1 출력제어신호(POUT<1>)가 로직하이레벨로 인에이블되는 경우 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력할 수 있다.
제2 래치회로(124)는 제2 입력제어신호(PIN<2>)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 코드신호(CODE<1:2>)를 저장하고 제2 출력제어신호(POUT<2>)가 로직하이레벨로 인에이블되는 경우 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력할 수 있다.
제3 래치회로(125)는 제3 입력제어신호(PIN<3>)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 코드신호(CODE<1:2>)를 저장하고 제3 출력제어신호(POUT<3>)가 로직하이레벨로 인에이블되는 경우 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력할 수 있다.
제4 래치회로(126)는 제4 입력제어신호(PIN<4>)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 코드신호(CODE<1:2>)를 저장하고 제4 출력제어신호(POUT<4>)가 로직하이레벨로 인에이블되는 경우 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력할 수 있다.
도 6을 참고하면, 입력제어신호생성회로(121)는 내부펄스생성회로(1211) 및 입력제어신호출력회로(1212)를 포함할 수 있다.
내부펄스생성회로(1211)는 인버터(IV31) 및 플립플롭들(FF31,FF32,FF33,FF34)로 구현될 수 있다.
인버터(IV31)는 합성커맨드(CMD_SUM)를 반전 버퍼링하여 출력할 수 있다.
플립플롭(FF31)은 초기화신호(INIT)가 인에이블되는 경우 로직하이레벨로 초기화되는 제1 내부펄스(IP<1>)를 생성할 수 있다. 플립플롭(FF31)은 인버터(IV31)의 출력신호가 로직로우레벨인 경우 제4 내부펄스(IP<4>)를 제1 내부펄스(IP<1>)로 출력할 수 있다.
플립플롭(FF32)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제2 내부펄스(IP<2>)를 생성할 수 있다. 플립플롭(FF32)은 인버터(IV31)의 출력신호가 로직로우레벨인 경우 제1 내부펄스(IP<1>)를 제2 내부펄스(IP<2>)로 출력할 수 있다.
플립플롭(FF33)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제3 내부펄스(IP<3>)를 생성할 수 있다. 플립플롭(FF33)은 인버터(IV31)의 출력신호가 로직로우레벨인 경우 제2 내부펄스(IP<2>)를 제3 내부펄스(IP<3>)로 출력할 수 있다.
플립플롭(FF34)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제4 내부펄스(IP<4>)를 생성할 수 있다. 플립플롭(FF34)은 인버터(IV31)의 출력신호가 로직로우레벨인 경우 제3 내부펄스(IP<3>)를 제4 내부펄스(IP<4>)로 출력할 수 있다.
초기화신호(INIT)는 반도체장치(1)가 처음 동작을 수행하는 초기화동작 시 인에이블되는 신호로 설정될 수 있다.
입력제어신호출력회로(1212)는 낸드게이트들(NAND31,NAND32,NAND33,NAND34) 및 인버터들(IV32,IV33,IV34,IV35)로 구현될 수 있다.
낸드게이트(NAND31) 및 인버터(IV32)는 합성커맨드(CMD_SUM)가 로직하이레벨인 경우 제1 내부펄스(IP<1>)를 버퍼링하여 제1 입력제어신호(PIN<1>)를 생성할 수 있다.
낸드게이트(NAND32) 및 인버터(IV33)는 합성커맨드(CMD_SUM)가 로직하이레벨인 경우 제2 내부펄스(IP<2>)를 버퍼링하여 제2 입력제어신호(PIN<2>)를 생성할 수 있다.
낸드게이트(NAND33) 및 인버터(IV34)는 합성커맨드(CMD_SUM)가 로직하이레벨인 경우 제3 내부펄스(IP<3>)를 버퍼링하여 제3 입력제어신호(PIN<3>)를 생성할 수 있다.
낸드게이트(NAND34) 및 인버터(IV35)는 합성커맨드(CMD_SUM)가 로직하이레벨인 경우 제4 내부펄스(IP<4>)를 버퍼링하여 제4 입력제어신호(PIN<4>)를 생성할 수 있다.
도 7을 참고하면, 출력제어신호생성회로(122)는 플립플롭들(FF41,FF42,FF43,FF44)로 구현될 수 있다.
플립플롭(FF41)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 플립플롭(FF41)은 전치제어신호(PRE_CON)가 로직하이레벨인 경우 제4 출력제어신호(POUT<4>)를 제1 출력제어신호(POUT<1>)로 출력할 수 있다.
플립플롭(FF42)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 플립플롭(FF42)은 전치제어신호(PRE_CON)가 로직하이레벨인 경우 제1 출력제어신호(POUT<1>)를 제2 출력제어신호(POUT<2>)로 출력할 수 있다.
플립플롭(FF43)은 초기화신호(INIT)가 인에이블되는 경우 로직로우레벨로 초기화되는 제3 출력제어신호(POUT<3>)를 생성할 수 있다. 플립플롭(FF43)은 전치제어신호(PRE_CON)가 로직하이레벨인 경우 제2 출력제어신호(POUT<2>)를 제3 출력제어신호(POUT<3>)로 출력할 수 있다.
플립플롭(FF44)은 초기화신호(INIT)가 인에이블되는 경우 로직하이레벨로 초기화되는 제4 출력제어신호(POUT<4>)를 생성할 수 있다. 플립플롭(FF44)은 전치제어신호(PRE_CON)가 로직하이레벨인 경우 제3 출력제어신호(POUT<3>)를 제4 출력제어신호(POUT<4>)로 출력할 수 있다.
도 8을 참고하면, 내부커맨드생성회로(200)는 시프팅회로(210), 선택출력회로(220) 및 커맨드디코더(230)를 포함할 수 있다.
시프팅회로(210)는 클럭(CLK)에 동기 되어 합성커맨드(CMD_SUM)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제4 시프팅신호(Q1,Q2,Q3,Q4)를 생성할 수 있다. 시프팅회로(210)는 클럭(CLK)의 라이징에지에 동기 되어 합성커맨드(CMD_SUM)를 시프팅하여 제1 시프팅신호(Q1)를 생성할 수 있다. 시프팅회로(210)는 클럭(CLK)의 라이징에지에 동기 되어 제1 시프팅신호(Q1)를 시프팅하여 제2 시프팅신호(Q2)를 생성할 수 있다. 시프팅회로(210)는 클럭(CLK)의 라이징에지에 동기 되어 제2 시프팅신호(Q2)를 시프팅하여 제3 시프팅신호(Q3)를 생성할 수 있다. 시프팅회로(210)는 클럭(CLK)의 라이징에지에 동기 되어 제3 시프팅신호(Q3)를 시프팅하여 제4 시프팅신호(Q4)를 생성할 수 있다.
선택출력회로(220)는 제1 내지 제4 시프팅제어신호(SFT_CON<1:4>)에 따라 제1 내지 제4 시프팅신호(Q1,Q2,Q3,Q4) 중 어느 하나로부터 전치제어신호(PRE_CON)를 생성할 수 있다. 선택출력회로(220)는 전치제어신호(PRE_CON)를 클럭(CLK)의 한 주기만큼 지연하여 선택신호(SEL)를 생성할 수 있다. 제1 내지 제4 시프팅제어신호(SFT_CON<1:4>)는 합성커맨드(CMD_SUM)를 시프팅하기 위한 신호로 모드레지스터셋(MRS: Mode Register Set)에서 생성되는 신호로 설정될 수 있다. 합성커맨드(CMD_SUM)를 제1 시프팅시점 이후로 시프팅하기 위해 제1 내지 제4 시프팅제어신호(SFT_CON<1:4>) 중 어느 하나가 인에이블되도록 설정될 수 있다. 클럭(CLK)의 한 주기는 클럭(CLK)에 포함된 펄스가 한번 발생하기 위한 시간으로 설정될 수 있다.
커맨드디코더(230)는 선택신호(SEL)가 인에이블되는 경우 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내부커맨드(IRD), 제2 내부커맨드(INTRD), 제3 내부커맨드(IWT) 및 제4 내부커맨드(INTWT)를 생성할 수 있다.
도 9를 참고하면, 선택출력회로(220)는 전달신호생성회로(221), 전치제어신호생성회로(222) 및 선택신호생성회로(223)를 포함할 수 있다.
전달신호생성회로(221)는 낸드게이트들(NAND51,NAND52,NAND53,NAND54)로 구현될 수 있다.
낸드게이트(NAND51)는 제1 시프팅제어신호(SFT_CON<1>)가 로직하이레벨로 인에이블되는 경우 제1 시프팅신호(Q1)를 반전 버퍼링하여 제1 전달신호(TS<1>)를 생성할 수 있다. 낸드게이트(NAND51)는 제1 시프팅제어신호(SFT_CON<1>)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 디스에이블되는 제1 전달신호(TS<1>)를 생성할 수 있다.
낸드게이트(NAND52)는 제2 시프팅제어신호(SFT_CON<2>)가 로직하이레벨로 인에이블되는 경우 제2 시프팅신호(Q2)를 반전 버퍼링하여 제2 전달신호(TS<2>)를 생성할 수 있다. 낸드게이트(NAND52)는 제2 시프팅제어신호(SFT_CON<2>)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 디스에이블되는 제2 전달신호(TS<2>)를 생성할 수 있다.
낸드게이트(NAND53)는 제3 시프팅제어신호(SFT_CON<3>)가 로직하이레벨로 인에이블되는 경우 제3 시프팅신호(Q3)를 반전 버퍼링하여 제3 전달신호(TS<3>)를 생성할 수 있다. 낸드게이트(NAND53)는 제3 시프팅제어신호(SFT_CON<3>)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 디스에이블되는 제3 전달신호(TS<3>)를 생성할 수 있다.
낸드게이트(NAND54)는 제4 시프팅제어신호(SFT_CON<4>)가 로직하이레벨로 인에이블되는 경우 제4 시프팅신호(Q4)를 반전 버퍼링하여 제4 전달신호(TS<4>)를 생성할 수 있다. 낸드게이트(NAND54)는 제4 시프팅제어신호(SFT_CON<4>)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 디스에이블되는 제4 전달신호(TS<4>)를 생성할 수 있다.
전치제어신호생성회로(222)는 낸드게이트(NAND55)로 구현될 수 있다.
전치제어신호생성회로(222)는 제1 내지 제4 전달신호(TS<1:4>) 중 어느 하나가 로직로우레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 전치제어신호(PRE_CON)를 생성할 수 있다.
선택신호생성회로(223)는 플립플롭(FF51)으로 구현될 수 있다.
선택신호생성회로(223)는 전치제어신호(PRE_CON)를 클럭(CLK)의 한 주기만큼 지연하여 선택신호(SEL)를 생성할 수 있다.
도 10을 참고하면, 커맨드디코더(230)는 디코딩신호생성회로(231) 및 논리회로(232)를 포함할 수 있다.
디코딩신호생성회로(231)는 인버터들(IV61,IV62,IV63,IV64,IV65,IV66,IV67,IV68) 및 낸드게이트들(NAND61,NAND62,NAND63,NAND64)로 구현될 수 있다.
디코딩신호생성회로(231)는 제1 커맨드코드신호(CMD_CODE<1>)가 로직로우레벨이고, 제2 커맨드코드신호(CMD_CODE<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제1 디코딩신호(DEC<1>)를 생성할 수 있다.
디코딩신호생성회로(231)는 제1 커맨드코드신호(CMD_CODE<1>)가 로직하이레벨이고, 제2 커맨드코드신호(CMD_CODE<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제2 디코딩신호(DEC<2>)를 생성할 수 있다.
디코딩신호생성회로(231)는 제1 커맨드코드신호(CMD_CODE<1>)가 로직로우레벨이고, 제2 커맨드코드신호(CMD_CODE<2>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제3 디코딩신호(DEC<3>)를 생성할 수 있다.
디코딩신호생성회로(231)는 제1 커맨드코드신호(CMD_CODE<1>)가 로직하이레벨이고, 제2 커맨드코드신호(CMD_CODE<2>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제4 디코딩신호(DEC<4>)를 생성할 수 있다.
논리회로(232)는 낸드게이트들(NAND71,NAND72,NAND73,NAND74) 및 인버터들(IV71,IV72,IV73,IV74)로 구현될 수 있다.
논리회로(232)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제1 디코딩신호(DEC<1>)를 버퍼링하여 제1 내부커맨드(IRD)를 생성할 수 있다. 논리회로(232)는 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 제1 내부커맨드(IRD)를 생성할 수 있다.
논리회로(232)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제2 디코딩신호(DEC<2>)를 버퍼링하여 제2 내부커맨드(INTRD)를 생성할 수 있다. 논리회로(232)는 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 제2 내부커맨드(INTRD)를 생성할 수 있다.
논리회로(232)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제3 디코딩신호(DEC<3>)를 버퍼링하여 제3 내부커맨드(IWT)를 생성할 수 있다. 논리회로(232)는 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 제3 내부커맨드(IWT)를 생성할 수 있다.
논리회로(232)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제4 디코딩신호(DEC<4>)를 버퍼링하여 제4 내부커맨드(INTWT)를 생성할 수 있다. 논리회로(232)는 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 제4 내부커맨드(INTWT)를 생성할 수 있다.
도 11을 참고하여 본 발명의 일 실시예에 따른 커맨드생성방법을 설명하면 다음과 같다.
우선, 커맨드입력단계(S1)에 진입하면 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나가 로직하이레벨로 입력된다.
다음으로, 합성커맨드생성단계(S2)에 진입하면 합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD) 중 어느 하나를 입력 받아 로직하이레벨의 합성커맨드(CMD_SUM)를 생성한다.
다음으로, 커맨드저장단계(S3)는 코드신호생성단계(PS1), 입력제어신호생성단계(PS2) 및 래치단계(PS3)를 포함할 수 있다.
코드신호생성단계(PS1)에 진입하면 코드신호생성회로(110)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 인코딩하여 제1 및 제2 코드신호(CODE<1:2>)를 생성한다.
입출력제어신호생성단계(PS2)에 진입하면 입력제어신호생성회로(121)는 합성커맨드(CMD_SUM)에 따라 로직하이레벨로 인에이블되는 제1 입력제어신호(PIN<1>)를 생한다.
래치단계(PS3)에 진입하면 제1 래치회로(123)는 로직하이레벨의 제1 입력제어신호(PIN<1>)에 의해 제1 및 제2 코드신호(CODE<1:2>)를 저장한다.
다음으로, 내부커맨드생성단계(S4)는 시프팅단계(PS4), 출력제어신호생성단계(PS5) 및 내부커맨드출력단계(PS6)를 포함할 수 있다.
시프팅단계(PS4)에 진입하면 시프팅회로(210)는 클럭(CLK)에 동기 되어 합성커맨드(CMD_SUM)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제4 시프팅신호(Q1,Q2,Q3,Q4)를 생성한다.
선택출력회로(220)는 제1 내지 제4 시프팅제어신호(SFT_CON<1:4>)에 따라 제1 내지 제4 시프팅신호(Q1,Q2,Q3,Q4) 중 어느 하나로부터 로직하이레벨로 인에이블되는 전치제어신호(PRE_CON)를 생성한다.
출력제어신호생성단계(PS5)에 진입하면 출력제어신호생성회로(122)는 전치제어신호(PRE_CON)에 따라 로직하이레벨로 인에이블되는 제1 출력제어신호(POUT<1>)를 생성한다.
제1 래치회로(123)는 로직하이레벨의 출력제어신호(POUT<1>)에 의해 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력한다.
내부커맨드출력단계(PS6)에 진입하면 선택출력회로(220)는 전치제어신호(PRE_CON)를 클럭(CLK)의 한 주기만큼 지연하여 로직하이레벨의 선택신호(SEL)를 생성한다.
커맨드디코더(230)는 선택신호(SEL)가 로직하이레벨로 인에이블되므로 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 제1 내부커맨드(IRD), 제2 내부커맨드(INTRD), 제3 내부커맨드(IWT) 및 제4 내부커맨드(INTWT) 중 어느 하나를 생성한다. 예를 들어 커맨드디코더(230)는 커맨드입력단계(S1)에서 제1 커맨드(RD_CMD)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 내부커맨드(IRD)를 생성한다.
도 12를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되, 제1 커맨드(RD_CMD)가 입력된 이후 제3 커맨드(WT_CMD)가 입력되는 경우를 예를 들어 설명하면 다음과 같다.
T1 시점에 제1 커맨드(RD_CMD)가 로직하이레벨로 입력된다.
합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 합성하여 로직하이레벨로 인에이블되는 합성커맨드(CMD_SUM)를 생성한다.
코드신호생성회로(110)는 제1 커맨드(RD_CMD)가 로직하이레벨로 입력되므로로직로우레벨의 제1 코드신호(CODE<1>) 및 로직로우레벨의 제2 코드신호(CODE<2>)를 생성한다.
입력제어신호생성회로(121)는 합성커맨드(CMD_SUM)가 로직하이레벨로 입력 되므로 로직하이레벨로 인에이블되는 제1 입력제어신호(PIN<1>)를 생성한다.
제1 래치회로(123)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 인에이블되므로 제1 및 제2 코드신호(CODE<1:2>)를 저장한다.
T2 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T1 시점의 합성커맨드(CMD_SUM)를 시프팅하여 로직하이레벨로 인에이블되는 제1 시프팅신호(Q1)를 생성한다.
T3 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T2 시점의 제1 시프팅신호(Q1)를 시프팅하여 로직하이레벨로 인에이블되는 제2 시프팅신호(Q2)를 생성한다.
T4 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T3 시점의 제2 시프팅신호(Q2)를 시프팅하여 로직하이레벨로 인에이블되는 제3 시프팅신호(Q3)를 생성한다.
선택출력회로(220)는 로직하이레벨의 제3 시프팅제어신호(SFT_CON<3>)에 의해 제3 시프팅신호(Q3)로부터 로직하이레벨의 전치제어신호(PRE_CON)를 생성한다.
출력제어신호생성회로(122)는 전치제어신호(PRE_CON)가 로직하이레벨로 입력되므로 로직하이레벨로 인에이블되는 제1 출력제어신호(POUT<1>)를 생성한다.
제1 래치회로(123)는 제1 출력제어신호(POUT<1>)가 로직하이레벨로 인에이블되므로 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력한다. 이때, 제1 커맨드코드신호(CMD_CODE<1>)는 로직로우레벨로 생성되고, 제2 커맨드코드신호(CMD_CODE<2>)는 로직로우레벨로 생성된다.
T5 시점에 제3 커맨드(WT_CMD)가 로직하이레벨로 입력된다.
합성커맨드생성회로(10)는 제1 커맨드(RD_CMD), 제2 커맨드(NTRD_CMD), 제3 커맨드(WT_CMD) 및 제4 커맨드(NTWT_CMD)를 합성하여 로직하이레벨로 인에이블되는 합성커맨드(CMD_SUM)를 생성한다.
코드신호생성회로(110)는 제3 커맨드(WT_CMD)가 로직하이레벨로 입력되므로로직로우레벨의 제1 코드신호(CODE<1>) 및 로직하이레벨의 제2 코드신호(CODE<2>)를 생성한다.
입력제어신호생성회로(121)는 합성커맨드(CMD_SUM)가 로직하이레벨로 입력 되므로 로직하이레벨로 인에이블되는 제2 입력제어신호(PIN<2>)를 생성한다.
제2 래치회로(124)는 제2 입력제어신호(PIN<2>)가 로직하이레벨로 인에이블되므로 제1 및 제2 코드신호(CODE<1:2>)를 저장한다.
T6 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T5 시점의 합성커맨드(CMD_SUM)를 시프팅하여 로직하이레벨로 인에이블되는 제1 시프팅신호(Q1)를 생성한다.
선택출력회로(220)는 T4 시점의 전치제어신호(PRE_CON)를 클럭(CLK)의 한 주기만큼 지연하여 로직하이레벨의 선택신호(SEL)를 생성한다.
커맨드디코더(230)는 선택신호(SEL)가 로직하이레벨로 인에이블되므로 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 로직하이레벨로 인에이블되는 제1 내부커맨드(IRD)를 생성한다.
메모리회로(30)는 제1 내부커맨드(IRD)를 입력 받아 다수의 랭크(미도시) 중 선택된 랭크에 대한 리드동작을 수행한다.
T7 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T6 시점의 제1 시프팅신호(Q1)를 시프팅하여 로직하이레벨로 인에이블되는 제2 시프팅신호(Q2)를 생성한다.
T8 시점에 시프팅회로(210)는 클럭(CLK)에 동기 되어 T7 시점의 제2 시프팅신호(Q2)를 시프팅하여 로직하이레벨로 인에이블되는 제3 시프팅신호(Q3)를 생성한다.
선택출력회로(220)는 로직하이레벨의 제3 시프팅제어신호(SFT_CON<3>)에 의해 제3 시프팅신호(Q3)로부터 로직하이레벨의 전치제어신호(PRE_CON)를 생성한다.
출력제어신호생성회로(122)는 전치제어신호(PRE_CON)가 로직하이레벨로 입력되므로 로직하이레벨로 인에이블되는 제2 출력제어신호(POUT<2>)를 생성한다.
제2 래치회로(124)는 제2 출력제어신호(POUT<2>)가 로직하이레벨로 인에이블되므로 저장된 제1 및 제2 코드신호(CODE<1:2>)를 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)로 출력한다. 이때, 제1 커맨드코드신호(CMD_CODE<1>)는 로직로우레벨로 생성되고, 제2 커맨드코드신호(CMD_CODE<2>)는 로직하이레벨로 생성된다.
T9 시점에 선택출력회로(220)는 T8 시점의 전치제어신호(PRE_CON)를 클럭(CLK)의 한 주기만큼 지연하여 로직하이레벨의 선택신호(SEL)를 생성한다.
커맨드디코더(230)는 선택신호(SEL)가 로직하이레벨로 인에이블되므로 제1 및 제2 커맨드코드신호(CMD_CODE<1:2>)를 디코딩하여 로직하이레벨로 인에이블되는 제3 내부커맨드(IWT)를 생성한다.
메모리회로(30)는 제3 내부커맨드(IWT)를 입력 받아 다수의 랭크(미도시) 중 선택된 랭크에 대한 라이트동작을 수행한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 다수의 커맨드들을 인코딩한 코드신호를 다수의 래치회로에 저장하고, 시프팅시점 이후 저장된 코드신호로부터 내부커맨드를 생성함으로써 커맨드들을 시프팅하기 위한 시프팅회로를 공유할 수 있어 면적을 감소할 수 있다.
앞서, 도 1 내지 도 12에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 13을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 13에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 반도체장치 10. 합성커맨드생성회로
20. 커맨드복원회로 30. 메모리회로
100. 커맨드코드신호생성회로 110. 코드신호생성회로
111. 제1 인코더 112. 제2 인코더
120. 파이프회로 121. 입력제어신호생성회로
122. 출력제어신호생성회로 123. 제1 래치회로
124. 제2 래치회로 125. 제3 래치회로
126. 제4 래치회로 200. 내부커맨드생성회로
210. 시프팅회로 220. 선택출력회로
221. 전달신호생성회로 222. 전치제어신호생성회로
223. 선택신호생성회로 230. 커맨드디코더
231. 디코딩신호생성회로 232. 논리회로
1211. 내부펄스생성회로 1212. 입력제어신호출력회로

Claims (18)

  1. 다수의 커맨드를 합성하여 합성커맨드를 생성하는 합성커맨드생성회로;
    상기 합성커맨드에 따라 상기 다수의 커맨드를 인코딩한 코드신호를 저장하고, 시프팅제어신호에 따라 상기 합성커맨드를 시프팅한 이후 상기 코드신호로부터 생성되는 커맨드코드신호를 디코딩하여 다수의 내부커맨드를 생성하는 커맨드복원회로; 및
    상기 다수의 내부커맨드에 따라 내부동작을 수행하는 메모리회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 커맨드코드신호는 상기 다수의 내부커맨드가 생성되는 시점보다 적어도 클럭의 한 주기 이전 시간에 생성되는 반도체장치.
  3. 제 1 항에 있어서, 상기 합성커맨드생성회로는 상기 다수의 커맨드 중 어느 하나가 입력되는 경우 인에이블되는 상기 합성커맨드를 생성하는 반도체장치.
  4. 제 1 항에 있어서, 상기 다수의 커맨드는 제1 내지 제4 커맨드를 포함하고, 상기 다수의 내부커맨드는 제1 내지 제4 내부커맨드를 포함하며,
    상기 커맨드복원회로는
    상기 제1 내지 제4 커맨드를 인코딩하여 제1 및 제2 코드신호를 생성하고, 상기 합성커맨드에 따라 상기 제1 및 제2 코드신호를 저장하며, 전치제어신호에 따라 상기 제1 및 제2 코드신호로부터 제1 및 제2 커맨드코드신호를 생성하는 커맨드코드신호생성회로; 및
    상기 합성커맨드를 시프팅한 이후 상기 제1 및 제2 커맨드코드신호를 디코딩하여 상기 제1 내지 제4 내부커맨드를 생성하는 내부커맨드생성회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 커맨드코드신호생성회로는
    상기 제1 내지 제4 커맨드를 인코딩하여 상기 제1 및 제2 코드신호를 생성하는 코드신호생성회로; 및
    상기 합성커맨드가 입력되는 경우 상기 제1 및 제2 코드신호를 저장하고, 상기 전치제어신호가 입력되는 경우 저장된 상기 제1 및 제2 코드신호로부터 상기 제1 및 제2 커맨드코드신호를 생성하는 파이프회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 파이프회로는
    상기 합성커맨드에 따라 순차적으로 인에이블되는 제1 및 제2 입력제어신호를 생성하는 입력제어신호생성회로;
    상기 전치제어신호에 따라 순차적으로 인에이블되는 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성회로;
    상기 제1 입력제어신호에 의해 상기 제1 및 제2 코드신호를 저장하고, 상기 제1 출력제어신호에 의해 저장된 상기 제1 및 제2 코드신호를 상기 제1 및 제2 코드신호로 출력하는 제1 래치회로; 및
    상기 제2 입력제어신호에 의해 상기 제1 및 제2 코드신호를 저장하고, 상기 제2 출력제어신호에 의해 저장된 상기 제1 및 제2 코드신호를 상기 제1 및 제2 코드신호로 출력하는 제2 래치회로를 포함하는 반도체장치.
  7. 제 4 항에 있어서, 상기 내부커맨드생성회로는
    상기 합성커맨드를 시프팅하여 제1 내지 제4 시프팅신호를 생성하는 시프팅회로;
    제1 내지 제4 시프팅제어신호에 따라 제1 내지 제4 시프팅신호 중 어느 하나로부터 상기 전치제어신호를 생성하고, 상기 전치제어신호를 상기 클럭의 한 주기만큼 지연하여 선택신호를 생성하는 선택출력회로; 및
    상기 선택신호가 입력되는 시점에 상기 제1 및 제2 커맨드코드신호를 디코딩하여 상기 제1 내지 제4 내부커맨드를 생성하는 커맨드디코더를 포함하는 반도체장치.
  8. 제1 내지 제4 커맨드를 합성하여 합성커맨드를 생성하는 합성커맨드생성회로;
    상기 제1 내지 제4 커맨드를 인코딩하여 제1 및 제2 코드신호를 생성하고, 상기 합성커맨드에 의해 상기 제1 및 제2 코드신호를 저장하며, 제2 시프팅시점 이후 상기 제1 및 제2 코드신호로부터 제1 및 제2 커맨드코드신호를 생성하는 커맨드코드신호생성회로; 및
    상기 합성커맨드를 제1 시프팅시점으로 시프팅한 이후, 상기 제1 및 제2 커맨드코드신호를 디코딩하여 제1 제1 내지 제4 내부커맨드를 생성하는 내부커맨드생성회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 합성커맨드는 상기 제1 내지 제4 커맨드 중 어느 하나가 입력되는 경우 인에이블되는 신호인 반도체장치.
  10. 제 8 항에 있어서, 상기 커맨드코드신호생성회로는
    상기 제1 내지 제4 커맨드를 인코딩하여 상기 제1 및 제2 코드신호를 생성하는 코드신호생성회로; 및
    상기 합성커맨드가 입력되는 경우 상기 제1 및 제2 코드신호를 저장하고, 전치제어신호가 입력되는 경우 저장된 상기 제1 및 제2 코드신호로부터 상기 제1 및 제2 내부라이트커맨드를 생성하는 파이프회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 전치제어신호는 상기 제2 시프팅시점 이후 인에이블되는 신호인 반도체장치.
  12. 제 10 항에 있어서, 상기 파이프회로는
    상기 합성커맨드에 따라 순차적으로 인에이블되는 제1 및 제2 입력제어신호를 생성하는 입력제어신호생성회로;
    상기 전치제어신호에 따라 순차적으로 인에이블되는 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성회로;
    상기 제1 입력제어신호에 의해 상기 제1 및 제2 코드신호를 저장하고, 상기 제1 출력제어신호에 의해 저장된 상기 제1 및 제2 코드신호를 상기 제1 및 제2 코드신호로 출력하는 제1 래치회로; 및
    상기 제2 입력제어신호에 의해 상기 제1 및 제2 코드신호를 저장하고, 상기 제2 출력제어신호에 의해 저장된 상기 제1 및 제2 코드신호를 상기 제1 및 제2 코드신호로 출력하는 제2 래치회로를 포함하는 반도체장치.
  13. 제 8 항에 있어서, 상기 내부커맨드생성회로는
    상기 합성커맨드를 시프팅하여 제1 내지 제4 시프팅신호를 생성하는 시프팅회로;
    제1 내지 제4 시프팅제어신호에 따라 상기 제1 내지 제4 시프팅신호 중 어느 하나로부터 상기 제2 시프팅시점 이후 인에이블되는 상기 전치제어신호를 생성하고, 상기 전치제어신호를 상기 클럭의 한 주기만큼 지연하여 상기 제1 시프팅시점 이후 인에이블되는 선택신호를 생성하는 선택출력회로; 및
    상기 선택신호가 입력되는 시점에 상기 제1 및 제2 커맨드코드신호를 디코딩하여 상기 제1 내지 제4 내부커맨드를 생성하는 커맨드디코더를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 선택출력회로는
    상기 제1 내지 제4 시프팅제어신호에 따라 상기 제1 내지 제4 시프팅신호로부터 선택적으로 인에이블되는 제1 내지 제4 전달신호를 생성하는 전달신호생성회로;
    상기 제1 내지 제4 전달신호 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 전치제어신호를 생성하는 전치제어신호생성회로; 및
    상기 전치제어신호를 상기 클럭의 한 주기만큼 지연하여 상기 선택신호를 생성하는 선택신호생성회로를 포함하는 반도체장치.
  15. 제 13 항에 있어서, 상기 커맨드디코더는
    상기 제1 및 제2 커맨드코드신호의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 디코딩신호를 생성하는 디코딩신호생성회로; 및
    상기 선택신호가 인에이블되는 경우 상기 제1 내지 제4 디코딩신호로부터 선택적으로 인에이블되는 상기 제1 내지 제4 내부커맨드를 생성하는 논리회로를 포함하는 반도체장치.
  16. 다수의 커맨드 중 적어도 어느 하나가 입력되는 경우 인에이블되는 합성커맨드를 생성하는 합성커맨드생성단계;
    상기 다수의 커맨드를 인코딩하여 코드신호를 생성하고, 다수의 래치회로에 상기 코드신호를 저장하며, 제2 시프팅시점 이후 저장된 코드신호로부터 커맨드코드신호를 생성하는 커맨드저장단계; 및
    상기 합성커맨드를 시프팅하여 제1 시프팅시점 이후 상기 커맨드코드신호를 디코딩하여 다수의 내부커맨드를 생성하는 내부커맨드생성단계를 포함하는 커맨드생성방법.
  17. 제 16 항에 있어서, 상기 커맨드저장단계는
    상기 다수의 커맨드를 인코딩하여 코드신호를 생성하는 코드신호생성단계;
    상기 합성커맨드에 의해 순차적으로 인에이블되는 입력제어신호를 생성하는 입력제어신호생성단계; 및
    상기 입력제어신호에 따라 상기 코드신호를 상기 다수의 래치회로에 저장하는 래치단계를 포함하는 커맨드생성방법.
  18. 제 16 항에 있어서, 상기 내부커맨드생성단계는
    상기 합성커맨드를 시프팅하여 상기 제2 시프팅시점 이후 인에이블되는 전치제어신호를 생성하고, 상기 제1 시프팅시점 이후 인에이블되는 선택신호를 생성하는 시프팅단계;
    상기 전치제어신호에 의해 순차적으로 인에이블되는 출력제어신호를 생성하는 출력제어신호생성단계; 및
    상기 출력제어신호에 따라 상기 다수의 래치회로에 저장된 상기 코드신호를 커맨드코드신호로 출력하고, 상기 선택신호가 인에이블되는 경우 상기 커맨드코드신호를 디코딩하여 상기 다수의 내부커맨드를 생성하는 내부커맨드출력단계를 포함하는 반도체장치.
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