KR20200093100A - 표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법 - Google Patents

표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법 Download PDF

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Abstract

표시 장치용 도전선은 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층, 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층, 그리고 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함할 수 있다.

Description

표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법{CONDUCTIVE LINE FOR DISPLAY DEVICE, DISPLAY DEVICE INCLUDING THE SAME, AND METHOD OF MANUFACTURING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 장치용 도전선, 도전선을 포함하는 표시 장치, 그리고 도전선을 포함하는 표시 장치의 제조 방법에 관한 것이다.
다양한 전기적 신호 정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 가지는 다양한 평판 표시 장치들이 사용되고 있다. 평판 표시 장치 중 액정 표시 장치 및 유기 발광 표시 장치는 해상도, 화질 등이 우수하여 널리 상용화되고 있다. 특히, 유기 발광 표시 장치는 응답 속도가 빠르고, 소비 전력이 낮으며, 자체 발광하므로 시야각이 우수하여 차세대 평판 표시 장치로 주목 받고 있다.
최근, 높은 해상도를 갖는 표시 장치에 대한 요구가 증가하고 있으며, 이에 따라, 단위 면적당 화소들의 개수가 증가하는 방향으로 연구가 진행되고 있다. 한편, 고해상도의 표시 장치에 인가되는 영상 신호를 빠르게 처리하기 위하여 저저항의 도전선의 필요성이 증대되고 있으며, 이를 위해 도전선의 재료로 기존의 몰리브덴(Mo) 등을 대체하는 알루미늄(Al) 등을 이용하는 방법에 대한 연구가 이루어지고 있다.
한편, 고온 공정에서 알루미늄(Al)을 포함하는 도전선에 알루미늄(Al)의 힐록(hillock)이 발생할 수 있고, 이를 방지하기 위하여 알루미늄(Al)을 포함하는 배선층 상에 티타늄(Ti) 등을 포함하는 캡핑층이 추가적으로 형성될 수 있다. 그러나 상기 캡핑층의 두께가 증가하는 경우, 도전선의 식각 공정에서 상기 캡핑층에 포함된 그레인들에 의한 잔사가 과도하게 생성될 수 있다.
본 발명의 일 목적은 과도한 양의 잔사가 생성되지 않는 표시 장치용 도전선 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 과도한 양의 잔사가 생성되는 것을 방지하는 도전선을 포함하는 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치용 도전선은 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층, 상기 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층, 그리고 상기 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 층 및 상기 제2 층은 각각 단층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 복수의 서브 층들을 서로 실질적으로 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 서브 층들은 각각 티타늄을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 서브 층들을 서로 상이한 물질들을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 서브 층들 중 적어도 하나는 티타늄을 포함하고, 상기 복수의 서브 층들 중 적어도 다른 하나는 질화티타늄 또는 산화티타늄(TiOx)을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 서브 층들의 두께들은 서로 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 제3 층의 두께는 상기 제1 층의 두께보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 층의 두께는 상기 제1 층의 두께 및 상기 제3 층의 두께보다 작을 수 있다.
일 실시예에 있어서, 상기 제3 층은 2개, 3개, 또는 4개의 상기 서브 층들로 이루어질 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 반도체층, 상기 반도체층 상에 배치되는 제1 도전선, 그리고 상기 제1 도전선 상에 배치되는 제2 도전선을 포함할 수 있다. 상기 제2 도전선은 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층, 상기 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층, 그리고 상기 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전선은 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 상기 제1 층 상에 배치되고, 질화티타늄을 포함하는 제2 층, 그리고 상기 제2 층 상에 배치되고, 티타늄을 포함하며, 단층 구조를 갖는 제3 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 도전선의 상기 제3 층의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 크거나 같을 수 있다.
일 실시예에 있어서, 상기 제2 도전선의 상기 제3 층의 상기 복수의 서브 층들 각각의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 도전선의 상기 제3 층에 포함된 그레인들의 평균 크기는 상기 제1 도전선의 상기 제3 층에 포함된 그레인들의 평균 크기보다 작을 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 도전선 상에 배치되는 제3 도전선을 더 포함하고, 상기 제3 도전선은 상기 반도체층의 일부를 노출하는 제1 접촉 구멍을 통해 상기 반도체층과 접촉하고, 상기 제2 도전선의 일부를 노출하는 제2 접촉 구멍을 통해 상기 제2 도전선과 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 접촉 구멍의 깊이는 상기 제2 접촉 구멍의 깊이보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 도전선 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 그리고 상기 발광층 상에 배치되는 제2 전극을 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 제1 도전선을 형성하는 단계, 그리고 상기 제1 도전선 상에 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄(TiNx)을 포함하는 제2 층, 및 티타늄(Ti)을 포함하는 제3 층을 포함하는 제2 도전선을 형성하는 단계를 포함할 수 있다. 상기 제2 도전선을 형성하는 단계는 상기 제2 도전선의 상기 제3 층을 분할 증착하는 단계를 포함하며, 상기 제2 도전선의 상기 제3 층은 상기 분할 증착에 의해 형성된 복수의 서브 층들이 적층된 복층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전선은 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄을 포함하는 제2 층, 및 티타늄을 포함하는 제3 층을 포함할 수 있다. 상기 제1 도전선을 형성하는 단계는 상기 제1 도전선의 상기 제3 층을 연속 증착하는 단계를 포함하며, 상기 제1 도전선의 상기 제3 층은 상기 연속 증착에 의해 형성된 단층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 제2 도전선의 상기 제3 층의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 크거나 같을 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 도전선을 형성하는 단계 전에 상기 반도체층을 덮는 제1 절연층을 형성하는 단계, 상기 제2 도전선을 형성하는 단계 전에 상기 제1 도전선을 덮는 제2 절연층을 형성하는 단계, 상기 제2 도전선을 덮는 제3 절연층을 형성하는 단계, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하여 상기 반도체층의 일부를 노출하는 제1 접촉 구멍을 형성하는 단계, 상기 제3 절연층을 관통하여 상기 제2 도전선의 일부를 노출하는 제2 접촉 구멍을 형성하는 단계, 그리고 상기 제3 절연층 상에 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 채우는 제3 도전선을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍은 실질적으로 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제2 도전선 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 발광층을 형성하는 단계, 그리고 상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치용 도전선 및 이를 포함하는 표시 장치에 있어서, 도전선이 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄을 포함하는 제2 층, 및 티타늄을 포함하는 제3 층을 포함하고, 제3 층이 복수의 서브 층들이 적층된 복층 구조를 가질 수 있다. 이에 따라, 식각 과정에서 과도한 양의 잔사가 생성되지 않는 도전선이 제공될 수 있다.
본 발명의 실시예들에 따른 도전선을 포함하는 표시 장치의 제조 방법에 있어서, 분할 증착에 의해 도전선의 제3 층의 복수의 서브 층들이 형성될 수 있다. 이에 따라, 도전선의 식각 과정에서 과도한 양의 잔사가 생성되는 것을 방지할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 화소의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 4는 도 3의 제1 도전선을 나타내는 단면도이다.
도 5는 도 3의 제2 도전선을 나타내는 단면도이다.
도 6a 및 도 6b는 도 4의 제1 도전선의 제3 층의 그레인들을 나타내는 도면들이다.
도 7a, 도 7b, 및 도 7c는 도 5의 제2 도전선의 제3 층의 그레인들을 나타내는 도면들이다.
도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치용 도전선, 표시 장치, 그리고 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 내지 도 7c를 참조하여 본 발명의 일 실시예에 따른 표시 장치용 도전선 및 이를 포함하는 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 및 기판(110) 상에 배치되는 복수의 화소들(PX)을 포함할 수 있다.
기판(110)은 표시 영역(DA) 및 주변 영역(PA)을 포함할 수 있다. 주변 영역(PA)은 표시 영역(DA)의 외측에 위치할 수 있다. 주변 영역(PA)은 표시 영역(DA)의 적어도 일 측에 위치할 수 있다.
표시 영역(DA)에는 복수의 게이트선들(GL) 및 복수의 데이터선들(DL)이 배치될 수 있다. 게이트선들(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 데이터선들(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)을 따라 배열될 수 있다. 게이트선들(GL) 및 데이터선들(DL)은 주변 영역(PA)에 위치하는 게이트 구동부 및 데이터 구동부에 각각 연결되어 게이트 신호 및 데이터 신호를 각각 전송 받을 수 있다.
게이트선들(GL)과 데이터선들(DL)이 교차하는 부분들에는 각각 화소들(PX)이 배치될 수 있고, 화소들(PX) 각각은 대응하는 게이트선(GL) 및 대응하는 데이터선(DL)에 연결되어 상기 게이트 신호 및 상기 데이터 신호를 전송 받을 수 있다. 화소들(PX) 각각은 상기 게이트 신호 및 상기 데이터 신호에 기초하여 광을 방출할 수 있고, 화소들(PX)이 각각 방출하는 광들이 조합되어 표시 영역(DA)에서 영상이 표시될 수 있다. 주변 영역(PA)에는 화소들(PX)이 배치되지 않을 수 있고, 이에 따라, 주변 영역(PA)은 비표시 영역일 수 있다.
도 2는 도 1의 화소(PX)의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 게이트선(GL), 데이터선(DL), 제1 전원(ELVDD), 및 제2 전원(ELVSS)에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제1 전원(ELVDD)의 전압 레벨은 제2 전원(ELVSS)의 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(CAP), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예들에 있어서, 화소(PX)는 3 개 이상의 트랜지스터들 및/또는 2 개 이상의 커패시터들을 포함할 수도 있다. 또한, 다른 실시예들에 있어서, 도 2에 도시된 화소(PX)의 구성들의 연결 관계와 상이하게 화소(PX)의 구성들이 연결될 수도 있다.
제1 트랜지스터(TR1)는 게이트선(GL)에 연결된 게이트 전극, 데이터선(DL)에 연결된 소스 전극, 그리고 제1 노드(N1)에 연결된 드레인 전극을 가질 수 있다. 제2 트랜지스터(TR2)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 소스 전극, 그리고 유기 발광 다이오드(OLED)에 연결된 드레인 전극을 가질 수 있다. 커패시터(CAP)는 제1 노드(N1)에 연결된 제1 커패시터 전극 및 제1 전원(ELVDD)에 연결된 제2 커패시터 전극을 가질 수 있다. 유기 발광 다이오드(OLED)는 제2 트랜지스터(TR2)에 연결된 양극(anode) 및 제2 전원(ELVSS)에 연결된 음극(cathode)을 가질 수 있다.
제1 트랜지스터(TR1)가 게이트선(GL)으로부터 전송된 상기 게이트 신호에 의해 턴 온되는 경우, 제1 트랜지스터(TR1)는 데이터선(DL)으로부터 전송된 상기 데이터 신호를 제1 노드(N1)에 전송할 수 있다. 제2 트랜지스터(TR2)는 커패시터(CAP)에 저장된 제1 전원(ELVDD)과 제1 노드(N1) 사이의 전압에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 제공할 수 있고, 유기 발광 다이오드(OLED)는 상기 구동 전류에 기초하여 발광할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 4는 도 3의 제1 도전선을 나타내는 단면도이다. 도 5는 도 3의 제2 도전선을 나타내는 단면도이다. 도 6a 및 도 6b는 도 4의 제1 도전선의 제3 층의 그레인들을 나타내는 도면들이다. 도 7a, 도 7b, 및 도 7c는 도 5의 제2 도전선의 제3 층의 그레인들을 나타내는 도면들이다. 예를 들면, 도 3은 도 2에 도시된 화소(PX)를 나타낼 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(CAP), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 기판(110) 상에는 순차적으로 적층되는 반도체층(131, 132), 제1 도전선(151, 153), 제2 도전선(172, 173), 제3 도전선(191a, 191b, 192a, 192b), 제1 전극(220), 발광층(240), 그리고 제2 전극(250)이 배치될 수 있다.
기판(110)은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 기판(110)을 통해 침투하는 산소, 수분 등과 같은 불순물을 차단할 수 있다. 또한, 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공할 수 있다. 버퍼층(120)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 선택적으로, 버퍼층(120)은 생략될 수 있다.
버퍼층(120) 상에는 반도체층(131, 132)이 배치될 수 있다. 반도체층(131, 132)은 서로 이격되는 제1 반도체(131) 및 제2 반도체(132)를 포함할 수 있다. 반도체층(131, 132)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다. 제1 반도체(131) 및 제2 반도체(132)는 각각 소스 영역, 드레인 영역, 및 이들 사이에 형성되는 채널 영역을 포함할 수 있다.
반도체층(131, 132) 상에는 제1 절연층(140)이 배치될 수 있다. 제1 절연층(140)은 반도체층(131, 132)을 덮으며 버퍼층(120) 상에 배치될 수 있다. 제1 절연층(140)은 제1 도전선(151, 153)을 반도체층(131, 132)으로부터 절연시킬 수 있다. 제1 절연층(140)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 일 실시예에 있어서, 제1 절연층(140)은 약 600 Å 내지 약 1400 Å의 두께를 갖는 실리콘 산화물층일 수 있다.
제1 절연층(140) 상에는 제1 도전선(151, 153)이 배치될 수 있다. 제1 도전선(151, 153)은 서로 이격되는 제1 게이트 전극(151) 및 제1 커패시터 전극(153)을 포함할 수 있다. 제1 게이트 전극(151)은 제1 반도체(131)의 상기 채널 영역과 중첩할 수 있다.
도 4를 참조하면, 제1 도전선(400)은 복수의 층들(410, 420, 430)을 포함할 수 있다. 도 4의 제1 도전선(400)은 도 3의 제1 도전선(151, 153)에 상응할 수 있다. 제1 도전선(400)은 제1 층(410), 제1 층(410) 상에 배치되는 제2 층(420), 및 제2 층(420) 상에 배치되는 제3 층(430)을 포함할 수 있다.
제1 층(410)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 알루미늄(Al)은 상대적으로 작은 비저항을 가질 수 있고, 이에 따라, 제1 층(410)은 제1 도전선(400)의 주 배선층의 역할을 할 수 있다. 일 실시예에 있어서, 제1 층(410)은 단층 구조를 가질 수 있다. 이 경우, 제1 층(410)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다. 일 실시예에 있어서, 제1 층(410)의 두께(TH41)는 약 1000 Å 내지 약 1800 Å일 수 있다.
제2 층(420)은 질화티타늄(TiNx)을 포함할 수 있다. 제2 층(420)은 제1 층(410)과 제3 층(430) 사이에 배치되어, 제1 층(410)과 제3 층(430) 사이에 물질이 확산되는 것을 방지하는 보조 배선층의 역할을 할 수 있다. 제1 층(410)과 제3 층(430) 사이에 제2 층(420)이 형성됨에 따라, 제1 층(410)과 제3 층(430) 사이에 물질이 확산되어 상대적으로 큰 비저항을 갖는 금속 합금이 형성되는 것을 방지할 수 있다. 일 실시예에 있어서, 제2 층(420)은 단층 구조를 가질 수 있다. 이 경우, 제2 층(420)은 질화티타늄(TiNx)으로 이루어질 수 있다. 일 실시예에 있어서, 제2 층(420)의 두께(TH42)는 약 100 Å 내지 약 300 Å일 수 있다.
제3 층(430)은 티타늄(Ti)을 포함할 수 있다. 제3 층(430)은 고온 공정에서 나타날 수 있는 제1 층(410)에 포함된 알루미늄(Al)의 힐록(hillock)을 방지하는 캡핑층의 역할을 할 수 있다. 일 실시예에 있어서, 제3 층(430)은 단층 구조를 가질 수 있다. 이 경우, 제3 층(430)은 티타늄(Ti)으로 이루어질 수 있다. 일 실시예에 있어서, 제3 층(430)의 두께(TH43)는 약 300 Å 내지 약 700 Å일 수 있다.
일 실시예에 있어서, 제3 층(430)의 두께(TH43)는 제1 층(410)의 두께(TH41)보다 작을 수 있다. 제3 층(430)은 캡핑층의 역할을 하므로, 제1 도전선(400)에 의한 단차를 감소시키기 위해 상대적으로 작은 두께를 가질 수 있다. 일 실시예에 있어서, 제2 층(420)의 두께(TH42)는 제1 층(410)의 두께(TH41) 및 제3 층(430)의 두께(TH43)보다 작을 수 있다. 제2 층(420)은 금속 질화물을 포함하여 상대적으로 비저항이 크기 때문에, 금속을 포함하는 제1 층(410) 및 제3 층(430)보다 작은 두께를 가질 수 있다.
제1 도전선(151, 153) 상에는 제2 절연층(160)이 배치될 수 있다. 제2 절연층(160)은 제1 도전선(151, 153)을 덮으며 제1 절연층(140) 상에 배치될 수 있다. 제2 절연층(160)은 제2 도전선(172, 173)을 제1 도전선(151, 153)으로부터 절연시킬 수 있다. 제2 절연층(160)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다. 일 실시예에 있어서, 제2 절연층(160)은 약 600 Å 내지 약 1400 Å의 두께를 갖는 실리콘 질화물층일 수 있다.
제2 절연층(160) 상에는 제2 도전선(172, 173)이 배치될 수 있다. 제2 도전선(172, 173)은 서로 이격되는 제2 게이트 전극(172) 및 제2 커패시터 전극(173)을 포함할 수 있다. 제2 게이트 전극(172)은 제2 반도체(132)의 상기 채널 영역과 중첩할 수 있다. 제2 커패시터 전극(173)은 제1 커패시터 전극(153)과 중첩할 수 있다. 제1 커패시터 전극(153)과 제2 커패시터 전극(173)에 의해 커패시터(CAP)가 형성될 수 있다.
제2 도전선(172, 173) 상에는 제3 절연층(180)이 배치될 수 있다. 제3 절연층(180)은 제2 도전선(172, 173)을 덮으며 제2 절연층(160) 상에 배치될 수 있다. 제3 절연층(180)은 제3 도전선(191a, 191b, 192a, 192b)을 제2 도전선(172, 173)으로부터 절연시킬 수 있다. 제3 절연층(180)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층 또는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
제3 절연층(180) 상에는 제3 도전선(191a, 191b, 192a, 192b)이 배치될 수 있다. 제3 도전선(191a, 191b, 192a, 192b)은 서로 이격되는 제1 소스 전극(191a), 제1 드레인 전극(191b), 제2 소스 전극(192a), 및 제2 드레인 전극(192b)을 포함할 수 있다. 제1 소스 전극(191a) 및 제1 드레인 전극(191b)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통하는 접촉 구멍들을 통해 각각 제1 반도체(131)의 상기 소스 영역 및 상기 드레인 영역에 접촉할 수 있다.
제2 소스 전극(192a)은 제2 반도체(132)의 일부를 노출하는 제1 접촉 구멍(CH1)을 통해 제2 반도체(132)의 상기 소스 영역에 접촉할 수 있고, 제2 커패시터 전극(173)의 일부를 노출하는 제2 접촉 구멍(CH2)을 통해 제2 커패시터 전극(173)에 접촉할 수 있다. 제1 접촉 구멍(CH1)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통할 수 있고, 제2 접촉 구멍(CH2)은 제3 절연층(180)을 관통할 수 있다. 이 경우, 제1 접촉 구멍(CH1)의 깊이는 제2 접촉 구멍(CH2)의 깊이보다 클 수 있다.
제2 드레인 전극(192b)은 제1 절연층(140), 제2 절연층(160), 및 제3 절연층(180)을 관통하는 접촉 구멍을 통해 제2 반도체(132)의 상기 드레인 영역에 접촉할 수 있다. 제1 반도체(131), 제1 게이트 전극(151), 제1 소스 전극(191a), 및 제1 드레인 전극(191b)에 의해 제1 트랜지스터(TR1)가 형성될 수 있고, 제2 반도체(132), 제2 게이트 전극(172), 제2 소스 전극(192a), 및 제2 드레인 전극(192b)에 의해 제2 트랜지스터(TR2)가 형성될 수 있다.
도 5를 참조하면, 제2 도전선(500)은 복수의 층들(510, 520, 530)을 포함할 수 있다. 도 5의 제2 도전선(500)은 도 3의 제2 도전선(172, 173)에 상응할 수 있다. 제2 도전선(500)은 제1 층(510), 제1 층(510) 상에 배치되는 제2 층(520), 및 제2 층(520) 상에 배치되는 제3 층(530)을 포함할 수 있다.
제1 층(510)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 알루미늄(Al)은 상대적으로 작은 비저항을 가질 수 있고, 이에 따라, 제1 층(510)은 제2 도전선(500)의 주 배선층의 역할을 할 수 있다. 일 실시예에 있어서, 제1 층(510)은 단층 구조를 가질 수 있다. 이 경우, 제1 층(510)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다. 일 실시예에 있어서, 제1 층(510)의 두께(TH51)는 약 1000 Å 내지 약 1800 Å일 수 있다. 일 실시예에 있어서, 제2 도전선(500)의 제1 층(510)은 제1 도전선(400)의 제1 층(410)과 실질적으로 동일한 물질을 포함할 수 있고, 실질적으로 동일한 두께를 가질 수 있다.
제2 층(520)은 질화티타늄(TiNx)을 포함할 수 있다. 제2 층(520)은 제1 층(510)과 제3 층(530) 사이에 배치되어, 제1 층(510)과 제3 층(530) 사이에 물질이 확산되는 것을 방지하는 보조 배선층의 역할을 할 수 있다. 제1 층(510)과 제3 층(530) 사이에 제2 층(520)이 형성됨에 따라, 제1 층(510)과 제3 층(530) 사이에 물질이 확산되어 상대적으로 큰 비저항을 갖는 금속 합금이 형성되는 것을 방지할 수 있다. 일 실시예에 있어서, 제2 층(520)은 단층 구조를 가질 수 있다. 이 경우, 제2 층(520)은 질화티타늄(TiNx)으로 이루어질 수 있다. 일 실시예에 있어서, 제2 층(520)의 두께(TH52)는 약 100 Å 내지 약 300 Å일 수 있다. 일 실시예에 있어서, 제2 도전선(500)의 제2 층(520)은 제1 도전선(400)의 제2 층(420)과 실질적으로 동일한 물질을 포함할 수 있고, 실질적으로 동일한 두께를 가질 수 있다.
제3 층(530)은 티타늄(Ti)을 포함할 수 있다. 제3 층(530)은 고온 공정에서 나타날 수 있는 제1 층(510)에 포함된 알루미늄(Al)의 힐록(hillock)을 방지하는 캡핑층의 역할을 할 수 있다. 일 실시예에 있어서, 제3 층(530)의 두께(TH53)는 약 600 Å 내지 약 1000 Å일 수 있다.
제3 층(530)은 복층 구조를 가질 수 있다. 이 경우, 제3 층(530)은 적층된 복수의 서브 층들(531, 532, 533)을 포함할 수 있다. 일 실시예에 있어서, 제3 층(530)은 3개의 서브 층들(531, 532, 533)로 이루어질 수 있다. 예를 들면, 제3 층(530)은 순차적으로 적층된 제1 서브 층(531), 제2 서브 층(532), 및 제3 서브 층(533)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 제3 층(530)은 2개 또는 4개의 서브 층들을 포함할 수 있다. 또한, 제3 층(530)은 5개 이상의 서브 층들을 포함할 수도 있다. 이하, 본 실시예에서는 제3 층(530)이 3개의 서브 층들(531, 532, 533)을 포함하는 것으로 예시적으로 설명한다.
일 실시예에 있어서, 복수의 서브 층들(531, 532, 533)은 서로 실질적으로 동일한 물질을 포함할 수 있다. 이 경우, 복수의 서브 층들(531, 532, 533)은 각각 티타늄(Ti)을 포함할 수 있다.
다른 실시예에 있어서, 복수의 서브 층들(531, 532, 533)은 서로 상이한 물질들을 포함할 수 있다. 이 경우, 복수의 서브 층들(531, 532, 533) 중 적어도 하나는 티타늄(Ti)을 포함할 수 있고, 복수의 서브 층들(531, 532, 533) 중 적어도 다른 하나는 질화티타늄(TiNx) 또는 산화티타늄(TiOx)을 포함할 수 있다. 예를 들면, 제1 서브 층(531) 및 제3 서브 층(533)은 각각 티타늄(Ti)을 포함할 수 있고, 제2 서브 층(532)은 질화티타늄(TiNx)을 포함할 수 있다.
일 실시예에 있어서, 복수의 서브 층들(531, 532, 533)의 두께들은 서로 실질적으로 동일할 수 있다. 예를 들면, 3 개의 서브 층들(531, 532, 533)을 포함하는 제3 층(530)의 두께(TH53)가 약 900 Å인 경우에 서브 층들(531, 532, 533) 각각의 두께는 약 300 Å일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 복수의 서브 층들(531, 532, 533)의 두께들은 서로 상이할 수 있다.
일 실시예에 있어서, 제3 층(530)의 두께(TH53)는 제1 층(510)의 두께(TH51)보다 작을 수 있다. 제3 층(530)은 캡핑층의 역할을 하므로, 제2 도전선(500)에 의한 단차를 감소시키기 위해 상대적으로 작은 두께를 가질 수 있다. 일 실시예에 있어서, 제2 층(520)의 두께(TH52)는 제1 층(510)의 두께(TH51) 및 제3 층(530)의 두께(TH53)보다 작을 수 있다. 제2 층(520)은 금속 질화물을 포함하여 상대적으로 비저항이 크기 때문에, 금속을 포함하는 제1 층(510) 및 제3 층(530)보다 작은 두께를 가질 수 있다.
일 실시예에 있어서, 제2 도전선(500)의 제3 층(530)의 두께(TH53)는 제1 도전선(400)의 제3 층(430)의 두께(TH43)보다 크거나 같을 수 있다. 제1 접촉 구멍(CH1)과 제2 접촉 구멍(CH2)을 실질적으로 동시에 형성하는 경우에, 전술한 바와 같이 제1 접촉 구멍(CH1)의 깊이가 제2 접촉 구멍(CH2)의 깊이보다 크기 때문에, 제1 접촉 구멍(CH1)이 형성되는 동안 제2 도전선(500)의 제3 층(530)이 식각될 수 있다. 이 경우, 제2 도전선(500)의 제3 층(530)이 상대적으로 큰 두께를 가짐에 따라, 제2 도전선(500)의 제2 층(520) 및 제1 층(510)이 식각되지 않을 수 있다.
일 실시예에 있어서, 제2 도전선(500)의 제3 층(530)의 서브 층들(531, 532, 533) 각각의 두께는 제1 도전선(400)의 제3 층(430)의 두께(TH43)보다 작을 수 있다. 금속층이 복수의 서브 층들이 적층된 복층 구조를 갖는 경우, 같은 두께의 금속층이 단층 구조를 갖는 경우보다 크기가 더 작은 그레인들을 포함할 수 있다. 도 6a 및 도 6b는 제1 도전선(400)의 제3 층(430)에 포함된 크기가 상대적으로 큰 그레인들을 도시하고 있고, 도 7a, 도 7b, 및 도 7c는 제2 도전선(500)의 제3 층(530)에 포함된 크기가 상대적으로 작은 그레인들을 도시하고 있다. 복수의 서브 층들(531, 532, 533)이 적층된 복층 구조를 갖는 제2 도전선(500)의 제3 층(530)은 동일한 두께의 단층 구조를 갖는 제1 도전선(400)의 제3 층(430)보다 단위 부피당 더 많은 수의 그레인들을 포함할 수 있다. 이에 따라, 제2 도전선(500)의 제3 층(530)에 포함된 그레인들의 평균 크기는 제1 도전선(400)의 제3 층(430)에 포함된 그레인들의 평균 크기보다 작을 수 있다. 예를 들면, 제2 도전선(500)의 제3 층(530)에 포함된 그레인들의 평균 높이는 제1 도전선(400)의 제3 층(430)에 포함된 그레인들의 평균 높이보다 작을 수 있다. 이에 따라, 기판(110)의 수직 방향으로 성장하는 제2 도전선(500)의 제3 층(530)의 그레인들의 높이들에 상응하는 제2 도전선(500)의 제3 층(530)의 서브 층들(531, 532, 533) 각각의 두께는 기판(110)의 수직 방향으로 성장하는 제1 도전선(400)의 제3 층(430)의 그레인들의 높이들에 상응하는 제1 도전선(400)의 제3 층(430)의 두께(TH43)보다 작을 수 있다.
제3 도전선(191a, 191b, 192a, 192b) 상에는 제4 절연층(210)이 배치될 수 있다. 제4 절연층(210)은 제3 도전선(191a, 191b, 192a, 192b)을 덮으며 제3 절연층(180) 상에 배치될 수 있다. 제4 절연층(210)은 제3 도전선(191a, 191b, 192a, 192b)의 상부에 평탄면을 제공할 수 있다. 제4 절연층(210)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층 또는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
제4 절연층(210) 상에는 제1 전극(220)이 배치될 수 있다. 제1 전극(220)은 각 화소 별로 형성될 수 있다. 제1 전극(220)은 제4 절연층(210)에 형성된 접촉 구멍을 통해 제2 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 제1 전극(220)은 금속, 투명 도전성 산화물 등을 포함할 수 있다.
제1 전극(220) 상에는 제5 절연층(230)이 배치될 수 있다. 제5 절연층(230)은 제1 전극(220)의 가장자리를 덮으며 제4 절연층(210) 상에 배치될 수 있다. 제5 절연층(230)은 제1 전극(220)의 일부를 노출하는 개구를 포함할 수 있다. 예를 들면, 제5 절연층(230)의 상기 개구는 제1 전극(220)의 중심부를 노출하고, 이에 따라, 제5 절연층(230)은 제1 전극(220)의 상기 중심부에 대응하는 발광 영역을 정의할 수 있다. 제5 절연층(230)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등의 유기 절연 물질을 포함할 수 있다.
제1 전극(220) 상에는 발광층(240)이 배치될 수 있다. 발광층(240)은 제5 절연층(230)의 상기 개구에 의해 노출된 제1 전극(220) 상에 배치될 수 있다. 발광층(240)은 주입된 전자와 정공의 결합에 의해서 발광할 수 있다. 일 실시예에 있어서, 제1 전극(220)과 발광층(240) 사이에는 정공을 주입하는 정공 주입층(hole injection layer, HIL) 및/또는 정공의 수송성이 우수하고 발광층(240)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL)이 배치될 수 있다. 일 실시예에 있어서, 발광층(240) 상에는 발광층(240)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 발광층(240)으로 원활하게 수송하기 위한 전자 수송층(electron transport layer, ETL), 및/또는 전자를 주입하는 전자 주입층(electron injection layer, EIL)이 배치될 수 있다.
발광층(240) 상에는 제2 전극(250)이 배치될 수 있다. 제2 전극(250)은 복수의 화소들에 공통으로 형성될 수 있다. 제2 전극(250)은 금속, 투명 도전성 산화물 등을 포함할 수 있다. 제1 전극(220), 발광층(240), 및 제2 전극(250)에 의해 유기 발광 다이오드(OLED)가 형성될 수 있다. 일 실시예에 있어서, 제1 전극(220)은 유기 발광 다이오드(OLED)의 양극일 수 있고, 제2 전극(250)은 유기 발광 다이오드(OLED)의 음극일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 전극(220)은 유기 발광 다이오드(OLED)의 음극일 수 있고, 제2 전극(250)은 유기 발광 다이오드(OLED)의 양극일 수도 있다.
이하, 도 3, 도 8 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 도전선을 포함하는 표시 장치의 제조 방법을 설명한다.
도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 8을 참조하면, 먼저 기판(110) 상에 무기 절연 물질을 증착하여 버퍼층(120)을 형성할 수 있다. 그 다음, 버퍼층(120) 상에 반도체 물질을 증착하고 이를 패터닝하여 제1 반도체(131) 및 제2 반도체(132)를 포함하는 반도체층(131, 132)을 형성할 수 있다.
도 9를 참조하면, 먼저 반도체층(131, 132)이 형성된 버퍼층(120) 상에 무기 절연 물질을 증착하여 제1 절연층(140)을 형성할 수 있다. 그 다음, 제1 절연층(140) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 제1 게이트 전극(151) 및 제1 커패시터 전극(153)을 포함하는 제1 도전선(151, 153)을 형성할 수 있다.
제1 도전선(151, 153)의 형성을 좀 더 구체적으로 설명하면, 도 4에 도시된 바와 같이, 알루미늄(Al) 또는 알루미늄 합금을 증착하고, 그 위에 질화티타늄(TiNx)을 증착하며, 그 위에 티타늄(Ti)을 증착하고, 이들을 패터닝하여 제1 층(410), 제2 층(420), 및 제3 층(430)을 포함하는 제1 도전선(400)이 형성될 수 있다. 제1 도전선(400)의 제3 층(430)은 스퍼터링(sputtering) 등과 같은 진공 증착에 의해 형성될 수 있다. 이 경우, 제1 도전선(400)의 제3 층(430)은 티타늄(Ti)의 연속적인 증착에 의해 형성될 수 있다. 이와 같이, 물질을 시차를 두지 않고 연속적으로 증착하는 것을 연속 증착이라고 한다. 이와 같은 연속 증착에 의할 때, 도 6a 및 도 6b에 도시된 바와 같이, 상대적으로 크기가 큰 그레인들을 포함하는 단층 구조를 갖는 제1 도전선(400)의 제3 층(430)이 형성될 수 있다.
도 10을 참조하면, 먼저 제1 도전선(151, 153)이 형성된 제1 절연층(140) 상에 무기 절연 물질을 증착하여 제2 절연층(160)을 형성할 수 있다. 그 다음, 제2 절연층(160) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 제2 게이트 전극(172) 및 제2 커패시터 전극(173)을 포함하는 제2 도전선(172, 173)을 형성할 수 있다. 이 경우, 제1 커패시터 전극(153) 및 제2 커패시터 전극(173)을 포함하는 커패시터(CAP)가 형성될 수 있다. 그 다음, 불순물을 도핑하여 제1 반도체(131)의 소스 영역 및 드레인 영역, 그리고 제2 반도체(132)의 소스 영역 및 드레인 영역을 형성할 수 있다.
제2 도전선(172, 173)의 형성을 좀 더 구체적으로 설명하면, 도 5에 도시된 바와 같이, 알루미늄(Al) 또는 알루미늄 합금을 증착하고, 그 위에 질화티타늄(TiNx)을 증착하며, 그 위에 티타늄(Ti), 질화티타늄(TiNx), 및/또는 산화티타늄(TiOx)을 증착하고, 이들을 패터닝하여 제1 층(510), 제2 층(520), 및 제3 층(530)을 포함하는 제2 도전선(500)이 형성될 수 있다. 제2 도전선(500)의 제3 층(530)은 스퍼터링(sputtering) 등과 같은 진공 증착에 의해 형성될 수 있다. 이 경우, 제2 도전선(500)의 제3 층(530)은 티타늄(Ti), 질화티타늄(TiNx), 및/또는 산화티타늄(TiOx)의 불연속적인 증착에 의해 형성될 수 있다. 예를 들면, 티타늄(Ti), 질화티타늄(TiNx), 및 산화티타늄(TiOx) 중 어느 하나를 증착한 후에 중단(break)하고, 그 위에 티타늄(Ti), 질화티타늄(TiNx), 및 산화티타늄(TiOx) 중 어느 하나를 증착한 후에 중단하며, 그 위에 티타늄(Ti), 질화티타늄(TiNx), 및 산화티타늄(TiOx) 중 어느 하나를 증착한 후에 이들을 패터닝하여 제1 서브 층(531), 제2 서브 층(532), 및 제3 서브층(533)을 포함하는 제2 도전선(500)의 제3 층(530)을 형성할 수 있다. 이와 같이, 물질을 시차를 두고 불연속적으로 증착하는 것을 분할 증착이라고 한다. 이 경우, 제1 서브 층(531)의 성막 조건, 제2 서브 층(532)의 성막 조건, 및 제3 서브층(533)의 성막 조건은 서로 동일할 수도 있고, 상이할 수도 있다. 또한, 제1 서브 층(531)의 물질, 제2 서브 층(532)의 물질, 및 제3 서브층(533)의 물질은 서로 동일할 수도 있고, 상이할 수도 있다. 이에 따라, 불연속적이고 사이에 계면이 존재하는 제1 서브 층(531), 제2 서브 층(532), 및 제3 서브층(533)이 형성될 수 있다. 이와 같은 분할 증착에 의할 때, 도 7a 내지 도 7c에 도시된 바와 같이, 상대적으로 크기가 작은 그레인들을 포함하는 복층 구조를 갖는 제2 도전선(500)의 제3 층(530)이 형성될 수 있다.
일 실시예에 있어서, 제2 도전선(500)의 제3 층(530)의 두께는 제1 도전선(400)의 제3 층(430)의 두께보다 크거나 같게 형성될 수 있다. 금속층의 두께가 두꺼울수록 금속층의 패터닝 과정에서 많은 양의 잔사가 생성될 수 있다. 그러나 본 발명의 일 실시예에 따르면, 상대적으로 두껍게 형성되는 제2 도전선(500)의 제3 층(530)이 분할 증착에 의해 형성됨에 따라 복수의 서브 층들(531, 532, 533)을 포함할 수 있고, 제2 도전선(500)의 제3 층(530)에 포함되는 그레인들이 상대적으로 작은 크기를 가짐으로써, 제2 도전선(500)의 제3 층(530)의 패터닝 과정에서 과도한 양의 잔사가 생성되는 것을 방지할 수 있다.
도 11을 참조하면, 먼저 제2 도전선(172, 173)이 형성된 제2 절연층(160) 상에 유기 절연 물질 또는 무기 절연 물질을 증착하여 제3 절연층(180)을 형성할 수 있다. 그 다음, 제3 절연층(180), 제2 절연층(160), 및 제1 절연층(140)을 식각하여 제1 접촉 구멍(CH1)을 포함한 접촉 구멍들을 형성할 수 있고, 제3 절연층(180)을 식각하여 제2 접촉 구멍(CH2)을 형성할 수 있다. 이 경우, 제1 접촉 구멍(CH1) 및 제2 접촉 구멍(CH2)은 실질적으로 동시에 형성될 수 있다.
도 12를 참조하면, 제3 절연층(180) 상에 제1 접촉 구멍(CH1)을 포함한 상기 접촉 구멍들 및 제2 접촉 구멍(CH2)을 채우도록 금속 등의 도전 물질을 증착하고 이를 패터닝하여 제1 소스 전극(191a), 제1 드레인 전극(191b), 제2 소스 전극(192a), 및 제2 드레인 전극(192b)을 포함하는 제3 도전선(191a, 191b, 192a, 192b)을 형성할 수 있다. 이 경우, 제1 반도체(131), 제1 게이트 전극(151), 제1 소스 전극(191a), 및 제1 드레인 전극(191b)을 포함하는 제1 트랜지스터(TR1)가 형성될 수 있고, 제2 반도체(132), 제2 게이트 전극(172), 제2 소스 전극(192a), 및 제2 드레인 전극(192b)을 포함하는 제2 트랜지스터(TR2)가 형성될 수 있다.
도 3을 참조하면, 먼저 제3 도전선(191a, 191b, 192a, 192b)이 형성된 제3 절연층(180) 상에 유기 절연 물질 또는 무기 절연 물질을 증착하고 이를 패터닝하여 제2 드레인 전극(192b)의 일부를 노출하는 제4 절연층(210)을 형성할 수 있다. 그 다음, 제4 절연층(210) 상에 금속, 투명 도전성 산화물 등의 도전 물질을 증착하고 이를 패터닝하여 제1 전극(220)을 형성할 수 있다. 그 다음, 제1 전극(220)이 형성된 제4 절연층(210) 상에 유기 절연 물질을 증착하고 이를 패터닝하여 제1 전극(220)의 일부를 노출하는 제5 절연층(230)을 형성할 수 있다. 그 다음, 노출된 제1 전극(220) 상에 유기 물질을 증착하고 이를 패터닝하여 발광층(240)을 형성할 수 있다. 그 다음, 발광층(240) 및 제5 절연층(230) 상에 금속, 투명 도전성 산화물 등의 도전 물질을 증착하고 이를 패터닝하여 제2 전극(250)을 형성할 수 있다. 이 경우, 제1 전극(220), 발광층(240), 및 제2 전극(250)을 포함하는 유기 발광 다이오드(OLED)가 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치용 도전선, 표시 장치, 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 131, 132: 반도체층
151, 153, 400: 제1 도전선 410: 제1 층
420: 제2 층 430: 제3 층
172, 173, 500: 제2 도전선 510: 제1 층
520: 제2 층 530: 제3 층
531, 532, 533: 서브 층들
191a, 191b, 192a, 192b: 제3 도전선
220: 제1 전극 240: 발광층
250: 제2 전극

Claims (25)

  1. 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층;
    상기 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함하는, 표시 장치용 도전선.
  2. 제1 항에 있어서,
    상기 제1 층 및 상기 제2 층은 각각 단층 구조를 갖는, 표시 장치용 도전선.
  3. 제1 항에 있어서,
    상기 복수의 서브 층들을 서로 동일한 물질을 포함하는, 표시 장치용 도전선.
  4. 제3 항에 있어서,
    상기 복수의 서브 층들은 각각 티타늄을 포함하는, 표시 장치용 도전선.
  5. 제1 항에 있어서,
    상기 복수의 서브 층들을 서로 상이한 물질들을 포함하는, 표시 장치용 도전선.
  6. 제5 항에 있어서,
    상기 복수의 서브 층들 중 적어도 하나는 티타늄을 포함하고,
    상기 복수의 서브 층들 중 적어도 다른 하나는 질화티타늄 또는 산화티타늄(TiOx)을 포함하는, 표시 장치용 도전선.
  7. 제1 항에 있어서,
    상기 복수의 서브 층들의 두께들은 서로 동일한, 표시 장치용 도전선.
  8. 제1 항에 있어서,
    상기 제3 층의 두께는 상기 제1 층의 두께보다 작은, 표시 장치용 도전선.
  9. 제1 항에 있어서,
    상기 제2 층의 두께는 상기 제1 층의 두께 및 상기 제3 층의 두께보다 작은, 표시 장치용 도전선.
  10. 제1 항에 있어서,
    상기 제3 층은 2개, 3개, 또는 4개의 상기 서브 층들로 이루어진, 표시 장치용 도전선.
  11. 기판;
    상기 기판 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 제1 도전선; 및
    상기 제1 도전선 상에 배치되는 제2 도전선을 포함하고,
    상기 제2 도전선은:
    알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층;
    상기 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 도전선은:
    알루미늄 또는 알루미늄 합금을 포함하는 제1 층;
    상기 제1 층 상에 배치되고, 질화티타늄을 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 티타늄을 포함하며, 단층 구조를 갖는 제3 층을 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 도전선의 상기 제3 층의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 크거나 같은, 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 도전선의 상기 제3 층의 상기 복수의 서브 층들 각각의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 작은, 표시 장치.
  15. 제12 항에 있어서,
    상기 제2 도전선의 상기 제3 층에 포함된 그레인들의 평균 크기는 상기 제1 도전선의 상기 제3 층에 포함된 그레인들의 평균 크기보다 작은, 표시 장치.
  16. 제11 항에 있어서,
    상기 제2 도전선 상에 배치되는 제3 도전선을 더 포함하고,
    상기 제3 도전선은 상기 반도체층의 일부를 노출하는 제1 접촉 구멍을 통해 상기 반도체층과 접촉하고, 상기 제2 도전선의 일부를 노출하는 제2 접촉 구멍을 통해 상기 제2 도전선과 접촉하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 접촉 구멍의 깊이는 상기 제2 접촉 구멍의 깊이보다 큰, 표시 장치.
  18. 제11 항에 있어서,
    상기 제2 도전선 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 더 포함하는, 표시 장치.
  19. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제1 도전선을 형성하는 단계; 및
    상기 제1 도전선 상에 알루미늄(Al) 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄(TiNx)을 포함하는 제2 층, 및 티타늄(Ti)을 포함하는 제3 층을 포함하는 제2 도전선을 형성하는 단계를 포함하고,
    상기 제2 도전선을 형성하는 단계는 상기 제2 도전선의 상기 제3 층을 분할 증착하는 단계를 포함하며,
    상기 제2 도전선의 상기 제3 층은 상기 분할 증착에 의해 형성된 복수의 서브 층들이 적층된 복층 구조를 갖는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 도전선은 알루미늄 또는 알루미늄 합금을 포함하는 제1 층, 질화티타늄을 포함하는 제2 층, 및 티타늄을 포함하는 제3 층을 포함하고,
    상기 제1 도전선을 형성하는 단계는 상기 제1 도전선의 상기 제3 층을 연속 증착하는 단계를 포함하며,
    상기 제1 도전선의 상기 제3 층은 상기 연속 증착에 의해 형성된 단층 구조를 갖는, 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 도전선의 상기 제3 층의 두께는 상기 제1 도전선의 상기 제3 층의 두께보다 크거나 같은, 표시 장치의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 도전선을 형성하는 단계 전에 상기 반도체층을 덮는 제1 절연층을 형성하는 단계;
    상기 제2 도전선을 형성하는 단계 전에 상기 제1 도전선을 덮는 제2 절연층을 형성하는 단계;
    상기 제2 도전선을 덮는 제3 절연층을 형성하는 단계;
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하여 상기 반도체층의 일부를 노출하는 제1 접촉 구멍을 형성하는 단계;
    상기 제3 절연층을 관통하여 상기 제2 도전선의 일부를 노출하는 제2 접촉 구멍을 형성하는 단계; 및
    상기 제3 절연층 상에 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 채우는 제3 도전선을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 접촉 구멍 및 상기 제2 접촉 구멍은 동시에 형성되는, 표시 장치의 제조 방법.
  24. 제19 항에 있어서,
    상기 제2 도전선 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  25. 알루미늄 합금을 포함하는 제1 층;
    상기 제1 층 상에 배치되고, 질화티타늄(TiNx)을 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 티타늄(Ti)을 포함하며, 복수의 서브 층들이 적층된 복층 구조를 갖는 제3 층을 포함하는, 표시 장치용 도전선.
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