KR20200097232A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

Info

Publication number
KR20200097232A
KR20200097232A KR1020200099088A KR20200099088A KR20200097232A KR 20200097232 A KR20200097232 A KR 20200097232A KR 1020200099088 A KR1020200099088 A KR 1020200099088A KR 20200099088 A KR20200099088 A KR 20200099088A KR 20200097232 A KR20200097232 A KR 20200097232A
Authority
KR
South Korea
Prior art keywords
ceramic body
internal electrode
dielectric layer
electronic component
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020200099088A
Other languages
English (en)
Other versions
KR102426209B1 (ko
Inventor
정기석
이순철
전호인
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180120323A external-priority patent/KR20200040429A/ko
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020200099088A priority Critical patent/KR102426209B1/ko
Publication of KR20200097232A publication Critical patent/KR20200097232A/ko
Application granted granted Critical
Publication of KR102426209B1 publication Critical patent/KR102426209B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Thermistors And Varistors (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 제1 내부전극은 상기 세라믹 바디의 일면으로 노출되고, 상기 제2 내부전극은 상기 세라믹 바디의 일면에 대향하는 타면으로 노출되며, 상기 제1 내부전극과 제2 내부전극은 상기 세라믹 바디의 일면 및 타면으로 노출된 부분에서 내부로 노치부가 배치되며, 상기 노치부와 상기 세라믹 바디의 제2 방향 및 제3 방향 마진부에는 단차 흡수층이 배치된 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품의 소형화, 슬림화 및 다기능화에 따라 적층 세라믹 커패시터도 소형화가 요구되고 있으며, 적층 세라믹 커패시터의 실장도 고 집적화되고 있다.
전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치 (LCD, Liquid Crystal Display) 및 플라즈마 표시 장치 패널 (PDP, Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 (PDA, Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
한편, 최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고용량 및 고신뢰성 특성이 요구되고 있다.
상기와 같이, 고용량 및 고신뢰성 특성에 부합하는 적층 세라믹 커패시터를 구현하기 위해서는, 그에 비례하여 유전체층 및 내부전극층의 적층수를 증가하는 구조가 필요하다.
그러나, 유전체층 및 내부전극층의 적층수 증가에 비해 액티브부에서의 층간 접착력 부족으로 유전체층과 내부전극 층간 계면 결함의 문제가 발생하고 있다.
일본공개특허공보 2011-018874
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 제1 내부전극은 상기 세라믹 바디의 일면으로 노출되고, 상기 제2 내부전극은 상기 세라믹 바디의 일면에 대향하는 타면으로 노출되며, 상기 제1 내부전극과 제2 내부전극은 상기 세라믹 바디의 일면 및 타면으로 노출된 부분에서 내부로 노치부가 배치되며, 상기 노치부와 상기 세라믹 바디의 제2 방향 및 제3 방향 마진부에는 단차 흡수층이 배치된 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 내부전극의 노출 면적을 최소화함과 동시에 동종의 유전체 접합 비율을 높여, 딜라미네이션 및 크랙 불량을 개선하고 계면 접합력을 높일 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 유전층 상에 배치된 제2 내부전극의 패턴 형상을 나타내는 사시도이다.
도 4b는 도 4a에서 제2 내부전극 미형성 영역에 단차 흡수층이 배치된 형상을 나타내는 사시도이다.
도 5는 도 4b의 II-II' 방향으로 세라믹 바디를 절단한 단면도이다.
도 6은 도 1에 도시된 적층 세라믹 전자부품의 일부를 나타내는 개략적인 분해 사시도이다.
도 7은 도 3의 B 영역 확대도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극(121, 122)과 전기적으로 각각 연결되는 제1 및 제2 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극(121, 122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C1, C2)를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 내부전극(121)은 상기 세라믹 바디(110)의 일면으로 노출되고, 상기 제2 내부전극(122)은 상기 세라믹 바디(110)의 일면에 대향하는 타면으로 노출된다.
구체적으로, 상기 액티브부(A)의 복수의 제1 및 제2 내부전극(121, 122)은 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다.
상기 제1 내부전극(121)의 타단은 제4 면(S4)으로부터 일정 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
도 4a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 유전층 상에 배치된 제1 내부전극의 패턴 형상을 나타내는 사시도이다.
도 4a 를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)은 상기 세라믹 바디(110)의 일면 및 타면으로 노출된 부분에서 내부로 노치부(N)가 배치된다.
상기 제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출되기 때문에, 상기 노치부(N)는 상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)으로 노출된 제1 및 제2 내부전극(121, 122) 부분에서 내부로 배치된다.
최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고용량 및 고신뢰성 특성이 요구되고 있다.
상기와 같이, 고용량 및 고신뢰성 특성에 부합하는 적층 세라믹 커패시터를 구현하기 위해서는, 그에 비례하여 유전체층 및 내부전극층의 적층수를 증가하는 구조가 필요하다.
그러나, 유전체층 및 내부전극층의 적층수 증가에 비해 액티브부에서의 층간 접착력 부족으로 유전체층과 내부전극 층간 계면 결함의 문제가 발생하고 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)으로 노출된 제1 및 제2 내부전극(121, 122) 부분에서 내부로 노치부(N)를 배치함으로써, 내부전극의 노출 면적을 최소화할 수 있어 계면 결함 발생을 막을 수 있다.
구체적으로, 내부전극의 노출 면적을 최소화함과 동시에 후술하는 바와 같이 동종의 유전체 접합 비율을 높여, 딜라미네이션 및 크랙 불량을 막고 계면 접합력을 높일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 노치부(N)의 폭(W2)은 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 내지 80% 일 수 있다.
상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 내지 80% 을 만족하도록 조절함으로써, 내부전극의 노출 면적을 최소화하여 유전체층 및 내부전극의 적층수가 증가하더라도 딜라미네이션 및 크랙 불량을 막을 수 있다.
상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 미만일 경우에는 상기 노치부(N)의 폭(W2)이 작아 노출되는 내부전극의 면적이 증가하므로, 딜라미네이션 및 크랙 불량이 문제될 수 있다.
반면, 상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 80% 를 초과하는 경우에는 노출되는 내부전극의 면적이 과도하게 작을 수 있어, 외부전극과의 전기적 연결성 문제 및 이로 인한 정전 용량 저하 등의 문제가 발생할 수 있다.
도 4b는 도 4a에서 제2 내부전극 미형성 영역에 단차 흡수층이 배치된 형상을 나타내는 사시도이다.
도 4b를 참조하면, 상기 노치부(N)와 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에는 단차 흡수층(112)이 배치된다.
상기 세라믹 바디(110)의 제2 방향 마진부는 상기 세라믹 바디(110)의 길이 방향 마진부이고, 상기 세라믹 바디(110)의 제3 방향 마진부는 상기 세라믹 바디(110)의 폭 방향 마진부일 수 있다.
상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부는 상기 액티브부(A)의 마진부일 수 있다.
즉, 본 발명의 일 실시형태에서 단차 흡수층(112)이 배치되는 영역은 상기 세라믹 바디(110)의 길이 방향인 제2 방향 마진부와 상기 세라믹 바디(110)의 폭 방향인 제3 방향 마진부 및 상기 노치부(N) 영역이다.
또한, 단차 흡수층(112)이 배치되는 영역은 상기 액티브부(A)에서 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부이며, 따라서 커버부(C1, C2)에는 배치되지 않는다.
다만, 반드시 이에 제한되는 것은 아니며, 상기 단차 흡수층(112)은 커버부 커버부(C1, C2)에서 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에 배치될 수도 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면, 상기 노치부(N)와 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에는 단차 흡수층(112)이 배치되기 때문에 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있다.
액티브부(A)의 길이 방향 및 폭 방향 마진부에 단차 흡수층(112)을 배치하는 방법은 특별히 제한되지 않으며, 제조 공정 단계에서 세라믹 그린시트 상에 도전성 금속 페이스트 페이스트를 도포한 후에 길이 방향 및 폭 방향으로 상기 페이스트가 도포되지 않은 영역인 마진부에 단차 흡수용 세라믹 재료를 도포하는 방법으로 수행될 수 있다.
혹은, 액티브부(A)의 길이 방향 및 폭 방향 마진부에 단차 흡수층(112)이 배치된 적어도 하나 이상의 별개의 유전체층을 삽입하여 수행될 수도 있다. 이 경우에는, 소성 후 제1 및 제2 내부 전극(121, 122)이 되는 도전성 금속 페이스트가 도포된 제1 세라믹 그린시트를 복수 매 적층하고 그 상부에, 양측 단부에 세라믹 부재를 형성하여 단차 흡수층이 형성된 제2 세라믹 그린시트를 적층함으로써 수행될 수 있다.
최근 적층되는 세라믹 그린시트의 수가 증가함에 따라, 세라믹 그린시트의 적층 공정과 압착 공정을 거치면서 제품의 신뢰성에 영향을 주는 문제점이 발생하고 있다.
즉, 세라믹 그린시트는 내부전극 형성부와 내부전극 비형성부인 마진부로 이루어지고 세라믹 그린시트가 적층된 후 소정의 압력이 인가되어 서로 압착될 경우, 내부전극 형성부와 내부전극 비형성부인 마진부의 단차가 심화되어 내전압 특성이 저하되는 문제가 있으며, 이종의 물질인 유전체층과 내부전극간 결합력의 한계에 따라 딜라미네이션 및 크랙 발생의 문제가 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 상기 액티브부(A)의 길이 방향 및 폭 방향 마진부 및 노치부(N)에는 단차 흡수층(112)이 배치됨으로써, 단차 문제를 개선하여 내전압 특성이 향상된 고용량 적층 세라믹 전자부품을 구현할 수 있다.
또한, 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있다.
상기 단차 흡수층(112)의 두께는 특별히 제한되지 않으며, 예를 들어 상기 유전체층(111)의 두께의 10 배 내지 20 배 보다 클 수 있다.
또한, 상기 단차 흡수층(112)의 두께는 상기 유전체층(111)의 상부에 형성된 제1 및 제2 내부전극(121, 122)의 두께와 동일할 수 있으나, 반드시 이에 제한되는 것은 아니며 공정 특성상 내부전극의 두께와 차이가 생길 수 있다.
한편, 상기 단차 흡수층(112)은 유전체층(111)이 포함하는 재료와 동일하거나 동종의 재료로 형성될 수 있으며, 특별히 제한되지 않는다.
도 5는 도 4b의 II-II' 방향으로 세라믹 바디를 절단한 단면도이다.
도 5를 참조하면, 상기 액티브부(A)의 폭 방향 마진부 및 노치부(N)에 단차 흡수층(112)이 배치되어 있는 것을 알 수 있다.
이로 인하여, 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있어 적층 세라믹 커패시터의 신뢰성을 개선할 수 있다.
도 6은 도 1에 도시된 적층 세라믹 전자부품의 일부를 나타내는 개략적인 분해 사시도이다.
도 6을 참조하면, 일 유전체층(111) 상에 제1 내부전극(121)이 배치되고, 제1 내부전극(121)은 세라믹 바디(110)의 제3 면(S3)으로 노출된 부분에서 내부로 노치부(N)가 배치되며, 상기 제1 내부전극(121)이 일 유전체층(111) 상에 배치되지 않은 영역인 길이 방향 및 폭 방향 마진부와 상기 노치부(N)에는 단차 흡수층(112)이 배치된다.
또한, 타 유전체층(111) 상에 제2 내부전극(122)이 배치되고, 제2 내부전극(122)은 세라믹 바디(110)의 제4 면(S4)으로 노출된 부분에서 내부로 노치부(N)가 배치되며, 상기 제2 내부전극(122)이 일 유전체층(111) 상에 배치되지 않은 영역인 길이 방향 및 폭 방향 마진부와 상기 노치부(N)에는 단차 흡수층(112)이 배치된다.
상기 제1 내부전극(121)이 배치된 일 유전체층(111)과 제2 내부전극(122)이 배치된 타 유전체층(112)을 교대로 적층함으로써, 본 발명의 일 실시형태에 따른 세라믹 바디(110)를 형성할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 전도성 수지층(131b, 132b)을 포함할 수 있다.
상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도 7은 도 3의 B 영역 확대도이다.
도 7을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2 × te 를 만족할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극의 두께(te)는 1 μm 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 슬러리는 세라믹 바디의 액티브부의 유전체층과 커버부를 구성하는 유전체층을 형성하는 세라믹 그린시트용 슬러리이다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 도전성 금속 페이스트를 도포하여 내부전극 패턴을 형성한다.
상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 내부전극 패턴의 일 단부에는 내부로 노치부를 형성한다.
상기 노치부는 내부전극 패턴의 단부 중 외부로 노출되는 부분에서 내부로 형성되며, 이로 인하여 본 발명의 일 실시형태에서는 노출되는 내부전극의 면적이 최소화될 수 있다.
다음으로, 상기 세라믹 그린시트의 길이 방향 및 폭 방향 마진부 그리고 상기 노치부에 세라믹 부재를 형성하여 단차 흡수층을 형성한다.
상기 세라믹 그린시트의 길이 방향 및 폭 방향 마진부 그리고 상기 노치부에 세라믹 부재를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 인쇄법에 의해 수행될 수 있다.
다음으로, 내부전극 패턴 및 단차 흡수층이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디의 외측에 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 글라스를 포함하는 전극층을 형성할 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 전극층은 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 전극층(131a, 132a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(131b, 132b)을 형성할 수 있다.
상기 전도성 수지층(131b, 132b)은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 베이스 수지를 포함하며, 상기 베이스 수지는 에폭시 수지일 수 있다.
또한, 상기 전도성 수지층(131b, 132b) 상부에 도금층(미도시)을 추가로 더 형성할 수 있으며, 니켈(Ni) 도금층 및 주석(Sn) 도금층을 순차로 형성하여 상기 도금층을 전도성 수지층 상에 형성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 전극층 131b, 132b: 전도성 수지층

Claims (8)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 외측에 배치되며, 각각 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극; 및
    상기 제1 및 제2 내부전극의 주변에 형성된 단차 흡수층;을 포함하며,
    상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극을 향하는 영역에 형성된 노치부를 포함하며,
    상기 제1 내부 전극의 노치부에서 상기 제1 외부전극을 향하는 측면은 곡면을 갖는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 단차 흡수층은 상기 노치부에도 형성된 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 단차 흡수층에서 상기 제1 및 제2 내부전극의 주변에 형성된 영역과 상기 노치부에 형성된 영역은 동일한 두께와 재질을 갖는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제2 내부 전극의 노치부에서 상기 제2 외부전극을 향하는 측면은 곡면을 갖는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 노치부의 폭은 상기 제1 내부전극 및 제2 내부전극의 폭 대비 20% 내지 80%인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 내부전극의 두께(te)는 1 μm 미만인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 유전체층의 두께(td)는 2.8 μm 미만인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 유전체층의 두께(td)와 상기 내부전극의 두께(te)는 td ＞ 2 × te 를 만족하는 적층 세라믹 전자부품.
KR1020200099088A 2018-10-10 2020-08-07 적층 세라믹 전자부품 Active KR102426209B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200099088A KR102426209B1 (ko) 2018-10-10 2020-08-07 적층 세라믹 전자부품

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180120323A KR20200040429A (ko) 2018-10-10 2018-10-10 적층 세라믹 전자부품
KR1020200099088A KR102426209B1 (ko) 2018-10-10 2020-08-07 적층 세라믹 전자부품

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020180120323A Division KR20200040429A (ko) 2018-10-10 2018-10-10 적층 세라믹 전자부품

Publications (2)

Publication Number Publication Date
KR20200097232A true KR20200097232A (ko) 2020-08-18
KR102426209B1 KR102426209B1 (ko) 2022-07-28

Family

ID=82607829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200099088A Active KR102426209B1 (ko) 2018-10-10 2020-08-07 적층 세라믹 전자부품

Country Status (1)

Country Link
KR (1) KR102426209B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10275736A (ja) * 1997-03-28 1998-10-13 Tdk Corp 積層基板の切断位置の良否判定方法と積層セラミック電子部品
JP2001297944A (ja) * 2000-04-14 2001-10-26 Matsushita Electric Ind Co Ltd 薄膜積層体とコンデンサ及びこれらの製造方法と製造装置
JP2003234242A (ja) * 2002-02-08 2003-08-22 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2011018874A (ja) 2009-07-09 2011-01-27 Samsung Electro-Mechanics Co Ltd セラミックス電子部品
KR20150005975A (ko) * 2012-05-18 2015-01-15 가부시키가이샤 무라타 세이사쿠쇼 잉크젯용 잉크, 인쇄방법 및 세라믹 전자부품

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10275736A (ja) * 1997-03-28 1998-10-13 Tdk Corp 積層基板の切断位置の良否判定方法と積層セラミック電子部品
JP2001297944A (ja) * 2000-04-14 2001-10-26 Matsushita Electric Ind Co Ltd 薄膜積層体とコンデンサ及びこれらの製造方法と製造装置
JP2003234242A (ja) * 2002-02-08 2003-08-22 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2011018874A (ja) 2009-07-09 2011-01-27 Samsung Electro-Mechanics Co Ltd セラミックス電子部品
KR20150005975A (ko) * 2012-05-18 2015-01-15 가부시키가이샤 무라타 세이사쿠쇼 잉크젯용 잉크, 인쇄방법 및 세라믹 전자부품

Also Published As

Publication number Publication date
KR102426209B1 (ko) 2022-07-28

Similar Documents

Publication Publication Date Title
KR102137783B1 (ko) 세라믹 전자 부품
KR102191251B1 (ko) 적층 세라믹 전자부품
KR102139752B1 (ko) 세라믹 전자 부품
KR102185055B1 (ko) 적층 세라믹 전자부품
CN112447405A (zh) 多层电子组件
KR20210000889A (ko) 적층 세라믹 전자부품
KR102637096B1 (ko) 적층 세라믹 전자부품
KR102815916B1 (ko) 적층 세라믹 전자부품
KR102834096B1 (ko) 적층 세라믹 전자 부품
CN110993338B (zh) 多层陶瓷电子组件
US11164702B2 (en) Multi-layered ceramic electronic component having step absorption layer
KR20190116171A (ko) 적층형 전자 부품
KR102900302B1 (ko) 적층형 전자 부품
KR20190121213A (ko) 세라믹 전자 부품
US11222748B2 (en) Multi-layered ceramic electronic component
KR102741673B1 (ko) 적층 세라믹 전자 부품
KR102620519B1 (ko) 적층 세라믹 전자부품
KR102426209B1 (ko) 적층 세라믹 전자부품
KR20200122059A (ko) 적층 세라믹 전자부품
KR102449365B1 (ko) 세라믹 전자 부품
KR102441653B1 (ko) 세라믹 전자 부품
KR102494335B1 (ko) 세라믹 전자 부품
KR102293032B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20200807

Patent event code: PA01071R01D

Filing date: 20181010

Application number text: 1020180120323

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210927

Comment text: Request for Examination of Application

Patent event code: PA02011R04I

Patent event date: 20200807

Comment text: Divisional Application of Patent

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20211006

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20220316

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220517

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220725

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220726

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20250625

Start annual number: 4

End annual number: 4