KR20220020008A - 비휘발성 메모리를 포함하는 메모리 저장 장치 및 전자 장치 - Google Patents

비휘발성 메모리를 포함하는 메모리 저장 장치 및 전자 장치 Download PDF

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KR20220020008A
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Abstract

가비지 콜렉션의 수행 시점을 예측함으로써 비휘발성 메모리의 성능이 향상되는 전자 장치가 제공된다. 전자 장치는 비휘발성 메모리, 비휘발성 메모리를 제어하는 메모리 컨트롤러, 및 메모리 컨트롤러와 연결된 호스트를 포함하고, 메모리 컨트롤러는, 호스트로부터 수신한 제1 라이트 신호에 응답하여 비휘발성 메모리에 제1 라이트 신호를 제공하고, 비휘발성 메모리는 제공받은 제1 라이트 신호에 기초하여 라이트 동작을 수행하고, 라이트 동작을 수행한 결과를 기초로 하여 제1 메타 데이터를 생성하고, 생성된 제1 메타 데이터를 호스트에 제공하고, 호스트는, 제공받은 제1 메타 데이터 또는 제1 라이트 신호에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하고, 결정된 가비지 콜렉션 수행 여부에 응답하여 메모리 컨트롤러에 가비지 콜렉션 요청 신호를 제공한다.

Description

비휘발성 메모리를 포함하는 메모리 저장 장치 및 전자 장치{MEMORY STORAGE DEVICE AND ELECTRONIC DEVICE INCLUDING AN NONVOLATIVE MEMORY}
본 발명은 비휘발성 메모리를 포함하는 메모리 저장 장치 및 전자 장치에 대한 것이다. 상세히, 본 발명은 가비지 콜렉션을 수행하는 메모리 저장 장치 및 전자 장치에 대한 것이다.
반도체 메모리 장치들은 휘발성 메모리 장치들 및 비휘발성 메모리 장치들을 포함한다. 휘발성 메모리 장치의 리드(Read) 및 라이트(write) 속도는 빠른 반면, 휘발성 메모리 장치는 전원-오프일때, 저장된 내용을 잃을 수 있다. 반대로, 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지하므로, 비휘발성 메모리 장치들은 전원 공급 여부에 관계 없이 유지되어야 하는 컨텐츠를 저장하는 데 이용된다.
예컨대, 휘발성 메모리 장치는 정적 램(SRAM: static RAM), 동적 램(DRAM: dynamic RAM), 동기식 디램(SDRAM: synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지한다. 예컨대, 비휘발성 메모리 장치는 롬(ROM: read only memory), 프로그래머블 롬(PROM: programmable ROM), 전기적 프로그래머블 롬(EPROM: electrically programmable ROM), 전기적 소거 및 프로그램 가능 롬(EEPROM: electrically erasable and programmable ROM), 플래시 메모리(flash memory), 상변화 램(PRAM: phase change RAM), 마그네틱 램(MRAM: magnetic RAM), 저항성 램(RRAM: resistive RAM), 강유전체 램(FRAM: ferroelectric RAM) 등을 포함한다. 플래시 메모리는 NOR 타입 플래시 메모리 및 NAND 타입 플래시 메모리로 분류될 수 있다.
특히, 플래시 메모리 장치는 일반적인 EEPROM과 비교할 때, 고-집적화된 보조 대용량 저장 장치와 같은 것으로 구현될 수 있는 장점이 있다.
다양한 메모리 시스템들은 플래시 메모리를 이용하여 생산되고 있다. 메모리 시스템은 프로토콜을 통해 플래시 메모리로 데이터를 저장하거나 플래시 메모리로부터 데이터를 리드할 수 있다.
플래시 메모리는 프리 블록을 확보하기 위해서 가비지 콜렉션(garbage collection) 동작을 수행할 수 있다. 이러한 가비지 콜렉션의 수행 시점에 따라서, 플래시 메모리의 성능이 급격히 낮아질 수 있어 이를 제어하는 방안이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 가비지 콜렉션의 수행 시점을 예측함으로써 비휘발성 메모리의 성능이 향상되는 전자 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 가비지 콜렉션의 수행 시점을 예측함으로써 비휘발성 메모리의 성능이 향상되는 메모리 저장 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 장치는 비휘발성 메모리, 비휘발성 메모리를 제어하는 메모리 컨트롤러, 및 메모리 컨트롤러와 연결된 호스트를 포함하고, 메모리 컨트롤러는, 호스트로부터 수신한 제1 라이트 신호에 응답하여 비휘발성 메모리에 제1 라이트 신호를 제공하고, 비휘발성 메모리는 제공받은 제1 라이트 신호에 기초하여 라이트 동작을 수행하고, 라이트 동작을 수행한 결과를 기초로 하여 제1 메타 데이터를 생성하고, 생성된 제1 메타 데이터를 호스트에 제공하고, 호스트는, 제공받은 제1 메타 데이터 또는 제1 라이트 신호에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하고, 결정된 가비지 콜렉션 수행 여부에 응답하여 메모리 컨트롤러에 가비지 콜렉션 요청 신호를 제공할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 저장 장치는 비휘발성 메모리, 및 비휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는, 비휘발성 메모리에 제1 라이트 커맨드, 어드레스 및 데이터를 제공하고, 제1 라이트 커맨드에 대한 응답으로, 비휘발성 메모리로부터 비휘발성 메모리에 대한 메타 데이터를 제공받고, 제공받은 메타 데이터에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하고, 결정된 가비지 콜렉션 수행 여부에 응답하여 비휘발성 메모리에 제2 라이트 커맨드, 이레이즈 커맨드 및 어드레스를 제공할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 장치는, 비휘발성 메모리, 비휘발성 메모리를 제어하는 메모리 컨트롤러, 및 메모리 컨트롤러와 연결된 호스트를 포함하고, 메모리 컨트롤러는, 호스트로부터 수신한 제1 라이트 신호에 응답하여 비휘발성 메모리에 제1 라이트 신호를 제공하고, 비휘발성 메모리는 제공받은 제1 라이트 신호에 기초하여 라이트 동작을 수행하고, 라이트 동작을 수행한 결과를 기초로 하여 메타 데이터를 생성하고, 생성된 메타 데이터를 호스트에 제공하고, 메타 데이터는 비휘발성 메모리에 포함된 프리 블록의 개수를 포함하고, 호스트는, 제공받은 메타 데이터에 대한 응답으로, 메모리 컨트롤러에 가비지 콜렉션 요청 신호를 제공할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 3은 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 4는 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 예시적인 블록도이다.
도 5는 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 7은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 가비지 콜렉션 예측 모듈을 설명하기 위한 블록도이다.
도 9는 몇몇 실시예에 따른 전자 장치의 가비지 콜렉션 예측 동작을 설명하기 위한 순서도이다.
도 10은 도 9의 가비지 콜렉션 예측 동작을 보다 상세하게 설명하기 위한 순서도이다.
도 11 내지 도 14는 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다.
도 15는 몇몇 실시예에 따른 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다.
도 16 내지 도 18은 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다.
도 19는 몇몇 실시예에 따른 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다.
도 20 및 도 21은 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다.
도 22는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 23은 도 22의 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다.
도 24는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 25는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
이하 도 1 내지 도 3을 참조하여 호스트(100), 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함하는 전자 장치(1)를 설명한다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다. 도 3은 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 1을 참조하면, 전자 장치(1)는 호스트(100) 및 메모리 저장 장치(10)를 포함할 수 있다. 호스트(100)와 메모리 저장 장치(10)는 전기적으로 연결될 수 있다. 호스트(100)는 메모리 저장 장치(10)에 논리 블록 어드레스(LBA)(logical block address) 및 요청 신호(REQ)(request signal)를 제공할 수 있으며, 호스트(100)와 메모리 저장 장치(10)는 데이터(DATA)를 주고받을 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(200)와 연결될 수 있다.
호스트(100)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC 등을 포함할 수 있다.
메모리 저장 장치(10)는 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함할 수 있다. 메모리 저장 장치(10)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 메모리 저장 장치(10)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive) 등을 포함할 수 있다. 또한 예를 들어, 메모리 저장 장치(10)는 탈부착이 가능한 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 등을 포함할 수 있다.
비휘발성 메모리(300)는 NAND 플래시 메모리(NAND flash memory)를 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 비휘발성 메모리(300)는 NOR 플래시 메모리(NOR flash memory)를 포함하거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 저항성 메모리를 포함할 수 있다.
메모리 컨트롤러(200)는 비휘발성 메모리(300)에 연결되어, 비휘발성 메모리(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신한 논리 블록 어드레스(LBA), 요청 신호(REQ) 등에 응답하여 비휘발성 메모리(300)에 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL) 등을 제공할 수 있다. 즉, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 신호들을 제공하여, 비휘발성 메모리(300)에 데이터를 라이트하거나, 비휘발성 메모리(300)로부터 데이터를 독출하도록 제어할 수 있다. 또한, 메모리 컨트롤러(200)와 비휘발성 메모리(300)는 데이터(DATA)를 주고받을 수 있다.
도 2를 참조하면, 메모리 컨트롤러(200)는 프로세서(210), 메모리(211), 호스트 인터페이스(212), 메모리 인터페이스(213) 및 동작 메모리(220)를 포함할 수 있다.
프로세서(210)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 프로세서(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 프로세서(210)는 동작 메모리(220)에 로딩된 펌웨어를 구동하여 메모리 컨트롤러(200)를 제어할 수 있다.
메모리(211)는 메모리 저장 장치(10)의 초기 부팅에 필요한 코드 데이터를 저장할 수 있다.
메모리 컨트롤러(200)와 호스트(100)는 호스트 인터페이스(212)를 통해 연결될 수 있다. 즉, 데이터(DATA)는 호스트 인터페이스(212)를 통해 송수신될 수 있다. 호스트 인터페이스(212)는 ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), USB(universal serial bus), 등을 포함할 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리(300)는 메모리 인터페이스(213)를 통해 연결될 수 있다. 즉, 데이터(DATA), 제어 신호(CTRL), 어드레스(ADDR), 커맨드(CMD) 등은 메모리 인터페이스(213)를 통해 송수신될 수 있다. 동작 메모리(220)는 캐시 메모리, DRAM, SRAM, 또는 플래시 메모리 등으로 구현될 수 있다.
동작 메모리(220)는 플래시 변환 레이어(flash transition layer)(FTL)를 포함할 수 있다. 플래시 변환 레이어는 비휘발성 메모리(300)의 라이트, 리드 및 이레이즈 동작 등을 관리하는 시스템 소프트웨어를 포함할 수 있다. 예를 들어, 플래시 변환 레이어는 펌웨어를 포함할 수 있다. 플래시 변환 레이어는 동작 메모리(220)에 로딩될 수 있다. 플래시 변환 레이어의 펌웨어는 프로세서(210)에 의해 실행될 수 있다.
동작 메모리(220)는 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224), 메모리 정보 수집 모듈(226) 및 어드레스 매핑 테이블(228)을 포함할 수 있다.
동작 메모리(220)는 어드레스 매핑 테이블(228)을 이용하여 논리 블록 어드레스(LBA)를 어드레스(ADDR)로 변환하여 비휘발성 메모리(300)에 제공할 수 있다. 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀에 대한 관리를 수행할 수 있다. 예를 들어, 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀 어레이(310)의 블록들에 대한 가비지 콜렉션 및 배드 블록 관리 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224) 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다. 예를 들어, 가비지 콜렉션 트리거 모듈(222)은 가비지 콜렉션 요청에 응답하여 가비지 콜렉션 매니저 모듈(224)에 가비지 콜렉션 트리거 신호를 제공할 수 있다. 예를 들어, 가비지 콜렉션 매니저 모듈(224)은 메타 데이터 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다.
여기서, 가비지 콜렉션은 비휘발성 메모리(300)에서의 프리 블록을 확보하기 위한 것이다. 데이터의 라이트의 단위는 페이지(page)이고, 데이터의 이레이즈의 단위는 블록(block)이기 때문에 이를 조절하기 위한 방법이 필요하다. 따라서, 가비지 콜렉션을 통해, 유효 페이지를 다른 블록에 라이트하고, 유효 페이지를 포함하는 블록을 이레이즈함으로써 프리 블록이 확보될 수 있다. 가비지 콜렉션은 메모리 저장 장치(10)의 성능을 개선시킬 수 있다.
도 3을 참조하면, 비휘발성 메모리(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340) 및 제어 로직(350)(control logic) 등을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인(WL)들을 통해 어드레스 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인(BL)들을 통해 리드 라이트 회로(340)에 연결될 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 행(row) 방향으로 배열되는 메모리 셀들은 워드 라인(WL)에 연결될 수 있다. 예를 들어, 열(column) 방향으로 배열되는 메모리 셀들은 비트 라인(BL)에 연결될 수 있다.
어드레스 디코더(320)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 어드레스 디코더(320)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(320)는 메모리 컨트롤러(200)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스 디코더(320)는 전압 발생기(330)로부터 프로그램 및 리드 등의 동작에 필요한 전압을 제공받을 수 있다.
어드레스 디코더(320)는 수신한 어드레스(ADDR) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(320)는 디코딩된 행 어드레스를 이용하여 워드 라인(WL)을 선택할 수 있다. 디코딩된 열 어드레스(DCA)는 리드 라이트 회로(340)에 제공될 수 있다. 예를 들어, 어드레스 디코더(320)는 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(330)는 제어 로직(350)의 제어에 따라 액세스 동작에 필요한 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 리드 동작을 수행하기 위하여 필요한 리드 전압들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압 등을 생성할 수 있다. 또한, 전압 발생기(330)는 각 동작을 수행하기 위해 필요한 전압을 어드레스 디코더(320)에 제공할 수 있다.
리드 라이트 회로(340)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 리드 라이트 회로(340)는 메모리 컨트롤러(200)와 데이터(DATA)를 주고받을 수 있다. 리드 라이트 회로(340)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 리드 라이트 회로(340)는 어드레스 디코더(320)로부터 디코딩된 열 어드레스(DCA)를 제공받을 수 있다. 리드 라이트 회로(340)는 디코딩된 열 어드레스(DCA)를 이용하여 비트 라인(BL)을 선택할 수 있다.
예를 들어, 리드 라이트 회로(340)는 수신한 데이터(DATA)를 메모리 셀 어레이(310)에 프로그램할 수 있다. 리드 라이트 회로(340)는 메모리 셀 어레이(310)로부터 데이터를 리드하고, 리드한 데이터를 외부(예를 들어, 메모리 컨트롤러(200))에 제공할 수 있다. 예를 들어, 리드 라이트 회로(340)는 감지 증폭기, 라이트 드라이버, 열 선택 회로 및 페이지 버퍼 등과 같은 구성을 포함할 수 있다.
제어 로직(350)은 어드레스 디코더(320), 전압 발생기(330) 및 리드 라이트 회로(340)와 연결될 수 있다. 제어 로직(350)은 비휘발성 메모리(300)의 동작을 제어할 수 있다. 제어 로직(350)은 메모리 컨트롤러(200)로부터 제공된 제어 신호(CRTL) 및 커맨드(CMD)(예를 들어, 라이트 커맨드 및 리드 커맨드 등)에 응답하여 동작할 수 있다. 제어 로직(350)은 메모리 컨트롤러(200)의 제어에 의하여, 메모리 셀 어레이(310)에 대한 가비지 콜렉션을 수행할 수 있다.
도 4는 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 예시적인 블록도이다.
도 3 및 도 4를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리(300)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함할 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 칩(예를 들면, DRAM 메모리 칩)일 수 있으며, 또는 복수의 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부 장치(예를 들어, 도 1의 호스트(100))와 인터페이싱을 수행하는 마스터(master) 칩이고 나머지는 데이터를 저장하는 슬레이브(slave) 칩일 수도 있다.
예를 들어, 비휘발성 메모리(300)의 제n 레이어(LAn) 및 제1 레이어(LA1)는 메모리 셀 어레이(310)를 포함하는 반도체 칩일 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리(300)의 구성 및 배치가 이에 제한되는 것은 아니다.
도 5는 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 5를 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판(도시되지 않음) 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판(도시되지 않음) 상에, 또는 기판(도시되지 않음) 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 비휘발성 메모리 셀 어레이(310)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.
몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인 (GSL3)과 연결될 수 있다.
또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함할 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함할 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.
예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.
기판(도시되지 않음) 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.
하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다. 또는, 메모리 셀들의 동작에 연관된 회로가 제3 방향(z)의 최상단의 컨택 부분과 연결될 수도 있다. 이에 대해서 도 6을 통해 자세히 살펴본다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 6을 참조하면, 몇몇 실시예들에 따른, 비휘발성 메모리(300)는 C2C(chip to chip) 구조일 수 있다. 본 도면은, 비휘발성 메모리(300)의 셀 영역(CELL)이 도 5의 메모리 셀 어레이(310)에 대응될 수 있다.
C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320, 도 5의 CSL에 해당)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(z)을 따라 복수의 워드 라인들(1331-1338; 1330, 도 5의 WL1 내지 WL8에 해당)이 적층될 수 있다. 워드 라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(1330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트 라인(도 5의 BL1 내지 BL3에 해당)일 수 있다. 일 실시예에서, 비트 라인(1360c)은 제2 기판(1310)의 상면에 평행한 제2 방향(y)을 따라 연장될 수 있다.
도 6에 도시한 일 실시예에서, 채널 구조체(CH)와 비트 라인(1360c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(1360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(1330)은 제2 기판(1310)의 상면에 평행한 제1 방향(x)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드 라인들(1330)과 셀 컨택 플러그들(1340)은, 제1 방향(x)을 따라 워드 라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 6을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 6을 계속하여 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(z)에서 워드 라인들(1380)과 오버랩되지 않을 수 있다. 도 6을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 몇몇 실시예들에 따른 비휘발성 메모리(300)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 비휘발성 메모리(300)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
몇몇 실시예들에 따른 비휘발성 비휘발성 메모리(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이하 도 7 및 도 8을 참조하여 가비지 콜렉션 예측 모듈(130)을 포함하는 전자 장치(1)를 설명한다.
도 7은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 8은 도 7의 가비지 콜렉션 예측 모듈을 설명하기 위한 블록도이다.
도 7을 참조하면, 호스트(100)는 어플리케이션 프로세서(110), 메모리(120) 및 가비지 콜렉션 예측 모듈(130)을 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 일부 구성은 생략될 수 있다.
어플리케이션 프로세서(110)는 전체적인 호스트(100)의 동작을 제어할 수 있다. 예를 들어, 어플리케이션 프로세서(110)는 메모리(120)에 저장된 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 제공받을 수 있다. 어플리케이션 프로세서(110)는 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 라이트 요청 신호(WREQ)와 함께 메모리 컨트롤러(200)에 전달할 수 있다. 해당 동작은 어플리케이션 프로세서(110)에 의해 연산되어 수행될 수 있다.
메모리(120)는 어플리케이션 프로세서(110) 및 가비지 콜렉션 예측 모듈(130)에 사용될 데이터들을 저장할 수 있다. 메모리(120)는 데이터들을 제공받아 일시적으로 저장하고, 데이터가 필요할 경우에 데이터를 어플리케이션 프로세서(110) 및 가비지 콜렉션 예측 모듈(130)에 전달할 수 있다. 또한, 메모리(120)는 어플리케이션 프로세서(110) 및 가비지 콜렉션 예측 모듈(130)로부터 데이터를 전달받아 저장할 수도 있다.
가비지 콜렉션 예측 모듈(130)은 메모리(120) 또는 어플리케이션 프로세서(110)로부터 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 제공받을 수 있다. 또한, 가비지 콜렉션 예측 모듈(130)은 메모리 컨트롤러(200)로부터 메타 데이터(MDATA)를 제공받을 수 있다.
가비지 콜렉션 예측 모듈(130)은 전달받은 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 메타 데이터(MDATA) 중 적어도 하나를 이용하여 뉴럴 네트워크 모델(140)을 훈련시킬 수 있다. 가비지 콜렉션 예측 모듈(130)은 훈련된 뉴럴 네트워크 모델(140)에 기초하여 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ) 및 논리 블록 어드레스(LBA) 등을 제공할 수 있다. 가비지 콜렉션 예측 모듈(130)에 대한 보다 상세한 설명은 후술하기로 한다.
메모리 컨트롤러(200)는 데이터 라이트 모듈(230), 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224) 및 메모리 정보 수집 모듈(226)을 포함할 수 있다.
데이터 라이트 모듈(230)은 어드레스 매핑 테이블(228)을 포함할 수 있다. 데이터 라이트 모듈(230)은 어플리케이션 프로세서(110)로부터 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 라이트 요청 신호(WREQ)을 전달받을 수 있다. 데이터 라이트 모듈(230)은 라이트 요청 신호(WREQ)에 응답하여, 비휘발성 메모리(300)에 라이트 데이터(WDATA)가 라이트되도록 비휘발성 메모리(300)를 제어할 수 있다.
예를 들어, 데이터 라이트 모듈(230)은 어드레스 매핑 테이블(228)에 기초하여 논리 블록 어드레스(LBA)를 어드레스(ADDR)으로 변환할 수 있다. 여기서 어드레스(ADDR)는 물리 블록 어드레스(physical block address)일 수 있다. 어드레스 매핑 테이블(228)은 메모리 컨트롤러(200)의 제어에 의하여 변경될 수도 있다.
데이터 라이트 모듈(230)은 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 라이트 데이터(WDATA)를 제공할 수 있다. 비휘발성 메모리(300)는 라이트 커맨드(WCMD)에 응답하여 어드레스(ADDR)에 해당되는 메모리 셀 어레이(310)의 블록에 라이트 데이터(WDATA)를 라이트할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 비휘발성 메모리(300)는 리드 동작을 수행할 수도 있고, 이레이즈 동작을 수행할 수도 있다.
가비지 콜렉션 트리거 모듈(222)은 호스트(100)로부터 가비지 콜렉션 요청 신호(GCREQ)를 전달받아 가비지 콜렉션이 수행되도록 메모리 컨트롤러(200)를 제어할 수 있다. 예를 들어, 가비지 콜렉션 트리거 모듈(222)은 가비지 콜렉션 예측 모듈(130)로부터 가비지 콜렉션 요청 신호(GCREQ) 및 논리 블록 어드레스(LBA)를 전달받을 수 있다.
가비지 콜렉션 트리거 모듈(222)은 가비지 콜렉션 요청 신호(GCREQ)에 응답하여 가비지 콜렉션 매니저 모듈(224)에 가비지 콜렉션 트리거 신호(GCTS) 및 논리 블록 어드레스(LBA)를 제공할 수 있다. 즉, 가비지 콜렉션 트리거 모듈(222)의 동작에 의하여 가비지 콜렉션 동작이 수행될 수 있다. 만약, 가비지 콜렉션 트리거 모듈(222)이 가비지 콜렉션 매니저 모듈(224)에 가비지 콜렉션 트리거 신호(GCTS)를 전달하지 않는다면 메모리 저장 장치(10)의 가비지 콜렉션은 수행되지 않을 수 있다.
가비지 콜렉션 매니저 모듈(224)은 가비지 콜렉션 트리거 모듈(222)로부터 가비지 콜렉션 트리거 신호(GCTS)를 전달받고, 이에 응답하여 가비지 콜렉션이 수행되도록 비휘발성 메모리(300)를 제어할 수 있다.
예를 들어, 가비지 콜렉션 매니저 모듈(224)은 비휘발성 메모리(300)에 논리 블록 어드레스(LBA)에 대응되는 어드레스(ADDR)을 전달하고, 가비지 콜렉션 신호(GCS)를 전달할 수 있다. 여기서, 가비지 콜렉션 신호(GCS)는 라이트 커맨드 및 이레이즈 커맨드를 포함할 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
가비지 콜렉션 매니저 모듈(224)에 의해 비휘발성 메모리(300)는 가비지 콜렉션을 수행할 수 있다. 예를 들어, 어드레스(ADDR)에 해당되는 블록의 유효 페이지는 다른 블록으로 복사될 수 있다. 그리고, 어드레스(ADDR)에 해당되는 블록은 이레이즈될 수 있다. 어드레스(ADDR)에 해당되는 블록은 프리 블록(free block)이 될 수 있고, 이에 따라 메모리 저장 장치(10)의 성능이 개선될 수 있다.
여기서, 가비지 콜렉션 매니저 모듈(224)는 메모리 정보 수집 모듈(226)로부터 메타 데이터(MDATA)를 제공받을 수 있다. 가비지 콜렉션 매니저 모듈(224)은 제공받은 메타 데이터(MDATA)를 이용하여 가비지 콜렉션 코스트가 작도록 가비지 콜렉션을 수행할 수 있다.
메모리 정보 수집 모듈(226)은 비휘발성 메모리(300)로부터 메타 데이터(MDATA)를 제공받아 수집할 수 있다. 여기서 메타 데이터(MDATA)는 FTL 메타 데이터를 포함할 수 있다.
보다 상세히, 메타 데이터(MDATA)는 비휘발성 메모리(300)의 프리 블록의 개수, 업데이트 블록의 라이트 가능한 페이지 정보들, 유효 페이지의 개수, 모든 블록들의 이레이즈 횟수, 페이지 맵핑을 관리하는 블록들의 유효 페이지의 개수 등을 포함할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 메타 데이터(MDATA)는 라이트 동작이 수행된 이후의 비휘발성 메모리(300)에 대한 정보를 더 포함할 수 있다.
메타 데이터(MDATA)는 라이트 커맨드(WCMD)에 의해 비휘발성 메모리(300)에서 라이트 동작이 수행된 이후의 비휘발성 메모리(300)에 대한 정보를 포함할 수 있다. 예를 들어, 라이트 동작이 수행되기 전의 비휘발성 메모리(300)에 포함된 프리 블록의 개수가 100개였다고 가정하면, 라이트 동작이 수행된 이후의 비휘발성 메모리(300)에 포함된 프리 블록의 개수가 50개인 경우, 메타 데이터(MDATA)는 프리 블록의 개수가 100개에서 50개로 변경되었다는 것을 기록하는 데이터를 포함할 수 있다.
메모리 정보 수집 모듈(226)은 메타 데이터(MDATA)를 가비지 콜렉션 매니저 모듈(224) 및 호스트(100)에 제공할 수 있다. 여기서, 메타 데이터(MDATA)는 메모리 컨트롤러(200)에 의해 가공되어 호스트(100)에 제공될 수도 있다.
메모리 정보 수집 모듈(226)은 가비지 콜렉션 예측 모듈(130)에 메타 데이터(MDATA)를 제공할 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 비휘발성 메모리(300)에 대한 데이터인 메타 데이터(MDATA)를 제공받아, 뉴럴 네트워크 모델(140)을 훈련시킴으로써, 가비지 콜렉션이 어느 시점에서 수행되어야 하는지를 예측할 수 있다.
도 8을 참조하면, 가비지 콜렉션 예측 모듈(130)은 뉴럴 네트워크 모델(140) 및 비교기(132)를 포함할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 다른 구성을 포함할 수도 있다.
뉴럴 네트워크 모델(140)은 메타 데이터(MDATA), 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA) 등을 전달받을 수 있다. 뉴럴 네트워크 모델(140)은 전달받은 메타 데이터(MDATA), 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA) 등에 기초하여 훈련될 수 있다. 여기서 뉴럴 네트워크 모델(140)의 훈련 방법은 딥 러닝(deep learning) 또는 머신 러닝(machine learning) 등을 포함할 수 있다.
가비지 콜렉션 예측 모듈(130)은 훈련된 뉴럴 네트워크 모델(140)을 이용하여 가비지 콜렉션 예측 값을 출력할 수 있다. 비교기(132)는 가비지 콜렉션 예측 값을 전달받아, 기준 값(REF_VAL)과 비교할 수 있다. 비교기(132)는 비교 결과에 따라서 가비지 콜렉션 요청 신호(GCREQ)를 출력할 수 있다. 즉, 비교 결과가 기준에 만족하지 못하는 경우 비교기(132)는 가비지 콜렉션 요청 신호(GCREQ)를 출력하지 않을 수 있다.
이하 도 7 내지 도 10을 참조하여 가비지 콜렉션 예측 동작을 설명한다.
도 9는 몇몇 실시예에 따른 전자 장치의 가비지 콜렉션 예측 동작을 설명하기 위한 순서도이다. 도 10은 도 9의 가비지 콜렉션 예측 동작을 보다 상세하게 설명하기 위한 순서도이다.
도 7 및 도 9를 참조하면, 메모리 저장 장치(10)는 라이트 동작을 수행할 수 있다(S400). 예를 들어, 메모리 컨트롤러(200)로부터 어드레스(ADDR), 라이트 커맨드(WCMD) 및 라이트 데이터(WDATA)가 비휘발성 메모리(300)에 전달되고, 비휘발성 메모리(300)에 라이트 데이터(WDATA)가 라이트될 수 있다.
여기서, 메모리 저장 장치(10)의 라이트 동작은 한번이 아닌 복수 회 수행될 수 있다. 즉, 메모리 저장 장치(10)의 라이트 동작은 1회로 제한되지 않고, 동일한 어드레스(ADDR)에 대한 복수의 라이트 동작일 수 있다.
호스트(100)의 메모리(120)는 호스트 데이터를 저장할 수 있다(S401). 예를 들어, 호스트(100)의 메모리(120)는 어플리케이션 프로세서(110)로부터 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA) 등을 제공받아 저장할 수 있다. 또한, 메모리(120)는 저장된 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA) 등을 가비지 콜렉션 예측 모듈(130)에 제공할 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 라이트 동작에 사용된 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA) 등을 전달받을 수 있다.
메모리 컨트롤러(200)의 메모리 정보 수집 모듈(226)은 비휘발성 메모리(300)로부터 메타 데이터(MDATA)를 제공받을 수 있다(S402). 또한, 호스트(100)의 가비지 콜렉션 예측 모듈(130)은 메모리 정보 수집 모듈(226)로부터 메타 데이터(MDATA)를 제공받아 저장할 수 있다(S403).
가비지 콜렉션 예측 모듈(130)은 저장된 데이터로 훈련된 뉴럴 네트워크 모델(140)을 이용하여 가비지 콜렉션 예측을 수행할 수 있다(S404). 가비지 콜렉션 예측 모듈(130)은 전달받은 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 메타 데이터(MDATA) 등을 이용하여 뉴럴 네트워크 모델(140)을 훈련시킬 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 각각의 복수 개의 라이트 동작이 수행된 후의 비휘발성 메모리(300)에 대한 메타 데이터(MDATA)를 이용하여 뉴럴 네트워크 모델(140)을 훈련시킬 수 있다.
가비지 콜렉션 예측 모듈(130)은 훈련된 뉴럴 네트워크 모델(140)을 이용하여 가비지 콜렉션이 예측되는지 판단할 수 있다(S405). 가비지 콜렉션이 예측되지 않는다면(S405-NO), 상기 S400 내지 S405 과정을 반복할 수 있다. 가비지 콜렉션이 예측된다면(S405-YES), 가비지 콜렉션은 수행될 수 있다(S406). 예를 들어, 가비지 콜렉션 예측 모듈(130)은 가비지 콜렉션 트리거 모듈(222)에 가비지 콜렉션 요청 신호(GCREQ)를 전달하여 가비지 콜렉션이 수행되도록 할 수 있다.
보다 상세한 가비지 콜렉션 예측 모듈(130)의 가비지 콜렉션 예측 동작은 도 10을 참조한다. 도 10은 메타 데이터(MDATA)에 포함된 정보 중 프리 블록 카운트(FBC)만을 이용하는 것으로 가정한다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 10을 참조하면, 가비지 콜렉션 예측 모듈(130)은 비휘발성 메모리(300)의 프리 블록 카운트를 예측할 수 있다(S407). 예를 들어, 가비지 콜렉션 예측 모듈(130)은 다음에 진행될 라이트 동작 후의 프리 블록 카운트를 예측할 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 이전의 라이트 동작들에 의한 결과인 프리 블록 카운트를 이용하여 뉴럴 네트워크를 훈련시키고, 훈련된 뉴럴 네트워크를 이용하여 다음 라이트 동작 후의 프리 블록 카운트를 예측할 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 예측된 프리 블록 카운트를 출력할 수 있ㄷ.
가비지 콜렉션 예측 모듈(130)은 예측된 프리 블록 카운트가 기준 값(REF_VAL)보다 작은지 판단할 수 있다(S408).
예를 들어, 예측된 프리 블록 카운트가 기준 값(REF_VAL)보다 작지 않은 경우(S408-NO), 가비지 콜렉션 예측 동작은 종료될 수 있다. 즉, 가비지 콜렉션 예측 모듈(130)은 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ)를 제공하지 않을 수 있다.
예를 들어, 예측된 프리 블록 카운트가 기준 값(REF_VAL)보다 작은 경우(S408-YES), 가비지 콜렉션 예측 모듈(130)은 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ)를 제공할 수 있다. 이에 따라, 메모리 저장 장치(10)는 가비지 콜렉션이 수행될 수 있다. 즉, 아직 가비지 콜렉션 조건이 만족되지 않은 경우라고 하여도, 예측된 가비지 콜렉션 조건이 만족되는 경우에, 먼저 메모리 저장 장치(10)의 가비지 콜렉션이 수행될 수 있다. 이에 따라, 메모리 저장 장치(10)의 가비지 콜렉션에 의한 부하가 감소될 수 있고, 메모리 저장 장치(10)의 성능이 개선될 수 있다.
도 11 내지 도 14는 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다. 여기서, 가비지 콜렉션 예측 모듈(130)이 메타 데이터(MDATA) 중에서 비휘발성 메모리(300)의 프리 블록 카운트(FBC)를 이용하는 것으로 가정한다.
도 11을 참조하면, 시간에 따라 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 변화할 수 있다. 예를 들어, t-3 시간에서 라이트 동작이 수행된 후에 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 100일 수 있다. 예를 들어, t-2 시간에서 라이트 동작이 수행된 후에 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 70일 수 있다. 예를 들어, t-1 시간에서 라이트 동작이 수행된 후에 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 40일 수 있다.
즉, 각 시간대의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 비휘발성 메모리(300)로부터 제공되는 메타 데이터(MDATA)일 수 있다. 또한, 가비지 콜렉션이 수행되기 위한 프리 블록 카운트(FBC)의 기준은 20 미만일 수 있다. 즉, 비휘발성 메모리(300)의 프리 블록 카운트(FBC)가 20 이상인 경우 가비지 콜렉션은 수행되지 않고, 비휘발성 메모리(300)의 프리 블록 카운트(FBC)가 20 미만인 경우 가비지 콜렉션이 수행될 수 있다.
도 12를 참조하면, 뉴럴 네트워크 모델(140)은 입력 레이어(141), 히든 레이어(142, 143) 및 출력 레이어(144)를 포함할 수 있다. 뉴럴 네트워크 모델(140)은 수신되는 입력 데이터(I1, I2)를 기초로 연산을 수행하고, 수행 결과를 기초로 하여 출력 데이터(O1, O2)를 생성할 수 있다.
뉴럴 네트워크 모델(140)은 입력 데이터(I1, I2)를 기초로 하는 연산 수행을 통하여 훈련될 수 있다. 이 경우, 뉴럴 네트워크 모델(140)의 훈련에 사용되는 입력 데이터(I1, I2)는 훈련 데이터(training data)일 수 있다.
뉴럴 네트워크 모델(140)은 2개 이상의 히든 레이어를 포함하는 딥 뉴럴 네트워크(deep neural network)일 수 있다. 뉴럴 네트워크 모델(140)은 Convolutional Neural Networks(CNN), Recurrent Neural Networks(RNN), Deep Belief Networks, Restricted Boltzman Machines 등을 포함할 수 있다.
뉴럴 네트워크 모델(140)에 포함된 레이어들(141, 142, 143, 144) 각각은 복수의 뉴런(neuron)들을 포함할 수 있다. 뉴런은 복수의 인공 노드(artificial node)에 해당될 수 있다. 예를 들어, 입력 레이어(141)는 2 개의 뉴런들, 히든 레이어(142, 143) 각각은 3 개의 뉴런들을 포함할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 뉴럴 네트워크 모델(140)에 포함된 레이어들 각각은 다양한 개수의 뉴런을 포함할 수 있다.
뉴럴 네트워크 모델(140)에 포함된 뉴런들은 서로 연결되어 데이터를 교환할 수 있다. 하나의 뉴런은 다른 뉴런들로부터 데이터를 수신하여 연산할 수 있고, 연산 결과를 또 다른 뉴런들로 출력할 수 있다.
뉴런들 각각의 입력 및 출력은 입력 액티베이션(activation)및 출력 액티베이션일 수 있다. 즉, 액티베이션은 한 뉴런의 출력임과 동시에, 다음 레이어에 포함된 뉴런들의 입력에 해당되는 파라미터일 수 있다. 한편, 뉴런들 각각은 이전 레이어에 포함된 뉴런들로부터 수신된 액티베이션들 및 웨이트(weight)들에 기초하여 자신의 액티베이션을 결정할 수 있다. 웨이트는 각 뉴런에서의 출력 액티베이션을 계산하기 위해 이용되는 파라미터로서, 뉴런들 간의 연결관계에 할당되는 값일 수 있다.
뉴럴 네트워크 모델(140)은 수많은 데이터 집합들이 상호 연결된 복수의 뉴런들 간에 교환되고, 레이어를 지나면서 수많은 연산 과정을 거친다. 한편, 이러한 연산 수행을 통해 뉴럴 네트워크 모델(140)은 훈련되고, 이에 기반하여 웨이트들 및 바이어스들이 최적화될 수 있다.
다시 도 11 내지 도 14를 참조하면, 각 시간대의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)가 뉴럴 네트워크 모델(140)의 입력이 될 수 있다. 도 13을 참조하면, 뉴럴 네트워크 모델(140)에 t-3 시간, t-2 시간 및 t-1 시간에서의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)가 입력될 수 있다. 뉴럴 네트워크 모델(140)은 해당 입력들을 이용하여 훈련될 수 있고, 이에 따라 가비지 콜렉션 예측 모듈(130)은 비휘발성 메모리(300)의 예측되는 제n 블록의 프리 블록 카운트(FBC)가 10이라는 결과를 출력할 수 있다.
도 14를 참조하면, t-3 시간에서의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 100이었고, t-2 시간에서의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 70이었고, t-1 시간에서의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)는 40이었다.
뉴럴 네트워크 모델(140)은 이와 같은 데이터를 이용하여 훈련되고, 그 결과 가비지 콜렉션 예측 모듈(130)은 t 시간에서의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)가 10이라는 결과를 출력할 수 있다.
즉, 다음의 라이트 동작이 수행되는 경우의 비휘발성 메모리(300)의 프리 블록 카운트(FBC)의 예측 값은 10일 수 있다. 이에 따라서, 가비지 콜렉션 예측 모듈(130)은 비교기(132)에서 기준 값(REF_VAL)인 20과 예측 값인 10을 서로 비교할 수 있다. 이에 따라, 예측 값이 기준 값(REF_VAL)보다 작으므로, 가비지 콜렉션 예측 모듈(130)은 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ)를 제공하여, 가비지 콜렉션이 수행되도록 할 수 있다.
이상, 비휘발성 메모리(300)의 프리 블록 카운트(FBC)를 이용하여 본 발명의 기술적 사상에 따른 실시예를 설명하였으나, 실시예는 이에 제한되지 않는다.
가비지 콜렉션 예측 모듈(130)의 훈련된 뉴럴 네트워크 모델(140)에 의하여, 가비지 콜렉션 수행 기준이 만족되지 않는 시점에서 가비지 콜렉션이 수행될 수 있다. 즉, 가비지 콜렉션 수행 시점을 예측함으로써, 가비지 콜렉션의 수행에 의한 부하가 감소되고, 메모리 저장 장치(10)의 성능이 보다 개선될 수 있다.
도 15는 몇몇 실시예에 따른 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다.
도 15를 참조하면, 호스트(100)는 메모리 컨트롤러(200)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ), 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S410). 메모리 컨트롤러(200)는 라이트 요청 신호(WREQ)에 응답하여 프로그램을 수행할 수 있다(S411). 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S412). 비휘발성 메모리(300)는 메모리 컨트롤러(200)로부터 제공받은 라이트 커맨드(WCMD)에 응답하여 제1 라이트 데이터(WDATA1)를 라이트할 수 있다(S413).
제1 라이트 데이터(WDATA1)가 비휘발성 메모리(300)의 메모리 셀 어레이(310)에 라이트 된 후에, 비휘발성 메모리(300)는 호스트(100)에 제1 메타 데이터(MDATA1)를 제공할 수 있다(S414). 예를 들어, 비휘발성 메모리(300)는 메모리 컨트롤러(200)의 메모리 정보 수집 모듈(226)에 제1 메타 데이터(MDATA1)를 제공할 수 있다. 메모리 컨트롤러(200)의 메모리 정보 수집 모듈(226)은 제공받은 제1 메타 데이터(MDATA1)를 호스트(100)에 제공할 수 있다.
호스트(100)는 논리 블록 어드레스(LBA), 제1 라이트 데이터(WDATA1) 및 제1 메타 데이터(MDATA1) 중 적어도 하나를 저장할 수 있다(S415). 그리고, 호스트(100)는 뉴럴 네트워크 모델(140)을 이용하여 가비지 콜렉션 예측을 수행할 수 있다(S416). 예를 들어, 뉴럴 네트워크 모델(140)은 논리 블록 어드레스(LBA), 제1 라이트 데이터(WDATA1) 및 제1 메타 데이터(MDATA1) 중 적어도 하나를 이용하여 훈련될 수 있다. 호스트(100)의 가비지 콜렉션 예측 모듈(130)은 훈련된 뉴럴 네트워크 모델(140)을 이용하여 예측 값을 출력할 수 있다. 가비지 콜렉션 예측 모듈(130)은 예측 값을 기준 값과 비교하여, 기준을 만족하는 경우 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ) 및 논리 블록 어드레스(LBA)를 제공할 수 있다(S417).
메모리 컨트롤러(200)는 가비지 콜렉션 요청 신호(GCREQ)에 응답하여 가비지 콜렉션을 수행할 수 있다(S418). 예를 들어, 가비지 콜렉션 매니저 모듈(224)은 가비지 콜렉션 트리거 모듈(222)에 의해 비휘발성 메모리(300)에 대한 가비지 콜렉션을 수행할 수 있다. 이에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)를 제공할 수 있다(S419).
비휘발성 메모리(300)는 제공받은 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)에 응답하여 어드레스(ADDR)에 대응되는 블록의 유효 페이지를 복사하고, 이레이즈하여 가비지 콜렉션을 수행할 수 있다(S420).
비휘발성 메모리(300)의 가비지 콜렉션이 수행되고, 임의의 시간이 지난 후에, 호스트(100)는 메모리 컨트롤러(200)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ) 및 제2 라이트 데이터(WDATA2)를 제공할 수 있다(S421). 여기서, 임의의 시점은 가비지 콜렉션이 수행된 후에 해당되며, 반드시 정기적인 시점일 필요는 없다. 또한, 제2 라이트 데이터(WDATA2)는 제1 라이트 데이터(WDATA1)와 다를 수 있다.
메모리 컨트롤러(200)는 제공받은 라이트 요청 신호(WREQ)에 응답하여 프로그램을 수행할 수 있다(S422). 이에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 제2 라이트 데이터(WDATA2)를 제공할 수 있다(S423).
비휘발성 메모리(300)는 라이트 커맨드(WCMD)에 응답하여 제2 라이트 데이터(WDATA2)를 라이트할 수 있다(S424).
여기서, 제1 라이트 데이터(WDATA1)가 비휘발성 메모리(300)에 라이트 된 후에 가비지 콜렉션이 수행됨으로써 프리 블록이 생성되고, 제2 라이트 데이터(WDATA2)는 새롭게 생성된 프리 블록에 라이트될 수 있다. 이에 따라, 제2 라이트 데이터(WDATA2)가 라이트된 이후에 가비지 콜렉션이 수행되는 경우 발생하는 부하가 감소될 수 있어, 전체적인 메모리 저장 장치(10)의 성능이 개선될 수 있다.
이하 도 16 내지 도 18을 참조하여 논리 블록 어드레스 누적 카운트(LBA_AC)를 이용하여 훈련되는 뉴럴 네트워크 모델(140)를 이용한 가비지 콜렉션 예측 동작을 설명한다.
도 16 내지 도 18은 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다. 여기서, 가비지 콜렉션 예측 모듈(130)이 논리 블록 어드레스 누적 카운트(LBA_AC)를 이용하는 것으로 가정한다.
도 16을 참조하면, 시간에 따라 호스트(100)가 제공하는 논리 블록 어드레스 누적 카운트(LBA_AC)가 변화할 수 있다. 예를 들어, t-3 시간에서 라이트 동작이 수행된 후에 논리 블록 어드레스 누적 카운트(LBA_AC)는 0일 수 있다. 예를 들어, t-2 시간에서 라이트 동작이 수행된 후에 논리 블록 어드레스 누적 카운트(LBA_AC)는 30일 수 있다. 예를 들어, t-1 시간에서 라이트 동작이 수행된 후에 논리 블록 어드레스 누적 카운트(LBA_AC)는 60일 수 있다.
즉, 각 시간대의 논리 블록 어드레스 누적 카운트(LBA_AC)는 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)로부터 도출되는 데이터일 수 있다. 또한, 가비지 콜렉션이 수행되기 위한 논리 블록 어드레스 누적 카운트(LBA_AC)의 기준은 80 초과일 수 있다. 즉, 논리 블록 어드레스 누적 카운트(LBA_AC)가 80 이하인 경우 가비지 콜렉션은 수행되지 않고, 논리 블록 어드레스 누적 카운트(LBA_AC)가 80 초과인 경우 가비지 콜렉션이 수행될 수 있다.
각 시간대의 논리 블록 어드레스 누적 카운트(LBA_AC)가 뉴럴 네트워크 모델(140)의 입력이 될 수 있다. 도 17을 참조하면, 뉴럴 네트워크 모델(140)에 t-3 시간, t-2 시간 및 t-1 시간에서의 논리 블록 어드레스 누적 카운트(LBA_AC)가 입력될 수 있다. 뉴럴 네트워크 모델(140)은 해당 입력들을 이용하여 훈련될 수 있고, 이에 따라 가비지 콜렉션 예측 모듈(130)은 비휘발성 메모리(300)의 예측되는 논리 블록 어드레스 누적 카운트(LBA_AC)가 90이라는 결과를 출력할 수 있다.
도 18을 참조하면, t-3 시간에서의 논리 블록 어드레스 누적 카운트(LBA_AC)는 0이었고, t-2 시간에서의 논리 블록 어드레스 누적 카운트(LBA_AC)는 30이었고, t-1 시간에서의 논리 블록 어드레스 누적 카운트(LBA_AC)는 60이었다.
뉴럴 네트워크 모델(140)은 이와 같은 데이터를 이용하여 훈련되고, 그 결과 가비지 콜렉션 예측 모듈(130)은 t 시간에서의 논리 블록 어드레스 누적 카운트(LBA_AC)가 90이라는 결과를 출력할 수 있다.
즉, 다음의 라이트 동작이 수행되는 경우의 논리 블록 어드레스 누적 카운트(LBA_AC)의 예측 값은 90일 수 있다. 이에 따라서, 가비지 콜렉션 예측 모듈(130)은 비교기(132)에서 기준 값(REF_VAL)인 80과 예측 값인 90을 서로 비교할 수 있다. 이에 따라, 예측 값이 기준 값(REF_VAL)보다 크므로, 가비지 콜렉션 예측 모듈(130)은 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ)를 제공하여, 가비지 콜렉션이 수행되도록 할 수 있다.
이상, 논리 블록 어드레스 누적 카운트(LBA_AC)를 이용하여 본 발명의 기술적 사상에 따른 실시예를 설명하였으나, 실시예는 이에 제한되지 않는다.
가비지 콜렉션 예측 모듈(130)의 훈련된 뉴럴 네트워크 모델(140)에 의하여, 가비지 콜렉션 수행 기준이 만족되지 않는 시점에서 가비지 콜렉션이 수행될 수 있다. 즉, 가비지 콜렉션 수행 시점을 예측함으로써, 가비지 콜렉션의 수행에 의한 부하가 감소되고, 메모리 저장 장치(10)의 성능이 보다 개선될 수 있다.
도 19는 몇몇 실시예에 따른 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다.
도 19를 참조하면, 호스트(100)는 메모리 컨트롤러(200)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ), 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S430). 메모리 컨트롤러(200)는 라이트 요청 신호(WREQ)에 응답하여 프로그램을 수행할 수 있다(S431). 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S432). 비휘발성 메모리(300)는 메모리 컨트롤러(200)로부터 제공받은 라이트 커맨드(WCMD)에 응답하여 제1 라이트 데이터(WDATA1)를 라이트할 수 있다(S433).
호스트(100)는 논리 블록 어드레스(LBA) 및 제1 라이트 데이터(WDATA1) 중 적어도 하나를 저장할 수 있다(S434). 그리고, 호스트(100)는 뉴럴 네트워크 모델(140)을 이용하여 가비지 콜렉션 예측을 수행할 수 있다(S435). 예를 들어, 뉴럴 네트워크 모델(140)은 논리 블록 어드레스(LBA) 및 제1 라이트 데이터(WDATA1) 중 적어도 하나를 이용하여 훈련될 수 있다. 호스트(100)의 가비지 콜렉션 예측 모듈(130)은 훈련된 뉴럴 네트워크 모델(140)을 이용하여 예측 값을 출력할 수 있다. 가비지 콜렉션 예측 모듈(130)은 예측 값을 기준 값과 비교하여, 기준을 만족하는 경우 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ) 및 논리 블록 어드레스(LBA)를 제공할 수 있다(S436).
메모리 컨트롤러(200)는 가비지 콜렉션 요청 신호(GCREQ)에 응답하여 가비지 콜렉션을 수행할 수 있다(S437). 예를 들어, 가비지 콜렉션 매니저 모듈(224)은 가비지 콜렉션 트리거 모듈(222)에 의해 비휘발성 메모리(300)에 대한 가비지 콜렉션을 수행할 수 있다. 이에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)를 제공할 수 있다(S438).
비휘발성 메모리(300)는 제공받은 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)에 응답하여 어드레스(ADDR)에 대응되는 블록의 유효 페이지를 복사하고, 이레이즈하여 가비지 콜렉션을 수행할 수 있다(S439).
도 20 및 도 21은 몇몇 실시예에 따른 뉴럴 네트워크를 이용한 가비지 콜렉션 예측 동작을 설명하기 위한 도면들이다.
도 20을 참조하면, 제n 블록의 경우, 비휘발성 메모리(300)의 프리 블록 카운트(FBC)에 대한 조건은 만족될 수 있지만, 논리 블록 어드레스 누적 카운트(LBA_AC)에 대한 조건은 만족되지 않을 수 있다.
제(n+1) 블록의 경우, 비휘발성 메모리(300)의 프리 블록 카운트(FBC)에 대한 조건과 논리 블록 어드레스 누적 카운트(LBA_AC)에 대한 조건은 모두 만족될 수 있다.
제(n+2) 블록의 경우, 논리 블록 어드레스 누적 카운트(LBA_AC)에 대한 조건과 비휘발성 메모리(300)의 프리 블록 카운트(FBC)에 대한 조건이 모두 만족되지 않을 수 있다.
이 경우, 하나의 조건이라도 만족하는 경우, 비휘발성 메모리(300)에 대한 가비지 콜렉션을 수행될 수 있다. 예를 들어, 제n 블록과 제(n+1) 블록에 대한 가비지 콜렉션은 수행될 수 있다. 하지만, 제(n+2) 블록에 대한 가비지 콜렉션은 조건을 만족하지 못하여 수행되지 않을 수 있다.
도 21을 참조하면, 가비지 콜렉션 예측 모듈(130)은 뉴럴 네트워크 모델(140) 및 결정기(131)를 포함할 수 있다. 여기서, 뉴럴 네트워크 모델(140)은 제1 뉴럴 네트워크 모델(145) 및 제2 뉴럴 네트워크 모델(146)을 포함할 수 있다.
제1 뉴럴 네트워크 모델(145)은 비휘발성 메모리(300)의 프리 블록 카운트(FBC)를 이용하여 훈련될 수 있다. 제2 뉴럴 네트워크 모델(146)은 논리 블록 어드레스 누적 카운트(LBA_AC)를 이용하여 훈련될 수 있다.
결정기(131)는 제1 뉴럴 네트워크 모델(145) 및 제2 뉴럴 네트워크 모델(146)로부터 결과를 제공받아, 적어도 하나의 조건이 만족할 경우에 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ)를 제공할 수 있다. 즉, 결정기(131)는 도 20에 따른 결과를 출력할 수 있다.
본 실시예에서, 뉴럴 네트워크 모델(140)이 메타 데이터(MDATA) 및 논리 블록 어드레스(LBA) 중 어느 하나만을 이용하여 훈련되는 것으로 설명되지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다. 예를 들어, 뉴럴 네트워크 모델(140)은 메타 데이터(MDATA) 라이트 데이터(WDATA) 및 논리 블록 어드레스(LBA) 모두를 이용하여 훈련될 수 있다.
이하, 도 22 및 도 23을 참조하여 가비지 콜렉션 예측 모듈(240)을 포함하는 메모리 컨트롤러(200)를 포함하는 전자 장치(1)를 설명한다.
도 22는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 23은 도 22의 전자 장치에서의 가비지 콜렉션 동작을 설명하기 위한 래더 다이어그램이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 호스트(100)는 어플리케이션 프로세서(110) 및 메모리(120)를 포함할 수 있다. 메모리 컨트롤러(200)는 버퍼(231), 데이터 라이트 모듈(230), 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224), 메모리 정보 수집 모듈(226) 및 가비지 콜렉션 예측 모듈(240)을 포함할 수 있다. 즉, 본 실시예에서 호스트(100)는 가비지 콜렉션 예측 모듈(240)을 포함하지 않고, 메모리 컨트롤러(200)가 가비지 콜렉션 예측 모듈(240)을 포함할 수 있다.
어플리케이션 프로세서(110)는 버퍼(231)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ) 및 라이트 데이터(WDATA)를 제공할 수 있다. 버퍼(231)는 제공받은 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ) 및 라이트 데이터(WDATA)를 일시적으로 저장할 수 있다. 버퍼(231)는 저장한 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ) 및 라이트 데이터(WDATA)를 데이터 라이트 모듈(230)에 제공할 수 있다. 또한, 버퍼(231)는 저장한 논리 블록 어드레스(LBA) 및 라이트 데이터(WDATA)를 가비지 콜렉션 예측 모듈(240)에 제공할 수 있다.
메모리 컨트롤러(200)에 포함되는 가비지 콜렉션 예측 모듈(240)은 앞서 설명한 가비지 콜렉션 예측 모듈(130)과 동일할 수 있다. 즉, 가비지 콜렉션 예측 모듈(240)은 훈련된 뉴럴 네트워크 모델(250)를 이용하여 가비지 콜렉션 수행 시점을 예측할 수 있다.
가비지 콜렉션 예측 모듈(240)은 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 메타 데이터(MDATA)를 제공받아, 논리 블록 어드레스(LBA), 라이트 데이터(WDATA) 및 메타 데이터(MDATA) 중 적어도 하나를 이용하여 뉴럴 네트워크 모델(250)을 훈련시킬 수 있다.
훈련된 뉴럴 네트워크 모델(250)이 예측한 결과 값이 특정 조건을 만족하는 경우, 가비지 콜렉션 예측 모듈(240)은 가비지 콜렉션 트리거 모듈(222)에 가비지 콜렉션 요청 신호(GEREQ) 및 논리 블록 어드레스(LBA)를 제공할 수 있다. 이에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 대하여 가비지 콜렉션을 수행할 수 있다.
도 23을 참조하면, 호스트(100)는 메모리 컨트롤러(200)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ), 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S440). 메모리 컨트롤러(200)는 라이트 요청 신호(WREQ)에 응답하여 프로그램을 수행할 수 있다(S441). 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 제1 라이트 데이터(WDATA1)를 제공할 수 있다(S442). 비휘발성 메모리(300)는 메모리 컨트롤러(200)로부터 제공받은 라이트 커맨드(WCMD)에 응답하여 제1 라이트 데이터(WDATA1)를 라이트할 수 있다(S443).
제1 라이트 데이터(WDATA1)가 비휘발성 메모리(300)의 메모리 셀 어레이(310)에 라이트 된 후에, 비휘발성 메모리(300)는 호스트(100)에 제1 메타 데이터(MDATA1)를 제공할 수 있다(S444). 예를 들어, 비휘발성 메모리(300)는 메모리 컨트롤러(200)의 메모리 정보 수집 모듈(226)에 제1 메타 데이터(MDATA1)를 제공할 수 있다. 메모리 컨트롤러(200)의 메모리 정보 수집 모듈(226)은 제공받은 제1 메타 데이터(MDATA1)를 메모리 컨트롤러(200)의 가비지 콜렉션 예측 모듈(240)에 제공할 수 있다.
가비지 콜렉션 예측 모듈(240)은 논리 블록 어드레스(LBA), 제1 라이트 데이터(WDATA1) 및 제1 메타 데이터(MDATA1)를 저장할 수 있다(S445). 가비지 콜렉션 예측 모듈(240)은 논리 블록 어드레스(LBA), 제1 라이트 데이터(WDATA1) 및 제1 메타 데이터(MDATA1) 중 적어도 하나를 이용하여 훈련된 뉴럴 네트워크 모델(250)을 이용하여 가비지 콜렉션 예측을 수행할 수 있다(S446).
가비지 콜렉션 예측 모듈(240)은 훈련된 뉴럴 네트워크 모델(250)을 이용하여 예측 값을 출력할 수 있다. 가비지 콜렉션 예측 모듈(240)은 예측 값을 기준 값과 비교하여, 기준을 만족하는 경우 메모리 컨트롤러(200)에 어드레스(ADDR), 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)를 제공할 수 있다(S447).
비휘발성 메모리(300)는 어드레스(ADDR), 라이트 커맨드(WCMD) 및 이레이즈 커맨드(ECMD)를 제공받아 메모리 셀 어레이(310)에 대한 가비지 콜렉션을 수행할 수 있다(S448).
본 실시예의 경우, 앞서 설명한 다른 실시예에서 호스트(100)가 가비지 콜렉션 예측 모듈(130)을 포함하는 것과 달리, 메모리 컨트롤러(200)가 가비지 콜렉션 예측 모듈(240)을 포함할 수 있다. 즉, 호스트(100)에 메타 데이터(DMATA) 등의 신호가 전달되지 않아도, 메모리 컨트롤러(200) 자체로 가비지 콜렉션 예측이 수행될 수 있다.
이하, 도 24을 참조하여 어플리케이션 프로세서(110)를 포함하는 호스트(100)를 포함하는 전자 장치(1)를 설명한다.
도 24는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 24를 참조하면, 호스트(100)는 어플리케이션 프로세서(110)를 포함할 수 있다. 어플리케이션 프로세서(110)는 뉴럴 네트워크 모델(140)을 포함할 수 있다. 즉, 도 1 내지 도 21을 이용하여 설명한 전자 장치(1)와 달리, 호스트(100)는 메모리(120) 및 가비지 콜렉션 예측 모듈(130)을 포함하지 않을 수 있다.
즉, 가비지 콜렉션 예측 모듈(130)의 기능을 어플리케이션 프로세서(110)가 대신 수행할 수 있다. 또한, 메모리(120) 및 가비지 콜렉션 예측 모듈(130)의 기능이 어플리케이션 프로세서(110)만으로 구현될 수 있다.
어플리케이션 프로세서(110)는 메모리 컨트롤러(200)에 논리 블록 어드레스(LBA), 라이트 요청 신호(WREQ) 및 라이트 데이터(WDATA)를 제공할 수 있다. 어플리케이션 프로세서(110)는 메모리 컨트롤러(200)로부터 메타 데이터(MDATA)를 제공받아 뉴럴 네트워크 모델(140)을 훈련시킬 수 있다. 어플리케이션 프로세서(110)는 훈련된 뉴럴 네트워크 모델(140)을 이용하여, 특정 가비지 콜렉션 수행 조건이 만족되는 경우, 메모리 컨트롤러(200)에 가비지 콜렉션 요청 신호(GCREQ) 및 논리 블록 어드레스(LBA)를 제공할 수 있다.
이하, 도 25을 참조하여 복수의 비휘발성 메모리(301, 302, 303)를 포함하는 전자 장치(2)를 설명한다.
도 25는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 설명의 편의를 위해, 도 1 내지 도 24을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 25를 참조하면, 메모리 저장 장치(10)는 메모리 컨트롤러(200)와 연결된 복수의 비휘발성 메모리(301, 302, 303)를 포함할 수 있다.
각각의 비휘발성 메모리(301, 302, 303)는 도 3을 참조하여 설명한 비휘발성 메모리(300)와 실질적으로 동일할 수 있다. 예를 들어, 각각의 비휘발성 메모리(301, 302, 303)는 메모리 셀 어레이(310), 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340) 및 제어 로직(350)(control logic) 등을 포함할 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리(301)는 제1 채널(Channel 1)을 통해 연결될 수 있다. 메모리 컨트롤러(200)와 비휘발성 메모리(302)는 제2 채널(Channel 2)을 통해 연결될 수 있다. 메모리 컨트롤러(200)와 비휘발성 메모리(303)는 제3 채널(Channel 3)을 통해 연결될 수 있다.
도 1 내지 도 21을 참조하여 설명한 가비지 콜렉션 예측 모듈(130)은 호스트(100)에 포함될 수 있다. 즉, 호스트(100)에 포함된 가비지 콜렉션 예측 모듈(130)은 각각의 비휘발성 메모리(301, 302, 303)로부터 전달된 메타 데이터(MDATA)를 이용하여 뉴럴 네트워크 모델(140)을 훈련시킬 수 있다. 또한, 훈련된 뉴럴 네트워크 모델(140)을 이용하여 각각의 비휘발성 메모리(301, 302, 303)의 가비지 콜렉션 수행 시점을 예측할 수 있다.
도 22 및 도 23을 참조하여 설명한 가비지 콜렉션 예측 모듈(240)은 메모리 컨트롤러(200)에 포함될 수 있다. 즉, 메모리 컨트롤러(200)에 포함된 가비지 콜렉션 예측 모듈(240)은 각각의 비휘발성 메모리(301, 302, 303)로부터 전달된 메타 데이터(MDATA)를 이용하여 뉴럴 네트워크 모델(250)을 훈련시킬 수 있다. 또한, 훈련된 뉴럴 네트워크 모델(250)을 이용하여 각각의 비휘발성 메모리(301, 302, 303)의 가비지 콜렉션 수행 시점을 예측할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 100: 호스트
110: 어플리케이션 프로세서 130: 가비지 콜렉션 예측 모듈
140: 뉴럴 네트워크 모델 200: 메모리 컨트롤러
210: 프로세서 211: 메모리
212: 호스트 인터페이스 213: 메모리 인터페이스
220: 동작 메모리 222: 가비지 콜렉션 트리거 모듈
224: 가비지 콜렉션 매니저 모듈 226: 메모리 정보 수집 모듈
228: 어드레스 매핑 테이블 300: 비휘발성 메모리

Claims (10)

  1. 비휘발성 메모리;
    상기 비휘발성 메모리를 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 연결된 호스트를 포함하고,
    상기 메모리 컨트롤러는, 상기 호스트로부터 수신한 제1 라이트 신호에 응답하여 상기 비휘발성 메모리에 상기 제1 라이트 신호를 제공하고,
    상기 비휘발성 메모리는 상기 제공받은 제1 라이트 신호에 기초하여 라이트 동작을 수행하고, 상기 라이트 동작을 수행한 결과를 기초로 하여 제1 메타 데이터를 생성하고, 상기 생성된 제1 메타 데이터를 상기 호스트에 제공하고,
    상기 호스트는,
    상기 제공받은 제1 메타 데이터 또는 상기 제1 라이트 신호에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 상기 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하고,
    상기 결정된 가비지 콜렉션 수행 여부에 응답하여 상기 메모리 컨트롤러에 가비지 콜렉션 요청 신호를 제공하는 전자 장치.
  2. 제 1항에 있어서,
    상기 뉴럴 네트워크 모델을 이용하여 상기 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하는 것은, 상기 제1 메타 데이터에 포함된 상기 비휘발성 메모리의 프리 블록의 개수를 예측하고, 상기 예측된 프리 블록의 개수에 기초하여 가비지 콜렉션 수행여부를 결정하는 것을 포함하는 전자 장치.
  3. 제 1항에 있어서,
    상기 제1 메타 데이터는 상기 제1 라이트 신호에 기초하여 라이트 동작이 수행된 상기 비휘발성 메모리의 프리 블록의 개수를 포함하는 전자 장치.
  4. 제 3항에 있어서,
    상기 메모리 컨트롤러는, 상기 호스트로부터 수신하고 상기 제1 라이트 신호에 후속되는 제2 라이트 신호에 응답하여 상기 비휘발성 메모리에 상기 제2 라이트 신호를 제공하고,
    상기 비휘발성 메모리는 상기 제공받은 제2 라이트 신호에 기초하여 라이트 동작을 수행하고, 상기 라이트 동작을 수행한 결과를 기초로 하여 제2 메타 데이터를 생성하고, 상기 생성된 제2 메타 데이터를 상기 호스트에 제공하고,
    상기 제2 메타 데이터는 상기 제2 라이트 신호에 기초하여 라이트 동작이 수행된 상기 비휘발성 메모리의 프리 블록의 개수를 포함하는 전자 장치.
  5. 제 4항에 있어서,
    상기 호스트는,
    상기 제공받은 제1 메타 데이터에 포함된 상기 비휘발성 메모리의 프리 블록의 개수와 상기 제공받은 제2 메타 데이터에 포함된 상기 비휘발성 메모리의 프리 블록의 개수에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여, 상기 제2 라이트 신호에 후속되는 제3 라이트 신호에 기초하여 라이트 동작이 수행된 상기 비휘발성 메모리의 프리 블록의 개수를 예측하는 전자 장치.
  6. 제 1항에 있어서,
    상기 뉴럴 네트워크 모델을 이용하여 상기 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하는 것은, 상기 제1 라이트 신호에 포함된 논리 블록 어드레스의 누적 개수를 예측하고, 상기 예측된 논리 블록 어드레스의 누적 개수에 기초하여 가비지 콜렉션 수행여부를 결정하는 것을 포함하는 전자 장치.
  7. 비휘발성 메모리; 및
    상기 비휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 비휘발성 메모리에 제1 라이트 커맨드, 어드레스 및 데이터를 제공하고,
    상기 제1 라이트 커맨드에 대한 응답으로, 상기 비휘발성 메모리로부터 상기 비휘발성 메모리에 대한 메타 데이터를 제공받고,
    상기 제공받은 메타 데이터에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 상기 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하고,
    상기 결정된 가비지 콜렉션 수행 여부에 응답하여 상기 비휘발성 메모리에 제2 라이트 커맨드, 이레이즈 커맨드 및 상기 어드레스를 제공하는 메모리 저장 장치.
  8. 제 7항에 있어서,
    상기 메타 데이터는 상기 비휘발성 메모리의 프리 블록의 개수를 포함하는 메모리 저장 장치.
  9. 제 7항에 있어서,
    상기 메모리 컨트롤러는 상기 어드레스 및 상기 데이터에 기초하여 훈련되는 뉴럴 네트워크 모델을 이용하여 상기 비휘발성 메모리에 대한 가비지 콜렉션 수행 여부를 결정하는 메모리 저장 장치.
  10. 비휘발성 메모리;
    상기 비휘발성 메모리를 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 연결된 호스트를 포함하고,
    상기 메모리 컨트롤러는, 상기 호스트로부터 수신한 제1 라이트 신호에 응답하여 상기 비휘발성 메모리에 상기 제1 라이트 신호를 제공하고,
    상기 비휘발성 메모리는 상기 제공받은 제1 라이트 신호에 기초하여 라이트 동작을 수행하고, 상기 라이트 동작을 수행한 결과를 기초로 하여 메타 데이터를 생성하고, 상기 생성된 메타 데이터를 상기 호스트에 제공하고,
    상기 메타 데이터는 상기 비휘발성 메모리에 포함된 프리 블록의 개수를 포함하고,
    상기 호스트는, 상기 제공받은 메타 데이터에 대한 응답으로, 상기 메모리 컨트롤러에 가비지 콜렉션 요청 신호를 제공하는 전자 장치.
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