KR20220125032A - Hemt 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 기판, 상기 기판의 상단면에 이온주입에 의해 형성되며 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역이 형성되는 에피층 및 상기 오믹 접촉 영역에 증착되어 형성되는 오믹 금속층을 포함하고, 상기 오믹 접촉 영역 중 게이트에 가까운 경계를 따라 접촉저항을 감소시키는데 유효한 접촉 영역(transfer length)을 포함하는 영역에 요철 구조가 형성되어 오믹 접촉저항을 감소시키는 것을 특징으로 하고, 상기 기판의 활성영역에 형성된 상기 요철구조에 fin 형태의 게이트 전극을 형성하여 제작되는 것을 특징으로 하는 FinFET 구조의 HEMT(High Electron Mobility Transistor) 소자로서, 본 발명에 의하면, 기판 전체 혹은 소자가 만들어지는 영역 전체에 미세한 요철을 형성한 후 그 위에 오믹 접촉과 게이트를 형성하여 같은 접촉 비저항 값에 대하여 더 낮은 접촉 저항값을 갖도록 하는 동시에 1차원 채널을 갖는 FinFET 형태로 제조할 수 있다.

Description

HEMT 소자 및 이의 제조 방법{HEMT semiconductor device and Method for manufacturing the same}
본 발명은 FinFET(Fin Field effect transistor) 형태의 GaN HEMT 구조 및 이를 제조하는 방법에 관한 발명으로서, 보다 상세하게는, GaN 에피(epitaxy) 표면에 소자의 게이트에 수직한 방향으로의 요철 형태로 굴곡을 형성하여 오믹(오믹(ohmic)) 접촉이 이루어지는 총 면적을 증가시켜 접촉저항을 낮추고, 동시에 요철 위에 FinFET 구조를 동시에 형성하는 GaN-Fin 구조 및 FinFET 형태의 GaN HEMT를 제조하는 방법에 관한 발명이다.
GaN HEMT소자는 고 전자 이동도를 가지면서도 항복전계가 크고 열전도도가 높아 고주파 고출력 RF소자로서 매우 적합한 소자이다. 그러나 GaN 소재가 가지고 있는 이러한 고유의 장점과 동시에 제조 공정의 어려움 때문에 낮은 접촉 저항(ohmic contact resistance)을 얻는 것이 매우 어렵고 누설전류(leakage current)가 크고 전자 갇힘현상(electron trapping)에 의한 높은 비선형성(non-linearity) 등의 문제를 가지고 있다.
또한 반도체 칩의 집적도를 증가시키기 위해선 트랜지스터의 소자 크기를 줄여야 하며, 이때 채널 길이를 나노미터(nm) 단위로 줄이는 형태로 집적도 기술이 발전되어 왔다. 이렇게 채널 길이를 줄이게 되면 짧은 채널 효과(Short Channel Effect)가 발생하게 되어 누설전류의 추가적인 증가, 최대 포화전류의 감소 등 RF특성에 나쁜 영향을 미치게 된다.
RF(Radio Frequency) GaN HEMT(High Electron Mobility Transistor) 소자는 AlGaN층, InAlN층 혹은 GaN층과 같은 에너지 밴드갭(band gap)이 큰 에피(epitaxy) 물질의 표면에 오믹(ohmic) 접촉을 만들어야 하기 때문에 낮은 접촉저항을 형성하는 것이 매우 어렵다.
현재까지 개발된 ohmic접촉 형성 방식은 GaN HEMT 소자의 장벽층에 해당하는 불순물이 적은 AlGaN, InAlN 혹은 GaN층의 표면에 알루미늄(Aluminum)을 기반으로 하는 금속 막을 증착하고 800℃ 이상의 고온에서 열처리하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 1에 도시된다.
도 1을 참조하면, 기판(110), GaN층(121)과 AlGaN층(122)으로 이루어지는 에피층(120), 패시베이션층(130), 및 오믹층(140) 등이 순차적으로 형성된다.
또는 다른 방식으로 ohmic접촉이 형성되어야 할 영역에만 Si 이온을 주입하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 2에 도시된다. 도 2를 참조하면, 에피층(120)에 이온주입으로 n-type층(210)이 형성된다.
또한, 또 다른 방식으로 Si이온이 고농도로 포함된 GaN에피를 재성장하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 3에 도시된다. 도 3을 참조하면, 에피층(120)을 식각한 후 고농도 n-type층(310)을 재성장한다. 이온주입 혹은 재성장을 통해 고농도로 Si이온이 주입된 오믹영역이 형성되는 경우에는 그 위에 Aluminum혹은 NiSi 기반의 금속을 증착하여 500℃이하의 온도에서 열처리하여 낮은 접촉저항을 구현할 수 있게 된다.
또한, 또 다른 방식으로, 접촉저항을 더욱 낮추어야 할 경우에는 에너지 밴드(energy band)가 비교적 넓은 AlGaN 혹은 InAlN층을 식각하여 GaN층을 드러나도록 한 후 그 위에 ohmic 접촉을 만드는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 4에 도시된다. 도 4를 참조하면, 에피층(120)이 일부 식각된다.
그런데, 위의 어느 경우에도 ohmic 접촉이 만들어지는 영역의 표면은 인위적인 굴곡이 없는 평평한 면에 이루어지고 있다. 부연하면, 오믹 접촉을 형성하는 표면이 평평하여 주어진 오믹 영역의 표면적만이 오믹 접촉을 형성하는데 사용되어 접촉 저항을 낮추는데 한계가 있다.
한편, 또 다른 방식으로, ohmic 접촉영역의 내부 접촉면 표면에 요철을 형성하여 접촉 비저항 값을 더 낮추는 발명들이 있다. 그런데, 이 경우, 만일 접촉 비저항 값이 1x10-6 ohm ㆍcm2 이하로 내려가게 되면 GaN HEMT와 같이 기판에 수평방향으로 전류가 흐르는 소자의 경우에는 ohmic 접촉에 기여하는 부분(transfer length)이 접촉 경계면으로 부터 1um이내가 된다.
일반적인 소자 공정에서 사용되는 접촉식 노광 공정으로는 1um이내의 형상을 제조하는 것은 거의 불가능하며 스테퍼를 사용하는 더 정교한 경우에도 0.3um 이내의 형상크기 및 위치 조절을 하는 것은 불가능하다. 실제로 최근 제작되고 있는 ohmic 접촉은 전달 길이(transfer length)가 약 0.3 um 정도로 매우 작아 전류가 흐르는 방향의 경계면이 아닌 접촉영역의 내부에 전체적으로 요철을 만드는 기존 발명으로는 접촉 비저항을 낮추는데 아무런 효과가 없다.
일반적인 GaN HEMT 에피(epi)에 존재하는 AlGaN, AlInN 등의 장벽층위에 ohmic 접촉을 만드는 경우 전류의 흐름을 방해하기 때문에 표면에 요철을 만들어 접촉영역이 2차원 전자가스 (2DEG, 2 dimensional electron gas) 층까지 포함하도록 하는 것이 접촉 비저항을 낮추는데 도움이 될 수 있으나 요철의 튀어나온 부분에는 여전히 장벽층이 존재하여 비저항을 낮추는데 한계가 있다.
그리고, GaN HEMT 소자는 전자가 이동하는 채널을 2차원 평면으로 만듦으로 해서 전자의 이동도(electron mobility) 및 최대포화이동속도(saturated electron velocity)를 3차원 채널인 MOS(metal oxide semiconductor) 또는 MES transistor에 비해 획기적으로 증가시키는 효과를 얻었다. 이러한 전자의 이동도를 더욱 증가시키기 위해서는 전자의 자유도(degree of freedom)를 더욱 낮추어 1차원 채널을 만들어 주면 된다. 1차원 채널은 게이트가 형성되기 전에 채널을 식각하여 얇은 요철 형태로 형성한 후 그 위에 게이트 금속을 형성하게 되는데 이 모양이 물고기의 지느러미와 비슷하다고 하여 FinFET이라 부른다. 이렇게 FinFET을 만들게 되면 전자의 이동도가 증가하는 것은 물론 채널이 fin구조를 따라 채널의 3면에 형성되기 때문에 단위길이당의 드레인 전류를 증가시키는 효과가 있고 게이트가 수 십 ~ 수 nm로 좁아졌을 때 발생하는 short channel effect를 상쇄시켜 주는 효과를 보여준다. 특히 GaN HEMT에서는 전자들이 buffer층에 갇히는 현상을 방지하여 소자의 선형성이 획기적으로 개선되는 효과도 있다.
그러나 채널의 안쪽에만 fin 구조를 만드는 현재까지의 발명들에서는 도 5와 같이 소스단과 드레인단에 연결되는 채널 부분에 1차원 fin구조가 아닌 2차원 구조의 채널영역이 일부 존재하게 된다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다.
1. 일본공개특허번호 제2007-305954호 2. 미국공개특허번호 제2012/0223317호 3. 미국공개특허번호 제2016/0071939호 4. 일본특허 JP2008235465A 5. 국내 특허 KR20160101577A 6. 국내 특허 출원번호 10-2018-0121076
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 기판 전체 혹은 소자가 만들어지는 영역 전체에 미세한 요철을 형성한 후 그 위에 오믹 접촉과 게이트를 형성하여 같은 접촉 비저항 값에 대하여 더 낮은 접촉 저항값을 갖도록 하는 동시에 1차원 채널을 갖는 FinFET 형태의 GaN HEMT(High Electron Mobility Transistor) 소자 및 이의 제조 방법을 제공하는데 그 목적이 있다.
특히, 본 발명은 1차원 채널 구조를 갖는 요철을 웨이퍼 전체 혹은 소자가 만들어 지는 영역 전체에 게이트의 방향과 수직한 방향, 즉 전류가 흐르는 방향과 나란한 방향으로 형성함으로써 ohmic 접촉면 중에서 전류가 흐르는 방향의 경계영역에 유효 접촉면을 형성하는 전자전달길이를 포함하는 인위적인 요철모양의 굴곡을 만들어 주어 더 낮은 접촉 저항값을 갖도록 하는 HEMT 소자를 만들 수 있게 되고 동시에 채널 전체가 1차원 fin 구조인 GaN HEMT 소자 및 이의 제조 방법을 제공하는데 다른 목적이 있다.
본 발명의 일 관점에 의한 HEMT(High Electron Mobility Transistor) 소자는, 기판, 상기 기판의 상단면에 이온주입에 의해 형성되며 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역이 형성되는 에피층 및 상기 오믹 접촉 영역에 증착되어 형성되는 오믹 금속층을 포함하고, 상기 오믹 접촉 영역 중 게이트에 가까운 경계를 따라 접촉저항을 감소시키는데 유효한 접촉 영역(transfer length)을 포함하는 영역에 요철 구조가 형성되어 오믹 접촉저항을 감소시키는 것을 특징으로 하고, 상기 기판의 활성영역에 형성된 상기 요철구조에 fin 형태의 게이트 전극을 형성하여 제작되는 것을 특징으로 한다.
그리고, 상기 요철 구조는 전류가 흐르는 방향과 나란한 방향으로 형성되고, 상기 오믹 접촉 영역의 전류가 흐르는 방향의 경계면에 수직하게 형성되는 것을 특징으로 한다.
또한, 상기 요철 구조는 웨이퍼 전체에 만들어져 있기 때문에 자동적으로 접촉저항을 낮추는데 영향을 주는 상기 경계면에 미리 설정되는 전달 길이(transfer length) 영역을 포함하는 요철이 되는 것을 특징으로 한다.
그리고, 상기 오믹 접촉 영역은 도핑 영역에 의해 형성되는 것을 특징으로 한다.
또는, 상기 오믹 접촉 영역은 도핑영역보다 작도록 형성되어, 상기 오믹 접촉 영역이 모두 상기 도핑 영역 내에 형성되는 것을 특징으로 한다.
나아가, 상기 요철 구조는 상기 도핑 영역으로 도핑된 깊이보다 얕고, 전자주행층의 깊이보다는 깊은 요철을 갖는 것을 특징으로 한다.
한편, 상기 요철 구조는 플라즈마 식각만 이용하거나 플라즈마 식각 및 습식 식각 모두를 이용하여 형성되는 표면 굴곡인 것을 특징으로 한다.
그리고, 상기 에피층의 재질은 AlxGa1-xN(x=0~1), GaN 및 InxAl1-xN(x=0~1) 중 적어도 어느 하나인 것을 특징으로 한다.
또한, 상기 오믹 금속층은 증착 후 500℃ 이하에서 열처리되는 것을 특징으로 한다.
그리고, 상기 요철 구조는 상기 게이트 전극이 형성되는 활성영역을 포함하여 형성되는 것을 특징으로 한다.
또한, 상기 요철 구조 상에 절연막을 형성하여 패시베이션을 하는 것을 특징으로 한다.
또는, 상기 게이트 전극이 형성되는 부분에 절연막을 제거하여 Schottkey 다이오드 형태의 게이트를 형성하는 것을 특징으로 한다.
또는, 상기 게이트 전극이 형성되는 부분에 게이트 절연막을 형성하여 MOS 혹은 MIS 형태의 게이트를 형성하는 것을 특징으로 한다.
다음으로, 본 발명의 일 관점에 의한 HEMT 소자의 제조 방법은, (a) 상단면에 에피층이 형성되는 기판을 준비하는 단계, (b) 상기 에피층의 일부에 이온주입을 통하여 오믹(ohmic) 접촉을 위한 Si 이온주입영역을 형성하는 단계, (c) 상기 에피층 전체에 오믹 접촉 영역을 증가시키고 FinFET 구조를 형성하기 위한 요철 구조를 형성하는 단계 및 (d) 상기 오믹 접촉 영역에 오믹 금속층을 증착 형성하고 500℃ 이하의 온도에서 열처리 하는 단계 및 (e) 상기 오믹 접촉 영역 이외의 에피층인 활성 영역에 게이트 전극을 형성하여 FinFET 구조를 형성하는 단계를 포함한다.
본 발명에 따르면, 오믹(Ohmic) 접촉을 형성할 때 전류가 흐르는 방향의 경계면을 따라 경계면에 수직한 방향으로 전달 길이(transfer length)보다 긴 요철을 형성하여 각각의 요철에 존재하는 측면에도 접촉이 형성됨으로써 전체적으로 유의미한 접촉면적이 증가함으로써 소자의 ohmic 접촉저항을 감소시켜 RF(Radio Frequency) 특성을 향상시킨다.
또한, 본 발명의 다른 효과로서는 같은 깊이의 굴곡에 대하여 너비가 좁을수록 더 많은 수의 굴곡이 형성되므로 접촉면적을 더 넓게 할 수 있고, 혹은 같은 너비의 굴곡에 대하여 굴곡의 깊이를 깊게 하면 마찬가지로 접촉면적을 더 넓게 할 수 있다는 점을 들 수 있다. 다만, 요철의 깊이는 n+로 도핑된 깊이보다 작아야 한다.
또한, 본 발명의 또 다른 효과로서는 오믹(Ohmic) 접촉이 만들어지는 에피층은 에피의 처음 상태 그대로 일수도 있고, 이온주입 혹은 재성장을 거쳐 n+로 도핑된 경우든 요철 형태의 굴곡을 만들 수 있다는 점을 들 수 있다.
또한 본 발명의 또다른 효과는 fin구조를 형성하는 요철구조가 활성영역 뿐 아니라 소자 영역 전체에 형성되어 있기 때문에 fin구조를 활성영역에만 형성하려고 할 때 발생할 수 밖에 없는 fin구조가 아닌 2차원 채널영역이 존재하지 않는 즉 채널 전체가 1차원 fin구조인 FinFET을 만들 수 있다는 점이다. 통상의 패턴 형성 방법인 I-line stepper를 사용할 경우 패턴의 경계면과 경계면 사이의 간격이 대략 0.2 um이상이 되는 점을 고려하면 이러한 경계지점이 소스 오믹과 드레인 오믹 두 곳에서 발생하므로 대략 0.4 um 의 영역이 2차원 채널을 형성하게 된다. 채널의 길이가 길수록 소자의 항복전압이 커져 고출력 소자를 만들 수 있지만 소자의 저항이 커지고 전자의 이동거리가 길어져 특성 주파수는 낮아지게 된다. 채널의 길이가 10 um인 소자에 있어서 2차원 채널의 길이 0.4 um 는 전체 채널의 4%에 불과 하지만 소자의 특성 주파수가 100 GHz 이상인 소자의 채널이 약 1 um 이하가 되는데 이 경우에는 2차원 채널영역이 전체 채널의 40%를 넘어 무시할 수 없는 영역을 차지하게 되어 fin 구조의 장점을 살릴 수 없게 됨을 알 수 있다. 따라서 본 발명은 소자의 동작 주파수가 큰 경우, 즉 채널의 길이가 짧은 소자에 있어서 그 효과가 더욱 분명해 지는 특성을 가지고 있다.
도 1은 일반적으로 에피 표면에 직접 오믹(ohmic) 접촉층을 형성하는 경우를 보여주는 HEMT(High Electron Mobility Transistor) 소자의 개략적인 단면도이다.
도 2는 일반적으로 에피층에 이온 주입으로 n-type층을 형성하는 경우를 보여주는 HEMT 소자의 개략적인 단면도이다.
도 3은 일반적으로 에피층을 식각한 후 고농도 n-type층을 재성장하는 경우를 보여주는 HEMT 소자의 개략적인 단면도이다.
도 4는 일반적으로 오믹이 형성되는 영역의 에피층을 일부 식각하는 경우를 보여주는 HEMT 소자의 개략적인 평면도이다.
도 5는 일반적인 FinFET구조를 보여주는 것으로 1차원 fin구조가 아닌 2차원 채널이 항상 소스 오믹과 드레인 오믹의 경계지점에 발생할 수밖에 없음을 보여주고 있다.
도 6은 본 발명의 일실시예에 따른 HEMT 소자의 개략적인 평면도이다.
도 7은 도 6에 도시된 A-A' 축으로 절개한 단면도이다.
도 8은 도 6에 도시된 HEMT 소자의 3차원 그림으로써 도 6에 도시된 A-A' 축으로 절개한 단면을 보여준다.
도 9는 도 6에 도시된 HEMT 소자의 3차원 그림으로써 도 6에 도시된 B-B' 축으로 절개한 단면을 보여준다.
도 10은 도 6에 도시된 HEMT 소자의 3차원 그림으로써 도 6에 도시된 C-C' 축으로 절개한 단면을 보여준다.
도 11은 본 발명의 일실시예에 따른 HEMT 소자를 제조하는 과정 중에서 웨이퍼의 전면에 진행되는 제작과정을 보여주는 공정도이다. 통상 전면에 진행되는 공정이 완료되면 기판을 grinding하여 일정두께 이하로 하고 소스에 직접 전기적인 연결을 하는 비아의 형성, 비아의 바닥면에 있는 소스 전극과 기판의 후면을 전기적으로 연결하는 후면 금속막 형성, 각각의 소자를 물리적으로 분리하는 절단의 과정을 거쳐 GaN HEMT 소자가 완성되게 된다.
도 12는 도 11에 도시된 단계 S1110에 해당하는 준비 공정에 따른 기판의 단면도이다.
도 13은 도 11에 도시된 단계 S1120에 해당하는 이온 주입 공정에 따른 단면도이다. 이온주입은 요철구조가 전자전도층보다 깊게 형성될 수 있도록 전자전도층 보다 충분히 깊게 형성되어야 한다.
도 14는 도 11에 도시된 단계 S1130에 해당하는 이온주입을 이용한 격리영역(isolation)의 요철 형성 공정에 따른 단면도이다.
도 15는 도 11에 도시된 단계 S1140에 해당하는 요철 형성 공정에 따른 단면도이다. 이 요철 공정은 소자 전체 영역을 포함하여야 하므로 요철영역을 구분하는 특별한 패터닝 형성 공정 없이 i-line stepper, nano imprint, laser lithography 방법 등 통상적인 패턴 형성 기법을 이용하여 웨이퍼 전체에 형성되어도 무방하다. 패턴 형성 후 식각에 의하여 요철 구조를 형성하게 되는데 식각은 전자전도층보다 깊고 이온주입층보다 얕게 형성되어야 한다.
도 16은 도 11에 도시된 단계 S1150에 해당하는 패시베이션 공정에 따른 단면도이다. 패시베이션용 절연막은 SiNx, SiOx, SiON, AlN, AlOx 등을 사용할 수 있다.
도 17은 도 11에 도시된 단계 S1160에 해당하는 오믹 금속막 증착 공정에 따른 단면도이다. 오믹 금속막을 증착하기 전에 오믹 접촉특성의 향상을 위하여 에너지 밴드갭이 큰 배리어 층을 제거하기 위한 추가적인 식각을 수행할 수 있다. 식각은 플라즈마 식각 혹은 습식식각을 사용할 수 있으며 식각의 깊이는 도핑된 깊이보다 깊지 않도록 하여야 한다.
도 18은 도 11에 도시된 단계 S1170에 해당하는 게이트 형성 공정 예 중에서 첫 번째 패시베이션 막을 게이트 절연막으로 사용하는 MIS(금속-metal, 절연막-insulator, 반도체-semiconductor) 형태의 게이트의 경우에 대한 단면도이다.
도 19는 도 11에 도시된 단계 S1170에 해당하는 게이트 형성 공정 예 중에서 게이트 금속과 접촉하는 부분의 절연막을 제거하여 게이트 금속과 반도체표면이 직접 접촉하는 Schottky 게이트의 경우에 대한 단면도이다.
도 20은 도 11에 도시된 단계 S1170에 해당하는 게이트 형성 공정 예 중에서 게이트 아래에 위치하는 절연막은 처음 제작된 절연막과 다른 물질이나 다른 두께를 사용하고자 할 때, 처음 절연막을 제거하고 새로운 절연막을 형성한 형태의 MIS 게이트의 경우에 대한 단면도이다. 통상적인 절연막, 즉 SiNx, SiOx, SiON, AlN, AlOx를 사용할 수도 있고 게이트의 길이가 작아질 경우 발생하는 short gate length effect를 완화하기 위하여 유전율이 매우 큰 HfOx 등의 강유전 절연막을 사용할 수도 있다.
도 21은 도 11에 해당하는 전면 공정중 본 발명의 청구항에 해당하는 게이트 형성 과정까지가 완료된 후에 예상되는 소자의 3차원 형상을 나타낸다. 오믹 금속이 전류가 흐르는 방향의 오믹 영역의 경계면까지 요철 구조를 가지게 됨을 알 수 있고 활성영역도 전체 활성영역이 fin구조를 갖게 됨을 알 수 있다.
도 22는 일반적인 접촉 길이(contact length) 및 전달 길이(transfer length)에 따른 전류의 흐름에 대한 관계를 보여주는 개념도이다.
도 23은 도 21에 도시된 전달 길이와 접촉 저항(contact resistivity)의 관계를 보여주는 그래프이다.
도 24는 일반적인 HEMT 소자의 전달 길이 값을 여러 웨이퍼에 대하여 측정한 결과를 나타낸 그래프이다.
도 25는 일반적인 HEMT 소자의 접촉 비저항(SCR: Specific Contact Resistivity) 값을 여러 웨이퍼에 대하여 측정한 결과를 나타낸 그래프이다.
도 26은 도 14에서 격리영역의 구조를 보여주는 3차원 그림이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
HEMT 소자에서 오믹이 형성되는 영역에 게이트의 형성방향에 수직인 요철을 형성하게 되면 유효 접촉면적의 증가로 인하여 소자의 오믹접촉저항을 감소시킬 수 있게 된다. 또 소자의 활성영역(Active region)에도 미세한 요철을 형성하여 FinFET형태로 소자를 제작하게 되면 short channel effect에 의한 단점들을 극복할 수 있게 된다는 것이 Si MOSFET 소자 등의 선행 개발에서 잘 알려져 있다.
HEMT 소자의 경우에는 이러한 FinFET을 만들게 되면 short channel effect를 개선할 뿐만 아니라 전자갇힘이 일어나는 GaN 버퍼 영역으로 채널의 전자가 들어갈 수 없게 됨으로서 선형성도 개선되는 것으로 보고되고 있다. GaN HEMT FinFET의 경우에는 소자의 활성영역에만 게이트의 방향에 수직한 요철을 형성하게 되는데 본 발명에서는 오믹 접촉저항을 저감하기 위해 오믹 접촉영역에 만들게 되는 게이트에 수직한 요철을 활성영역까지 확장하여 동시에 형성함으로써 오믹 접촉저항의 감소와 동시에 FinFET구조를 동시에 구현하는 방법에 관한 것이다.
또한, 채널의 안쪽에만 fin 구조를 만드는 종래 기술에서는 소스단과 드레인단에 연결되는 채널 부분에 1차원 fin구조가 아닌 2차원 구조의 채널영역이 일부 존재하게 된다. 만일 이 fin 구조가 오믹영역까지 확장되게 되면 게이트의 방향에 수직인 요철구조가 되어 오믹 접촉에 관여하는 transfer length 안쪽을 모두 활용하여 오믹접촉저항을 최대한 낮출 수 있게 될 뿐아니라 오믹이 형성되는 부분까지 fin구조의 채널이 확장되어 모든 채널이 1차원 fin 구조를 가지는 FinFET을 형성할 수 있게 된다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 HEMT(High Electron Mobility Transistor) 소자 및 이의 제조 방법을 상세하게 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 HEMT(High Electron Mobility Transistor) 소자의 개략적인 평면도이다. 도 6를 참조하면, HEMT 소자(600)는, 기판(미도시)의 상단면 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역(640)이 형성되는 에피층(미도시), 상기 오믹 접촉 영역(640)에 증착되어 형성되는 오믹 금속층(650), 게이트 전극(670) 등을 포함하여 구성될 수 있다.
상기 GaN HEMT 소자 영역 전체에 요철 구조(630)가 형성된다. 부연하면, 이렇게 한번에 형성된 요철 구조는 오믹 접촉 영역(640)에서는 오믹 접촉 면적을 증가시켜 저항을 감소시키는 역할을 하고 전자가 흐르는 활성 영역에서는 채널의 구조가 1차원형태가 되는 fin구조를 형성하는데 사용된다.
따라서, 도 6에 도시된 바와 같이, 오믹 접촉 영역(640)의 좌측 또는 우측 경계면에 전달길이 이내에 있는 요철 구조는 접촉저항을 감소시키는데 활용되며 오믹영역의 전체에 형성되어 있고 전류가 흐르는 방향에 수평하게 형성되어 있기 때문에 전달길이가 매우 짧을 때에도 전달길이 전체가 요철구조를 형성하고 있어 효과적으로 접촉저항을 감소시킬 수 있게 된다. 부연하면, 이러한 요철 구조(630)는 전류가 흐르는 방향, 즉 게이트의 형성방향에 수직하게 형성된다.
특히, 오믹 접촉 영역(640)의 좌측 또는 우측 경계면내에 형성된 요철은 오믹 접촉영역의 경계면을 따라 형성되는 전달 길이(LT: 유의미한 접촉면의 길이)를 포함하여야 하므로 요철이 오믹접촉영역보다 안쪽에 만들어질 경우 통상적인 패턴 형성방법에 있어서는 요철이 시작되는 부분이 전달길이보다 바깥쪽에 있게 되어 오믹접촉저항을 낮추는데 한계가 있게 된다. 일예로 가장 바깥쪽 경계로부터 전달길이의 5배 되는 지점에서는 전체 전류에 대하여 0.3% 미만의 전류에만 기여하게 된다. 본 발명에서는 소자영역 전체에 걸쳐 요철이 있기 때문에 전달길이 영역을 모두 포함하게 된다.
도 7은 도 6에 도시된 A-A'축으로 절개한 단면도이다. 도 7을 참조하면, 에피층(620)의 상부 영역에 도핑 영역(610)이 형성된다. 물론, 이 도핑 영역(610)은 n+ 도핑 영역이 된다.
에피층(621)은 2차원 전자가스층(2-DEG: Dimensional Electron Gas)을 포함한다.
한편, 요철 구조(630)는 각각의 요철에 존재하는 측면에도 접촉이 형성되어 전체적으로 유의미한 접촉면적이 증가함으로써 소자의 오믹(ohmic) 접촉저항을 감소시켜 RF(Radio Frequency) 특성을 향상시킨다. 이러한 오믹영역의 요철 구조를 입체적으로 표현한 도면이 도 8 내지 도 10에 도시된다.
도 6을 계속 참조하면, 또한, 요철 구조의 같은 깊이의 굴곡에 대하여 너비가 좁을수록 더 많은 수의 굴곡이 형성되므로 접촉면적을 더 넓게 할 수 있다. 혹은 같은 너비의 굴곡에 대하여 굴곡의 깊이를 깊게 하면 마찬가지로 접촉 면족을 더 넓게 할 수 있다. 다만 요철의 깊이는 도핑 영역(610)의 깊이보다 작아야 한다.
도 8은 도 6의 A-A' 단면, 즉 오믹영역을 통과하는 소자의 단면을 3차원적으로 나타낸 그림이다. 오믹 영역 전체에 걸쳐 요철이 형성되어 있기 때문에 접촉면적이 넓어짐을 알 수 있다. 또한 요철이 오믹 영역의 전류가 흐르는 방향으로의 경계면까지 형성되어 있기 때문에 전달길이 전체를 포함하는 영역에서 오믹 접촉이 이루어진다.
도 9는 도 6의 B-B' 단면, 즉 소스 오믹과 게이트 사이의 활성영역을 지나가는 단면을 3차원적으로 표현한 것이다. 채널이 fin구조를 가지는 1차원 채널이 형성됨을 알 수 있다.
도 10은 도 6의 C-C' 단면, 즉 게이트 전극을 통과하는 영역의 단면을 3차원적으로 나타내었다. 게이트 금속이 요철구조에 수직한 방향으로 형성되어 fin 구조의 게이트를 형성하고 있음을 알 수 있다.
도 11은 본 발명의 일 실시예에 따른 GaN HEMT 소자를 제조하는 과정을 보여주는 공정도이다. 도 11을 참조하면, 먼저 기판을 준비한다(S1110). 이를 보여주는 도면이 도 12에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면, 기판이 준비된 이후, 오믹 영역 형성을 위한 Si+ 이온 주입 공정이 수행된다(S1120). 이를 보여주는 도면이 도 13에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면, Si+ 이온 주입 공정이후, N-, Ar+, O-, P+ 등의 이온을 이용한 격리영역 형성 이온주입 공정을 실시한다. 이를 보여주는 도면이 도 14에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면 격리영역 형성 후 요철 형성 공정을 실시한다.(S1140) 요철의 패턴은 1 um 이하의 매우 좁은 미세선 형상이기 때문에 i-line stepper, e-beam lithography, nano imprint, UV laser lithography, UV laser immersion lithography등의 방법으로 형성할 수 있다. 미세선 요철 패턴이 형성되면 wet 혹은 dry 식각 혹은 두 가지 식각방법의 병행을 통해 요철 구조를 형성한다. 이를 보여주는 도면이 도 15에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면 요철을 형성한 후 패시베이션층을 형성한다(S1150). 이를 보여주는 도면이 도 16에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면, 패시베이션층 형성 후 오믹 접촉이 이루어지는 영역에 패시베이션층을 식각한 후 이온 주입된 에피층 위에 오믹 금속막을 증착한다(S1160). 이를 보여주는 도면이 도 17에 도시된다. 이때 오믹 접촉저항을 더 낮추기 위하여 베리어 층을 제거할 수도 있다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면, 오믹 금속막 증착 후, 게이트 금속막을 증착한다(S1170). 이를 보여주는 도면이 도 18, 도19, 도 20에 도시된다. 이에 대해서는 후술하기로 한다.
도 11을 계속 참조하면 게이트 금속막이 증착되고 나면 S1180 단계에 나열한 필드플레이트 공정, 연결 금속 공정, 패시베이션 공정 등을 거쳐 웨이퍼의 전면, 즉 에피가 존재하는 면에 형성하는 모든 공정을 마무리하게 된다. 도 11에 표시한 전면 공정이 완료되면 일부 소자의 특성을 측정할 수 있게 되며 측정을 통해 공정의 성공여부를 파악한 후 후면공정, 즉 웨이퍼 grinding, 비아 형성, 후면 금속 형성공정, 절단 등의 과정을 거쳐 최종 GaN HEMT소자를 만들 수 있게 된다.
도 12는 도 11에 도시된 단계 S1110에 해당하는 준비 공정에 따른 기판의 단면도이다. 도 12를 참조하면, 기판(810)의 상단면에는 순서대로 버퍼층(621)과 배리어층(1210)이 적층된다, 버퍼층은 아래쪽부터 AlN seed 층, 저항이 높은 고저항의 GaN, AlGaN 혹은 AlN 층과 저항이 낮은 GaN, InGaN 등으로 이루어진 채널 층으로 이루어 질 수 있다. 배리어층(1210)은 AlxGa1-xN 단일층 또는 복합층이 될 수 있다. 기판(810)은 사파이어, 탄화 실리콘(SiC), 실리콘 (Si) 다이아몬드(C) 등의 재료로 이루어질 수 있다.
도 13은 도 11에 도시된 단계 S1120에 해당하는 이온 주입 공정에 따른 단면도이다. 도 12를 참조하면, 이온 주입을 통해 버퍼층(621)과 배리어층(1210)에 도핑층(1310)을 형성한다. 부여하면, 이 도핑층(1310)은 배리어층(1210)을 관통하고, 버퍼층(621)의 상단 일부에 형성된다.
도 14는 도 11에 도시된 단계1130에 해당하는 격리 영역 형성 공정에 따른 단면도이다. 격리영역(1410)은 이온주입이나 식각을 통해 형성할 수 있으며 소자와 소자간의 전기적인 격리를 형성하는 영역이다. 도 14는 이온주입을 이용한 경우의 도면이며 N-, Ar+, O-, P+ 등의 이온을 사용할 수 있다.
도 15는 도 11에 도시된 단계 S1140에 해당하는 요철 형성 공정에 따른 단면도이다. 도 13을 참조하면, 도핑층(1310)이 형성된 후, 이 도핑층(1310)의 깊이보다는 얕고 배리어층(1210)의 두께보다는 깊은 요철(1510)을 형성하여야 한다.
도 16은 도 11에 도시된 단계 S1150에 해당하는 공정으로 상단면에 패시베이션층(1610)을 형성한다. 패시베이션층(1610)의 재질로는 SiNx, SiOx, SiONx, AlN, AlOx 등이 될 수 있다.
도 17은 도 11에 도시된 단계 S1160에 해당하는 오믹 형성 공정에 따른 단면도이다. 도 16을 참조하면, 패시베이션층(1610)을 식각하여 오믹 접촉이 만들어질 영역을 형성하고 그 위에 오믹 금속을 형성한다. 오믹 금속은 Ti/Al 혹은 Si/Ni 다층막으로 형성할 수 있고 오믹 금속의 저항을 감소시키기 위하여 Au, Al, Cu 등의 전도도가 큰 금속을 추가적으로 형성할 수 있다. 접촉저항을 감소시키기 위하여 500 ℃이하의 온도에서 급속열처리 장치(Rapid Thermal Process)를 이용하여 열처리 할 수 있다.
도 18은 도 11에 도시된 단계 S1170에 해당하는 게이트 형성공정 중에서 패시베이션층(1610)을 절연층으로 사용하여 MIS (metal insulator semiconductor)형태의 게이트를 형성하는 경우에 따른 단면도이다.
도 19는 도 11에 도시된 단계 S1170에 해당하는 게이트 형성공정 중에서 절연막을 제거하고 게이트 금속과 반도체가 직접 접촉하는 Schottky 게이트 형태의 게이트를 형성하는 경우에 따른 단면도이다.
도 20은 도 11에 도시된 단계 S1170에 해당하는 게이트 형성공정 중에서 처음의 패시베이션층(1610)을 제거하고 새로운 절연층(2010)을 형성하여 MIS (metal insulator semiconductor)형태의 게이트를 형성하는 경우에 따른 단면도이다. 새로운 절연막은 SiNx, SiOx, SiONx, AlOx, AlN 등의 일반적인 절연막일 수도 있고 고유전율을 갖는 박막, HfOx 등의 박막일 수도 있다. 새로운 절연막은 스퍼터링, 각종 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방법으로 형성 할 수 있다.
도 21은 도 11에 도시된 준비 단계 S1110에서 게이트형성단계 S1170이 완료된 후 소자(600)의 모양을 3차원 적으로 나타낸 그림이다.
도 22는 일반적인 접촉 길이(contact length) 및 전달 길이(transfer length)에 따른 전류의 흐름에 대한 관계를 보여주는 개념도이다. 도 22을 참조하면, HEMT ohmic 접촉면에 평행한 방향으로 전류가 흐르는 경우 접촉길이(Contact Length)(l)를 늘려 접촉면적을 아무리 넓게 하더라고 전달 길이(Transfer Length)(LT) 이내에서 전체 전류의 65%나 흐르게 된다. 따라서 전달 길이는 유의미한 접촉면의 길이를 나타낸다. 도 22에서, rc는 접촉 저항, 2D SC는 2차원 특정 접촉(Dimensional specific contact), ρ는 접촉비저항(SCR: Specific Contact Resistivity)을 나타낸다.
도 23은 도 22에 도시된 전달 길이와 접촉 저항(contact resistivity)의 관계를 보여주는 그래프이다. 도 23을 참조하면, 세로축은 전달 길이(LT)이고, 가로축은 접촉비저항이 되며, 그래프상의 직선은 반도체 시트 저항(semiconductor sheet resistance)값을 10, 30, 100, 300, 1000으로 변화시켰을 때의 전달길이와 접촉비저항과의 관계를 나타내는 그래프이다. 도 23에 도시된 바와 같이, 접촉비저항(ρc)이 10-6 Ωㆍ㎝2이내로 내려가면, 전달 길이(LT)는 약 1 um 이내로 작아져 요철구조를 오믹 접촉 영역의 내부에 만들 경우 일반적인 노광공정으로는 전달길이 이내에 요철을 만들기 매우 곤란한 크기가 된다. 따라서, 요철 구조가 접촉 비저항을 감소시킬 수 있으려면, 요철은 접촉면의 내부가 아니라 전류가 흐르는 방향의 경계면을 가로질러 만들어져야만 한다. 도 6에서와 같이 소자영역 전체에 전류가 흐르는 방향과 나란한 방향으로 요철이 만들어 지게 되면 공정의 정밀도와 관계없이 전달길이 전체를 통해 요철의 넓어진 표면적을 오믹 접촉에 사용할 수 있게 된다.
도 24는 여러 웨이퍼에 대하여 측정된 일반적인 HEMT 소자의 전달 길이값에 대한 그래프이다. 도 24을 참조하면, 전달 길이(LT)는 평균 약 0.35um이고, 가장 큰 값도 0.5um을 넘지 않는다. 도 24의 그래프에서, 세로축은 전달 길이(LT)이고, 가로축은 HEMT 소자가 만들어지는 웨이퍼의 종류를 나타낸다.
도 25는 일반적인 HEMT 소자의 접촉 비저항(SCR: Specific Contact Resistivity)값을 여러 웨이퍼에 대하여 측정한 결과의 그래프이다. 도 25를 참조하면, 접촉비저항(SCR, specific contact resistivity) 값도 평균 0.6x106 ohm cm2 로 전달 길이(LT)값이 낮게 나오는 이유를 잘 설명한다.
도 26은 도 14에서 격리영역의 구조를 보여주는 3차원 그림이다. 격리영역(660) 사이에 활성 영역(620)이 형성된다. 활성 영역(620)은 소자에서 전자가 이동하는 영역을 의미한다. 격리영역(660)은 전기적 격리 영역(isolation area)으로서 기능하다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
600: HEMT(High Electron Mobility Transistor) 소자
610: Si+ 이온주입 영역
620: 활성영역
621: 버퍼층
630: 요철 구조
640: 오믹 접촉영역
650: 오믹 금속층
660: 격리영역
670: 게이트 전극
720: 에피층
810: 기판
1210: 베리어 층
1610: 패시베이션 층
2010: 게이트 절연막

Claims (15)

  1. 기판;
    상기 기판의 상단면에 이온주입에 의해 형성되며 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역이 형성되는 에피층;
    상기 오믹 접촉 영역에 증착되어 형성되는 오믹 금속층;
    소스 오믹 전극과 드레인 오믹 전극 사이에서 전류가 흐르는 활성영역;
    상기 활성영역에 형성되는 게이트 전극; 및
    상기 활성영역 및 상기 오믹 접촉 영역에 전류의 흐름과 나란한 방향으로 형성된 요철구조를 포함하고,
    상기 오믹 접촉 영역에 형성된 상기 요철구조 중 상기 게이트 전극에 가까운 경계를 따라 접촉저항을 감소시키는데 유효한 접촉 영역(transfer length)을 포함하여 오믹 접촉저항을 감소시키는 것을 특징으로 하고,
    상기 활성영역에 형성된 상기 요철구조에 fin 형태의 상기 게이트 전극을 형성하여 제작되는 것을 특징으로 하는 FinFET 구조의 HEMT(High Electron Mobility Transistor) 소자.
  2. 제 1 항에 있어서,
    상기 요철 구조는 전류가 흐르는 방향의 경계면을 포함하는 영역에 형성되고, 상기 오믹 접촉 영역의 경계면에 수직하게 형성되는 것을 특징으로 하는 HEMT 소자.
  3. 제 2 항에 있어서,
    상기 요철 구조는 접촉저항을 낮추도록 상기 경계면에 미리 설정되는 전달 길이(transfer length) 영역을 포함하는 요철인 것을 특징으로 하는 HEMT 소자.
  4. 제 1 항에 있어서,
    상기 오믹 접촉 영역은 도핑 영역에 의해 형성되는 것을 특징으로 하는 HEMT 소자.
  5. 제 1 항에 있어서,
    상기 오믹 접촉 영역은 도핑 영역보다 작도록 형성되어, 상기 오믹 접촉 영역이 모두 상기 도핑 영역 내에 형성되는 것을 특징으로 하는 HEMT 소자.
  6. 제 5 항에 있어서,
    상기 요철 구조는 상기 도핑 영역으로 도핑된 깊이보다 얕고, 전자주행층의 깊이보다는 깊은 요철을 갖는 것을 특징으로 하는 HEMT 소자.
  7. 제 1 항에 있어서,
    상기 요철 구조는 플라즈마 식각만 이용하거나 플라즈마 식각 및 습식 식각 모두를 이용하여 형성되는 표면 굴곡인 것을 특징으로 하는 HEMT 소자.
  8. 제 1 항에 있어서,
    상기 에피층의 재질은 AlGaN, GaN 및 InAlN 중 적어도 어느 하나인 것을 특징으로 하는 HEMT 소자.
  9. 제 1 항에 있어서,
    상기 오믹 금속층은 증착 후 500℃ 이하에서 열처리되는 것을 특징으로 하는 HEMT 소자.
  10. 제 1 항에 있어서,
    상기 요철 구조는 상기 게이트 전극의 세로축을 기준으로 가로방향으로 상기 오믹 접촉 영역의 경계면을 돌출하도록 형성되는 것을 특징으로 하는 HEMT 소자.
  11. 제 1 항에 있어서,
    상기 요철 구조는 상기 게이트 전극이 형성되는 활성영역을 포함하여 형성되는 것을 특징으로 하는 HEMT 소자.
  12. 제 1 항에 있어서,
    상기 요철 구조 상에 절연막을 형성하여 패시베이션을 하는 것을 특징으로 하는 HEMT 소자.
  13. 제 1 항에 있어서,
    상기 게이트 전극이 형성되는 부분에 절연막을 제거하여 Schottkey 다이오드 형태의 게이트를 형성하는 것을 특징으로 하는 HEMT 소자.
  14. 제 1항에 있어서,
    상기 게이트 전극이 형성되는 부분에 게이트 절연막을 형성하여 MOS(metal oxide semiconductor) 혹은 MIS(metal insulator semiconductor) 형태의 게이트를 형성하는 것을 특징으로 하는 HEMT 소자.
  15. (a) 상단면에 에피층이 형성되는 기판을 준비하는 단계;
    (b) 상기 에피층의 일부에 이온주입을 통하여 오믹(ohmic) 접촉을 위한 Si 이온주입영역을 형성하는 단계;
    (c) 상기 에피층 전체에 오믹 접촉 영역을 증가시키고 FinFET 구조를 형성하기 위한 요철 구조를 형성하는 단계; 및
    (d) 상기 오믹 접촉 영역에 오믹 금속층을 증착 형성하고 500℃ 이하의 온도에서 열처리 하는 단계; 및
    (e) 상기 오믹 접촉 영역 이외의 상기 에피층인 활성 영역에 게이트 전극을 형성하여 FinFET 구조를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 HEMT 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116230534A (zh) * 2023-04-06 2023-06-06 扬州扬杰电子科技股份有限公司 一种高功率密度的增强型GaN-HEMT制备方法
CN117613074A (zh) * 2024-01-23 2024-02-27 英诺赛科(苏州)半导体有限公司 一种半导体装置和制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305954A (ja) 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
JP2008235465A (ja) 2007-03-19 2008-10-02 Toshiba Corp 電界効果型トランジスタ
KR20160071939A (ko) 2014-12-12 2016-06-22 주식회사 엘지화학 부분 산화 그래핀 및 이의 제조 방법
KR20160101577A (ko) 2015-02-17 2016-08-25 경북대학교 산학협력단 반도체 소자 제조방법
KR20180121076A (ko) 2017-04-28 2018-11-07 태경전자주식회사 발광소자 패키지용 인쇄회로기판 및 이를 이용한 발광소자 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305954A (ja) 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
JP2008235465A (ja) 2007-03-19 2008-10-02 Toshiba Corp 電界効果型トランジスタ
KR20160071939A (ko) 2014-12-12 2016-06-22 주식회사 엘지화학 부분 산화 그래핀 및 이의 제조 방법
KR20160101577A (ko) 2015-02-17 2016-08-25 경북대학교 산학협력단 반도체 소자 제조방법
KR20180121076A (ko) 2017-04-28 2018-11-07 태경전자주식회사 발광소자 패키지용 인쇄회로기판 및 이를 이용한 발광소자 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116230534A (zh) * 2023-04-06 2023-06-06 扬州扬杰电子科技股份有限公司 一种高功率密度的增强型GaN-HEMT制备方法
CN117613074A (zh) * 2024-01-23 2024-02-27 英诺赛科(苏州)半导体有限公司 一种半导体装置和制造方法
CN117613074B (zh) * 2024-01-23 2024-04-12 英诺赛科(苏州)半导体有限公司 一种半导体装置和制造方法

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