KR20220136421A - 반도체 소자, 제조 방법 및 그 응용 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공하며, 상기 소자는 하나의 기판, 상기 기판 상의 제1 절연층, 상기 기판 상에 형성된 복수의 트랜치, 상기 트랜치의 일측벽 상에 구비된 핵형성층, 및 상기 핵형성층에 의해 상기 트랜치를 따라 형성된 제1 반도체 층을 포함한다. 본 발명은 비교적 높은 깊이대너비비, 더 높은 집적밀도를 구현하고, 온저항을 감소시키고, 문턱 전압을 향상시켜, 노멀리 오프 상태를 구현하며, 높은 전력을 제공하고, 높은 신뢰성을 가지며, 평탄화 공정에 적합하며, 제조 방법이 간단하고, 비용을 절감하는 등 효과 중 하나를 구현하는 반도체 소자이다.

Description

반도체 소자, 제조 방법 및 그 응용
본 발명은 반도체 소자 분야에 관한 것으로, 더 구체적으로, III 족 질화물 반도체 소자, 제조 방법 및 그 응용에 관한 것이다.
III 족 질화물 반도체는 주로 AlN, GaN, InN 및 이들 재료의 화합물(예를 들어, AlGaN, InGaN, AlInGaN 등)을 포함하는 중요한 신규 반도체 재료이다. 상기 III 족 질화물 반도체가 가지고 있는 직접 밴드갭, 넓은 금지대, 높은 항복 전계 강도 등 이점을 이용하여, 소자 구조와 공정의 최적화된 설계를 통해, III 족 질화물 반도체는 전력 반도체 분야에서 큰 전망을 가지고 있다. 고전자 이동도 및 고정공 이동도 트랜지스터는 III 족 질화물 반도체 응용에 중요한 소자이며, 높은 내전압, 높은 전력 및 낮은 온저항 등 고성능을 구비한 고전자 이동도 및 고정공 이동도 트랜지스터를 개발하기를 희망한다.
기존의 고전자 이동도 및 고정공 이동도 트랜지스터 구조 설계는 단위 면적당 집적도가 충분히 높지 못하고, 기존의 고전자 이동도 및 고정공 이동도 트랜지스터는 대부분 상시 개방형 소자로서, 에너지 절약에 불리하다.
이를 감안하여, 본 발명은 신규한 반도체 소자 구조 및 그 제조 방법을 제공한다.
이하, 본 발명의 일부 양태에 관한 기본적인 이해를 제공하기 위해, 본 발명의 간략한 요약을 제공한다. 이러한 요약은 본 발명의 완전한 요약이 아님을 이해해야 한다. 이는 본 발명의 관건적 또는 중요한 부분을 결정하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 단지 후술될 보다 상세한 설명의 전제로 일부 개념을 단순화된 형식으로 제시하는 것을 목적으로 한다.
본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법을 제공하며,
제1 표면을 갖는 하나의 기판을 제공하는 단계 1;
상기 기판의 제1 표면 상에 제1 절연층을 형성하는 단계 2 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ;
상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 수직되고 서로 이격되게 배열된 복수의 제1 단차 형상 구조 및 제2 단차 형상 구조를 형성하는 단계 3 - 복수의 상기 제1 단차 형상 구조의 제1 표면 및 상기 제2 단차 형상 구조의 제2 표면의 하부는 각각 상기 기판의 제2 표면 및 제3 표면으로 구성되고, 복수의 상기 제1 단차 형상 구조의 제1 표면 및 상기 제2 단차 형상 구조의 제2 표면의 상부는 각각 상기 제1 절연층의 제2 표면 및 제3 표면으로 구성됨 - ;
상기 제1 단차 형상 구조 및 상기 제2 단차 형상 구조의 제3 표면 상에 제2 절연층을 형성하는 단계 4;
상기 제1 단차 형상 구조의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 단결정 핵형성층을 형성하고, 상기 제2 단차 형상 구조의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 단결정 핵형성층을 형성하는 단계 5; 및
상기 단결정 핵형성층을 핵형성 중심으로 하여, 제1 반도체 층을 측방향으로 에피택셜 성장시키는 단계 6을 포함한다.
본 발명의 다른 일 양태에 따르면, 반도체 소자의 제조 방법을 제공하며,
제1 표면을 갖는 하나의 기판을 제공하는 단계 1;
상기 기판의 제1 표면 상에 제1 절연층을 형성하는 단계 2 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ;
상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치를 형성하는 단계 3 - 복수의 상기 제1 트랜치 및 제2 트랜치의 제1 표면 및 제2 표면의 하부는 각각 상기 기판의 제2 표면 및 제3 표면으로 구성되고, 복수의 상기 제1 트랜치 및 상기 제2 트랜치의 제1 표면 및 제2 표면의 상부는 각각 상기 제1 절연층의 제2 표면 및 제3 표면으로 구성됨 - ;
상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 제2 절연층을 형성하는 단계 4;
상기 제1 트랜치의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 단결정 핵형성층을 형성하고, 상기 제2 트랜치의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 단결정 핵형성층을 형성하는 단계 5 ; 및
상기 단결정 핵형성층을 핵형성 중심으로 하여, 제1 반도체 층을 측방향으로 에피택셜 성장시키는 단계 6을 포함한다.
선택적으로, 여기서 상기 기판의 제2 표면 및 제3 표면은 육각형 대칭 격자 구조를 갖는다.
선택적으로, 여기서 상기 기판의 제2 표면 및 제3 표면은 Si의 (111)면, Al2O3의 (0001)면, SiC의 (0001)면, SiC의 (000-1)면, GaN의 (0001)면 또는 GaN의 (000-1)면으로부터 선택된다.
선택적으로, 여기서 단계 5에서, 상기 제1 트랜치 또는 상기 제1 단차 형상 구조의, 상기 기판의 제3 표면으로 구성된 제2 표면의 일부분 상에 단결정 핵형성층을 형성하고, 상기 제2 트랜치 또는 상기 제2 단차 형상 구조의, 상기 기판의 제2 표면으로 구성된 제1 표면의 일부분 상에 단결정 핵형성층을 형성한다.
선택적으로, 여기서 상기 단계 5는 단계 5'로 대체할 수 있으며, 상기 단계 5'에서 상기 단결정 핵형성층을 핵형성 중심으로 하여, 상기 트랜치에서 제1 반도체 층의 제1 서브층을 측방향으로 에피택셜 성장시키고, 그 다음 상기 제1 서브층을 코어로 하여, 도핑된 제3 반도체 층의 성장을 수행한 다음, 계속하여 상기 제1 반도체 층의 제2 서브층을 성장시키며, 상기 제3 반도체 층은 N-형 도핑 또는 P-형 도핑이다.
선택적으로, 여기서 상기 단계 5에서, 상기 제1 반도체 층을 성장시키기 전에, 상기 핵형성층 상에는 하나의 버퍼층이 증착된다.
선택적으로, 여기서 상기 제1 트랜치 및 제2 트랜치 또는 상기 제1 단차 형상 구조 및 제2 단차 형상 구조가 형성된 후, 공면 증착으로 형성된 하나의 희생층을 더 포함하고, 상기 희생층과 상기 제1 절연층은 높은 에칭 선택 비율을 가지며, 그 다음 건식 에칭을 통해 상기 제1 트랜치 및 제2 트랜치의 상기 제1 표면 및 제2 표면 상의 상기 희생층을 보류한다.
선택적으로, 여기서 상기 희생층을 사용하여, 상기 제1 트랜치 및 제2 트랜치 또는 상기 제1 단차 형상 구조 및 제2 단차 형상 구조의 제3 표면 상에 하나의 제2 절연층을 형성하며, 그 다음 상기 희생층을 제거한다.
선택적으로, 상기 제1 트랜치 및 제2 트랜치 또는 상기 제1 단차 형상 구조 및 제2 단차 형상 구조의 제1 표면 및 제2 표면 상에 각각 하나의 제4 절연층을 형성한다.
선택적으로, 리소그래피 패턴에 의해 상기 제1 트랜치 및 제2 트랜치 또는 상기 제1 단차 형상 구조 및 제2 단차 형상 구조 사이의 일부 상기 제1 절연층을 노출시키고, 노출된 상기 제1 트랜치 또는 제1 단차 형상 구조의 제2 표면 상 및 상기 제2 트랜치 또는 제2 단차 형상 구조의 제1 표면 상의 상기 제4 절연층을 제거하기 위해 에칭함으로써, 상기 제1 트랜치에서 상기 기판의 제3 표면 및 상기 제2 트랜치에서 상기 기판의 제2 표면을 노출시킨다.
선택적으로, 여기서 단결정 핵형성층을 형성한 후, 상기 모든 절연층 상의 핵형성층을 별도로 제거할 필요가 있거나; 또는, 핵형성층 형성 시, 염소 함유 가스를 통과시킴으로써, 상기 핵형성층은 상기 모든 절연층 상에서 성장하지 않고, 상기 기판 상에서만 성장한다.
선택적으로, 여기서 상기 제1 반도체 층의 성장은 상기 기판의 제1 표면에 수직인 방향으로의 성장을 포함하고, 상기 제1 반도체 층이 상기 기판의 제1 표면에 수직인 방향으로의 성장이 상기 트랜치 또는 상기 단차 형상 구조의 높이를 초과할 때, 평탄화 또는 에칭 기술을 통해, 상기 제1 반도체 층의 초과된 부분을 제거한다.
선택적으로, 여기서 상기 제1 반도체 층의 제1 서브층 및 제2 서브층의 성장, 및 상기 제3 반도체 층의 성장은 상기 기판의 제1 표면에 수직인 방향으로의 성장을 포함하고, 상기 제1 반도체 층의 제1 서브층, 제2 서브층 및 상기 제3 반도체 층이 상기 기판의 제1 표면에 수직인 방향으로의 성장이 상기 트랜치 또는 상기 단차 형상 구조의 높이를 초과할 때, 평탄화 또는 에칭 기술을 통해, 초과된 부분을 제거하거나, 상기 초과된 부분을 보류한다.
선택적으로, 리소그래피 패턴을 형성하여, 인접한 상기 제1 트랜치 및 상기 제2 트랜치 사이의 영역을 노출시키고, 상기 영역의 상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 상기 제1 반도체 층의 압전 및 자발 분극 효과를 갖는 제1 면 및 이와 대향하는 압전 및 자발 분극 효과를 갖는 제2 면을 노출시킨다.
선택적으로, 리소그래피 패턴을 형성하여, 인접한 상기 제1 트랜치 및 상기 제2 트랜치 사이의 일부 영역을 노출시키고, 상기 제1 반도체 층의 압전 및 자발 분극 효과를 갖는 제1 면 또는 제2 면을 노출시키며; 상기 영역의 상기 제1 절연층, 상기 기판의 일부, 및 상기 제1 반도체 층으로부터 노출된 상기 제1 면 또는 제2 면을 에칭하여, 상기 제1 반도체 층의 상기 제2 면 또는 이와 대향하는 상기 제1 면을 노출시킨다.
선택적으로, 리소그래피 패턴을 형성하여, 인접한 상기 제1 트랜치 및 상기 제2 트랜치 사이의 일부 영역을 노출시키고, 상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 상기 제1 반도체 층의 압전 및 자발 분극 효과를 갖는 제1 면 또는 제2 면을 노출시키되, 이와 대향하는 상기 제2 면 또는 제1 면은 여전히 상기 기판 및 상기 제1 절연층에 의해 커버된다.
선택적으로, 에칭된 상기 기판 상에 제3 절연층을 형성하고, 그 다음 상기 제1 반도체 층 상의 상기 제3 절연층을 제거한다.
선택적으로, 노출된 상기 제1 반도체 층 상에 제2 반도체 층이 형성됨으로써, 제2 반도체 층에 인접한 상기 제1 반도체 층의 제1 면의 계면 위치에 2차원 전자 가스를 형성하거나 및/또는 제2 반도체 층에 인접한 상기 제1 반도체 층의 제2 면의 계면 위치에 2차원 정공 가스를 형성한다.
선택적으로, 상기 제2 반도체 상에 상기 제1 반도체 층 및 제2 반도체 층이 번갈아가는 적층 구조를 계속하여 형성한다.
선택적으로, 유전층을 증착하고, 상기 유전층을 리소그래피 에칭한 다음, 금속을 증착함으로써, 상기 제1 반도체 층의 제1 면측 또는 제2 면측이 상기 트랜치의 길이 방향을 따라 제1 전극, 제2 전극 및 제3 전극을 형성하고, 여기서 상기 제2 전극은 상기 제2 반도체 층과 접촉하고, 상기 제1 전극 및 제3 전극은 상기 제2 반도체 층 또는 상기 제1 반도체 층과 접촉한다.
선택적으로, 상기 제1 전극, 제2 전극 및 제3 전극에 대향하는 상기 제1 반도체 층의 제2 면 또는 제1 면 상에 제4 전극을 형성하고, 상기 제4 전극과 상기 제3 반도체 층은 서로 연결된다.
선택적으로, 여기서 상기 핵형성층은 상기 제1 전극에 대응하는 위치, 상기 제3 전극에 대응하는 위치 또는 상기 제2 전극 및 상기 제3 전극 사이에 대응하는 위치에 배치된다.
선택적으로, 여기서 상기 핵형성층이 상기 제3 전극에 대응하는 위치에 배치되는 경우, 또한 상기 트랜치의 제1 면 또는 제2 면에 수직되는 방향으로 전류 차단층을 형성할 수 있다.
선택적으로, 여기서 상기 제1 반도체 층의 제1 전극에 대응하는 영역 및 제3 전극에 대응하는 영역에서, 상응하는 도핑을 수행하여, 상응하는 제1 전극 영역 및 제3 전극 영역을 형성한다.
선택적으로, 여기서 HEMT 소자가 형성될 때, 상기 제1 전극 및 제3 전극 영역의 도핑은 N-형 도핑이고; HHMT 소자가 형성될 때, 상기 제2 전극 및 제3 전극 영역의 도핑은 P-형 도핑이다.
선택적으로, 여기서 상기 제1 전극 영역 및 제3 전극 영역의 도핑은 상기 제3 반도체 층의 도핑과 동시에 수행되거나, 또는 상기 제1 전극 영역의 도핑, 제3 전극 영역의 도핑 및 상기 제3 반도체 층의 도핑은 순차적으로 수행된다.
본 발명의 일양태에 따르면, 반도체 소자를 제공하며,
제1 표면을 갖는 하나의 기판;
상기 기판의 제1 표면 상에 형성된 제1 절연층 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ;
기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
상기 제1 트랜치 및 상기 제2 트랜치의 제1 표면 및 제2 표면의 하부는 각각 상기 기판의 제2 표면 및 제3 표면으로 구성되고, 상기 제1 트랜치 및 제2 트랜치의 제1 표면 및 제2 표면의 상부는 상기 제1 절연층의 제2 표면 및 제3 표면으로 구성되며;
상기 제1 트랜치의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 형성된 단결정 핵형성층, 및 상기 제2 트랜치의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 형성된 단결정 핵형성층; 및
상기 단결정 핵형성층을 핵형성 중심으로 하여, 측방향으로 에피택셜 성장하는 제1 반도체 층을 포함한다.
선택적으로, 여기서 상기 단결정 핵형성층은 상기 제1 트랜치의 제2 표면의 일부분 상에 형성되고, 상기 단결정 핵형성층은 상기 제2 트랜치의 제1 표면의 일부분 상에 형성된다.
선택적으로, 여기서 상기 제1 반도체 층은 상기 트랜치의 길이 방향을 따라 제1 반도체 층의 제1 서브층 및 제2 서브층으로 분할되고, 상기 제1 서브층 및 제2 서브층 사이에는 또한 도핑된 제3 반도체 층이 배치되어 있다.
선택적으로, 여기서 상기 기판의 제2 표면 및 제3 표면은 육각형 대칭 격자 구조를 갖는다.
선택적으로, 여기서 상기 기판의 제2 표면 및 제3 표면은 Si의 (111)면, Al2O3의 (0001)면, SiC의 (0001)면, SiC의 (000-1)면, GaN의 (0001)면 또는 GaN의 (000-1)면으로부터 선택된다.
선택적으로, 상기 제1 트랜치 및 제2 트랜치의 제3 표면 상에 제2 절연층이 형성된다.
선택적으로, 상기 제1 트랜치의 제1 표면 상 및 상기 제2 트랜치의 제2 표면 상에 각각 제4 절연층이 형성된다.
선택적으로, 여기서 상기 제1 반도체 층 및 상기 제1 절연층은 동일한 평면이거나, 상기 제1 반도체 층은 상기 제1 절연층의 돌출된 부분을 갖는다.
선택적으로, 여기서 상기 제1 절연층, 제2 절연층 및 제4 절연층은 이산화규소층이다.
본 발명의 일양태에 따르면, 반도체 소자를 제공하며,
제1 표면을 갖는 하나의 기판;
상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
복수의 상기 제1 트랜치 및 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층;
상기 단결정 핵형성층을 핵형성 중심으로 하여 성장된 제1 반도체 층 - 상기 제1 반도체 층에는 상기 트랜치의 제1 표면 및 제2 표면과 평행되고, 상기 기판의 제1 표면에 수직되고, 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면 및 이와 대향하는 제2 면이 구비됨 - ; 및
상기 제1 반도체 층 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 및 제2 면 상에 2차원 전자 가스 및 2차원 정공 가스를 각각 형성함 - 을 포함하는 반도체 소자를 제공한다.
본 발명의 일양태에 따르면,
제4 표면을 갖는 하나의 기판;
상기 기판의 제4 표면 상에 형성된 제3 절연층;
상기 기판에 형성된 상기 기판의 제4 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
복수의 상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층, 및 상기 제1 트랜치의 제1 표면 상 및 상기 제2 트랜치의 제2 표면 상에 형성된 제4 절연층;
상기 제1 트랜치 및 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제4 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면과 평행되고, 상기 기판의 제4 표면에 수직되며, 상기 기판의 제4 표면으로부터 돌출되고, 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면 및 이와 대향하는 제2 면이 구비됨 - ; 및
상기 제1 반도체 층 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 및 제2 면 상에 각각 2차원 전자 가스 및 2차원 정공 가스를 형성함 - 을 포함하는 반도체 소자를 제공한다.
본 발명의 일양태에 따르면,
제1 표면, 및 상기 제1 표면과 평행되되 상기 제1 표면보다 낮은 제5 표면을 갖는 하나의 기판;
상기 기판의 제1 표면 및 제5 표면 상에 형성된 제3 절연층;
상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
상기 제1 트랜치의 제2 표면 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층과, 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면 상에 각각 형성된 제4 절연층;
상기 제1 트랜치 및 상기 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제5 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면과 평행되고, 상기 기판의 제5 표면에 수직으로 상향 연장되며, 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면이 구비됨 - ; 및
상기 제1 반도체 층의 상기 제1 면 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 상에 2차원 전자 가스를 형성함 - 을 포함하는 반도체 소자를 제공한다.
본 발명의 일양태에 따르면,
제1 표면, 및 상기 제1 표면과 평행되되 상기 제1 표면보다 낮은 제6 표면을 갖는 하나의 기판;
상기 기판의 제1 표면 및 제6 표면 상에 형성된 제3 절연층;
상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
상기 제1 트랜치 및 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층과, 상기 제1 트랜치의 제1 표면 상 및 상기 제2 트랜치의 제2 표면 상에 각각 형성된 제4 절연층;
상기 제1 트랜치 및 상기 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제6 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제2 표면 및 상기 제2 트랜치의 제1 표면과 평행되고, 상기 기판의 제6 표면에 수직으로 상향 연장되고, 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면이 구비됨 - ; 및
상기 제1 반도체 층의 상기 제1 면 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제2 면 상에 2차원 정공 가스를 형성함 - 을 포함하는 반도체 소자를 제공한다.
선택적으로, 여기서 상기 제1 반도체 층은 상기 트랜치 길이의 방향으로 상기 제1 반도체 층의 제1 서브층 및 상기 제2 반도체 층의 제2 서브층으로 분할되고; 상기 제1 서브층 및 제2 서브층 사이에는 또한 하나의 제3 반도체 층이 배치된다.
선택적으로, 여기서 상기 트랜치의 제1 표면 및 제2 표면은 육각형 대칭 격자 구조를 갖는다.
선택적으로, 여기서 상기 기판의 제2 표면 및 제3 표면은 Si의 (111)면, Al2O3의 (0001)면, SiC의 (0001)면, SiC의 (000-1)면, GaN의 (0001)면 또는 GaN의 (000-1)면으로부터 선택된다.
선택적으로, 여기서 상기 제3 반도체 층은 P-형 매립층 또는 N-형 매립층이다.
선택적으로, 여기서 상기 트랜치 길이 방향으로 상기 제1 반도체의 제1 면측/제2 면측을 따라, 상기 제3 절연층 상에 제1 전극, 제2 전극 및 제3 전극을 각각 형성하고, 상기 제1 전극, 제2 전극 및 제3 전극은 각각 상기 제2 반도체 층 상에 연결되며; 또는 상기 제1 전극 및 제3 전극은 상기 제1 반도체 상에 연결되며, 상기 제2 전극은 상기 제2 반도체 상에 연결된다.
선택적으로, 여기서 상기 제1 반도체 층의 제1 면/제2 면 상에서 상기 제3 반도체 층의 투영은 상기 제1 반도체 층의 제1 면/제2 면 상에서 상기 제2 전극의 투영 범위 내에 속하거나, 그것과 부분적으로 중첩된다.
선택적으로, 여기서 상기 제1 전극, 제2 전극 및 제3 전극 사이는 유전층에 의해 이격된다.
선택적으로, 여기서 상기 제1 전극, 제2 전극 및 제3 전극이 위치하는 상기 제1 반도체의 제2 면측/제1 면측에 대향하는 제1 면측/제2 면측을 따라, 상기 제3 절연층 상에 제4 전극이 형성되고, 상기 제4 전극은 상기 제3 반도체 층 상에 연결된다.
선택적으로, 여기서 상기 제3 반도체 층의 도핑 농도는, 소자 바이어스 없이, 제2 전극 투영 영역과 중첩하는 지점에서 적어도 일부 영역의 95%-100%의 2차원 전자 가스/2차원 정공 가스를 소진시키기에 충분하다.
선택적으로, 여기서 상기 핵형성층은 상기 제1 전극에 대응하는 위치, 상기 제3 전극에 대응하는 위치 또는 상기 제2 전극 및 상기 제3 전극 사이에 대응하는 위치에 배치된다.
선택적으로, 여기서 상기 핵형성층이 상기 제3 전극에 대응하는 위치에 배치되는 경우, 상기 트랜치의 제1 면 또는 제2 면에 수직되는 방향으로 전류 차단층을 형성한다.
선택적으로, 여기서 상기 제1 반도체 층의 제1 전극에 대응하는 영역 및 제3 전극에 대응하는 영역에는 상응하는 도핑이 구비되어, 상응하는 제1 전극 영역 및 제3 전극 영역을 형성한다.
선택적으로, 여기서 HEMT 소자가 형성될 때, 상기 제1 전극 및 제3 전극 영역의 도핑은 N-형 도핑이고; HHMT 소자가 형성될 때, 상기 제2 전극 및 제3 전극 영역의 도핑은 P-형 도핑이다.
본 발명의 다른 양태에 따르면, 전자 장치를 제공한다.
선택적으로, 상기 전자 장치는 전원 장치, 휴대폰, 또는 통신 시스템 중의 전력 증폭기이다.
본 발명의 방안은 적어도 다음과 같은 효과 중 하나를 달성하는데 도움이 될 수 있으며, 그 효과는, 상기 반도체 소자는 게이트 전극 누설 전류를 감소시킬 수 있고, 높은 문턱 전압, 높은 전력 및 높은 신뢰성을 가지며, 낮은 온저항 및 소자의 노멀리 오프 상태를 구현할 수 있고, 안정적인 문턱 전압을 제공할 수 있어, 반도체 소자는 우수한 스위칭 특성을 가질 수 있다.
본 발명의 방안은 또한 다음과 같은 효과 중 어느 하나를 달성하는데 도움이 될 수 있으며, 그 효과는, 더 높은 깊이대너비비를 구현할 수 있고; 단위 면적당 더 높은 채널 밀도를 달성할 수 있으며; 평탄화 공정에 적합하고, 반도체 소자의 집적 밀도를 향상시키는데 유리하며; 상기 반도체 소자의 구조 및 제조 공정이 간단하여, 생산 비용을 효과적으로 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 내용을 설명하면, 본 발명의 목적, 특징 및 이점을 보다 용이하게 이해할 수 있을 것이다. 도면은 단지 본 개시의 원리를 예시하기 위한 것이다. 도면에서 유닛의 크기와 상대적인 위치는를 비례에 따라 그릴 필요는 없다. 도면에서,
도 1 내지 도 10은 일 실시형태에 따른 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 11 내지 도 14는 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 15 내지 도 17은 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 18은 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 19 내지 도 21은 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 22 내지 도 24는 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 25 내지 도 28은 선택적인 반도체 소자 구조 및 그 제조 방법의 개략도이다.
도 29는 선택적인 반도체 소자의 제조 방법의 개략도이다.
도 30은 선택적인 반도체 소자의 제조 방법의 개략도이다.
관련 출원의 상호 참조
본 발명은 2020년 3월5일에 중국 특허청에 제출된 출원 번호가 202010149409.5이고, 명칭이 "반도체 소자, 제조 방법 및 그 응용”인 중국 특허 출원의 우선권을 주장하며, 그 전체 내용은 참조로서 본 발명에 결합된다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 개시 내용을 설명한다. 명확하고 간결하게 설명하기 위해, 본 발명을 구현하는 모든 특징들이 명세서에 기술되어 있는 것은 아니다. 그러나, 본 발명을 구현하는 과정에서, 개발자의 특정한 목표를 달성하기 위해, 본 발명을 실시할 수 있는 많은 방식이 있을 수 있고, 이러한 방식은 본 발명에 따라 변경될 수 있음을 이해해야 한다.
여기서, 본 발명을 복잡하게 하는 불필요한 세부 사항을 방지하기 위하여, 본 발명에 따른 방안과 밀접하게 관련된 소자 구조들만을 도면에 도시하고, 일부 세부사항은 생략하였다는 점에 유의하여야 한다.
본 발명은 첨부된 도면을 참조하여 이하의 설명으로 인해 설명된 실시형태에 한정되지 않음을 이해해야 한다. 본문에서, 가능한 경우, 상이한 실시형태 사이의 특징은 대체 또는 조합될 수 있거나, 또는 하나의 실시형태에서 하나 또는 복수의 특징이 생략될 수 있다.
구체적으로, 본 발명의 반도체 소자는 질화물 반도체 재료를 포함하는 화합물 반도체 소자이며, 질화물 반도체 소자라고도 하며, 여기서, 질화물 반도체 소자는 III 족 질화물 반도체 소자이다. 또한, III 족 질화물 반도체 소자는 우르츠광(Wurtzite) III 족 질화물 반도체 재료를 사용한 트랜지스터를 포함한다. 또한, 트랜지스터는 GaN 반도체 재료를 포함하는 GaN 트랜지스터이다. 특히, GaN 트랜지스터는 노멀리 오프 트랜지스터는 GaN-HEMT 및/또는 GaN-HHMT이다.
도 1-도 10을 참조하여 일 실시형태에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1-10에 도시된 바와 같이, 상기 반도체 소자는 기판(100)을 포함하며, 기판(100)의 재질은 실제 수요에 따라 선택될 수 있으며, 본 발명은 기판(100)의 구체적인 재료를 한정하지 않으며, 기판 재료는 그 표면 상에 형성된, 그 표면에 수직되는 수직 트랜치의 양태에 육각대칭의 격자 구조를 갖도록 만족시킬 수 있는 기판 재료라면 모두 가능하다. 예시적으로, 기판(100)의 재료는 Si, Al2O3, SiC, GaN 등일 수 있으며, 실리콘 기판이 가격이 저렴하고, 가공성이 강한 등 이점이 있으므로, 본 발명에서 Si 기판을 예로 들어 설명한다.
예시적으로, 단결정 실리콘 기판은 (110)면 또는 (112)면을 사용한 실리콘 기판일 수 있다. 도 1에 도시된 바와 같이, 하나의 기판(100)을 제공하며, 기판은 제1 표면(1001)을 가지며; 기판(100)의 제1 표면(1001) 상에 제1 절연층(101)을 형성하고, 예시적으로, 제1 절연층(101)은 열산화 또는 기상 증착으로 형성된 SiO2 층이며, 예시적으로, 제1 절연층(101)의 두께는 약 0.5μm이고, 본 발명에서 수치 범위는 단지 예시일 뿐이며 본 발명을 한정하지 않음에 유의해야 한다. 제1 절연층(101)은 기판의 제1 표면(1001)과 평행되는 제1 표면(1011)을 갖는다. 제1 절연층(101)의 일부 및 그 아래의 기판(100)을 에칭하여, 복수의 수직 트랜치를 형성하며, 구체적으로 트랜치는 이격되게 배열된 제1 트랜치(102) 및 제2 트랜치(102')를 포함하고, 제1 트랜치 및 제2 트랜치의 크기는 동일하다. 예시적으로, 제1 트랜치 및 제2 트랜치의 깊이는 약 5μm이다. 각 트랜치의 제1 표면(1021) 및 제2 표면(1022)의 하부는 각각 기판으로부터 노출된 제2 표면(1002) 및 제3 표면(1003)으로 구성되고, 여기서 기판의 제2 표면(1002) 및 제3 표면(1003)은 Si (111)면과 같은 육각형 대칭 격자 구조를 갖는다. 기판의 제2 표면 및 제3 표면은 또한 Al2O3 (0001)면, SiC (0001)면, 또는 SiC (000-1)면, GaN (0001)면, 또는 GaN (000-1)면 등이 될 수 있음을 이해할 수 있다. 각 트랜치의 제1 표면(1021) 및 제2 표면(1022)의 상부는 각각 제1 절연층(101)의 제2 표면(1012) 및 제3 표면(1013)으로 구성된다. 도 5, 6에 도시된 바와 같이, 트랜치의 제3 표면(1023) 상에 제2 절연층(103)이 형성되고, 예시적으로, 제2 절연층(103)은 산화에 의해 형성된 이산화규소층일 수 있으며, 예시적으로, 그 두께는 약 500nm이다. 도 7에 도시된 바와 같이, 트랜치의 제1 표면(1021) 및 제2 표면(1022) 상에 제4 절연층(105)이 형성되며, 예시적으로, 제4 절연층의 두께는 100nm 좌우이고, 상기 제4 절연층은 에피텍셜 시, 실리콘 기판과 Ga 함유 전구체의 상호작용을 방지할 수 있는 동시에, 에피텍셜 시의 선택성을 향상시키는데 더 유리하다. 또한, 도 8, 9와 같이, 제1 트랜치의 제2 표면 상 및 제2 트랜치의 제1 표면 상의 제4 절연층(105)의 일부를 제거하여, 제1 트랜치로부터 노출된 기판(100)의 제3 표면(1003) 및 제2 트랜치로부터 노출된 기판(100)의 제2 표면(1002) 상에 단결정 핵형성층(106)을 형성한다. 예시적으로, 단결정 핵형성층은 ALN층이고, ALN 결정체의 성장 방향은 <0001> 방향이고, 그 표면은 (0001)면이다. 예시적으로, 단결정 핵형성층의 위치는 후속 소자의 제1 전극(소스 전극)의 형성 위치에 대응하며, 후속적으로 형성된 소자 구조는 제1 전극(소스 전극)을 기준점으로 할 경우, 반도체 소자 구조가 대칭적인 구조를 나타낼 수 있고, 또한 제1 전극 영역(소스 전극 영역)의 전압이 낮아, 결정체 품질에 예민하지 않으므로, 핵형성 영역의 결정체 품질이 낮은 영향을 최소화한다. 그 다음, 도 10에 도시된 바와 같이, 핵형성층(106)을 코어로 하여 제1 반도체 층(201)을 선택적으로 성장시키며, 제1 반도체 층(201)은 질화물일 수 있으며, 예시적으로, 인트린식 GaN(i-GaN) 또는 의도치 않은 도핑 GaN층이다. 트랜치(102)의 존재로 인해, 제1 반도체 층(201)은 핵형성층으로부터 시작하여 트랜치(102)를 따라 성장하기 시작하고, 여기서 성장은 트랜치의 제1 방향을 따르는 성장을 포함하고, 트랜치의 제2 방향에 수직되는 성장도 포함하며, 제1 반도체 층(201)은 또한 트랜치 외부에서 성장할 수 있으며, 평탄화 또는 에칭 기술을 통해, 트랜치 외부의 제1 반도체 층(201)을 제거한다.
트랜치(102)의 제한 하에, 제1 반도체 층은 횡방향으로 에피택셜 성장 시, 매우 평평하게 성장될 수 있고, 이를 기능층으로 하여 구성된 반도체 소자의 수직 표면은 트랜치의 도움으로 매우 평평하게 형성될 수 있으므로, 상대적으로 높은 깊이대너비비를 구현할 수 있다. 보다 구체적으로, 제1 반도체 층(201)이 수직 채널로 사용되는 경우, 단위 면적당 더 높은 채널 밀도를 구현하여, 소자의 저항을 낮추고, 소자의 성능을 향상시킬 수 있다.
도 1-10을 참조하여 상기 반도체 소자의 제조 방법을 상세히 설명하며, 여기서, 도 1, 2, 6, 10은 단면도이고, 도 3-5, 7-9는 평면도이다.
단계 1에 있어서, 도 1에 도시된 바와 같이, 하나의 기판(100)을 제공하며, 기판은 (110)면 또는 (112)면의 실리콘 기판을 사용할 수 있다. 기판(100)의 제1 표면(1001) 상에 제1 절연층(101)이 형성되고, 예시적으로, 제1 절연층(101)은 열산화 또는 기상 증착으로 형성된 SiO2층이다. 예시적으로, 제1 절연층(101)의 두께는 약 0.5μm이다.
단계 2에 있어서, 도 2에 도시된 바와 같이, 제1 절연층(101) 상에 이격되게 리소그래피를 수행하여 제1 절연층(101) 내부의 일부를 노출시킨 후, 리소그래피 위치에서 제1 절연층(101) 및 그 아래의 기판(100)을 에칭하여, 수직 트랜치를 형성하며, 트랜치는 이격되게 배열된 제1 트랜치(102) 및 제2 트랜치(102')를 포함한다. 각 트랜치의 두 개의 측표면 즉 제1 표면(1021) 및 제2 표면(1022)의 하부는 각각 에칭된 기판으로부터 노출된 제2 표면(1002) 및 제3 표면(1003)으로 구성된다. 기판의 제2 표면(1002) 및 제3 표면(1003)은 Si(111)면과 같은 육각형 대칭 격자 구조를 갖는다. 기판의 제2 표면 및 제3 표면은 또한 Al2O3 (0001)면, SiC (0001)면, SiC (000-1)면, GaN (0001)면 또는 GaN(000-1) 면 등이 될 수 있다.
단계 3에 있어서, 도 3에 도시된 바와 같이, 단계 2에서 형성된 구조에 기반하여, 공면 증착에 의해 희생층(104)을 형성하고, 예시적으로, 희생층(104)은 약 100nm 두께를 갖는 실리콘 질화물층이다. 제1 절연층 및 희생층의 선택은, 둘 사이에 높은 에칭 선택 비율만 있으면 된다는 것을 이해할 수 있으며, 예을 들어, 희생층을 에칭 시, 에칭제는 제1 절연층을 거의 에칭하지 않거나, 또는 그 에칭은 매우 느리다.
단계 4에 있어서, 도 4에 도시된 바와 같이, 건식 에칭을 수행하여, 제1 절연층(101)의 제1 표면(1011) 상의 희생층(104) 및 트랜치(102, 102')의 제3 표면(1023) 상의 희생층(104)을 제거하고, 트랜치(102, 102')의 제1 표면(1021) 및 제2 표면(1022) 상의 제1 희생층(104)은 보류된다.
단계 5에 있어서, 도 5에 도시된 바와 같이, 산화 공정을 통해, 각 트랜치의 제3 표면(1023) 상에 제2 절연층(103)(이산화규소층)을 형성하며, 트랜치의 제1 표면 및 제2 표면은 보류된 제1 희생층(104)의 보호로 인해 산화되지 않고, 절연층은 질화물 반도체의 후속 성장 동안 갈륨 원자와 실리콘 기판의 비호환성을 방지할 수 있어, 멜트백(melt-back) 현상이 나타나는 것을 방지한다. 한편, 상기 제2 절연층은 또한 질화물 반도체와 실리콘 기판 사이의 누설 전류를 효과적으로 차단할 수 있고, 실리콘 기판에 의해 야기되는 기생 커패시턴스를 감소시킨다.
단계 6에 있어서, 도 6에 도시된 바와 같이, 제1 희생층(104) 및 이산화규소층의 에칭 선택비를 이용하여, 선택적 습식 에칭에 의해 각 트랜치의 제1 표면 및 제2 표면의 제1 희생층(104)을 제거한다.
단계 7에 있어서, 도 7에 도시된 바와 같이, 산화 공정을 통해, 트랜치(102)의 제1 표면 및 제2 표면 상에 비교적 얇은 제4 절연층(105)(이산화규소층)을 형성하며, 제4 절연층의 두께는 제1 절연층 및 제2 절연층의 두께와 상이하게 설정하여, 후속적인 제4 절연층의 제거 동안, 기판을 보호하기에 충분한 두께의 제1 절연층 및 제2 절연층이 여전히 존재하도록 한다. 이러한 절연층은 후속적인 질화물 반도체 성장 동안, 갈륨 원자와 실리콘 기판 사이의 비호환성을 방지하여, 멜트백(melt-back) 현상이 나타나는 것을 방지할 수 있으며, 이는 실리콘 기판 상에 질화갈륨기 반도체 소자를 제조하는데 필수적이다.
단계 8에 있어서, 도 8에 도시된 바와 같이, 포토레지스트를 도포하고, 제1 트랜치 및 제2 트랜치 사이에 리소그래피 패턴을 형성하여, 제1 트랜치 및 제2 트랜치 사이의 제1 절연층(101)의 일부를 노출시킨다. 리소그래피 패턴은 제1 트랜치 및 제2 트랜치 사이의 전체 제1 절연층(101)을 노출시킬 수 있음을 이해할 수 있다.
단계 9에 있어서, 도 9에 도시된 바와 같이, 노출된 제1 트랜치의 제2 표면 상 및 제2 트랜치의 제1 표면 상의 제4 절연층(105)을 제거하고, 제1 절연층의 두께가 제4 절연층의 두께보다 훨씬 크므로, 제4 절연층의 일부를 제거하는 과정에서, 제1 절연층의 노출된 부분은 매우 작은 두께로 에칭될 뿐 완전히 제거되지 않으며, 그 다음 포토레지스트를 제거함으로써, 제1 트랜치에서 기판(100)의 제3 표면(1003)의 일부 및 제2 트랜치에서 기판(100)의 제2 표면(1002)의 일부를 노출시킨다.
단계 10에 있어서, 도 9에 도시된 바와 같이, 실리콘 기판과 갈륨 사이의 멜트백(melt-back) 효과로 인해, 실리콘 기판 상에 GaN을 직접 증착할 수 없다. 일반적으로 AlN의 핵형성층을 먼저 증착한 다음, 이를 기반으로, 후속 질화물 반도체 구조를 형성할 필요가 있다. 따라서, 노출된 제1 트랜치 중의 기판(100)의 제3 표면(1003) 상, 및 노출된 제2 트랜치 중의 기판(100)의 제2 표면(1002) 상에 단결정 AlN 핵형성층(106)을 각각 형성하고, 단결정 AlN 결정체의 성장 방향은 <0001>이고, 표면은 (0001)면이다. AlN의 선택도가 매우 낮고, 일반적인 공정 조건에서 절연층 상에서도 다결정 또는 비정질의 AlN이 생성되기 쉬어, 이는 원하는 구조를 형성하는데 불리하다는 점에 유의해야 한다. 따라서, 핵형성층을 형성한 후, 이산화규소층 상의 AlN을 별도로 제거할 필요가 있다. 또는 AlN 핵형성층 성장 시, 염소 함유 기체가 도입되어, 이산화규소층이 아닌 실리콘 기판 상에서만 성장하도록 확보한다.
Al2O3과 같은 다른 기판이 사용되는 경우, 핵형성층은 GaN일 수도 있다는 것을 이해할 수 있다. 이 경우, 공정 조절을 통해, 노출된 기판 표면에만 핵형성을 쉽게 구현할 수 있다.
단계 11에 있어서, 도 10에 도시된 바와 같이, 그 다음 핵형성층(106)을 코어로 하여 제1 반도체 층(201)을 측방향으로 에피텍셜 성장시키며, 트랜치(102)의 존재로 인해, 제1 반도체 층(201)은 핵형성층으로부터 시작하여 트랜치(102)를 따라 에피택셜 성장하기 시작하고, 여기서 성장은 트랜치의 제1 방향을 따르는 성장을 포함하고, 트랜치의 제2 방향에 수직되는 성장도 포함하며, 제1 반도체 층(201)은 또한 트랜치 외부에서 성장할 수 있으며, 평탄화 또는 에칭 기술을 통해, 트랜치 외부의 제1 반도체 층(201)을 제거한다. 측방향 에피텍셜은 측방향 에피텍셜 영역의 질화물 반도체 결정체의 품질을 효과적으로 향상시켜, 소자의 전기적 성능을 향상시킬 수 있다. 트랜치 외부의 제1 반도체 층을 제거하면, 소자가 형성되는 동안 구속된 상태에 있도록 하여, 특정 구조 및 크기를 형성하는데 유리하며, 상대적으로 높은 깊이대너비비를 갖는 소자를 형성하는데 도움이 되며, 성장 공정 파라미터 조정을 제외한, 상대적으로 높은 깊이대너비비를 갖는 소자를 구현하는 수단을 제공하며, 제1 반도체가 트랜치 중의 성장이 트랜치의 제1 표면 및 제2 표면의 제한을 받으므로, 제1 반도체 층의 성장 과정은 완전히 수직으로 유지할 수 없거나 성장면이 동일한 평면에 있지 않는 상황을 방지하고, 복수의, 복잡한 성장면의 상황을 방지하여, 소자에 대한 제어 및 전기적 성능의 향상을 구현하는데 편리하다. 트랜치 외부에서 성장하는 제1 반도체 층(201)은 제거될 필요가 없이, 트랜치로부터 돌출된 부분을 형성할 수 있음을 이해할 수 있다.
제1 반도체 층의 성장 전에, 하나의 버퍼층이 증착 형성될 수 있음을 이해할 수 있다.
선택적으로, 제1 트랜치 및 제2 트랜치의 구조도 상응하는 제1 단차 형상 구조 및 제2 단차 형상 구조로 대체할 수 있어, 각 단차 형상 구조의 일 측벽 상에 핵형성층을 형성할 수 있고, 기판의 제1 표면 및 기판의 제1 표면과 평행되는 계단의 제3 표면 상에 하나의 절연층을 형성한 다음, 핵형성층을 코어로 하여 상응하는 버퍼층, 제1 반도체 층(201)의 에피택셜 성장을 수행한다. 이에 대해서는 앞전의 제조 방법을 참조하고, 더이상 반복하여 설명하지 않는다.
도 11-14를 참조하여 선택적인 반도체 소자 및 제조 방법을 설명하며, 도 11-14는 평면도이다.
상기 내용을 기반으로, 제1 반도체 층 외측의 제1 절연층(101) 및 기판(100)을 에칭하여, 제1 반도체 층(201)이 에칭된 기판(100)의 제4 표면(1004)으로부터 돌출되도록, 제1 절연층(101) 및 기판(100)의 일부를 제거한다. 제1 반도체 층(201)의 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면(2013) 및 이와 대향하는 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014)을 노출시키고, 제1 반도체 층이 GaN일 때, 제1 면(2013)은 (0001)면이고, 제2 면(2014)은 (000-1)면이다. 에칭된 기판(100) 상에 제3 절연층(107)을 형성하여, 노출된 실리콘 기판을 분리시킨다. 예시적으로, 제3 절연층은 이산화규소층일 수 있다. 그 다음 제1 반도체 층(201)을 커버하도록 제2 반도체 층(202)을 형성하고, 제2 반도체 층은 AlN층 또는 AlGaN층일 수 있고, 제1 반도체 층의 제1 면(2013) 및 제2 면(2014) 상에 2차원 전자 가스 2DEG 및 2차원 정공 가스 2DHG를 각각 형성한다.
그 다음, 트랜치 길이 방향을 따라 제2 반도체 층(202) 상에 각각 제1 전극(401) , 제2 전극(402) 및 제3 전극(403)을 형성한다. 선택적으로, 제1 전극은 소스 전극이고, 제2 전극은 게이트 전극이며, 제3 전극은 드레인 전극이다. 제1 전극 및 제3 전극은 2차원 전자 가스 수송 방향을 따라 제1 반도체 층(201) 상에 형성될 수도 있다.
여기서 제1 전극 내지 제3 전극은 모두 기판(100)의 제3 절연층의 표면 상에 형성되어, 반도체 소자의 구조가 수직 채널을 가지는 동시에, 전극의 배치 특히 평탄화 공정에 적합하도록 함으로써, 반도체 소자의 집적밀도를 향상시키는데 유리하다.
이하 상기 반도체 소자의 제조 방법을 예시적으로 설명한다. 상기 제조 방법은 하기 단계를 더 포함할 수 있다.
단계 12에 있어서, 도 11에 도시된 바와 같이, 리소그래피 패턴을 형성하고, 인접한 제1 트랜치 및 제2 트랜치 사이의 전체 영역을 위에서부터 노출시키고, 에칭 영역에서 제1 절연층(101) 및 기판(100) 재료의 일부를 에칭하여, 트랜치(102)에서, 제4 절연층을 커버하는 제1 반도체 층이 에칭된 기판의 제4 표면(1004)으로부터 돌출되도록 한다.
단계 13에 있어서, 도 12에 도시된 바와 같이, 에칭된 기판(100)의 제4 표면(1004) 상에 하나의 제3 절연층(107)을 형성하고, 예시적으로, 제3 절연층은 산화 형성된 이산화규소층이며, 그 다음 제1 반도체 층(201)을 커버하는 제4 절연층을 제거함으로써, 제1 반도체 층(201)의 자발 분극 효과 및 압전 효과를 갖는 제1 면(2013) 및 이와 대향하는 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014)을 노출시킨다.
단계 14에 있어서, 도 13에 도시된 바와 같이, 제1 반도체 층(201) 상에 이를 커버하도록 제2 반도체 층(202)을 형성시키고, 제2 반도체 층은 AlN층 또는 AlGaN층이 될 수 있으며, 제1 반도체 층의 제1 면(2013) 및 제2 면(2014) 상에 2차원 전자 가스 2DEG 및 2차원 정공 가스 2DHG를 각각 형성한다.
또한 제2 반도체 층 상에 복수의 제1 반도체 층 및 제2 반도체 층이 번갈아가면서 형성된 적층 구조를 커버할 수 있어, 복수의 2차원 전자 가스 2DEG 및 2차원 정공 가스 2DHG로 구성된 다채널 구조를 형성함을 이해할 수 있다.
단계 15에 있어서, 도 14에 도시된 바와 같이, 하나의 유전층을 증착하고, 제1 유전층을 리소그래피 에칭하며, 그 다음 그 위에 금속을 증착함으로써, 2차원 전자 가스 수송 방향을 따라 제1 반도체 층(201)의 제1 면에 각각 제1 전극 및 제3 전극을 형성하고, 2차원 전자 가스 수송 방향을 따라 제2 반도체 층(202) 상에 제2 전극을 형성하며, 여기서 제2 전극은 제1 전극 및 제3 전극의 중간에 위치한다. 선택적으로, 제1 전극은 소스 전극이고, 제2 전극은 게이트 전극이며, 제3 전극은 드레인 전극이다. 선택적으로, 제1 전극 내지 제3 전극은 모두 2차원 전자 가스 수송 방향을 따라 제2 반도체 층(202) 상에 형성된다.
도 15-17을 참조하여 선택적인 반도체 소자 및 그 제조 방법을 설명하며, 도 15-17은 평면도이다.
선택적으로, 트랜치 내에서 채널의 제1 표면 및 제2 표면의 방향을 따라 제1 반도체의 제1 서브층(2011), 제3 반도체(203) 및 제1 반도체의 제2 서브층(2012)이 형성되고, 제1 서브층, 제3 반도체 층(203) 및 제2 서브층은 트랜치를 완전히 채워, 각 층이 제1 반도체 층의 제1 표면과 평행 및 공면되도록 한다. 제3 반도체 층은 P-형 도핑 또는 N-형 도핑을 구비함을 이해할 수 있으며, 예시적으로, P-형 도핑은 P-형 GaN이고, N-형 도핑은 N-형 GaN이며, 예시적으로, 도핑 농도는 1E17-5E19/cm3이고, 더 바람직하게, 1E+18/cm3-5E+19/cm3이다. P-형 GaN층은 제1 반도체 층의 제1 면의 2차원 전자 가스를 소진시킬 수 있고; N-형 GaN층은 제1 반도체 층의 제2 면의 2차원 정공 가스를 소진시킬 수 있음으로써, 소자가 노멀리 오프 상태에 있도록 하며; P-형 도핑 또는 N-형 도핑을 수행할지의 구체적인 선택은 후속 소자의 구체적인 타입에 따라 결정되며, HEMT 소자의 경우 P-형 도핑을 선택하며, HHMT 소자의 경우 N-형 도핑을 선택한다. 도핑은 점차적으로 변화함을 이해할 수 있다. 나머지 구조 특징과 상기 실시형태는 동일하며, 여기서 더이상 설명하지 않는다. 제1 반도체 층의 제1 면 상에서 제3 반도체 층의 투영은 상기 방향 상에서 제2 전극의 투영 범위 내에 속하거나, 또는 상기 방향 상에서 제2 전극의 투영과 부분적으로 중첩된다. 제3 반도체 층의 도핑 농도 및 크기 파라미터 등은 그 중 95%-100%의 2차원 전자 가스 또는 2차원 정공 가스를 소진시킬 수 있는 한, 소자 파라미터에 따라 설정될 수 있고, 2차원 전하 캐리어 가스의 농도가 높을수록, 상응하는 도핑 농도는 그에 따라 증가할 수 있다.
이하 선택적인 반도체 소자의 제조 방법을 구체적으로 설명한다.
단계 11'에 있어서, 도 15-17에 도시된 바와 같이, 핵형성층(106)이 형성된 후, 핵형성층(106)을 코어로 하여 제1 반도체의 제1 서브층(2011)을 선택적으로 성장시키며, 트랜치(102)의 존재로 인해, 제1 서브층(2011)은 핵형성층으로부터 시작하여 트랜치(102)를 따라 측방향으로 에피택셜 성장을 시작하며, 여기서 성장은 트랜치의 제1 표면 또는 제2 표면의 제1 방향의 성장, 및 트랜치의 제3 표면에 수직되는 성장을 포함한다. 그 다음 제1 서브층(2011)을 코어로 하여, 도핑된 제3 반도체 층(203)을 성장시키고, 제3 반도체 층(203)의 성장 역시 트랜치의 제1 표면 또는 제2 표면의 제1 방향을 따르는 성장을 포함하며, 트랜치의 제1 표면 또는 제2 표면에 수직되는 제2 방향의 성장, 및 트랜치의 제3 표면에 수직되는 성장을 포함한다. 제3 반도체 층(203)은 후속 소자의 투영 방향 상의 게이트 전극의 투영 범위 내에 위치하거나, 또는 상기 방향 상에서 게이트 전극의 투영과 부분적으로 중첩되면 된다.
그 다음, 제3 반도체 층(203)을 코어로 하여 제1 반도체 층의 제2 서브층(2012)을 계속 성장시키고, 제1 반도체 층의 제2 서브층도 인트린식 GaN층 또는 의도치 않은 도핑 GaN층이 될 수 있다. 제1 반도체 층의 제2 서브층(2012)의 성장 방향과 제1 서브층 또는 제3 반도체 층의 성장 방향은 동일하다. 마지막으로 평탄화 또는 에칭 기술을 통해, 트랜치의 제3 표면에 수직되게 성장하고, 트랜치 외부의 제1 서브층, 제3 반도체 층 및 제2 서브층에 위치하는 부분을 제거함으로써, 제1 서브층, 제3 반도체 층 및 제2 서브층은 모두 트랜치 내에 위치하여, 공면을 갖는 구조를 형성한다. 공면 구조는, 소자가 형성되는 동안 구속된 상태에 있도록 하여, 특정 구조 및 크기를 형성하는데 유리하며, 상대적으로 높은 깊이대너비비를 갖는 소자를 형성하는데 도움이 되며, 성장 공정 파라미터 조정 외에 깊이대너비비를 갖는 소자를 구현하는 수단을 제공하며, 제1 반도체 및 제3 반도체가 트랜치 중의 성장이 트랜치의 제1 표면 및 제2 표면의 제한을 받으므로, 제1 반도체 층 및 제3 반도체 층의 성장 과정은 완전히 수직으로 유지할 수 없거나 성장면이 동일한 평면에 있지 않는 상황을 방지하고, 복수의, 복잡한 성장면의 상황을 방지하여, 소자에 대한 제어 및 전기적 성능의 향상을 구현하는데 편리하다.
물론 제1 서브층, 제3 반도체 층 및 제2 서브층의 일부가 트랜치 외부에 위치하게 할 수도 있음을 이해할 수 있다.
도 18을 참조하여 선택적인 반도체 소자 및 그 제조 방법을 설명하고, 도 18은 평면도이다.
선택적으로, 상기 내용을 기반으로, 2차원 정공 가스 수송 방향을 따라, 즉 2차원 전자 가스 수송 방향에서 멀어지는 방향을 따라, 제1 반도체 층(201) 상에 제4 전극(404)을 형성한다. 제4 전극은 제3 반도체 층과 접촉하기 위한 바디 전극일 수 있으므로, 문턱 전압을 더 잘 제어할 수 있다. 제4 전극도 기판의 제4 표면 상에 형성될 수도 있으며, 여기서 제4 전극의 형성 위치 및 방법은 제3 반도체층과 접촉할 수 있는 한 특별히 한정하지 않음을 이해할 수 있다.
선택적으로, 제1 반도체 층의 일측을 에칭하여, 제1 절연층(101) 및 기판(100)의 일부를 제거함으로써, 기판으로 하여금 제1 표면, 및 제1 표면보다 낮고 평행되는 하나의 제5 표면을 갖도록 한다. 제1 반도체 층(201)의 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면(2013)을 노출시키고, 제1 반도체 층이 GaN일 때, 제1 면(2013)은 (0001)면이다. 이 경우, 제1 면(2013)에 대향하고, 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014)은 여전히 기판 및 제1 절연층에 의해 커버되며, 제2 면(2014)은 GaN의 (000-1)면이다. 에칭된 기판(100) 상에 하나의 제3 절연층(107)을 형성하여 노출된 실리콘 기판을 격리시키고, 예시적으로, 제3 절연층은 이산화규소층일 수 있다. 그 다음 제1 반도체 층(201)의 제1 면(2013) 상에 제2 반도체 층(202)을 형성하고, 제2 반도체 층은 AlN층 또는 AlGaN층이므로, 제1 반도체 층의 제1 면(2013) 상에 2차원 전자 가스 2DEG를 형성한다. 제1 반도체 층 및 제2 반도체 층은 번갈아가면서 복수의 적층 구조를 형성함으로써, 복수의 2차원 전자 가스 2DEG의 다채널 구조를 갖는 HEMT 소자를 형성할 수 있음을 이해할 수 있다.
도 19-21을 참조하고 전술한 제조 방법을 결부하여 상기 반도체 소자의 제조 방법을 예시적으로 설명한다.
단계 12'에 있어서, 도 19에 도시된 바와 같이, 리소그래피 패턴을 형성하고, 제1 반도체 층의 제1 면(2013) 측의 영역을 노출시키고, 상기 영역에서 제1 절연층(101) 및 기판(100)의 일부를 에칭하며, 제1 반도체 층(201)의 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면측의 제4 절연층을 노출시킨다. 제1 면(2013)에 대향하고 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014)은 여전히 제4 절연층, 기판 및 제1 절연층에 의해 둘러싸여 있다.
단계 13'에 있어서, 도 20에 도시된 바와 같이, 에칭된 기판(100) 상에 하나의 제3 절연층(107')을 형성하고, 예시적으로, 제3 절연층은 산화에 의해 형성된 이산화규소층일 수 있다. 제3 절연층에 의해 이격 노출된 실리콘 기판의 경우, 제1 반도체 층(201)의 제1 면(2013) 상에 커버된 제4 절연층을 제거한다.
단계 14'에 있어서, 도 21에 도시된 바와 같이, 제1 반도체 층(201)의 제1 면(2013) 상에 화학 증착에 의해 제2 반도체 층(202)을 형성하고, 제2 반도체 층은 AlN층 또는 AlGaN층일 수 있으므로, 제1 반도체 층의 제1 면(2013) 상에 2차원 전자 가스 2DEG를 형성할 수 있다.
선택적으로, 제1 반도체 층의 일측을 에칭하여, 제1 절연층(101) 및 기판(100)의 일부를 제거함으로써, 기판이 제1 표면, 및 제1 표면보다 낮고 그와 평행되는 하나의 제6 표면을 갖도록 한다. 제1 반도체 층(201)의 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014)을 노출시키고, 제1 반도체 층이 GaN일 때, 제2 면(2014)은 (000-1)면이다. 이 경우, 제1 면(2013)에 대향하고 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면(2013)은 여전히 기판 및 제1 절연층에 의해 커버되며, 제1 면(2013)은 GaN의 (0001)면이다. 에칭된 기판(100) 상에 하나의 제3 절연층(107)을 형성하여 노출된 실리콘 기판을 격리시키고, 예시적으로, 제3 절연층은 산화에 의해 형성된 이산화규소층일 수 있다. 그 다음 제1 반도체 층(201)의 제2 면(2014) 상에 제2 반도체 층(202)을 커버하도록 형성하고, 제2 반도체 층은 AlN층 또는 AlGaN층이므로, 제1 반도체 층의 제1 면(2013) 상에 2차원 정공 가스 2DHG를 형성한다. 제1 반도체 층 및 제2 반도체 층은 복수의 번갈아가면서 적층 구조를 형성함으로써, 복수의 2차원 정공 가스 2DHG의 채널 구조를 갖는 HHMT 소자를 형성할 수 있음을 이해할 수 있다.
도 22-24을 참조하고 전술한 제조 방법을 결부하여 상기 반도체 소자의 제조 방법을 예시적으로 설명한다.
단계 12'에 있어서, 도 22에 도시된 바와 같이, 리소그래피 패턴을 형성하고, 제1 반도체 층의 제2 면(2014) 측의 영역을 노출시키고, 상기 영역에서 제1 절연층(101) 및 기판(100) 재료의 일부를 에칭하며, 제1 반도체 층(201)의 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2014) 측의 제4 절연층을 노출시킨다. 제2 면(2014)에 대향하고 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면(2011)은 제4 절연층, 기판 및 제1 절연층에 의해 둘러싸여 있다.
단계 13'에 있어서, 도 23에 도시된 바와 같이, 에칭된 기판(100) 상에 하나의 제3 절연층(107')을 형성하고, 예시적으로, 제3 절연층은 산화에 의해 형성된 이산화규소층일 수 있다. 상기 제3 절연층에 의해 분리 노출된 실리콘 기판의 경우, 제1 반도체 층(201)의 제2 면(2014) 상에 커버된 제4 절연층을 제거한다.
단계 14'에 있어서, 도 24에 도시된 바와 같이, 제1 반도체 층(201)의 제2 면(2014) 상에 화학 증착에 의해 제2 반도체 층(202)을 형성하고, 제2 반도체 층은 AlN층 또는 AlGaN층일 수 있으므로, 제1 반도체 층의 제2 면(2014) 상에 2차원 정공 가스 2DHG를 형성할 수 있다.
일부 실시형태에서, 또한 리소그래피 패턴을 형성하도록 변경될 수 있음을 이해할 수 있으며, 인접한 제1 트랜치 및 제2 트랜치 사이의 전체 영역을 위로부터 노출시키고, 트랜치(102)에서 제4 절연층을 커버하는 제1 반도체 층이 에칭된 기판의 제4 표면으로부터 돌출되도록, 상기 영역에서 제1 절연층(101) 및 기판(100)의 일부를 에칭하고, 그 다음 제1 반도체 층의 제1 면측/제2 면측의 영역에 대해서만 추가적인 에칭을 하여, 기판의 제5 표면 또는 제6 표면을 노출시키며, 그 구체적인 방법은 전술한 내용을 참조할 수 있으며, 여기서 더이상 설명하지 않는다.
선택적으로, 단결정 핵형성층의 위치는 후속 소자의 제3 전극(드레인 전극)의 형성 위치에 대응하며, 이 경우, 핵형성 영역의 결정체 품질이 낮은 문제 및 누설 전류가 큰 문제를 방지하기 위해, 단결정 핵형성층 상에 전류 차단층을 추가할 수 있으며, 전류 차단층은, 예를 들어, 고농도로 도핑된 C 또는 Fe 원소일 수 있으며, C 또는 Fe의 도핑 범위는 1E17-1E20/cm3일 수 있다.
선택적으로, 단결정 핵형성층의 위치는 또한 제2 전극 및 제3 전극 사이의 영역에 배치될 수 있다. 예시적으로, 핵형성층의 위치와 후속 드레인 전극 영역의 위치가 일정한 거리 이격되도록 배치하여, 상술한 기술적 과제를 극복할 수 있다.
선택적으로, 단결정 핵형성층이 배치되는 영역에 대해, 리소그래피에 의해 상응하는 제1 트랜치 및 제2 트랜치의 영역을 노출시킬 수 있다.
전류 차단층은 단결정 핵형성층을 코어로 하여 에피택셜 성장을 수행할 경우, 상응하는 도핑을 수행함으로써 형성될 수 있다.
선택적으로, 제1 전극 영역(소스 전극 영역) 및 제3 전극 영역(드레인 전극 영역)에서 도핑을 수행하여 접촉 저항을 감소시킬 수 있다. HEMT 소자를 형성할 경우, 소스 전극 영역 및 드레인 전극 영역의 도핑 타입은 N-형이고; HHMT 소자를 형성할 경우, 소스 전극 영역 및 드레인 전극 영역의 도핑 타입은 P-형이다.
선택적으로, HEMT 소자에서, 제1 전극 및/또는 제3 전극이 제1 반도체 층과 물리적으로 접촉하고 2차원 전자 캐리어 가스(2DEG)와 오믹 접촉을 형성하도록, 제2 반도체 층을 제거할 수 있으며, 도핑된 제1 전극 영역 및 제3 전극 영역의 존재로 인해, 공정 및 구조의 설계 및 이러한 제1 반도체 층과의 직접적인 물리적 접촉의 방식을 통해, 오믹 접촉 저항을 감소시키는데 더 유리하다.
선택적으로, HHMT소자에서, P-형 오믹 접촉을 형성하기가 더 어려우므로, 제2 반도체 층을 제거하여, 제1 전극(및/또는 제3 전극)이 제1 반도체 층과 물리적으로 접촉하고, 2차원 정공 캐리어 가스(2DHG)와 오믹 접촉을 형성할 경우, 도핑된 제1 전극 및 제3 전극 영역의 존재로 인해, 공정 및 구조의 설계 및 이것이 제1 반도체 층과의 직접적인 물리적 접촉의 방식을 통해, 오믹 접촉 저항을 감소시키는데 더 유리하다.
도 25-28을 참조하고 전술한 제조 방법을 결부하여 상기 반도체 소자의 제조 방법을 예시적으로 설명한다.
핵형성층이 소스 전극 영역에 대응하는 경우를 예로 들어, 소스 전극 영역 및 드레인 전극 영역의 도핑을 설명한다. 핵형성층이 드레인 전극 영역에 대응하는 경우, 또는 핵형성층이 게이트 전극 및 드레인 전극 영역 사이에 위치하는 경우는 핵형성층이 소스 전극 영역에 대응하는 경우와 비슷하며, 여기서 더이상 설명하지 않는다. 도 25에 도시된 바와 같이, 핵형성층을 형성한 후, 핵형성층을 코어로 하여 제1 반도체 층(201)의 성장을 수행하는 과정에서, 소스 전극 영역에서 상응하는 P-형 또는 N-형 도핑을 수행한다.
선택적으로, 핵형성층을 코어로 하여 제1 반도체 층(201)의 성장을 수행하는 과정에서, 상응하는 도핑을 수행하기 전에, 인트린식(도핑되지 않은) 제1 반도체 층, 또는 의도치 않은 도핑된 제1 반도체 층을 먼저 성장시키고, 그 후에 도핑된 소스 전극 영역을 성장시킨다.
다음으로, 도 26-27에 도시된 바와 같이, 도핑된 소스 전극 영역이 형성된 후, 계속하여 인트린식 제1 반도체 층, 또는 의도치 않은 도핑된 제1 반도체 층의 에피택셜 성장을 수행하여 채널 영역을 형성한다. 제2 전극에 대응하는 채널 영역은 상응하는 도핑을 선택적으로 수행하여 제3 반도체 층을 형성할 수 있다.
그 다음, 도 28에 도시된 바와 같이, 후속 단계의 제1 반도체 층을 에피택셜 성장시키는 과정에서, 드레인 전극 영역에서 상응하는 P-형 또는 N-형 도핑을 수행할 수 있다.
여기서 드레인 전극 영역 및 소스 전극 영역의 도핑은 제3 반도체 층의 도핑과 동시에 수행될 수 있고, 드레인 전극 영역의 도핑, 소스 전극 영역의 도핑 및 제3 반도체 층의 도핑은 순차적으로 수행될 수도 있음을 이해할 수 있다.
전원 장치로서, 상기 반도체 소자의 어느 하나를 포함한다. 전원 장치는 1차 회로,2차 회로 및 변압기 등을 포함하며, 여기서 1차 회로 및 2차 회로는 모두 스위칭 소자를 구비하고, 여기서, 스위칭 소자는 상기 반도체 소자의 어느 하나를 사용한다.
휴대폰으로서, 상기 반도체 소자의 어느 하나를 포함한다. 휴대폰은 디스플레이 화면, 충전 유닛 등을 포함하며, 여기서, 충전 유닛은 상기 반도체 소자의 어느 하나를 포함한다.
증폭기로서, 증폭기는 휴대폰 기지국, 광통신 시스템 등 분야에서 전력 증폭기에 사용할 수 있으며, 상기 전력 증폭기는 상기 반도체 소자의 어느 하나를 포함할 수 있다.
본 발명의 방안은 적어도 다음과 같은 효과 중 하나를 달성하는데 도움이 될 수 있으며, 그 효과는, 상기 반도체 소자는 게이트 전극 누설 전류를 감소시킬 수 있고, 높은 문턱 전압, 높은 전력 및 높은 신뢰성을 가지며, 낮은 온저항 및 소자의 노멀리 오프 상태를 구현할 수 있고, 안정적인 문턱 전압을 제공할 수 있어, 반도체 소자는 우수한 스위칭 특성을 가질 수 있다.
본 발명의 방안은 또한 다음과 같은 효과 중 어느 하나를 달성하는데 도움이 될 수 있으며, 그 효과는, 더 높은 깊이대너비비를 구현할 수 있고; 단위 면적당 더 높은 채널 밀도를 달성할 수 있으며; 평탄화 공정에 적합하고, 반도체 소자의 집적 밀도를 향상시키는데 유리하며; 상기 반도체 소자의 구조 및 제조 공정이 간단하여, 생산 비용을 효과적으로 절감할 수 있다.
상기에서 구체적인 실시형태를 결부하여 본 발명을 설명하였으나, 본 분야의 기술자에게 있어서 이러한 설명은 예시적이며, 본 발명의 보호범위를 한정하지 않음이 명백하다. 본 분야의 기술자는 본 발명의 사상 및 원리에 따라 본 발명에 대해 다양한 변형 및 수정을 수행할 수 있으며, 이러한 변형 및 수정도 본 발명의 범위에 속한다.
본 발명은 신규 반도체 소자 구조 및 그 제조 방법을 제공하며, 공정이 간단하고, 비용이 저렴하며, 비교적 높은 깊이대너비비를 가지며, 단위 면적당 더 높은 채널 밀도를 구현하고, 높은 내전압, 높은 전력 및 낮은 온저항 등 고성능을 갖는 에너지 절약 반도체 소자이다.

Claims (18)

  1. 반도체 소자의 제조 방법에 있어서,
    제1 표면을 갖는 하나의 기판을 제공하는 단계 1;
    상기 기판의 제1 표면 상에 제1 절연층을 형성하는 단계 2 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ;
    상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 수직되고 서로 이격되게 배열된 복수의 제1 단차 형상 구조 및 제2 단차 형상 구조를 형성하는 단계 3 - 복수의 상기 제1 단차 형상 구조의 제1 표면 및 상기 제2 단차 형상 구조의 제2 표면의 하부는 각각 상기 기판의 제2 표면 및 제3 표면으로 구성되고, 복수의 상기 제1 단차 형상 구조의 제1 표면 및 상기 제2 단차 형상 구조의 제2 표면의 상부는 각각 상기 제1 절연층의 제2 표면 및 제3 표면으로 구성됨 - ;
    상기 제1 단차 형상 구조 및 상기 제2 단차 형상 구조의 제3 표면 상에 제2 절연층을 형성하는 단계 4;
    상기 제1 단차 형상 구조의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 단결정 핵형성층을 형성하고, 상기 제2 단차 형상 구조의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 단결정 핵형성층을 형성하는 단계 5; 및
    상기 단결정 핵형성층을 핵형성 중심으로 하여, 제1 반도체 층을 측방향으로 에피택셜 성장시키는 단계 6; 을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 반도체 소자의 제조 방법에 있어서,
    제1 표면을 갖는 하나의 기판을 제공하는 단계 1;
    상기 기판의 제1 표면 상에 제1 절연층을 형성하는 단계 2 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ;
    상기 제1 절연층 및 상기 기판의 일부를 에칭하여, 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치를 형성하는 단계 3 - 복수의 상기 제1 트랜치 및 제2 트랜치의 제1 표면 및 제2 표면의 하부는 각각 상기 기판의 제2 표면 및 제3 표면으로 구성되고, 복수의 상기 제1 트랜치 및 상기 제2 트랜치의 제1 표면 및 제2 표면의 상부는 각각 상기 제1 절연층의 제2 표면 및 제3 표면으로 구성됨 - ;
    상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 제2 절연층을 형성하는 단계 4;
    상기 제1 트랜치의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 단결정 핵형성층을 형성하고, 상기 제2 트랜치의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 단결정 핵형성층을 형성하는 단계 5 ; 및
    상기 단결정 핵형성층을 핵형성 중심으로 하여, 제1 반도체 층을 측방향으로 에피택셜 성장시키는 단계 6; 을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 기판의 제2 표면 및 제3 표면은 육각형 대칭 격자 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 기판의 제2 표면 및 제3 표면은 육각형 대칭 격자 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    단계 5에서, 상기 제1 단차 형상 구조의, 상기 기판의 제3 표면으로 구성된 제2 표면의 일부분 상에 하나의 단결정 핵형성층을 형성하고, 상기 제2 단차 형상 구조의, 상기 기판의 제2 표면으로 구성된 제1 표면의 일부분 상에 하나의 단결정 핵형성층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    단계 5에서, 상기 제1 트랜치의, 상기 기판의 제3 표면으로 구성된 제2 표면의 일부분 상에 하나의 단결정 핵형성층을 형성하고, 상기 제2 트랜치의, 상기 기판의 제2 표면으로 구성된 제1 표면의 일부분 상에 하나의 단결정 핵형성층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 단계 5는 단계 5'로 대체할 수 있으며, 상기 단계 5'에서, 상기 단결정 핵형성층을 핵형성 중심으로 하여, 상기 제1 트랜치 및 제2 트랜치에서 제1 반도체 층의 제1 서브층을 측방향으로 에피택셜 성장시키고, 그 다음 상기 제1 서브층을 코어로 하여, 도핑된 제3 반도체 층의 성장을 수행한 다음, 계속하여 상기 제1 반도체 층의 제2 서브층을 성장시키며, 상기 제3 반도체 층은 N-형 도핑 또는 P-형 도핑인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 반도체 소자에 있어서,
    제1 표면을 갖는 하나의 기판;
    상기 기판의 제1 표면 상에 형성된 제1 절연층 - 상기 제1 절연층에는 상기 기판의 제1 표면과 평행하는 제1 표면이 구비됨 - ; 및
    기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
    상기 제1 트랜치 및 상기 제2 트랜치의 제1 표면 및 제2 표면의 하부에 각각 구성된 상기 기판의 제2 표면 및 제3 표면, 및 상기 제1 트랜치 및 제2 트랜치의 제1 표면 및 제2 표면의 상부에 각각 구성된 상기 제1 절연층의 제2 표면 및 제3 표면;
    상기 제1 트랜치의, 상기 기판의 제3 표면으로 구성된 제2 표면 상에 형성된 단결정 핵형성층, 및 상기 제2 트랜치의, 상기 기판의 제2 표면으로 구성된 제1 표면 상에 형성된 단결정 핵형성층; 및
    상기 단결정 핵형성층을 핵형성 중심으로 하여, 측방향으로 에피택셜 성장하는 제1 반도체 층을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 단결정 핵형성층은 상기 제1 트랜치의 제2 표면의 일부분 상에 형성되고, 상기 단결정 핵형성층은 상기 제2 트랜치의 제1 표면의 일부분 상에 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 반도체 층은 상기 트랜치의 길이 방향을 따라 제1 반도체 층의 제1 서브층 및 제2 서브층으로 분할되고, 상기 제1 서브층 및 제2 서브층 사이에는 또한 도핑된 제3 반도체 층이 배치되어 있는 것을 특징으로 하는 반도체 소자.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 기판의 제2 표면 및 제3 표면은 육각형 대칭 격자 구조를 갖는 것을 특징으로 하는 반도체 소자.
  12. 반도체 소자에 있어서,
    제1 표면을 갖는 하나의 기판;
    상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
    복수의 상기 제1 트랜치 및 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
    상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층;
    상기 단결정 핵형성층을 핵형성 중심으로 하여 성장된 제1 반도체 층 - 상기 제1 반도체 층에는, 상기 트랜치의 제1 표면 및 제2 표면과 평행되고 상기 기판의 제1 표면에 수직되며 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면 및 이와 대향하는 제2 면이 구비됨 - ; 및
    상기 제1 반도체 층 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 및 제2 면 상에 2차원 전자 가스 및 2차원 정공 가스가 각각 형성되어 있음 - 을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 반도체 소자에 있어서,
    제4 표면을 갖는 하나의 기판;
    상기 기판의 제4 표면 상에 형성된 제3 절연층;
    상기 기판에 형성된 상기 기판의 제4 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
    복수의 상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
    상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층, 및 상기 제1 트랜치의 제1 표면 상 및 상기 제2 트랜치의 제2 표면 상에 형성된 제4 절연층;
    상기 제1 트랜치 및 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제4 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면과 평행되고 상기 기판의 제4 표면에 수직되며 상기 기판의 제4 표면으로부터 돌출되고 자발 분극 효과 및 압전 분극 효과를 갖는 제1 면 및 이와 대향하는 제2 면이 구비됨 - ; 및
    상기 제1 반도체 층 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 및 제2 면 상에 각각 2차원 전자 가스 및 2차원 정공 가스를 형성함 - 을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 반도체 소자에 있어서,
    제1 표면, 및 상기 제1 표면과 평행되되 상기 제1 표면보다 낮은 제5 표면을 갖는 하나의 기판;
    상기 기판의 제1 표면 및 제5 표면 상에 형성된 제3 절연층;
    상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
    상기 제1 트랜치 및 상기 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
    상기 제1 트랜치의 제2 표면 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층과, 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면 상에 각각 형성된 제4 절연층;
    상기 제1 트랜치 및 상기 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제5 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제1 표면 및 상기 제2 트랜치의 제2 표면과 평행되고 상기 기판의 제5 표면에 수직으로 상향 연장되며 자발 전극 효과 및 압전 분극 효과를 갖는 제1 면이 구비됨 - ; 및
    상기 제1 반도체 층의 상기 제1 면 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제1 면 상에 2차원 전자 가스를 형성함 - 을 구비하는 것을 특징으로 하는 반도체 소자.
  15. 반도체 소자에 있어서,
    제1 표면, 및 상기 제1 표면과 평행되되 상기 제1 표면보다 낮은 제6 표면을 갖는 하나의 기판;
    상기 기판의 제1 표면 및 제6 표면 상에 형성된 제3 절연층;
    상기 기판에 형성되고 상기 기판의 제1 표면에 수직되고 서로 이격되게 배열된 복수의 제1 트랜치 및 제2 트랜치;
    상기 제1 트랜치 및 제2 트랜치의 제3 표면 상에 형성된 제2 절연층;
    상기 제1 트랜치의 제2 표면 상 및 상기 제2 트랜치의 제1 표면 상에 형성된 단결정 핵형성층과, 상기 제1 트랜치의 제1 표면 상 및 상기 제2 트랜치의 제2 표면 상에 각각 형성된 제4 절연층;
    상기 제1 트랜치 및 상기 제2 트랜치의 제1 반도체 층 - 상기 제1 반도체 층은 상기 기판의 제6 표면으로부터 돌출되고, 상기 제1 반도체 층에는 상기 제1 트랜치의 제2 표면 및 상기 제2 트랜치의 제1 표면과 평행되고 상기 기판의 제6 표면에 수직으로 상향 연장되고 자발 분극 효과 및 압전 분극 효과를 갖는 제2 면이 구비됨 - ; 및
    상기 제1 반도체 층의 상기 제1 면 상에 이를 커버하도록 형성된 제2 반도체 층 - 상기 제2 반도체 층의 금지대 폭은 상기 제1 반도체 층의 금지대 폭보다 크므로, 상기 제1 반도체의 제2 면 상에 2차원 정공 가스를 형성함 - 을 제공하는 것을 특징으로 하는 반도체 소자.
  16. 1차 회로, 2차 회로 및 변압기를 포함하는 전원 장치에 있어서,
    상기 1차 회로 및 상기 2차 회로는 모두 스위칭 소자를 구비하고, 상기 스위칭 소자는 제8항 내지 제11항 중 어느 한 항에 따른 반도체 소자를 포함하는 것을 특징으로 하는 전원 장치.
  17. 휴대폰에 있어서,
    상기 휴대폰의 충전 유닛은 제8항 내지 제11항 중 어느 한 항에 따른 반도체 소자를 포함하는 것을 특징으로 하는 휴대폰.
  18. 제8항 내지 제11항에 따른 반도체 소자를 포함하는 전력 증폭기.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224019B (zh) * 2019-04-12 2023-12-01 广东致能科技有限公司 一种半导体器件及其制造方法
US12464756B2 (en) * 2019-04-12 2025-11-04 Guangdong Zhineng Technologies, Co. Ltd. High electron mobility transistor (HEMT) and method of manufacturing the same
CN111816701B (zh) * 2019-04-12 2024-12-27 广东致能科技有限公司 一种半导体器件及其制造方法
CN113140628B (zh) * 2020-01-17 2023-09-29 广东致能科技有限公司 一种半导体器件及其制造方法
KR102769350B1 (ko) * 2020-04-13 2025-02-14 광동 즈넝 테크놀로지 컴퍼니 리미티드 정공 채널 반도체 트랜지스터, 제조 방법 및 그 응용
WO2021208623A1 (zh) * 2020-04-13 2021-10-21 广东致能科技有限公司 一种鳍状半导体器件、制造方法及其应用
CN113571515B (zh) * 2020-04-29 2024-04-09 广东致能科技有限公司 一种驱动电路、驱动ic以及驱动系统
CN113571516B (zh) * 2020-04-29 2024-02-06 广东致能科技有限公司 一种iii族氮化物半导体集成电路结构、制造方法及其应用
CN113838929B (zh) * 2020-06-23 2025-10-17 广东致能半导体有限公司 一种半导体器件及其制造方法
CN113948582B (zh) * 2020-07-15 2024-07-02 广东致能科技有限公司 一种二极管及其制造方法
WO2022171168A1 (zh) * 2021-02-10 2022-08-18 广东致能科技有限公司 一种体滤波器
CN113921609A (zh) * 2021-09-27 2022-01-11 深圳大学 一种垂直氮化镓场效应晶体管及其制备方法
US12243936B2 (en) * 2021-12-28 2025-03-04 Raytheon Company AIN channel heterostructure field effect transistor
CN117198877A (zh) * 2022-05-30 2023-12-08 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN118281055A (zh) * 2022-12-29 2024-07-02 广东致能科技有限公司 一种半导体器件及制造方法
CN118281059A (zh) * 2022-12-29 2024-07-02 广东致能科技有限公司 一种半导体器件及制造方法
CN116031289A (zh) * 2023-01-17 2023-04-28 湖北九峰山实验室 半导体射频器件及其制备方法
CN116072531B (zh) * 2023-03-07 2023-08-22 徐州致能半导体有限公司 一种在半导体功能区侧面制作电极的方法
CN116344612B (zh) * 2023-05-24 2023-08-04 湖北九峰山实验室 垂直功率器件及其制作方法
CN116978943B (zh) * 2023-09-14 2024-01-30 广东致能科技有限公司 一种增强型半导体器件及其制备方法
CN116960175B (zh) * 2023-09-19 2023-12-12 广东致能科技有限公司 一种准垂直型半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140084299A1 (en) * 2012-09-21 2014-03-27 Robert Bosch Gmbh Vertical microelectronic component and corresponding production method
US20160190301A1 (en) * 2014-12-22 2016-06-30 Infineon Technologies Ag Semiconductor Device with Stripe-Shaped Trench Gate Structures, Transistor Mesas and Diode Mesas
US20180108656A1 (en) * 2016-10-18 2018-04-19 United Microelectronics Corp. Asymmetrical fin structure and method of fabricating the same
US20190140088A1 (en) * 2013-10-15 2019-05-09 Enkris Semiconductor, Inc. Nitride power transistor and manufacturing method thereof

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
JP3679720B2 (ja) * 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US8188513B2 (en) * 2007-10-04 2012-05-29 Stc.Unm Nanowire and larger GaN based HEMTS
DE102007052202B3 (de) * 2007-10-30 2008-11-13 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
US8692319B2 (en) * 2011-06-03 2014-04-08 Infineon Technologies Austria Ag Lateral trench MESFET
US8541293B2 (en) * 2011-09-21 2013-09-24 Institute of Microelectronics, Academy of Sciences Method of controlled lateral etching
KR20160134872A (ko) * 2011-12-19 2016-11-23 인텔 코포레이션 비평면 iii-n 트랜지스터
KR20140013618A (ko) * 2012-07-25 2014-02-05 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
KR101922123B1 (ko) * 2012-09-28 2018-11-26 삼성전자주식회사 반도체소자 및 그 제조방법
TWI496285B (zh) * 2012-12-07 2015-08-11 立錡科技股份有限公司 高電子遷移率電晶體及其製造方法
US8768271B1 (en) * 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
EP2765611A3 (en) * 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
WO2014144993A1 (en) * 2013-03-15 2014-09-18 Ostendo Technologies, Inc. Enhanced performance active pixel array and epitaxial growth method for achieving the same
US9006791B2 (en) * 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel
US20150079738A1 (en) * 2013-06-18 2015-03-19 Stephen P. Barlow Method for producing trench high electron mobility devices
JP2015099903A (ja) * 2013-10-17 2015-05-28 ローム株式会社 窒化物半導体装置およびその製造方法
WO2015059854A1 (ja) * 2013-10-25 2015-04-30 パナソニックＩｐマネジメント株式会社 ゲート駆動装置
KR101940234B1 (ko) * 2013-12-03 2019-01-21 한국전자통신연구원 쇼트키 다이오드 및 그의 제조방법
US9660064B2 (en) * 2013-12-26 2017-05-23 Intel Corporation Low sheet resistance GaN channel on Si substrates using InAlN and AlGaN bi-layer capping stack
US10229991B2 (en) * 2014-09-25 2019-03-12 Intel Corporation III-N epitaxial device structures on free standing silicon mesas
CN105280725B (zh) * 2015-04-17 2019-03-12 苏州捷芯威半导体有限公司 一种氮化镓二极管及其制作方法
CN107660310B (zh) * 2015-06-26 2022-03-08 英特尔公司 异质外延n型晶体管与p型晶体管的基于阱的集成
CN105140270B (zh) * 2015-07-29 2018-01-09 电子科技大学 一种增强型hemt器件
CN106611781A (zh) * 2015-10-27 2017-05-03 上海新昇半导体科技有限公司 量子阱器件及其形成方法
KR101774824B1 (ko) 2015-11-09 2017-09-05 가천대학교 산학협력단 실리콘 나노와이어에 게르마늄 채널을 갖는 트랜지스터 및 그 제조방법
US9659942B1 (en) * 2015-11-24 2017-05-23 International Business Machines Corporation Selective epitaxy growth for semiconductor devices with fin field-effect transistors (FinFET)
CN105448977A (zh) 2015-12-31 2016-03-30 深圳市华讯方舟微电子科技有限公司 高电子迁移率晶体管及其制造方法
US11018253B2 (en) * 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
CN105679823B (zh) * 2016-02-17 2019-09-03 香港商莫斯飞特半导体有限公司 一种纵向型氮化镓基异质结半导体器件及其制造方法
GB2547661A (en) * 2016-02-24 2017-08-30 Jiang Quanzhong Layered vertical field effect transistor and methods of fabrication
CN105762078B (zh) * 2016-05-06 2018-11-16 西安电子科技大学 GaN基纳米沟道高电子迁移率晶体管及制作方法
KR101843917B1 (ko) * 2016-09-06 2018-03-30 한국과학기술연구원 스핀-궤도 결합의 차이를 이용한 상보성 논리 소자 및 그 제조 방법
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
JP6866619B2 (ja) * 2016-12-01 2021-04-28 日産自動車株式会社 半導体装置
CN106410045B (zh) 2016-12-08 2019-07-05 西安电子科技大学 基于CH3NH3PbI3材料的P型HHMT晶体管及其制备方法
WO2018103646A1 (zh) 2016-12-08 2018-06-14 西安电子科技大学 基于CH3NH3PbI3材料的HEMT/HHMT器件的制备方法
CN106549038B (zh) * 2016-12-09 2019-08-02 宁波海特创电控有限公司 一种垂直结构的氮化镓异质结hemt
CN106684143A (zh) * 2017-02-17 2017-05-17 杭州电子科技大学 基于垂直沟道的异质结场效应管器件及其制备方法
US9978872B1 (en) * 2017-03-23 2018-05-22 International Business Machines Corporation Non-polar, III-nitride semiconductor fin field-effect transistor
WO2018181237A1 (ja) * 2017-03-31 2018-10-04 パナソニックＩｐマネジメント株式会社 半導体装置
US10658370B2 (en) * 2017-06-29 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN109285880A (zh) * 2017-07-19 2019-01-29 吴绍飞 增强型鳍式绝缘栅高电子迁移率晶体管
CN109524460B (zh) 2017-09-19 2022-05-17 世界先进积体电路股份有限公司 高空穴移动率晶体管
WO2019066916A1 (en) * 2017-09-29 2019-04-04 Intel Corporation GROUP III COMPLEMENTARY TYPE NITRIDE TRANSISTORS WITH COMPLEMENTARY POLARIZATION JUNCTIONS
CN108511513B (zh) * 2018-02-09 2019-12-10 海迪科（南通）光电科技有限公司 一种具有垂直结构的AlGaN\GaN功率器件及其制备方法
WO2019188767A1 (ja) * 2018-03-29 2019-10-03 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP7021063B2 (ja) * 2018-12-10 2022-02-16 株式会社東芝 半導体装置
CN110224019B (zh) * 2019-04-12 2023-12-01 广东致能科技有限公司 一种半导体器件及其制造方法
US11367787B2 (en) * 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140084299A1 (en) * 2012-09-21 2014-03-27 Robert Bosch Gmbh Vertical microelectronic component and corresponding production method
US20190140088A1 (en) * 2013-10-15 2019-05-09 Enkris Semiconductor, Inc. Nitride power transistor and manufacturing method thereof
US20160190301A1 (en) * 2014-12-22 2016-06-30 Infineon Technologies Ag Semiconductor Device with Stripe-Shaped Trench Gate Structures, Transistor Mesas and Diode Mesas
US20180108656A1 (en) * 2016-10-18 2018-04-19 United Microelectronics Corp. Asymmetrical fin structure and method of fabricating the same

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WO2021175222A1 (zh) 2021-09-10

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