KR20220137537A - 반도체 패키지 구조, 방법, 소자 및 전자 제품 - Google Patents

반도체 패키지 구조, 방법, 소자 및 전자 제품 Download PDF

Info

Publication number
KR20220137537A
KR20220137537A KR1020220030536A KR20220030536A KR20220137537A KR 20220137537 A KR20220137537 A KR 20220137537A KR 1020220030536 A KR1020220030536 A KR 1020220030536A KR 20220030536 A KR20220030536 A KR 20220030536A KR 20220137537 A KR20220137537 A KR 20220137537A
Authority
KR
South Korea
Prior art keywords
package
recess
semiconductor
pad
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020220030536A
Other languages
English (en)
Other versions
KR102647098B1 (ko
Inventor
리 웨이핑
Original Assignee
상하이 이부 세미컨덕터 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 상하이 이부 세미컨덕터 컴퍼니 리미티드 filed Critical 상하이 이부 세미컨덕터 컴퍼니 리미티드
Publication of KR20220137537A publication Critical patent/KR20220137537A/ko
Application granted granted Critical
Publication of KR102647098B1 publication Critical patent/KR102647098B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H01L25/0655—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
    • H10W20/484—Interconnections having extended contours, e.g. pads having mesh shape or interconnections comprising connected parallel stripes
    • H01L23/13—
    • H01L23/15—
    • H01L23/31—
    • H01L23/4824—
    • H01L23/5386—
    • H01L24/03—
    • H01L24/04—
    • H01L24/12—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69—Insulating materials thereof
    • H10W70/692—Ceramics or glasses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H01L2224/02333—
    • H01L2224/02381—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/652—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01212—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps at a different location than on the final device, e.g. forming as prepeg
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9413—Dispositions of bond pads on encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/10—Configurations of laterally-adjacent chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 출원은 반도체 패키지 구조, 방법, 소자 및 전자 제품을 제공한다. 상기 반도체 패키지 구조에서, 제1 패키지 소자는 제1 리세스 내에 일대일 대응되어 고정되고, 제2 패키지 소자는 제2 리세스 내에 일대일 대응되어 고정되며, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 기판은 반도체 소재 또는 절연 소재로 형성되고, 기판과 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 재배선층은 웨이퍼 제조 공정으로 형성된다. 상기 반도체 패키지 구조는 비틀림 정도가 작고, 신뢰성이 높으며, 공정이 성숙하고, 상호연결 밀도가 높으며, 면적이 작아, 패키지 소자와 패키지 소자 간의 조립 공정을 줄일 수 있다.

Description

반도체 패키지 구조, 방법, 소자 및 전자 제품{Semiconductor package structures, methods, devices and electronic products}
본 출원은 반도체 제조기술 분야에 속하며, 구체적으로는 반도체 패키지 구조, 방법, 소자 및 전자 제품에 관한 것이다.
종래의 반도체 패키지 제조 공정에서는 패키지 소자(예를 들어 베어 칩, die라고도 칭한다)에 대해 패키징을 수행하여 반도체 소자를 획득하여야 한다. 통상적인 공정은 패키지 소자를 기판(substrate), 리드프레임(leadframe) 또는 인터포저(interposer)에 고정시킨 다음, 상호연결 및 몰딩 등 일련의 공정을 이용하여 패키지 소자에 대한 패키징을 구현함으로써 패키징이 완료된 반도체 소자를 획득하는 방식이다. 패키징이 완료된 반도체 소자는 다시 기타 패키징이 완료된 반도체 소자와 조립된다(즉 둘의 전기적인 연결 및 기계적인 고정을 구현한다).
본 출원의 목적은 반도체 패키지 구조, 방법, 소자 및 전자 제품을 제공하고자 하는데 있다.
상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다:
반도체 패키지 구조는, 기판, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 상기 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스가 개설되어, 상기 제1 패키지 소자가 상기 제1 리세스 내에 일대일 대응되어 고정되고, 상기 제2 패키지 소자는 상기 제2 리세스 내에 일대일 대응되어 고정되며, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며;
상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지며, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극 구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
상기 재배선층은 상기 패키지 소자의 상기 기판을 등지는 측에 위치하고, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되며, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되고, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되고, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하며;
상기 패시베이션층은 상기 재배선층의 상기 기판을 등지는 측에 위치하며;
여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 상기 재배선층은 웨이퍼 제조 공정으로 형성된다.
상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다: 반도체 패키징 방법은,
기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스를 형성하는 단계;
적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하고, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지고, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드 및 모든 제2 전극구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
상기 제1 패드 및 상기 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;
웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되고, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 상기 제2 전극구조를 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스 및, 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;
패시베이션층을 형성하는 단계;를 포함하며,
여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하다.
상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다: 반도체 소자에 있어서, 반도체 소자는 전술한 반도체 패키지 구조를 포함한다.
상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다:
전자 제품에 있어서, 상기 전자 제품은 전술한 반도체 소자를 포함한다.
종래 기술과 비교하여, 본 출원의 유익한 효과는 다음과 같다: 제1 패키지 소자 내의 반도체 소재와 기판의 열팽창계수가 같거나 근사하고(예를 들어 둘은 동일한 반도체 소재로 구성된다), 상기 재배선층 내부의 적어도 하나의 절연 소재와 상기 제1 패키지 소자 내부의 절연 소재의 열팽창 계수가 동일하거나 근사하므로, 패키징이 완료된 후, 반도체 패키지 구조는 온도 변화에 따라 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 소자의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다. 이와 동시에, 일부 실시예에서, 반도체 기판은 종래의 패키지 형식의 몰딩 소재에 비해 방열 성능이 양호하다.
또한, 재배선층은 종래의 반도체 제조공정(FAB 공정, 웨이퍼 제조 공정)을 통해 재배선층을 형성하므로, 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내부의 선폭이 더욱 가늘고 선의 간격은 더욱 작아, 상호연결 밀도를 더욱 높이고, 반도체 패키지 구조의 면적을 더욱 축소시킬 수 있다.
제 1 패키지 소자는 베어칩 상태이며, 제2 패키지 소자는 패키징이 완료된 상태이다. 본 출원의 반도체 패키지 구조는 제1 패키지 소자의 1차 패키징 및 제 2 패키지 소자의 2차 패키징을 구현하며, 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현한다. 이 또한 두 가지 패키지 소자를 조립하는 공정 단계를 줄인다.
도 1a 내지 도 1b는 각각 본 출원의 실시예에 따른 2종 반도체 패키지 구조의 구조 설명도이다.
도 2는 본 출원의 실시예에 따른 반도체 패키징 방법의 흐름도이다.
도 3a 내지 도 3f는 도 1a에 도시된 반도체 패키지 구조의 각기 다른 패키징 단계에서의 제품 상태 설명도이다.
도 4a 내지 도 4f는 도 1b에 도시된 반도체 패키지 구조의 각기 다른 패키징 단계에서의 제품 상태 설명도이다.
본 출원에서, "포함하다" 또는 "구비한다" 등과 같은 용어는 본 명세서에 공개된 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 있음을 나타내기 위한 것이나, 하나 또는 복수의 다른 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 있을 가능성을 배제하는 것은 아니다.
또한 더 설명해두어야 할 점은, 충돌이 없는 한, 본 출원 중의 실시예 및 실시예 중의 특징은 상호 조합이 가능하다. 이하 첨부도면을 참고하고 실시예를 결합하여 본 출원에 대해 상세히 설명한다.
본 출원의 실시예는 반도체 패키지 구조를 제공하며, 이는 기판, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스가 개설되어, 제1 패키지 소자가 제1 리세스 내에 일대일 대응되어 고정되고, 제2 패키지 소자는 제2 리세스 내에 일대일 대응되어 고정되며, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며; 제1 패키지 소자의 능동 표면은 기판을 등지고, 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되며, 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되고, 각각의 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하며, 모든 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극구조의 기판을 등지는 표면은 동일 평면 상에 있으며; 재배선층은 제1 패키지 소자와 제2 패키지 소자의 기판을 등지는 측에 위치하며, 재배선층의 제1면에 복수의 제2 패드가 형성되고, 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되며, 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하고; 패시베이션층은 재배선층의 기판을 등지는 측에 위치하며; 여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 재배선층은 웨이퍼 제조 공정으로 형성된다.
예를 들어, 상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일하다.
본 출원에서, 두 가지 소재의 열팽창계수가 근사하다 함은, 둘의 차와 둘 중 절대값이 작은 하나의 비율의 절대값이 9 미만인 것을 말한다.
예를 들어, 상기 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 상기 기판의 소재는 유리 소재이다. 이들의 열팽창계수는 동일한 자릿수이다.
이러한 실시예에서, 제1 패키지 소자는 기판에 형성된 제1 리세스 내에 배치되고, 제2 패키지 소자는 기판에 형성된 제2 리세스 내에 배치되며, 제1 패키지 소자와 제2 패키지 소자 상부는 재배선층에 의해 덮인다. 기판, 제1 패키지 소자 내의 기초 소재는 모두 동일한 반도체 소재이다.
제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 즉 이미 패키징이 완료된 소자이다. 본 출원의 반도체 패키지 구조는 제1 패키지 소자에 대한 1차 패키징 및 제2 패키지 소자에 대한 2차 패키징을 구현하고, 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현한다. 이에 따라 2개의 패키지 소자를 조립하는 단계가 생략되어, 보다 큰 밀도의 상호연결을 구현할 수 있다.
제2 패키지 소자의 패키지 형식은 예를 들어 표면 실장형 패키지, 세라믹 패키지 등이다. 제2 패키지 소자는 예를 들어 칩 저항, 칩 타입의 적층 세라믹 커패시터 등이고, 기타 이미 패키지 상태인 소자일 수도 있다.
본 출원은 동일한 제2 패키지 소자의 각각의 제2 전극구조의 형상과 위치에 대해 한정하지 않으며, 이러한 제2 전극구조가 동일 평면 상에 위치한 표면을 가짐으로써 제1 패키지 소자의 제1 패드와 공면성을 구현할 수만 있으면 된다.
본 출원의 "동일한 반도체 소재"란 이들의 화학 성분이 동일한 것을 말하며, 예를 들어 모두 실리콘 소재로 형성된 것이거나, 또는 비소화갈륨 소재로 형성된 것이다. 단 이러한 반도체 소재의 순도 또는 밀도 또는 결정화 상태 등이 완전히 일치하는 것으로는 한정하지 않는다.
제1 패키지 소자와 기판의 열팽창계수가 동일하거나 근사하므로, 패키징이 완료된 후, 반도체 소자는 온도 변화로 인해 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 패키지 구조의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다. 이와 동시에, 일부 실시예에서 반도체 기판은 종래의 패키지 형식의 몰딩 소재에 비해 방열 성능이 양호하다.
또한, 상기 반도체 패키지 구조는 제2 패키지 소자에 대한 2차 패키징, 및 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현함으로써, 반도체 패키지 결과가 더욱 높은 집적도를 구비함과 동시에, 두 유형의 패키지 소자를 조립하는 단계를 생략할 수 있다.
또한, 재배선층은 종래의 반도체 제조공정(FAB 공정, 웨이퍼 제조 공정)을 통해 형성되므로, 재배선층의 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내부의 선폭이 더욱 가늘고 선의 간격은 더욱 작아 상호연결 밀도가 더욱 높으며, 반도체 패키지 구조의 면적이 더욱 작다.
예를 들어, 상기 재배선층 내의 배선은 증착, 포토리소그래피, 에칭을 포함하는 웨이퍼 제조 공정을 통해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정을 통해 형성된다.
일부 실시예에서, 상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사하다.
예를 들어, 상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 졀연 소재는 모두 이산화규소를 포함한다.
재배선층과 제1 패키지 소자의 열팽창 특성이 더욱 가깝다면, 반도체 패키지 구조의 비틀림을 방지하기에 더 유리하다.
재배선층과 제1 패키지 소자가 모두 동일한 절연 소재를 포함하는 경우, 제1 패키지 소자를 형성하는 공정 현장 역시 재배선층을 형성하는데 사용될 수 있다. 이는 제조 공정의 복잡도를 한 층 더 감소시킨다.
일부 실시예에서, 제1 패키지 소자의 수량은 복수이면서 두께가 서로 같으며, 각각의 제1 리세스의 심도는 동일하다.
도 1a와 도 3a를 참조하면, 제1 패키지 소자(22a), (23a)의 두께가 같으며, 둘이 위치하는 제1 리세스(H1)의 심도는 동일하다.
물론, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)는 동일한 모델의 패키지 소자일 수도 있고, 다른 모델의 패키지 소자일 수도 있다. 제1 패키지 소자(23a)와 제1 패키지 소자(22a)의 두께가 같기 때문에, 각각의 제1 리세스(10)는 동일한 리세스 형성(예를 들어 에칭) 공정을 이용하여 형성될 수 있다.
이러한 제1 패키지 소자의 최초의 두께가 일치하지 않을 경우, 박화 공정을 통해 이들의 두께를 같아지도록 할 수 있다.
물론, 설사 이러한 제1 패키지 소자(22a), (23a)의 최초 두께가 같다 하더라도, 박화 공정을 통해 이들의 두께를 감소시키고 동일해지도록 할 수 있다. 이와 같이, 기판(1)에 개설되는 리세스(10)의 홈 깊이를 감소시킬 수 있다.
제2 패키지 소자가 패키지 상태이기 때문에, 그 외관 크기는 상대적으로 고정되어 있다. 따라서, 제2 리세스의 심도는 상대적으로 고정된 것이며, 조정 가능한 여유가 상대적으로 작다. 따라서, 상대적으로 얇은 제2 패키지 소자를 상기 반도체 패키지 구조에 투입하는 것이 바람직하다.
일부 실시예에서, 제1 패키지 소자의 수량은 복수이고, 또한 적어도 2개의 제1 패키지 소자의 두께는 상이하다. 여기서, 각 패키지 소자의 제1 패드의 상부 표면이 동일 평면 상에 있도록, 적어도 2개의 제1 리세스의 심도는 상이하다.
도 1b와 도 4a를 참조하면, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)의 두께는 서로 다르며, 둘이 위치하는 제1 리세스(H1)의 심도 역시 다르다. 제1 패키지 소자(22a)가 더 두껍고, 이에 상응하게 그것이 위치하는 제1 리세스(H1)의 심도가 더 깊다.
리세스 형성 공정(예를 들어 단계별 에칭 또는 2회 에칭)의 제어를 통해 심도가 다른 제1 리세스(H1)와 제2 리세스(H2)를 형성할 수 있다.
일부 실시예에서, 패시베이션층으로 재배선층 상부의 제3 패드를 덮은 후, 상기 반도체 패키지 구조는 독립된 제품으로서 판매될 수 있다.
일부 실시예에서, 도 1a와 도 1b를 참조하면, 반도체 패키지 구조는 패시베이션층(4)의 기판(1)을 등지는 측에 위치하는 제1 전극구조(5)를 더 포함하며, 패시베이션층(4) 상의 제3 전극(32)과 대향하는 영역에 관통 비아가 개설되고, 제1 전극구조(5)는 제3 전극(32)과 일대일 대응되며, 제1 전극구조(5)는 관통 비아를 통해 대응되는 제3 전극(32)과 전기적으로 연결된다.
구체적으로, 제1 전극구조(5)는 예를 들어 제3 패드를 덮는 언더 범프 금속(UBM), 및 언더 범프 금속 상부에 위치하는 솔더볼을 포함한다. 물론, 제1 전극구조는 제3 패드 상부에 형성되는 패드(Pad)일 수도 있다.
일부 실시예에서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되고, 제2 패키지 소자와 그것이 위치하는 제2 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리된다. 즉 절연 접착층으로 제1 패키지 소자와 제2 패키지 소자를 고정시키고, 제1 패키지 소자와 제1 리세스의 홈 바닥 사이의 절연을 구현하고, 제2 패키지 소자와 제2 리세스 홈 바닥 사이의 절연을 구현한다.
일부 실시예에서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이는 경화된 수지소재(예를 들어 에폭시 수지) 또는 무기 절연 소재에 의해 분리되고; 제2 패키지 소자와 그것이 위치하는 제2 리세스의 측면 사이는 경화된 수지 소재(예를 들어 에폭시 수지) 또는 무기 절연 소재에 의해 분리된다. 즉 각 패키지 소자와 그것이 위치하는 리세스 사이의 간극에 수지 소재를 충전하여 경화시키거나, 또는 상기 간극에 무기 절연 소재(예를 들어 이산화규소)를 증착할 수 있다.
재배선층 내에 적어도 한 층의 금속 트레이스, 및 상이한 층을 연결하는 금속 트레이스(다층 금속 트레이스가 있는 경우)를 포함하는 관통 비아, 금속 트레이스와 제2 패드를 연결하는 관통 비아, 금속 트레이스와 제3 패드를 연결하는 관통 비아를 포함한다. 재배선층 내의 트레이스는 제2 패드와 제3 패드의 상호연결, 제2 패드와 제2 전극구조의 상호연결을 구현할 수 있으며, 물론 제2 패드와 제2 패드의 상호연결을 구현할 수도 있다.
도 2를 참조하면, 본 출원의 실시예는 반도체 패키징 방법을 더 제공한다. 상기 패키징 방법은 전술한 실시예에서 제공하는 반도체 패키지 구조를 구현할 수 있다. 상기 제조방법은
단계 1000: 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스를 형성하는 단계;
단계 1001: 적어도 하나의 제1 패키지 소자를 제1 리세스 내에 일대일 대응시켜 고정하고, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며, 제1 패키지 소자의 능동 표면은 기판을 등지고, 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 제1 패드 및 모든 제2 전극구조의 기판을 등지는 표면은 동일 평면 상에 있으며;
단계 1002: 제1 패드 및 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;
단계 1003: 웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 재배선층의 제1면에 복수의 제2 패드가 형성되고, 재배선층의 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 제2 전극구조는 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;
단계 1004: 패시베이션층을 형성하는 단계;를 포함하며,
여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 같거나 근사하다.
예를 들어, 상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일하다.
또한 예를 들어, 상기 제1 키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 상기 기판의 소재는 유리 소재이다.
제1 패키지 소자 내부의 반도체 소재와 기판은 열팽창계수가 동일하거나 또는 근사하므로, 패키징이 완료된 후, 반도체 패키지 구조는 온도 변화에 따라 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 패키지 구조의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다.
상대적으로, 반도체 소재 및 엔지니어링 내열유리의 열전도계수는 종래의 몰딩 소재의 열전도계수보다도 더욱 높으므로, 반도체 패키지 구조의 방열성 역시 더욱 양호하다.
또한, 재배선층은 반도체 제조 공정(FAB 공정)을 통해 형성된다. 예를 들어 증착, 포토리소그래피, 에칭 등 공정을 이용하여 재배선층 내의 트레이스와 전극을 형성할 수 있고, 증착 공정을 통해 절연소재층을 형성할 수 있다. 이는 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내의 선폭이 더욱 가늘고 선의 간격이 더욱 작아, 상호연결 밀도를 더욱 높이고, 반도체 패키지 구조의 면적을 더욱 축소시킬 수 있다.
예를 들어, 증착, 포토리소그래피, 에칭을 포함하는 웨이퍼 제조 공정을 이용하여 상기 재배선층 내의 트레이스를 형성하고, 증착을 포함하는 웨이퍼 제조 공정을 이용하여 상기 재배선층 내의 절연소재를 형성한다.
일부 실시예에서, 상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사하다.
예를 들어, 상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함한다.
재배선층과 제1 패키지 소자는 모두 열팽창계수가 동일하거나 근사한 절연소재를 포함하므로, 재배선층과 제1 패키지 소자의 열팽창 특성이 더욱 가깝다면, 반도체 패키지 구조의 비틀림을 방지하기에 더 유리하다.
일부 실시예에서, 상기 패키징 방법은 또한,
단계 1005: 패시베이션층에 제3 패드와 일대일 대응되는 적어도 하나의 관통 비아를 형성하여, 관통 비아로 대응되는 제3 패드를 노출시키는 단계;
단계 1006: 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 제1 패키지 소자의 수량은 복수이고, 그것이 위치하는 제1 리세스의 심도가 동일하고, 상기 패키징 방법은, 적어도 일부 제1 패키지 소자에 대해 박화를 수행하여, 각 제1 패키지 소자의 두께가 같아지도록 하는 단계를 더 포함한다.
일부 실시예에서, 제1 패키지 소자와 제2 패키지 소자 중 적어도 2개의 패키지 소자의 두께가 상이하고, 기판에 제1 리세스와 제2 리세스를 형성 시, 각 제1 패키지 소자의 제1 패드의 상부 표면 및 각 제2 전극구조의 상부 표면이 동일 평면 상에 있도록 적어도 2개의 리세스의 심도는 상이하다.
일부 실시예에서, 적어도 하나의 제1 패키지 소자를 제1 리세스 내에 일대일 대응시켜 고정하는 단계는,
제1 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
제1 패키지 소자를 절연 접착층에 부착하는 단계, 여기서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이에 공극이 남게 되며;
제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계를 포함한다.
일부 실시예에서, 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계는,
제1 패키지 소자와 대응되는 제1 리세스 측면 사이에 수지 소재를 충전하고 경화시키거나, 또는 제1 패키지 소자와 대응되는 제1 리세스 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함한다.
일부 실시예에서, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계는,
제2 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
제2 패키지 소자를 절연 접착층에 부착하는 단계, 여기서, 제2 패키지 소자와 그것이 위치한 제2 리세스의 측면 사이에 공극이 남게 되고;
제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계를 포함한다.
일부 실시예에서, 제2 패키지 소자와 대응되는 제2 리세스 측면 사이로 절연 소재를 충전하는 단계는,
제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 수지 소재를 충전하고 경화시키거나, 또는 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함한다.
일부 실시예에서, 제1 패드 및 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계는, 연삭 공정을 통해 제1 패드 및 제2 전극구조보다 높은 절연 소재 및 기판 소재를 제거하고, 이후 표면 처리를 수행하는 단계를 포함한다.
일부 실시예에서, 상기 방법은, 상기 패시베이션층에 상기 제3 패드와 일대일 대응되는 복수의 관통 비아를 형성하여, 상기 관통 비아로 대응되는 제3 패드를 노출시키는 단계; 상기 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 기판의 면적이 크면 다량의 제1 리세스와 제2 리세스를 형성할 수 있다. 상기 제조는 또한, 절단 공정을 통해 복수의 반도체 패키지 구조를 획득하는 단계를 더 포함하며, 여기서, 적어도 하나의 반도체 패키지 구조는, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 포함되는 제1 패키지 소자가 위치하는 제1 리세스, 포함되는 제2 패키지 소자가 위치하는 제2 리세스, 포함되는 제1 패키지 소자 및 포함되는 제2 패키지 소자와 전기적으로 연결되는 재배선층, 및 재배선층 상부의 패시베이션층을 포함한다.
일부 실시예에서, 상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지이다.
일부 실시예에서, 도 3a 내지 도 3f 및 도 1a를 참조하면, 반도체 패키징 방법의 구체적인 구현 과정은 다음과 같다.
제1단계: 도 3a를 참조하면, 에칭 공정을 이용하여 기판(1)에 제1 리세스(H1) 및 제2 리세스(H2)를 형성하며, 복수의 제1 리세스(H1)의 심도는 같으나 단 제2 리세스(H2)의 심도와는 다르다.
제2단계: 도 3b를 참조하면, 제1 리세스(H1)와 제2 리세스(H2)의 홈 바닥에 절연 접착층(111)을 형성한다.
제3단계: 도 3b를 참조하면, 제1 패키지 소자(22a), (23a)를 각각 제1 리세스(H1) 내에 배치하고, 제2 패키지 소자(21a)를 제2리세스(H2) 내에 배치하여, 제1 패키지 소자(22a), (23a)와 제2 패키지 소자(21a)를 모두 절연 접착층(111)에 부착한다. 여기서 제1 패키지 소자(22a)의 제1 패드(211a)와 제1 패키지 소자(23a)의 제1 패드(231a)는 위를 향하고, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)의 두께는 같으며, 각각의 제1 패드(221a), (231a) 및 제2 전극구조(211a)의 상부 표면은 동일 평면 상에 있다. 제1 패키지 소자(22a), (23a)와 제2 패키지 소자(21a)는 모두 그것이 위치한 리세스(H1), (H2)의 측벽과의 사이에 간격이 남게 된다.
제4단계: 도 3c를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2) 내부에 절연 소재(112)를 충전하고 경화시킨다. 예를 들어 액체상태의 에폭시 수지를 제1 리세스(H1)와 제1 패키지 소자(22a), (23a) 사이의 틈새로 점적 주입하고, 액체상태의 에폭시 수지를 제2 리세스(H2)와 제2 패키지 소자(21a) 사이의 틈새로 점적 주입하여, 가열을 통해 에폭시 수지를 경화시킨다. 또는 제1 리세스(H1)와 제1 패키지 소자(22a), (23a) 사이의 틈새로 무기 절연 소재(예를 들어 이산화규소)를 증착하고, 제2 리세스(H2)와 제2 패키지 소자(21a) 사이의 틈새로 무기 절연 소재를 증착한다.
제5단계: 도 3d를 참조하면, 연삭을 통해 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 절연 소재(112) 및 제1 패드(221a), (231a) 및 제2 전극구조(211a) 보다 높은 기판 소재를 제거한 후, 화학적 세척, 연마 등의 표면 처리 공정을 수행하여, 제1 패드(221a), (231a) 및 제2 전극구조(211a)를 노출시키는 평탄한 표면을 획득한다.
제6단계: 도 3e를 참조하면, 이 평탄한 표면에 재배선층(3)을 형성하여, 재배선층(3)의 제2 전극(31)이 각각 제1 패드(221a), (231a) 및 제2 전극구조(211a)와 전기적인 접촉을 구현하고, 재배선층(3)의 제3 전극(32)은 제2 전극(31)과 상호연결된다.
구체적으로, 스퍼터링 또는 전기도금, 및 포토리소그래피, 에칭, 세척 등의 패턴화 공정을 통해 제2 전극(31)의 패턴을 형성한 다음, 증착 등 FAB 공정을 통해 절연소재층(예를 들어 이산화규소층)을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 다음, 스퍼터링 또는 전기도금, 패턴화 공정을 통해 제2 전극(31)을 연결하는 트레이스(33)를 형성한 후, 증착을 통해 타측의 절연소재층을 형성하며; 다시 한 층의 트레이스(33)와 한 층의 절연소재층을 형성하고; 이후 가장 마지막에 획득한 절연소재층에 하층의 트레이스(33)를 노출시키는 관통 비아를 형성하고, 마지막으로 다시 스퍼터링, 전기도금과 패턴화 공정을 통해 제3 전극(32)의 패턴을 획득한다.
물론, 먼저 패턴화 공정을 이용하여 제2 전극(31)의 패턴을 형성한 다음, 절연소재층을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 후, 제1층의 트레이스(33)의 패턴을 형성할 수도 있다.
당업자는 종래 기술에 따라 재배선층을 제작할 수 있다.
이상의 방식 중, 재배선층의 제작 공정은 베어칩 제작 공정과 동일하다. 상기 재배선층에 복수 층의 트레이스(33)가 구비된다. 재배선층(3) 내의 트레이스의 선폭과 선의 간격은 매우 작게 제작할 수 있다.
제7단계: 도 3f를 참조하면, 재배선층(3)에 패시베이션층(4)을 형성한다. 패시베이션층(4)의 소재는 예를 들어 실리콘의 질화물 또는 폴리이미드(polyimide) 등 소재일 수 있다. 패시베이션층(4)은 하부 소자를 보호하는 역할을 한다.
제8단계: 도 1a를 참조하면, 패시베이션층(4)에 관통 비아를 에칭하여, 각각의 제3 전극(32)을 노출시키고, 제3 전극(32)에 제1 전극구조(5)를 형성한다. 제1 전극구조(5)는 예를 들어 제3 전극(32) 상부의 언더 범프 금속(UBM) 및 언더 범프 금속 상부의 솔더볼을 포함하며, 물론 제1 전극구조(5)는 패드(Pad)의 형태일 수도 있다.
일부 실시예에서, 도 4a 내지 도 4f 및 도 1b를 참조하면, 반도체 패키징 방법의 과정은 다음과 같다.
제1단계: 도 4a를 참조하면, 리세스 형성 공정(예를 들어 단계별 에칭 또는 2회 에칭)을 제어하여 기판(1)에 복수의 제1 리세스(H1) 및 제2 리세스(H2)를 형성하며, 각각의 리세스(10)의 심도는 상이하다.
제2단계: 도 4b를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2)의 홈 바닥에 절연 접착층(111)을 형성한다.
제3단계: 도 4b를 참조하면, 제1 패키지 소자(22a)와 제2 패키지 소자(23a)를 각각 하나의 제1 리세스(H1) 내에 배치하고, 제2 패키지 소자(21a)를 제2 리세스(H2) 내에 배치하며, 또한 제1 패키지 소자(22a), (23a) 및 제2 패키지 소자(21a)를 모두 절연 접착층(111)에 부착한다. 여기서, 제1 패키지 소자(22a)의 제1 패드(221a)와 제1 패키지 소자(23a)의 제1 패드(231a)는 위를 향하고, 제1 패드(221a), (231a) 및 제2 전극구조(211a)의 상부 표면은 동일 평면 상에 있으며, 제1 패키지 소자(22a), (23a) 와 제2 패키지 소자(21a)의 두께는 상이하고, 그것이 위치하는 리세스의 심도 역시 상이하다.
제4단계: 도 4c를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2) 내로 절연 소재를 충전하고 경화시킨다. 예를 들어 액체상태의 에폭시 수지를 제1 리세스(H1)과 제1 패키지 소자(22a), (23a) 사이의 틈새로 점적 주입하고, 제2 리세스(H2)과 제2 패키지 소자(21a) 사이의 틈새로 점적 주입하며, 가열을 통해 에폭시 수지를 경화시킨다.
제5단계: 도 4d를 참조하면, 연삭을 통해 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 절연 소재 및 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 기판 소재를 제거하고, 이후 화학적 세척, 연마 등의 표면 처리 공정을 수행하여, 제1 패드(221a), (231a) 및 제2 전극구조(211a)를 노출시키는 평탄한 표면을 획득한다.
제6단계: 도 4e를 참조하면, 이 평탄한 표면에 재배선층(3)을 형성하고, 재배선층(3)의 제2 전극(31)은 각각 제1 패드(221a), (231a) 및 제2 전극구조(211a)와 전기적 접촉을 구현하고, 재배선층(3)의 제3 전극(32)은 제2 전극(31)과 상호연결된다. 재배선층(3) 내에 적어도 한 층의 트레이스(33) 및 트레이스(33)와 제2 전극(31)을 연결하는 관통 비아, 트레이스(33)와 제3 전극(32)을 연결하는 관통 비아를 포함한다.
구체적으로, 스퍼터링 또는 전기도금, 및 포토리소그래피, 에칭, 세척 등의 패턴화 공정을 통해 제2 전극(31)의 패턴을 형성한 다음, 증착 등 FAB 공정을 통해 절연소재층(예를 들어 이산화규소층)을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 다음, 스퍼터링 또는 전기도금, 패턴화 공정을 통해 제2 전극(31)을 연결하는 트레이스(33)를 형성한 후, 다시 증착을 통해 타측의 절연소재층을 형성하며; 이후 가장 마지막에 획득한 절연소재층에 하층의 트레이스(33)를 노출시키는 관통 비아를 형성하며, 마지막으로 다시 스퍼터링, 전기도금과 패턴화 공정을 통해 제3 전극(32)의 패턴을 획득한다.
이상의 방식 중, 재배선층의 제작 공정은 베어칩 제작 공정과 동일하다. 상기 재배선층에 적어도 하나의 트레이스(33) 층이 구비된다.
제7단계: 도 4f를 참조하면, 재배선층(3)에 패시베이션층(4)을 형성한다. 패시베이션층(4)의 소재는 예를 들어 실리콘의 질화물 또는 폴리이미드(polyimide) 등 소재일 수 있다. 패시베이션층(4)은 하부 소자를 보호하는 역할을 한다.
제8단계: 도 1b를 참조하면, 패시베이션층(4)에 관통 비아를 에칭하여, 각각의 제3 전극(32)을 노출시키고, 제3 전극(32)에 제1 전극구조(5)를 형성한다. 제1 전극구조(5)는 예를 들어 제3 전극(32) 상부의 언더 범프 금속(UBM) 및 언더 범프 금속 상부의 솔더볼을 포함하며, 제1 전극구조(5)는 패드(Bonding Pad)일 수도 있다.
본 출원의 실시예는 전술한 반도체 패키지 구조를 포함하는 반도체 소자를 더 제공한다. 즉 전술한 반도체 패키지 구조에 대해 추가적인 가공을 실시하여, 예를 들어 기타 반도체 패키지 구조와 조합하여 어셈블리 또는 모듈을 형성할 수 있다.
본 출원의 실시예는 전술한 반도체 소자를 포함하는 전자 제품을 더 제공한다. 전자 제품은 예를 들어 핸드폰, 컴퓨터, 서버, 스마트 워치 등 각종 유형의 전자 제품이다.
상기 반도체 패키지 구조의 안정성이 향상됨으로써, 이러한 반도체 소자, 전자제품의 안정성 역시 상응하게 향상된다.
본 출원의 각 실시예는 모두 점진적인 방식으로 기술하였으며, 각 실시예 간의 동일하거나 유사한 부분은 서로 참조하면 되고, 각 실시예마다 모두 기타 실시예와 다른 부분을 중점적으로 설명하였다.
본 출원의 보호범위는 상기 실시예로 한정되지 않으며, 당업자가 본 출원의 구상과 범위를 벗어나지 않고 본 출원의 실시예에 대해 각종 변경 및 변형을 실시할 수 있음은 자명하다. 이러한 변경과 변형이 본 출원의 청구항 및 등가의 기술방안 범위 내에 속한다면, 본 출원의 기재 내용은 이러한 변경 및 변형도 포함한다.
1: 기판 3: 재배선층
4: 패시베이션층 5: 전극구조
21a: 제2 패키지 소자 22a, 23a: 제1 패키지 소자
31: 제2 전극 32: 제3 전극
33: 트레이스 111, 112: 절연소재
221a, 231a: 제1 패드 H1: 제1 리세스
H2: 제2 리세스

Claims (29)

  1. 반도체 패키지 구조에 있어서,
    기판, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 상기 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스가 개설되어, 상기 제1 패키지 소자가 상기 제1 리세스 내에 일대일 대응되어 고정되고, 상기 제2 패키지 소자는 상기 제2 리세스 내에 일대일 대응되어 고정되며, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며;
    상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지며, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극 구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
    상기 재배선층은 상기 제1 패키지 소자와 제2 패키지 소자의 상기 기판을 등지는 측에 위치하고, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되며, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되고, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되고, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하며;
    상기 패시베이션층은 상기 재배선층의 상기 기판을 등지는 측에 위치하며;
    여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 상기 재배선층은 웨이퍼 제조 공정으로 형성되는 것을 특징으로 하는, 반도체 패키지 구조.
  2. 제1항에 있어서,
    상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일한 것을 특징으로 하는, 반도체 패키지 구조.
  3. 제1항에 있어서,
    상기 제1 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 또한 상기 기판의 소재는 유리 소재인 것을 특징으로 하는, 반도체 패키지 구조.
  4. 제1항에 있어서,
    상기 재배선층 내의 트레이스는 포토리소그래피와 에칭을 포함하는 웨이퍼 제조 공정에 의해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정에 의해 형성되는 것을 특징으로 하는, 반도체 패키지 구조.
  5. 제1항에 있어서,
    상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사한 것을 특징으로 하는, 반도체 패키지 구조.
  6. 제5항에 있어서,
    상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함하는 것을 특징으로 하는, 반도체 패키지 구조.
  7. 제1항에 있어서,
    상기 제1 패키지 소자의 수량이 복수이고 두께가 동일하며, 각각의 상기 제1 리세스의 심도는 동일한 것을 특징으로 하는, 반도체 패키지 구조.
  8. 제1항에 있어서,
    상기 제1 패키지 소자의 수량이 복수이고, 적어도 2개의 제1 패키지 소자의 두께는 상이하며, 여기서, 각각의 상기 제1 패키지 소자의 제1 패드의 상부 표면이 동일 평면 상에 있도록, 적어도 2개의 제1 리세스의 심도는 상이한 것을 특징으로 하는, 반도체 패키지 구조.
  9. 제1항에 있어서,
    상기 패시베이션층의 상기 기판을 등지는 측에 위치한 제1 전극구조를 더 포함하고, 상기 패시베이션층 상의 상기 제3 패드와 대향하는 영역에 관통 비아가 개설되며, 상기 제1 전극구조는 상기 제3 패드와 일대일 대응되고, 상기 제1 전극구조는 상기 관통 비아를 통해 대응되는 제3 패드와 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지 구조.
  10. 제1항에 있어서,
    상기 제1 패키지 소자와 그것이 위치하는 제1 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되는 것을 특징으로 하는, 반도체 패키지 구조.
  11. 제1항에 있어서,
    상기 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이는 경화된 수지 소재 또는 무기 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스의 측면 사이는 경화된 수지 소재 또는 무기 절연 소재에 의해 분리되는 것을 특징으로 하는, 반도체 패키지 구조.
  12. 제1항에 있어서,
    상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지인 것을 특징으로 하는, 반도체 패키지 구조.
  13. 반도체 패키징 방법에 있어서,
    기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스를 형성하는 단계;
    적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하고, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지고, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드 및 모든 제2 전극구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
    상기 제1 패드 및 상기 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;
    웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되고, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 상기 제2 전극구조는 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스 및, 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;
    패시베이션층을 형성하는 단계;를 포함하며,
    여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사한 것을 특징으로 하는, 반도체 패키징 방법.
  14. 제13항에 있어서,
    상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일한 것을 특징으로 하는, 방법.
  15. 제13항에 있어서,
    상기 제1 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 또한 상기 기판의 소재는 유리 소재인 것을 특징으로 하는, 방법.
  16. 제13항에 있어서,
    상기 재배선층 내의 트레이스는 포토리소그래피와 에칭을 포함하는 웨이퍼 제조 공정에 의해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정에 의해 형성되는 것을 특징으로 하는, 방법.
  17. 제13항에 있어서,
    상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함하는 것을 특징으로 하는, 방법.
  18. 제13항에 있어서,
    상기 제1 패키지 소자의 수량이 복수이고, 그것이 위치하는 제1 리세스의 심도가 동일하고, 상기 방법은, 적어도 일부 제1 패키지 소자에 대해 박화를 수행하여, 각각의 제1 패키지 소자의 두께가 같아지도록 하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  19. 제13항에 있어서,
    상기 제1 패키지 소자와 상기 제2 패키지 소자 중 적어도 2개의 패키지 소자의 두께가 상이하고, 상기 기판에 상기 제1 리세스와 상기 제2 리세스를 형성 시, 각각의 상기 제1 패키지 소자의 제1 패드의 상부 표면 및 각각의 제2 전극구조의 상부 표면이 동일한 평면이 되도록, 적어도 2개의 리세스의 심도는 상이한 것을 특징으로 하는, 방법.
  20. 제13항에 있어서,
    적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하는 단계는,
    상기 제1 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
    상기 제1 패키지 소자를 상기 절연 접착층에 부착하는 단계; 여기서 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이에 공극이 구비되며;
    상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계;를 포함하는 것을 특징으로 하는, 방법.
  21. 제20항에 있어서,
    상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계는,
    상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 수지 소재를 충전하여 경화시키거나, 또는 상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함하는 것을 특징으로 하는, 방법.
  22. 제13항에 있어서,
    적어도 하나의 제2 패키지 소자를 상기 제2 리세스 내에 일대일 대응시켜 고정하는 단계는,
    상기 제2 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
    상기 제2 패키지 소자를 상기 절연 접착층에 부착하는 단계; 여기서 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스의 측면 사이에 공극이 구비되며;
    상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계;를 포함하는 것을 특징으로 하는, 방법.
  23. 제22항에 있어서,
    상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계는,
    상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 수지 소재를 충전하여 경화시키거나, 또는 상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함하는 것을 특징으로 하는, 방법.
  24. 제13항에 있어서,
    상기 제1 패드 및 상기 제 2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계는,
    연삭 공정을 통해 상기 제1 패드 및 상기 제2 전극구조보다 높은 절연 소재 및 기판 소재를 제거하고, 이후 표면 처리를 수행하는 단계를 포함하는 것을 특징으로 하는, 방법.
  25. 제13항에 있어서,
    상기 패시베이션층에 상기 제3 패드와 일대일 대응되는 복수의 관통 비아를 형성하고, 상기 관통 비아로 대응되는 제3 패드를 노출시키는 단계;
    상기 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계;를 더 포함하는 것을 특징으로 하는, 방법.
  26. 제13항 또는 제25항에 있어서,
    절단 공정을 통해 복수의 반도체 패키지 구조를 획득하는 단계를 더 포함하며, 여기서, 적어도 하나의 반도체 패키지 구조는, 적어도 하나의 상기 제1 패키지 소자, 적어도 하나의 상기 제2 패키지 소자, 포함되는 제1 패키지 소자가 위치하는 제1 리세스, 포함되는 제2 패키지 소자가 위치하는 제2 리세스, 포함되는 제1 패키지 소자 및 포함되는 제2 패키지 소자와 전기적으로 연결되는 재배선층, 및 포함되는 재배선층 상부의 패시베이션층을 포함하는 것을 특징으로 하는, 방법.
  27. 제13항에 있어서,
    상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지인 것을 특징으로 하는, 방법.
  28. 반도체 소자에 있어서,
    제1항 내지 제12항 중의 어느 한 항에 따른 반도체 패키지 구조를 포함하는 것을 특징으로 하는, 반도체 소자.
  29. 전자 제품에 있어서,
    제28항에 따른 반도체 소자를 포함하는 것을 특징으로 하는, 전자 제품.
KR1020220030536A 2021-04-01 2022-03-11 반도체 패키지 구조, 방법, 소자 및 전자 제품 Active KR102647098B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110352884.7 2021-04-01
CN202110352884.7A CN113097201B (zh) 2021-04-01 2021-04-01 半导体封装结构、方法、器件和电子产品

Publications (2)

Publication Number Publication Date
KR20220137537A true KR20220137537A (ko) 2022-10-12
KR102647098B1 KR102647098B1 (ko) 2024-03-15

Family

ID=76672163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220030536A Active KR102647098B1 (ko) 2021-04-01 2022-03-11 반도체 패키지 구조, 방법, 소자 및 전자 제품

Country Status (3)

Country Link
KR (1) KR102647098B1 (ko)
CN (1) CN113097201B (ko)
TW (1) TWI818429B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038629A (zh) * 2023-10-09 2023-11-10 之江实验室 基于玻璃载板的无塑封嵌入式晶上系统结构及制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250079243A1 (en) * 2023-08-30 2025-03-06 Absolics Inc. Packaging substrate and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786502A (ja) * 1993-06-23 1995-03-31 Omron Corp マルチチップｉｃの製造方法
JPH1197616A (ja) * 1997-09-25 1999-04-09 Hitachi Ltd マルチチップモジュールおよびその製造方法
KR20080055687A (ko) * 2006-12-13 2008-06-19 어드벤스드 칩 엔지니어링 테크놀로지, 인크. Ｃｔｅ 특성이 양호한 웨이퍼 레벨 패키지 및 그 제조 방법
KR20170034289A (ko) * 2015-09-18 2017-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조체 및 그 형성 방법
JP2017183635A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 半導体装置、半導体装置の製造方法、集積基板、及び、電子機器
JP2020109818A (ja) * 2018-12-28 2020-07-16 長瀬産業株式会社 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602423A (en) * 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
JP2012199494A (ja) * 2011-03-23 2012-10-18 Teramikros Inc 半導体装置の製造方法及び半導体装置の実装構造の製造方法
US9252172B2 (en) * 2011-05-31 2016-02-02 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB semiconductor package with vertical interconnect structure and cavity region
CN103346097B (zh) * 2013-06-25 2016-12-28 华进半导体封装先导技术研发中心有限公司 基于tsv的三维封装方法和封装结构
JP2015056458A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体装置
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
KR102059814B1 (ko) * 2018-07-12 2019-12-27 삼성전기주식회사 안테나 모듈
KR102538180B1 (ko) * 2018-10-01 2023-05-31 삼성전자주식회사 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
US11456287B2 (en) * 2019-08-28 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
DE102020108481B4 (de) * 2019-09-27 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Die-Package und Herstellungsverfahren
CN112117258A (zh) * 2020-10-14 2020-12-22 立讯电子科技（昆山）有限公司 一种芯片封装结构及其封装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786502A (ja) * 1993-06-23 1995-03-31 Omron Corp マルチチップｉｃの製造方法
JPH1197616A (ja) * 1997-09-25 1999-04-09 Hitachi Ltd マルチチップモジュールおよびその製造方法
KR20080055687A (ko) * 2006-12-13 2008-06-19 어드벤스드 칩 엔지니어링 테크놀로지, 인크. Ｃｔｅ 특성이 양호한 웨이퍼 레벨 패키지 및 그 제조 방법
KR20170034289A (ko) * 2015-09-18 2017-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조체 및 그 형성 방법
JP2017183635A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 半導体装置、半導体装置の製造方法、集積基板、及び、電子機器
JP2020109818A (ja) * 2018-12-28 2020-07-16 長瀬産業株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038629A (zh) * 2023-10-09 2023-11-10 之江实验室 基于玻璃载板的无塑封嵌入式晶上系统结构及制备方法

Also Published As

Publication number Publication date
TW202303918A (zh) 2023-01-16
TWI818429B (zh) 2023-10-11
KR102647098B1 (ko) 2024-03-15
CN113097201B (zh) 2023-10-27
CN113097201A (zh) 2021-07-09

Similar Documents

Publication Publication Date Title
EP3748672A1 (en) Chip and packaging method
CN103050462B (zh) 半导体器件封装件及方法
US10796930B2 (en) Semiconductor device with decreased warpage and method of fabricating the same
CN103594451B (zh) 多层多芯片扇出结构及制作方法
KR102625995B1 (ko) 반도체 패키지 구조, 방법, 소자 및 전자 제품
CN112117258A (zh) 一种芯片封装结构及其封装方法
KR102647093B1 (ko) 반도체 패키지 구조, 방법, 소자 및 전자 제품
TWI260060B (en) Chip electrical connection structure and fabrication method thereof
CN108766940A (zh) 用于3d封装的应力补偿层
TWI245350B (en) Wafer level semiconductor package with build-up layer
CN112510022A (zh) 电子封装件及其制法
TW201818519A (zh) 晶片封裝體以及晶片封裝方法
CN101627471A (zh) 微电子工件及用于使用所述工件制造微电子装置的方法
US10461044B2 (en) Wafer level fan-out package and method of manufacturing the same
US20220293504A1 (en) Semiconductor packaging structure, method, device and electronic product
KR102647098B1 (ko) 반도체 패키지 구조, 방법, 소자 및 전자 제품
TWI582919B (zh) 無基板扇出型多晶片封裝構造及其製造方法
JP2024014780A (ja) マルチチップが相互接続しているパッケージ構造及びその製造方法
CN106129015A (zh) 一种含有埋入芯片和倒装芯片互连的封装结构及其制作方法
US20220320028A1 (en) Semiconductor packaging structure, method, device and electronic product
TW202435400A (zh) 電子封裝件及其製法
CN106684003A (zh) 扇出型封装结构及其制作方法
CN223245601U (zh) 电子封装件
TWI233672B (en) High density substrate for flip chip
TW202512410A (zh) 封裝結構及其製法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000