KR20230051380A - 반도체 메모리 장치 - Google Patents

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김용석
김현철
박종만
우동수
이경환
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 소스 라인들; 상기 소스 라인들을 가로지르며, 상기 제1 방향과 다른 제2 방향으로 연장되는 워드 라인들; 상기 소스 라인들 및 상기 워드 라인들을 가로지르며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인들; 및 상기 소스 라인들, 상기 워드 라인들, 및 상기 비트 라인들 교차점들에 제공되는 메모리 셀들을 포함하되, 상기 제1, 제2, 및 제3 방향들은 상기 기판의 상면과 평행할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성이 보다 향상된 반도체 메모리 장치에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었으며, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 소스 라인들; 상기 소스 라인들을 가로지르며, 상기 제1 방향과 다른 제2 방향으로 연장되는 워드 라인들; 상기 소스 라인들 및 상기 워드 라인들을 가로지르며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인들; 및 상기 소스 라인들, 상기 워드 라인들, 및 상기 비트 라인들 교차점들에 제공되는 메모리 셀들을 포함하되, 상기 제1, 제2, 및 제3 방향들은 상기 기판의 상면과 평행할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 소스 라인들; 상기 소스 라인들을 가로지르며, 상기 제1 방향과 다른 제2 방향으로 연장되는 워드 라인들; 상기 소스 라인들 및 상기 워드 라인들을 가로지르며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인들; 및 상기 소스 라인들, 상기 워드 라인들, 및 상기 비트 라인들 교차점들에 제공되는 메모리 셀들을 포함하되, 상기 메모리 셀들 각각은 소오스 영역, 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴을 포함하고, 상기 제1, 제2, 및 제3 방향들은 상기 기판의 상면과 평행하고, 상기 반도체 패턴의 상기 채널 영역은 상기 기판의 상면에 대해 수직하는 제4 방향으로 연장될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 소스 라인; 상기 소스 라인 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 트렌치를 갖는 층간 절연막; 상기 트렌치 내에 배치되며 갭 영역을 정의하는 반도체 패턴; 상기 반도체 패턴의 상기 갭 영역 내에 제공되는 워드 라인; 상기 워드 라인과 상기 반도체 패턴 사이의 게이트 절연 패턴; 및 상기 층간 절연막 상에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인을 포함하되, 상기 비트 라인은 상기 워드 라인과 수직적으로 이격되어 상기 반도체 패턴과 접촉할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치의 읽기 동작시 센싱 마진을 확보할 수 있으며, 쓰기 동작시 각 행의 메모리 셀들에 동시에 데이터가 기록되는 쓰기 교란이 방지될 수 있다. 따라서, 반도체 메모리 장치의 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이의 동작을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도들로서, 각각 도 5의 A-A’ 선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 7a 및 도 7b는 도 6a의 P 부분을 확대한 도면들이다.
도 8, 도 9, 및 도 10은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 A-A’ 선을 따라 자른 단면을 나타낸다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5의 A-A’ 선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 메모리막을 포함하는 하나의 트랜지스터로 구성될 수 있다. 각각의 메모리 셀들(MC)은 하나의 워드 라인(WL), 하나의 비트 라인(BL), 및 하나의 소스 라인(SL)에 연결될 수 있다.
메모리 셀들(MC) 각각은 강유전체(ferroelectric) 전계효과트랜지스터(FeFET), 커패시터리스 1T 디램(capacitorless 1T DRAM), 또는 트랩(trap) RAM(Random Access Memory)을 포함할 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀(MC) 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀(MC) 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도들이다.
도 2를 참조하면, 메모리 셀 어레이는 2차원적으로 배열되는 복수의 메모리 셀들(MC), 소스 라인들(SL), 워드 라인들(WL), 및 비트 라인들(BL)을 포함할 수 있다.
워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인들(BL)은 워드 라인들(WL)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 다를 수 있으며, 제1 방향(D1)은 제2 방향(D2)과 직교하지 않을 수 있다. 제2 방향(D2)은 제1 방향(D1)에 대해 사선 방향일 수 있으며, 제1 방향(D1)과 약 30도 내지 70도 각도로 교차할 수 있다.
소스 라인들(SL)은 비트 라인들(BL) 및 워드 라인들(WL)을 가로질러 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)은 제1 및 제2 방향들(D1, D2)과 다를 수 있으며, 제1 및 제2 방향들(D1, D2)과 직교하지 않을 수 있다. 제3 방향(D3)은 제1 및 제2 방향들(D1, D2)에 대해 사선 방향일 수 있으며, 제2 방향(D2)과 약 30도 내지 70도 각도로 교차할 수 있다.
한편, 도 3에 도시된 실시예에 따르면, 비트 라인들(BL)은 제1 방향(D1)과 직교하는 제2 방향(D2)을 따라 연장될 수 있으며, 소스 라인들(SL)은 제1 및 제2 방향들(D1, D2)에 대해 사선인 제3 방향(D3)으로 연장될 수도 있다. 여기서, 제3 방향(D3)은 제1 방향(D1) 또는 제2 방향(D2)과 약 30도 내지 70도 각도로 교차할 수 있다.
실시예들에 따르면, 2차원적으로 배열된 메모리 셀들(MC)은 제4 방향(D4)으로 적층될 수도 있다. 여기서, 제4 방향(D4)은 제1, 제2, 및 제3 방향들(D1, D2, D3)에 대해 수직하는 방향일 수 있다.
메모리 셀들(MC)은 워드 라인들(WL)과 비트 라인들(BL), 그리고 소스 라인들(SL)의 교차점들에 각각 제공될 수 있다. 각 메모리 셀(MC)은 워드 라인들(WL) 중 하나, 비트 라인들(BL) 중 하나, 및 소스 라인들(SL) 중 하나와 연결될 수 있다.
제1 방향(D1)을 따라 배열된 메모리 셀들(MC)은 하나의 워드 라인(WL)을 공유할 수 있다. 동일한 워드 라인(WL)을 공유하는 메모리 셀들(MC)은 서로 다른 비트 라인들(BL) 및 서로 다른 소스 라인들(SL)에 연결될 수 있다. 제2 방향(D2)을 따라 배열된 메모리 셀들(MC)은 하나의 비트 라인(BL)을 공유할 수 있다. 제3 방향(D3)을 따라 배열된 메모리 셀들(MC)은 하나의 소스 라인(SL)을 공유할 수 있다.
실시예들에 따르면, 메모리 셀들(MC)은 예를 들어, 강유전체(ferroelectric) 전계 효과 트랜지스터(FeFET)을 포함할 수 있다. 이러한 경우, 메모리 셀들(MC)은 강유전체막을 포함할 수 있으며, 프로그램 동작 동안 강유전체막에 인가되는 전계에 의해 강유전체막의 분극 상태가 달라질 수 있다. 강유전체막의 분극 상태는 전원이 차단되더라도 유지될 수 있어 반도체 메모리 장치는 비휘발성 메모리 소자로서 동작할 수 있다.
각 메모리 셀(MC)이 강유전체(ferroelectric) 전계 효과 트랜지스터(FeFET)을 포함하는 경우, 워드 라인(WL)을 통해 게이트 전극에 제1 전압을 인가하고 비트 라인(BL) 및 소스 라인(SL)을 통해 드레인 및 소스 단자들에 제2 전압을 인가하되, 상기 제2 전압은 상기 제1 전압 보다 크게 설정하여, 강유전체막의 분극을 제1 분극 상태로 설정될 수 있다. 이에 따라, 제1 분극 상태(양의 문턱전압)가 메모리막에 저장될 수 있다. 여기서, 제2 전압과 제1 전압의 차는 강유전체막의 분극을 제1 분극 상태로 설정하는데 필요한 최소 전압 차이 이상일 수 있다.
워드 라인(WL)을 통해 게이트 전극에 제3 전압을 인가하고, 비트 라인(BL)과 소스 라인(BL)을 통해 드레인 및 소스 단자들에 제3 전압보다 작은 제4 전압을 인가하여 강유전체막의 분극을 제2 분극 상태로 설정할 수 있다. 이에 따라 제2 분극 상태(음의 문턱전압)가 메모리막에 저장될 수 있다. 여기서, 제3 전압과 제4 전압의 차이가 강유전체막의 분극을 제2 분극 상태로 설정하는데 필요한 최소 전압 차이 이상일 수 있다.
다른 예로, 메모리 셀들(MC)은 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 DRAM, 즉, 커패시터리스(capacitorless) 1T DRAM(1 Transistor DRAM) 메모리 셀일 수 있다.
1T DRAM 메모리 셀의 경우, 플로팅 바디(floating body) 이를 제어하는 게이트 전극을 포함하는 MOS 트랜지스터를 포함할 수 있다. 게이트 전극에 인가되는 전압에 따라 플로팅 바디에 전하들을 축적하거나 제거하여 메모리 셀(MC)에 데이터를 저장하거나 독출할 수 있다.
또 다른 예로, 메모리 셀들(MC)은 트랩막(trap layer)를 포함하는 RAM(Random Access Memory)일 수 있다. 이 경우, 트랩막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 또한, 트랩막은 플로팅 게이트를 포함할 수 있다.
트랩 RAM의 메모리 셀(MC)은 반도체막, 게이트 전극 및 이들 사이의 트랩막을 포함할 수 있으며, 게이트 전극에 인가되는 전압에 따라 트랩막에 데이터를 저장하거나 독출할 수 있다.
이하, 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이의 동작에 대해 상세히 설명하기로 한다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 4a를 참조하면, 복수의 메모리 셀들(MC) 중 하나를 선택할 수 있도록, 하나의 워드 라인(WL2), 하나의 비트 라인(BL2), 및 하나의 소스 라인(SL2)이 선택될 수 있다.
일 예로, 선택된 워드 라인(WL2)에 제1 워드 라인 전압(Vw)인 인가되고, 선택된 비트 라인(BL2)에 제1 비트 라인 전압(0V)가 인가되고, 선택된 소스 라인(SL2)에 제1 소스 라인 전압(0V)이 인가될 수 있다. 일 예로, 제1 워드 라인 전압(Vw)은 논리”1”을 기입시 약 0.5V 내지 1.5V 이거나, 논리””을 기입시 -1.0V 내지 -3.0V일 수 있다. 제1 비트 라인 전압 및 제1 소스 라인 전압은 접지 전압일 수 있다.
상기 전압 조건에서 선택된 메모리 셀(selected MC)에 전압차가 발생하여 선택된 메모리 셀 (selected MC)에 논리 “1”또는 논리 “”의 데이터를 기입할 수 있다.
한편, 비선택된 워드 라인들(WL1, WL3, WL4)에 제2 쓰기 전압(Vw/3)이 인가될 수 있으며, 비선택된 비트 라인들(BL1, BL3, BL4)에 제2 비트 라인 전압(2Vw/3)이 인가될 수 있다. 비선택된 소스 라인들(SL1, SL3, SL4)에도 제2 소스 라인 전압(2Vw/3)이 인가될 수 있다. 여기서, 제2 쓰기 전압(Vw/3)은 제1 쓰기 전압(Vw)의 약 1/3로 설정될 수 있으며, 제2 비트 라인 전압(2Vw/3) 및 제2 소스 라인 전압(2Vw/3)은 제1 쓰기 전압(Vw)의 2배의 약 1/3로 설정될 수 있다.
상기와 같은 전압 조건에 의해 비선택된 메모리 셀들(MC)에서 전압의 교란 크기는 제1 쓰기 전압(Vw)의 약 1/3 크기로, 즉, Vw/3의 절대값으로 감소될 수 있다. 예를 들어, 선택된 워드 라인(WL2)과 비선택된 비트 라인들(BL1, BL3, BL4) 사이에 연결된 메모리 셀들(MC)에서 전압의 교란 크기는 Vw/3일 수 있다. 그리고, 선택된 비트 라인(BL2)과 비선택된 소스 라인들(SL1, SL3, SL4) 사이에 연결된 메모리 셀들(MC)에서 전압의 교란 크기 또한 Vw/3일 수 있다. 또한, 비선택된 워드 라인들(WL1, WL3, WL4)과 비선택된 비트 라인들(BL1, BL3, BL4) 사이에 연결된 메모리 셀들(MC)에서 전압의 교란 크기는 -Vw/3일 수 있다.
실시예들에 따르면, 동일한 워드 라인(WL)을 공유하는 메모리 셀들(MC)이 서로 다른 비트 라인들(BL) 및 서로 다른 소스 라인들(SL)에 연결될 수 있으므로, 쓰기 동작시 쓰기 교란(write disturb)은 방지될 수 있다.
도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 4b를 참조하면, 선택된 메모리 셀(MC)의 데이터를 독출할 수 있도록, 선택된 워드 라인(WL2)에 제3 워드 라인 전압(VR)이 인가될 수 있으며, 선택된 비트 라인(BL2)에 제3 비트 라인 전압(VD)이 인가될 수 있다. 또한, 선택된 소스 라인(SL2)에 제3 소스 라인 전압(0V)이 인가될 수 있다. 여기서, 제3 워드 라인 전압(VR)은 제1 워드 라인 전압(Vw)보다 작을 수 있으며, 제3 비트 라인 전압(VD)은 제3 워드 라인 전압(VR)과 실질적으로 동일하거나 작을 수 있다. 제3 소스 라인 전압(0V)은 접지 전압일 수 있다.
상기 전압 조건에서 선택된 비트 라인(BL)을 통해 선택된 메모리 셀(MC)에 흐르는 전류를 측정함으로써 선택된 메모리 셀(MC)에 기입된 데이터를 독출할 수 있다.
한편, 비선택된 워드 라인들(WL1, WL3, WL4)에는 제4 워드 라인 전압(0V)이 인가될 수 있으며, 비선택된 비트 라인들(BL1, BL3, BL4)에는 제3 비트 라인 전압(VR/2)이 인가될 수 있다. 또한, 비선택된 소스 라인들(SL1, SL3, SL4)에 제4 소스 라인 전압(0V)이 인가될 수 있다. 여기서, 제4 워드 라인 전압(0V)은 접지 전압일 수 있으며, 제3 비트 라인 전압(VR/2)은 제3 워드 라인 전압(VR)의 약 1/2일 수 있다. 제4 소스 라인 전압(VD)은 제3 비트 라인 전압(VD)과 동일할 수 있다.
상기와 같은 전압 조건에 의해 비선택된 메모리 셀들(MC)에서 전압의 교란 크기는 선택된 워드 라인(WL2)과 비선택된 비트 라인들(BL1, BL3, BL4) 사이에서 VR/2일 수 있다. 선택된 비트 라인(BL2)과 비선택된 소스 라인들(SL1, SL3, SL4) 사이에 연결된 메모리 셀들(MC)에서 전압의 교란 크기는 - VD일 수 있다. 그리고, 비선택된 워드 라인들(WL1, WL3, WL4)과 비선택된 비트 라인들(BL1, BL3, BL4) 사이에 연결된 메모리 셀들(MC)에서 전압의 교란 크기는 -VR/2일 일 수 있다.
실시예들에 따르면, 선택된 비트 라인(BL)이 선택된 워드 라인(WL) 및 선택된 소스 라인(SL)과 평행하지 않으므로, 반도체 메모리 장치의 읽기 동작시 선택된 비트 라인(BL)에 통해 흐르는 누설 전류는 최소화될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도들로서, 각각 도 5의 A-A’ 선 및 B-B'선을 따라 자른 단면들을 나타낸다. 도 7a 및 도 7b는 도 6a의 P 부분을 확대한 도면들이다.
도 5, 도 6a, 및 도 6b를 참조하면, 기판(100) 상에 하부 절연막이 배치될 수 있으며, 하부 절연막(110) 상에 소스 라인들(SL)이 배치될 수 있다.
기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 일 예로, 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
하부 절연막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 하부 절연막(110)은 다층으로 적층된 절연막들을 포함할 수 있다.
소스 라인들(SL)은 하부 절연막(110) 상에서 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제2 및 제3 방향들(D2, D3)은 기판(100)의 상면과 평행할 수 있다.
소스 라인들(SL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 소스 라인들(SL)은 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 소스 라인들(SL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다.
소스 라인들(SL) 상에 제1 층간 절연 패턴(120)이 배치될 수 있으며, 제1 층간 절연 패턴(120)은 서로 이격되어 제1 방향(D1)으로 연장되는 트렌치들(T)을 가질 수 있다. 트렌치들(T)은 소스 라인들(SL)을 가로지를 수 있다. 제1 층간 절연 패턴(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
반도체 패턴들(SEP)이 제1 층간 절연 패턴(120)의 각 트렌치 내에 배치될 수 있다. 반도체 패턴들(SEP)은 각 트렌치 내에서 제1 방향(D1)으로 서로 이격될 수 있다. 반도체 패턴들(SEP)이 소스 라인들(SL)과 접촉할 수 있다.
반도체 패턴들(SEP)은 다결정 상태의 반도체 물질을 포함할 수 있다. 반도체 패턴들(SEP)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예에서, 반도체 패턴들(SEP)은 다결정 실리콘으로 이루어질 수 있다. 이와 달리, 반도체 패턴들(SEP)은 IGZO(Indium Gallium Zinc Oxide), IWO(Indium Tungsten　Oxide), ZnO(Zinc Oxide, ITZO, BaSnO와 같은 산화물 반도체 또는 MoS2, WSe2와 같은 2차원 물질을 포함할 수도 있다.
도 7a 및 도 7b를 참조하면, 반도체 패턴들(SEP) 각각은 소스 라인(SL) 상에 배치되는 수평 부분(SR) 및 수평 부분(SR)의 양단에서 수직적으로 돌출되며, 트렌치의 측벽과 접하는 수직 부분들(CHRa, CHRb)을 포함할 수 있다. 반도체 패턴들(SEP)의 수직 부분들 CHRa, CHRb)은 기판의 상면에 대해 수직할 수 있으며, 반도체 패턴들(SEP)의 수평 부분들(SR)은 기판(100)의 상면과 평행할 수 있다. 반도체 패턴들(SEP)은 수평 부분(SR) 및 수직 부분들(CHRa, CHRb)에서 실질적으로 균일한 두께를 가질 수 있다.
각 반도체 패턴(SEP)의 수평 부분(SR)에서 소오스 영역을 포함할 수 있으며, 각 반도체 패턴(SEP)의 수직 부분들(CHRa, CHRb)에서 드레인 영역 및 채널 영역을 포함할 수 있다. 채널 영역은 소오스 영역과 드레인 영역 사이에 제공될 수 있으며, 워드 라인들(WL)과 인접할 수 있다.
워드 라인들(WL)이 반도체 패턴들(SEP) 상에서 소스 라인들(SL)을 가로지를 수 있으며, 제1 방향(D1)으로 연장될 수 있다. 여기서, 제1 방향(D1)은 기판의 상면과 평행하며, 제3 방향(D3)과 다른 방향일 수 있다. 일 예로, 제1 방향(D1)은 제3 방향(D3)에 대해 사선 방향일 수 있다. 워드 라인들(WL)의 양측벽들은 반도체 패턴들(SEP)의 수직 부분들(CHRa, CHRb)과 인접할 수 있다. 워드 라인들(WL)의 바닥면들은 반도체 패턴들(SEP)의 수평 부분들(SR)과 인접할 수 있다. 워드 라인들(WL)의 상면들은 반도체 패턴들(SEP)의 수직 부분들(CHRa, CHRb)의 상면들보다 낮은 레벨에 위치할 수 있다. 각 반도체 패턴(SEP)의 수직 부분들(CHRa, CHRb)에서 채널 영역들은 워드 라인(WL)에 의해 공통으로 제어될 수 있다.
워드 라인들(WL)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 워드 라인들(WL)은 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 워드 라인들(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인들(WL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
워드 라인들(WL) 각각의 양측벽들 및 바닥면과 반도체 패턴들(SEP) 사이에 게이트 절연 패턴(GIL)이 개재될 수 있다.
도 7a 및 도 7b를 참조하면, 게이트 절연 패턴(GIL)은 워드 라인들(WL) 각각의 양측벽들 및 바닥면과 직접 접촉할 수 있다. 게이트 절연 패턴(GIL)은 워드 라인들(WL)과 나란하게 제1 방향(D1)으로 연장되며 반도체 패턴들(SEP)을 컨포말하게 덮을 수 있다.
게이트 절연 패턴(GIL)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연 패턴(GIL)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 7b에 도시된 실시예에 따르면, 게이트 절연 패턴(GIL)과 반도체 패턴(SEP) 사이에 데이터 저장 패턴(DSP)이 배치될 수 있다. 데이터 저장 패턴(DSP)은, 반도체 패턴(SEP)처럼, 기판의 상면과 나란한 수평 부분 및 수평 부분의 양단에서 기판의 상면에 대해 수직한 방향으로 돌출되는 수직 부분들을 포함할 수 있다.
일 예로, 데이터 저장 패턴(DSP)은 이에 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함할 수 있다. 강유전체 물질은 하프늄을 포함하는 유전물질로 이루어질 수 있다. 강유전체 물질은, 예를 들어, HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 또는 HfScO2을 포함할 수 있다.
다른 예로, 데이터 저장 패턴(DSP)은 전하를 저장할 수 있는 트랩막을 포함할 수 있다. 트랩막은 예를 들어, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 또한, 트랩막은 플로팅 게이트를 포함할 수 있다.
비트 라인들(BL)이 제1 층간 절연 패턴(120) 상에서 워드 라인들(WL)을 가로지를 수 있으며, 제2 방향(D2)으로 연장될 수 있다. 여기서, 제2 방향(D2)은 기판(100)의 상면과 평행하며, 제1 방향(D1) 및 제3 방향(D3)과 다른 방향일 수 있다. 일 예로, 제2 방향(D2)은 제1 방향(D1) 및 제3 방향(D3)에 대해 사선 방향일 수 있다.
비트 라인들(BL)은 워드 라인들(WL)과 수직적으로 이격될 수 있으며, 비트 라인들(BL)은 제2 방향(D2)을 따라 배열된 반도체 패턴들(SEP)과 접촉할 수 있다. 비트 라인들(BL)은 각 반도체 패턴(SEP)의 수직 부분들과 공통으로 접촉할 수 있다.
비트 라인들(BL)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연 패턴(140)이 제1 층간 절연 패턴(120) 상에 배치될 수 있으며, 비트 라인들(BL)을 덮을 수 있다.
도 8, 도 9, 및 도 10은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도로서, 도 5의 A-A’ 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략하고, 실시예들 간의 차이점들에 대해 설명한다.
도 8을 참조하면, 기판(100) 상에 복수의 메모리 셀 어레이층들(MCA1, MCA2)이 적층될 수 있다. 일 예로, 제1 메모리 셀 어레이층(MCA1) 상에 제2 메모리 셀 어레이층(MCA2)이 배치될 수 있다. 제1 및 제2 메모리 셀 어레이층들(MCA1, MCA2)은 실질적으로 동일한 구조를 가질 수 있다.
제1 메모리 셀 어레이층(MCA1)은 하부 워드 라인들(WLa), 하부 비트 라인들(BLa), 하부 소스 라인들(SLa), 및 하부 메모리 셀들을 포함할 수 있으며, 하부 메모리 셀들은 하부 워드 라인들(WLa), 하부 비트 라인들(BLa), 및 하부 소스 라인들(SLa)의 교차점들에 각각 배치될 수 있다. 하부 메모리 셀들 각각은 앞서 설명한 것처럼, 반도체 패턴(SEP) 및 게이트 절연 패턴(GIL)을 포함할 수 있다.
제2 메모리 셀 어레이층(MCA2)은 하부 비트 라인들(BLa)을 덮는 제2 층간 절연 패턴(140) 상에 배치될 수 있다. 제2 메모리 셀 어레이층(MCA2)은 상부 워드 라인들(WLb), 상부 비트 라인들(BLb), 상부 소스 라인들(SLb), 및 상부 메모리 셀들을 포함할 수 있으며, 상부 메모리 셀들은 상부 워드 라인들(WLb), 상부 비트 라인들(BLb), 및 상부 소스 라인들(SLb)의 교차점들에 각각 배치될 수 있다. 상부 메모리 셀들 각각은 앞서 설명한 것처럼, 반도체 패턴(SEP) 및 게이트 절연 패턴(GIL)을 포함할 수 있다.
제1 및 제2 메모리 셀 어레이층들(MCA1, MCA2)에서, 하부 및 상부 소스 라인들(SLa, SLb)은 제3 방향(D3)으로 연장될 수 있으며, 하부 및 상부 워드 라인들(WLa, WLb)은 제1 방향(D1)으로 연장될 수 있고, 하부 빛 상부 비트 라인들(BLa, BLb)은 제2 방향(D2)으로 연장될 수 있다.
이와 같이 기판(100) 상에 복수의 메모리 셀 어레이층들이 배치되므로, 메모리 셀들(MC)을 3차원적으로 집적할 수 있어 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 9에 도시된 실시예에 따르면, 반도체 메모리 장치는 기판(100) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다.
주변 회로 구조체(PS)는 기판(100)과 하부 절연막(110) 사이에 배치될 수 있다. 주변 회로 구조체(PS)는 기판(100) 상에 형성된 주변 회로들(SA), 주변 회로들(SA)을 덮으며, 기판(100)과 하부 절연막(110) 사이에 적층된 주변회로 절연막들(ILD), 및 주변회로 절연막들(ILD) 내에 배치되는 주변 회로 배선들(PCL)을 포함할 수 있다.
주변 회로들(SA)은 도 1을 참조하여 설명한 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 제어 로직(도 1의 5) 등을 포함할 수 있다. 일 예로, 주변 회로들(SA)은 기판(100) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다.
주변 회로들(SA)은 주변 회로 배선들(PCL) 및 콘택 플러그들을 통해 셀 어레이 구조체의 워드 라인들(WL), 소스 라인들(SL), 및 비트 라인들(BL)과 연결될 수 있다.
셀 어레이 구조체(CS)는, 앞서 설명한 실시예들과 같이, 서로 다른 방향으로 배열되는 워드 라인들(WL), 소스 라인들(SL), 비트 라인들(BL) 및 이들의 교차점들에 배치되는 메모리 셀들(MC)을 포함할 수 있다.
도 10을 참조하면, 반도체 메모리 장치는 최상층에 하부 금속 패드들(LMP)을 포함하는 주변 회로 구조체(PS) 및 최상층에 상부 금속 패드들(UMP)을 포함하는 셀 어레이 구조체(CS)를 포함할 수 있다.
여기서, 셀 어레이 구조체(CS)의 상부 금속 패드들(UMP)과 주변 회로 구조체(PS)의 하부 금속 패드들(LMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
상세하게, 셀 어레이 구조체(CS)는 앞서 설명한 실시예들과 같이, 서로 다른 방향으로 배열되는 워드 라인들(WL), 소스 라인들(SL), 비트 라인들(BL) 및 이들의 교차점들에 배치되는 메모리 셀들(MC)을 포함할 수 있다.
일 예에서, 소스 라인들(SL)은 하부 절연막(110) 상에 배치되고, 워드 라인들(WL)이 제1 층간 절연 패턴(120) 내에 배치될 수 있으며, 비트 라인들(BL)이 제1 층간 절연 패턴(120) 상에 배치될 수 있다.
제2 층간 절연 패턴이 제1 층간 절연 패턴(120) 상에서 비트 라인들(BL)을 덮을 수 있으며, 제2 층간 절연 패턴 내에 콘택 플러그들을 통해 비트 라인들(BL)과 연결되는 셀 금속 배선들(CCL)이 배치될 수 있다.
제2 층간 절연 패턴 상에 제3 층간 절연 패턴이 배치될 수 있으며, 제3 층간 절연 패턴 내에 상부 금속 패드들(UMP)이 배치될 수 있다. 상부 금속 패드들(UMP)의 상면들은 제3 층간 절연 패턴의 상면과 실질적으로 공면을 이룰 수 있다.
주변 회로 구조체(PS)는 제2 반도체 기판(200) 상에 집적되는 주변 회로들(SA), 주변 회로들(SA)과 전기적으로 연결되는 주변회로 배선들(PCL), 및 주변회로 배선들(PCL)과 전기적으로 연결되는 하부 금속 패드들(LMP)을 포함할 수 있다. 하부 금속 패드들(LMP)은 주변 회로 구조체(PS)의 최상층 주변 절연막(220) 내에 배치될 수 있다. 하부 금속 패드들(LMP)의 상면들은 최상층 주변 절연막(220)의 상면과 실질적으로 공면을 이룰 수 있다.
최상층 주변 절연막(220)은 셀 어레이 구조체의 최상층에 배치되는 제3 층간 절연 패턴과 직접 접촉할 수 있다. 하부 금속 패드들(LMP)은 셀 어레이 구조체(CS)의 상부 금속 패드들(UMP)과 직접 접촉할 수 있다.
하부 및 상부 금속 패드들(LMP, UMP)은 실질적으로 동일한 크기 및 배열을 가질 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 10에 도시된 실시예에 따른 반도체 메모리 장치는 제1 반도체 기판(100) 상에 메모리 셀들(MC)을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제1 반도체 기판(100)과 다른 제2 반도체 기판(200) 상에 코어 및 주변 회로들을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제 1 반도체 기판(100)과 제 2 반도체 기판(200)을 본딩(bonding) 방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다.
도 9 및 도 10에 도시된 실시예들에 따르면, 셀 어레이 구조체와 주변 회로 구조체를 기판 상에 수직적으로 배치할 수 있으므로, 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5의 A-A’ 선을 따라 자른 단면을 나타낸다.
도 5 및 도 11을 참조하면, 기판(100) 상에 하부 절연막(110)이 형성될 수 있다. 하부 절연막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 하부 절연막(110)은 다층으로 적층된 절연막들을 포함할 수 있다.
하부 절연막(110) 상에 제3 방향(D3)으로 연장되는 소스 라인들(SL)이 형성될 수 있다. 소스 라인들(SL)은 하부 절연막 상에 도전막을 증착한 후, 도전막을 패터닝하여 형성될 수 있다.
도 5 및 도 12를 참조하면, 소스 라인들(SL) 상에 제1 층간 절연막(120) 및 식각 정지막(121)이 차례로 형성될 수 있다. 제1 층간 절연막(120) 및 식각 정지막(121)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 형성될 수 있다.
제1 층간 절연막(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다. 식각 정지막(121)은 제1 층간 절연막(120)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 식각 정지막(121)은 예를 들어 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
이어서, 제1 층간 절연막(120) 및 식각 정지막(121)을 패터닝하여 소스 라인들(SL)을 가로지르는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)을 형성하는 것은 식각 정지막(121) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 소스 라인들(SL)의 일부분들이 노출되도록 식각 정지막(121) 및 제1 층간 절연막(120)을 차례로 이방성 식각하는 것을 포함할 수 있다. 트렌치들(T)은 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)으로 서로 이격될 수 있다.
도 5 및 도 13을 참조하면, 트렌치들(T) 내에 반도체막(131), 게이트 절연막(133), 및 게이트 도전막(135)이 차례로 형성될 수 있다.
반도체막(131)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
반도체막(131)은 트렌치들(T)의 바닥면들 및 내벽들을 실질적으로 균일한 두께로 덮을 수 있다. 반도체막의 두께는 트렌치의 폭의 절반보다 작을 수 있다. 반도체막은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 반도체막은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
게이트 절연막(133)을 형성하기 전에, 반도체막에 대한 패터닝 공정이 수행될 수 있으며, 이에 따라 반도체막(131)은 제1 방향(D1)으로 서로 이격될 수 있다. 반도체막에 대한 패터닝 공정시 희생 패턴들(미도시)이 이용될 수 있으며, 희생 패턴들은 제2 방향(D2)으로 연장되며 제1 방향(D1)으로 서로 이격될 수 있다.
반도체막(131)을 패터닝한 후, 패터닝된 반도체막(131)을 컨포말하게 덮는 게이트 절연막(133) 및 게이트 도전막(135)을 차례로 증착될 수 있다. 게이트 절연막(133)은 트렌치들(T) 내에서 반도체막(131)을 균일한 두께로 덮도록 증착될 수 있다. 게이트 도전막(135)은 반도체막(131) 및 게이트 절연막(133)이 형성된 트렌치들(T)을 채울 수 있다.
게이트 절연막(133) 및 게이트 도전막(135)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
게이트 절연막(133)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다.
게이트 도전막(135)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5 및 도 14를 참조하면, 게이트 도전막(135)에 대한 이방성 식각 공정을 수행하여 각 트렌치(T) 내에 제2 방향(D2)으로 연장되는 워드 라인들(WL)이 형성될 수 있다. 게이트 도전막(135)에 대한 이방성 식각 공정시 워드 라인들(WL)의 상면들은 제1 층간 절연막(120)의 상면보다 낮아질 수 있다. 게이트 도전막(135)에 대한 이방성 식각 공정시 식각 정지막(121)이 식각 저지막으로 이용될 수 있다. 이와 달리, 게이트 도전막(135)에 대한 평탄화 공정 후 워드 라인들(WL)의 상면들을 리세스시키는 식각 공정이 추가적으로 수행될 수도 있다.
워드 라인들(WL)을 형성 후, 게이트 절연막(133) 및 반도체막(131)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라 각 트렌치(T) 내에 복수의 반도체 패턴들(SEP) 및 게이트 절연 패턴(GIL)이 형성될 수 있다.
계속해서, 식각 정지막(121)을 제거하여 제1 층간 절연 패턴(120)의 상면이 노출될 수 있으며, 반도체 패턴들(SEP), 게이트 절연 패턴(GIL), 및 워드 라인들(WL)이 형성된 트렌치들(T) 내에 절연 물질이 채워질 수 있다.
이후, 도 5, 도 6a, 및 도 6b에 도시된 바와 같이, 제1 층간 절연 패턴(120) 상에 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 소스 라인들;
    상기 소스 라인들을 가로지르며, 상기 제1 방향과 다른 제2 방향으로 연장되는 워드 라인들;
    상기 소스 라인들 및 상기 워드 라인들을 가로지르며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인들; 및
    상기 소스 라인들, 상기 워드 라인들, 및 상기 비트 라인들 교차점들에 제공되는 메모리 셀들을 포함하되,
    상기 제1, 제2, 및 제3 방향들은 상기 기판의 상면과 평행한 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인들은 상기 소스 라인들에 대해 사선 방향으로 연장되고,
    상기 비트 라인들은 상기 워드 라인들에 대해 사선 방향으로 연장되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제3 방향은 상기 제2 방향과 직교하고,
    상기 제1 방향은 상기 제2 및 제3 방향들과 사선인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 소오스 영역, 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 반도체 패턴은 상기 워드 라인들 각각의 양 측벽들을 덮는 수직 부분들 및 상기 수직 부분들을 연결하며 상기 소스 라인과 접촉하는 수평 부분을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀들의 반도체 패턴들과 상기 워드 라인들 사이에 배치되는 게이트 절연 패턴을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 반도체 패턴들과 상기 게이트 절연 패턴 사이에 개재되는 데이터 저장 패턴을 더 포함하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 반도체 패턴의 상기 수직 부분들은 상기 기판의 상면에 대해 수직하는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 반도체 패턴의 상기 수직 부분들은 상기 각 비트 라인의 일부분과 공통으로 연결되는 반도체 메모리 장치.
  10. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 소스 라인들;
    상기 소스 라인들을 가로지르며, 상기 제1 방향과 다른 제2 방향으로 연장되는 워드 라인들;
    상기 소스 라인들 및 상기 워드 라인들을 가로지르며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인들; 및
    상기 소스 라인들, 상기 워드 라인들, 및 상기 비트 라인들 교차점들에 제공되는 메모리 셀들을 포함하되,
    상기 메모리 셀들 각각은 소오스 영역, 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 반도체 패턴을 포함하고,
    상기 제1, 제2, 및 제3 방향들은 상기 기판의 상면과 평행하고,
    상기 반도체 패턴의 상기 채널 영역은 상기 기판의 상면에 대해 수직하는 제4 방향으로 연장되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 반도체 패턴의 상기 소오스 영역은 상기 소스 라인들 중 일부와 접촉하고,
    상기 반도체 패턴의 상기 드레인 영역은 상기 비트 라인들 중 일부와 접촉하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 메모리 셀들의 상기 반도체 패턴들은 상기 제2 방향을 따라 배열되는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 반도체 패턴은 상기 워드 라인들 각각의 양 측벽들을 덮는 수직 부분들 및 상기 수직 부분들을 연결하며 상기 소스 라인과 접촉하는 수평 부분을 포함하는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 제4 방향으로, 상기 워드 라인들은 상기 소스 라인들과 상기 비트 라인들 사이에 배열되는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 워드 라인들과 상기 메모리 셀들의 상기 반도체 패턴들 사이에 배치되는 게이트 절연 패턴을 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 게이트 절연 패턴과 상기 워드 라인들 사이에 배치되는 데이터 저장 패턴을 더 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 데이터 저장 패턴은 강유전체 물질을 포함하는 반도체 메모리 장치.
  18. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 소스 라인;
    상기 소스 라인 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 트렌치를 갖는 층간 절연막;
    상기 트렌치 내에 배치되며 갭 영역을 정의하는 반도체 패턴;
    상기 반도체 패턴의 상기 갭 영역 내에 제공되는 워드 라인;
    상기 워드 라인과 상기 반도체 패턴 사이의 게이트 절연 패턴; 및
    상기 층간 절연막 상에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 비트 라인을 포함하되,
    상기 비트 라인은 상기 워드 라인과 수직적으로 이격되어 상기 반도체 패턴과 접촉하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 반도체 패턴은 상기 워드 라인의 양 측벽들을 덮는 수직 부분들 및 상기 수직 부분들을 연결하며 상기 소스 라인과 접촉하는 수평 부분을 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 반도체 패턴의 상기 수직 부분들은 상기 비트 라인의 일부분과 공통으로 연결되는 반도체 메모리 장치.
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