KR20230113402A - 고종횡비 탄소 층 에칭 동안 측벽 패시베이션 층을형성하는 비원자층 증착(ald) 방법 - Google Patents

고종횡비 탄소 층 에칭 동안 측벽 패시베이션 층을형성하는 비원자층 증착(ald) 방법 Download PDF

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Abstract

비정질 탄소 층(ACL) 에칭 공정 동안 휨을 방지하기 위해 비정질 탄소 층(ACL)에 형성된 개구의 측벽 표면 상에 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 본 명세서에서 제공된다. 보다 구체적으로, 원자층 증착(ALD) 기술을 이용함이 없이 또는 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 ACL에 생성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 제공된다. 그리하여, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 ACL의 측벽 표면을 보호하고 ACL 에칭 공정 동안 휨을 방지하는 동시에 처리 시간을 줄이고 처리량을 개선하는 데 사용될 수 있다.

Description

고종횡비 탄소 층 에칭 동안 측벽 패시베이션 층을 형성하는 비원자층 증착(ALD) 방법
관련 출원
본 계속 출원은 미국 정규 특허 출원 번호 17/119,019(출원일: 2020년 12월 11일, 전체 내용이 본 명세서에 병합됨)의 우선권의 이익을 주장한다.
본 발명은 기판을 처리하는 것에 관한 것이다. 보다 상세하게는, 본 발명은 비정질 탄소 층(ACL) 에칭 공정 동안 휨을 방지하기 위해 비정질 탄소 층(ACL)의 측벽 표면 상에 패시베이션 층을 형성하기 위한 신규한 방법 및 공정 흐름을 제공한다.
기판 처리의 기하 구조가 계속 축소됨에 따라 포토리소그래피 및 에칭 기술을 통해 기판 상에 구조물을 형성하는 기술적 과제가 증가하고 있다. 더 작은 기하 구조에 대한 요구 사항이 발생함에 따라 적절한 구조를 달성하기 위해 다양한 기술이 이용되었다. 축소된 특징부 크기가 달성되었지만 일부 종래의 작은 기하 구조의 패터닝 및 에칭 방법에 패턴 성능 문제가 발생했다.
예를 들어, 포토리소그래피 기술은 패터닝된 층으로부터 패터닝된 층 아래에 있는 유기 마스크 층, 예를 들어, 비정질 탄소 층(ACL) 막으로 패턴을 전사하는 데 사용되었다. ACL 막은 다양한 작은 기하 구조 패터닝 방법을 사용하여 하부 층을 패터닝하기 위한 하드 마스크로 자주 사용된다. 그러나, 특징부 크기가 줄어듬에 따라 임계 치수("CD")가 더 작아지고 종횡비가 증가하여 에칭 깊이가 점점 더 커지게 된다. 따라서, ACL 막과 하부 층에서 고종횡비 특징부(예를 들어, 비아, 접촉 구멍 및 라인)를 에칭하려면 종종 높은 이온 에너지가 필요하다. 고종횡비 특징부를 에칭할 때 ACL 막의 두께는 하부 층의 에칭을 견디기 위해 증가될 수 있다. 그러나, ACL의 두께를 늘리면 에칭된 특징부에 결함이 생길 수 있다.
예를 들어, ACL 막에서 고종횡비 특징부를 에칭하기 위해 종래의 패턴 전사 기술을 사용할 때 "휨(bowing)"이 발생할 수 있다. 측벽 표면을 측방으로 에칭하기 위해 플라스마 이온이 ACL 막의 측벽 표면에 충돌할 때 휨이 발생한다. "휨 CD"는 일반적으로 층의 두께에 수직인 방향으로 층에 형성된 개구의 단면 또는 폭으로 정의되는 휨의 측정값이다. 휨이 발생하면 휨 CD는 일반적으로 층의 하부보다 층의 상부 근처에서 더 크다.
도 1(종래 기술)은 ACL 막에 고종횡비 특징부를 에칭하기 위해 종래의 패턴 전사 공정이 사용될 때 휨이 발생할 수 있는 방식을 예시한다. 도 1에 도시된 바와 같이, 패터닝된 기판(100)은 일반적으로 산화물 층(104) 및 베이스 기판 층(102)과 같은 하나 이상의 하부 층 위에 형성된 하드 마스크 층(106) 위에 형성된 패터닝된 층(108)을 포함할 수 있다. 패터닝된 층(108), 산화물 층(104) 및 베이스 기판 층(102)은 이 기술 분야에 알려진 매우 다양한 재료 중 임의의 재료로 형성될 수 있다. 하드 마스크 층(106)은 패터닝된 층(108)으로부터 하부 산화물 층(104)으로 패턴을 전사하기 위한 하드 마스크로 사용되는 비정질 탄소 층(ACL) 막이다.
종래의 패턴 전사 공정에서, 패터닝된 기판(100)은 리소그래피 단계 동안 광에 노출되고, 리소그래피 단계 후에 습식 또는 건식 에칭 공정이 수행되어 하드 마스크 층(106)의 노출된 부분을 제거하여 개구(110)를 생성한다. 건식 공정이 사용되는 경우, 공정 가스는 고에너지 전력에 의해 플라즈마와 이온으로 변환되고, 이는 하드 마스크 층(106)의 노출된 부분에 충격을 가한다. 이온 충격은 주로 비등방성이지만, 플라즈마에서 분자의 충돌에 의해 야기되는 이온 산란은 개구(110) 측벽의 측방 에칭 및 휨을 유발할 수 있다. 도 1에 도시된 바와 같이, 휨 CD는 일반적으로 패터닝된 층(108) 아래에 있는 하드 마스크 층(106)의 상부 근처에서 더 크다. 상당한 휨이 발생하면 하드 마스크 층(106)이 붕괴되어 개구(110)를 폐쇄할 수 있다.
도 2a 내지 도 2d는 ACL 에칭 공정 동안 휨을 방지하기 위해 사용되는 종래의 해결책을 예시한다. 도 2a에서, 패터닝된 기판(200)은 도 1을 참조하여 위에서 설명된 바와 같이, 패터닝된 층(208), 하드 마스크 층(206), 산화물 층(204) 및 베이스 기판 층(202)을 포함하여 형성된다. 도 2b에서, 패터닝된 기판(200)은 리소그래피 단계 동안 광에 노출되고, 건식 에칭 공정(212)이 수행되어 하드 마스크 층(206)의 노출된 부분을 제거하여 개구(210)를 생성한다. 일부 실시예에서, 도 2b에 도시된 건식 에칭 공정(212)은 하드 마스크 층(206)의 노출된 부분의 전부가 아닌 일부를 제거할 수 있다. 예를 들어, 건식 에칭 공정(212)은 하드 마스크 층(206)의 노출된 부분을 제1 에칭 깊이(d1)로 에칭하도록 구성될 수 있다.
도 2d에서 건식 에칭 공정(212)이 재개될 때 하드 마스크 층(206)의 측벽 표면이 휘어지는 것을 방지하기 위해 도 2c에서 하드 마스크 층(206)에 형성된 개구(210)의 하부 및 측벽 표면 상에 패시베이션 층(216)이 증착된다. 종래의 ACL 에칭 공정에서는 원자층 증착(ALD) 공정(214) 또는 다른 플라즈마 공정이 일반적으로 하드 마스크 층(206)의 하부 및 측벽 표면 상에 규소 층을 증착하기 위해 사용된다. 규소 층이 증착되면, ALD 공정(214)은 규소 층을 산화규소 또는 질화규소 패시베이션 층(216)으로 변환하기 위해 패터닝된 기판(200)을 질소- 또는 산소-함유 가스 및/또는 플라즈마에 노출시킬 수 있다. 그런 다음 건식 에칭 공정(212)이 재개될 수 있다. 이후 건식 에칭 공정(212)이 (도 2d에서) 재개되면, 패시베이션 층(216)은 이온 충격 및 측방 에칭으로부터 하드 마스크 층(206)의 측벽 표면을 보호한다. 이러한 공정은 휨을 줄이고 실질적으로 수직인 개구(210)를 생성하지만, ALD 공정은 상대적으로 시간 소모적이어서 처리량을 감소시킨다.
이 기술 분야에 알려진 바와 같이 원자층 증착(ALD)은 종래의 화학 기상 증착(CVD) 공정을 별도의 증착 단계로 나누어 각 증착 단계에서 하나의 원자 단일층을 순차적으로 증착하여 박막을 구성하는 공정이다. ALD 기술은 화학 흡착에 의해 반응성 전구체 분자의 포화된 단일층을 형성하는 원리에 기초한다. 일반적인 ALD 공정은 포화된 단일층이 기판 상에 형성될 때까지 시간 기간 동안 제1 전구체를 주입하는 것으로 구성된다. 그런 다음, 제1 전구체가 후속 전구체 가스 종과 혼합되는 것을 방지하기 위해 불활성 가스를 사용하여 챔버로부터 제1 전구체를 퍼지한다. 챔버를 퍼지한 후, 또한 시간 기간 동안 제2 전구체를 챔버에 주입하여 기판 상에 형성된 단일층과 제2 전구체의 반응으로부터 기판 상에 층을 형성한다. 그런 다음, 챔버로부터 제2 전구체를 퍼지하고, 제1 전구체를 도입하고, 공정 챔버를 퍼지하고, 제2 전구체를 도입하고, 공정 챔버를 퍼지하는 공정을 종종 다수 회 반복하여 원하는 막 두께를 달성한다.
하드 마스크 층의 측벽 표면 상에 ALD 패시베이션 층을 형성하기 위해 광범위한 ALD 공정이 사용되었다. 예를 들어, ALD 공정은 기판을 규소 전구체 가스(예를 들어, 실란)에 노출시킨 후 산소-함유 가스(예를 들어, 산소(O2), 오존(O3) 등)에 노출시키는 순환 공정을 이용하여 하드 마스크 층의 측벽 표면 상에 이산화규소(SiO2) 패시베이션 층을 형성하는 데 사용되었다. 다른 ALD 공정이 기판을 규소 전구체 가스(예를 들어, 실란)에 노출시킨 후 질소-함유 가스(예를 들어, 질소(N2), 암모니아(NH3) 등)에 노출시켜 순환 공정으로 하드 마스크 층의 측벽 표면 상에 질화규소(SiN) 패시베이션 층을 형성하는 데 사용되었다. 어느 경우든, 규소 전구체 가스를 도입하고, 챔버를 퍼지하고, 산소 또는 질소-함유 가스를 도입하고, 챔버를 퍼지하는 순환 공정은 시간 소모적이다. 따라서, ALD 공정을 사용하여 하드 마스크 층의 측벽 표면 상에 패시베이션 층을 형성하면 처리량이 감소한다. 나아가, ALD 공정은 비아 또는 접촉 구멍과 같은 형성된 구조의 성능에 부정적인 영향을 미칠 수 있는 측벽 거칠기에 기여할 수 있다.
그리하여, 비정질 탄소 층(ACL) 에칭 공정 동안 휨을 방지하기 위해 비정질 탄소 층(ACL)의 측벽 표면 상에 패시베이션 층을 형성하기 위한 개선된 공정 및 방법에 대한 필요성이 존재한다.
비정질 탄소 층(ACL) 에칭 공정 동안 휨을 방지하기 위해 비정질 탄소 층(ACL)에 형성된 개구의 측벽 표면 상에 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 본 명세서에 제공된다. 보다 구체적으로, 원자층 증착(ALD) 기술을 이용함이 없이 또는 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 ACL에 생성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 제공된다. 그리하여, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 ACL의 측벽 표면을 보호하고 ACL 에칭 공정 동안 휨을 방지하는 동시에 처리 시간을 줄이고 처리량을 개선하는 데 사용될 수 있다.
일 실시예에서, 기판을 패터닝하는 방법이 제공된다. 방법은 기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계로서, ACL의 두께는 1 마이크로미터(㎛)보다 큰, 단계, 및 ACL 위에 패턴화된 층을 형성하는 단계를 포함할 수 있다. 방법은 ACL에 개구를 생성하기 위해 패터닝된 층에 의해 덮이지 않은 ACL의 노출된 부분을 에칭하는 단계를 추가로 포함하고, ACL의 노출된 부분은 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭된다. 방법은 기판을 규소-함유 전구체에 노출시킴으로써 ACL에 생성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하는 단계를 추가로 포함한다. 그런 다음 방법은 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 ACL의 노출된 부분을 제1 깊이보다 큰 제2 깊이까지 계속 에칭하는 단계를 포함한다.
위에서 설명된 방법의 변형이 수행될 수 있으며, 여기서 규소-함유 패시베이션 층을 형성하는 상기 단계 단계는 ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 증착하기 위해 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 단계를 포함한다. 다른 변형예에서, 규소-함유 패시베이션 층을 형성하는 상기 단계는, (1) 규소 단일층의 표면 특성을 변화시키기 위해 기판을 수소 플라즈마에 후속 노출시키는 단계; 및 (2) 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 상기 단계와, 기판을 수소 플라즈마에 후속 노출시키는 상기 단계를 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하기 위해 다수 회 반복하는 단계를 추가로 포함한다. 다른 변형예에서, 원자층 증착(ALD) 공정은 규소 단일층을 증착하는 데 사용되지 않는다.
또 다른 변형예에서, 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 상기 단계는, (1) 제1 무선 주파수(RF) 소스 및 제2 RF 소스에 결합된 플라즈마 챔버 내에 기판을 제공하는 단계; 및 (2) 제1 RF 소스 또는 제2 RF로부터의 전력을 플라즈마 챔버에 공급하지 않고 규소-함유 전구체를 플라즈마 챔버에 공급하는 단계를 포함한다. 또 다른 실시예에서, 플라즈마 챔버 내에 기판을 제공하는 상기 단계는 용량 결합 플라즈마(CCP) 챔버 또는 유도 결합 플라즈마(ICP) 챔버 내에 기판을 제공하는 단계를 포함한다.
다른 실시예에서, 규소-함유 전구체는 아미노실란을 포함한다. 또 다른 실시예에서, 규소-함유 전구체는 디-이소프로필아미노실란을 포함한다. 일부 실시예에서, 방법은 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하는 상기 단계와, ACL의 노출된 부분을 계속해서 에칭하는 상기 단계를 다수의 사이클 동안 및/또는 ACL의 노출된 부분이 완전히 제거될 때까지 반복하는 단계를 추가로 포함한다. 일부 실시예에서, 사이클의 수는 5 이상이다.
제2 실시예에서, 기판을 패터닝하는 방법이 제공된다. 방법은 기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계로서, ACL의 두께는 1 마이크로미터(㎛)보다 큰, 단계; ACL 위에 패터닝된 마스크 층을 형성하는 단계; 및 ACL에 개구를 생성하기 위해 패터닝된 마스크 층에 의해 덮이지 않은 ACL의 노출된 부분을 에칭하는 단계로서, ACL의 노출된 부분은 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭되는, 단계를 포함한다. 방법은 ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 형성하기 위해 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 단계, 및 규소 단일층의 표면 특성을 변화시키기 위해 기판을 수소 플라즈마에 후속 노출시키는 단계를 추가로 포함한다. 방법은 또한 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 상기 단계와, 기판을 수소 플라즈마에 후속 노출시키는 상기 단계를 다수 회 반복함으로써 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하는 단계를 포함한다. 방법은 또한 ACL의 노출된 부분을 제1 깊이보다 큰 제2 깊이까지 계속 에칭하는 단계를 포함한다.
제2 실시예는 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하는 상기 단계와, ACL의 노출된 부분을 계속해서 에칭하는 상기 단계를 다수의 사이클 동안 및/또는 ACL의 노출된 부분이 완전히 제거될 때까지 반복하는 단계를 추가로 포함할 수 있다. 대안적으로, 원자층 증착(ALD) 공정은 규소 단일층 또는 복수의 규소 단일층을 형성하는 데 사용되지 않는다. 제2 실시예는, (1) 제1 무선 주파수(RF) 소스 및 제2 RF 소스에 결합된 플라즈마 챔버 내에 기판을 제공하는 단계; 및 (2) 제1 RF 소스 또는 제2 RF로부터의 전력을 플라즈마 챔버에 공급하지 않고 규소-함유 전구체를 플라즈마 챔버에 공급하는 단계를 포함하는, 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 상기 단계를 추가로 포함할 수 있다. 다른 변형예에서, 플라즈마 챔버 내에 기판을 제공하는 상기 단계는 용량 결합 플라즈마(CCP) 챔버 또는 유도 결합 플라즈마(ICP) 챔버 내에 기판을 제공하는 단계를 포함한다. 일부 변형예에서, 규소-함유 전구체는 아미노실란을 포함한다. 일부 변형예에서 규소-함유 전구체는 디-이소프로필아미노실란을 포함한다. 일부 변형예에서, 복수의 규소 단일층은 산화물 또는 질화물로 변환되지 않는다. 일부 변형예에서, 횟수는 3회 이상이다.
본 발명 및 그 장점에 대한 보다 완전한 이해는 동일한 참조 부호가 동일한 특징부를 나타내는 첨부된 도면과 함께 취해진 다음의 설명을 참조함으로써 획득될 수 있다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시예만을 예시하고 이에 따라 개시된 개념은 다른 동일하게 유효한 실시예를 허용할 수 있기 때문에 이는 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 유의해야 한다.
도 1(선행 기술)은 비정질 탄소 층(ACL) 막에 고종횡비 특징부를 에칭하기 위해 종래의 패턴 전사 공정이 사용될 때 발생하는 휨을 예시하는 패터닝된 기판의 단면도이다.
도 2a 내지 도 2d(선행 기술)는 원자층 증착(ALD) 공정을 사용하여 ACL 막의 측벽 표면 상에 패시베이션 층을 증착함으로써 ACL 에칭 공정 동안 휨을 방지하는 종래의 패턴 전사 공정을 도시한다.
도 3a 내지 도 3e는 원자층 증착(ALD) 기술을 이용하지 않고 ACL 막의 측벽 표면 상에 패시베이션 층을 증착함으로써 ACL 에칭 공정 동안 휨을 방지하는 개선된 패턴 전사 공정을 도시한다.
도 4는 본 명세서에 설명된 기술에 따라 기판을 패터닝하는 방법의 일 실시예를 예시하는 흐름도이다.
도 5는 본 명세서에 설명된 기술에 따라 기판을 패터닝하는 방법의 다른 실시예를 예시하는 흐름도이다.
도 6a 내지 도 6c는 본 명세서에 설명된 기술을 사용하고 그리고 사용하지 않고 생성된 휨 CD를 비교하여 ACL 에칭 공정이 수행된 후 패터닝된 기판의 단면도이다.
도 7은 본 명세서에 설명된 기술을 사용하여 기판을 패터닝하는 데 사용될 수 있는 플라즈마 처리 시스템의 일 실시예를 예시하는 블록도이다.
비정질 탄소 층(ACL) 에칭 공정 동안 휨을 방지하기 위해 비정질 탄소 층(ACL)에 형성된 개구의 측벽 표면 상에 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 본 명세서에서 제공된다. 보다 구체적으로, 원자층 증착(ALD) 기술을 이용함이 없이 또는 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 ACL 내에 생성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하기 위한 개선된 공정 흐름 및 방법이 제공된다. 그리하여, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 ACL의 측벽 표면을 보호하고 ACL 에칭 공정 동안 휨을 방지하는 동시에 처리 시간을 줄이고 처리량을 개선하는 데 사용될 수 있다.
본 발명에서, 패터닝된 기판에는 하나 이상의 하부 층 상에 형성된 비정질 탄소 층(ACL) 및 ACL 위에 형성된 패터닝된 층이 제공된다. 일부 실시예에서, ACL의 두께는 1 마이크로미터(㎛)보다 클 수 있다. ACL에 개구를 생성하기 위해 ACL의 노출된 부분을 제1 깊이까지 부분적으로 에칭한 후, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 패터닝된 기판을 규소-함유 전구체 가스에 노출시킴으로써 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성한다. 일부 실시예에서, 규소-함유 전구체 가스는 디-이소프로필아미노실란(SiH3N(C3H7)2, 달리 LTO520이라고 함)을 포함하지만 이로 제한되지 않는 아미노실란 전구체를 포함할 수 있다. 다른 아미노실란 및 규소-함유 전구체 가스도 사용될 수 있다. 예를 들어, 다른 전구체는 테트라에톡시실란(TEOS), 테트라메톡시실란(TMOS), 디클로로실란(DCS), 테트라클로로실란(SiCl4) 등을 포함할 수 있지만 이로 제한되지 않는다.
제1 실시예에서, 규소-함유 패시베이션 층은 ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 증착하기 위해 플라즈마 없이 패터닝된 기판을 규소-함유 전구체 가스에 노출시킴으로써 형성될 수 있다. 이는 일부 실시예에서 제1 무선 주파수(RF) 소스 및 제2 RF 소스에 결합된 플라즈마 챔버 내에 패터닝된 기판을 제공하고, 제1 RF 소스 또는 제2 RF로부터의 전력을 플라즈마 챔버에 공급하지 않고 규소-함유 전구체를 플라즈마 챔버에 공급하는 것에 의해 달성될 수 있다. 일부 실시예에서, 플라즈마 챔버는 용량 결합 플라즈마(CCP) 챔버 또는 유도 결합 플라즈마(ICP) 챔버일 수 있다. 그러나, 이러한 챔버는 단지 예시를 위한 것일 뿐, 비-플라즈마 챔버를 포함하는 다른 증착 챔버 및 기술이 이용될 수 있다.
제2 실시예에서, 규소-함유 패시베이션 층은 (a) ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 형성하기 위해 플라즈마 없이 패터닝된 기판을 규소-함유 전구체 가스에 노출시키는 단계, (b) 규소 단일층의 표면 특성을 변화시키기 위해 기판을 수소 플라즈마에 후속 노출시키는 단계, 및 (c) 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 단계와, 기판을 수소 플라즈마에 후속 노출시키는 단계를 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하기 위해 다수 회 반복하는 단계에 의해 형성될 수 있다.
규소-함유 패시베이션 층이 형성된 후, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 ACL의 노출된 부분을 제1 깊이보다 큰 제2 깊이까지 계속 에칭한다. 제2 깊이가 ACL의 두께보다 작은 경우, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 개구의 측벽 표면 상에 규소-함유 패시베이션 층(들)을 형성하는 공정과, ACL의 노출된 부분을 계속 에칭하는 공정을 다수의 사이클 동안 및/또는 ACL의 노출된 부분이 완전히 제거될 때까지 반복할 수 있다.
종래의 공정과 달리, 본 명세서에 설명된 규소-함유 패시베이션 층은 원자층 증착(ALD) 기술을 이용함이 없이 또는 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 형성된다. 따라서, 개시된 공정 흐름 및 방법은 ACL의 측벽 표면을 보호하고 ACL 에칭 공정 동안 휨을 방지하는 동시에 처리 시간을 줄이고 처리량을 향상시킨다. 제1 실시예에서, 보다 얇은 패시베이션 층(즉, 규소 단일층)을 사용함으로써 더 나은 막힘 마진이 달성될 수 있다. 그러나, 제2 실시예에서 상당히 더 두꺼운 패시베이션 층을 제공하기 위해 규소 단일층을 구축하기 위해 비-플라즈마 공정과 플라즈마 공정 간을 교번하는 것에 의해 더 나은 측벽 보호를 달성할 수 있다.
도 3a 내지 도 3e는 본 명세서에 개시된 기술을 이용하는 개선된 공정 흐름의 일 실시예를 도시한다. 도 3a 내지 도 3e에 도시된 실시예는 단지 예시를 위한 것일 뿐, 본 명세서에 설명된 기술은 다른 공정 흐름에 적용될 수 있는 것으로 이해된다.
도 3a에 도시된 바와 같이, 패터닝된 기판(300)은 하나 이상의 하부 층 위에 형성된 비정질 탄소 층(ACL)(306) 위에 형성된 패터닝된 층(308)을 포함한다. 일부 실시예에서, 하나 이상의 하부 층은 도 3a에 도시된 바와 같이 산화물 층(304) 및 베이스 기판(302)을 포함할 수 있다. 도시되고 설명된 바와 같이, 베이스 기판(302)은 기판 처리 기술 분야에서 잘 알려진 바와 같이 이전의 도시되지 않은 처리 단계에서 형성된 다양한 패터닝된 및 패터닝되지 않은 층으로 구성될 수 있다. 그러나, 도면에 도시되고 본 명세서에 설명된 하부 층은 단지 예시를 위한 것일 뿐, 더 많거나, 더 적거나 또는 다른 하부 층이 이용될 수 있는 것으로 이해된다. 나아가, 다양한 층을 보여주는 것을 돕기 위한 예시를 위한 목적으로 도면에서 하부 층의 두께는 실제로 사용된 두께보다 훨씬 더 얇은 것으로 도시될 수 있는 것으로 이해된다.
베이스 기판(302)은 패터닝된 특징부의 사용이 바람직한 임의의 기판일 수 있다. 예를 들어, 베이스 기판(302)은 하나 이상의 반도체 처리 층이 상부에 형성된 반도체 기판일 수 있다. 일 실시예에서, 베이스 기판(302)은 모두 기판 처리 기술 분야에 알려진 매우 다양한 구조 및 층을 생성하는 다수의 반도체 처리 단계를 거친 기판일 수 있다.
산화물 층(304)은 이 기술 분야에 알려진 매우 다양한 재료 중 임의의 재료로 형성될 수 있다. 일 실시예에서, 산화물 층(304)은 이산화규소(SiO2) 층, 다층 산화물-질화물-산화물-질화물(ONON), 다층 산화물-폴리규소-산화물-폴리규소(OPOP), 또는 산화물을 함유하는 층을 포함하지만 이로 제한되지 않는 다양한 산화물 함유 층 중 임의의 것일 수 있다. 산화물 층(304)은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD), 용량 결합 플라즈마(CCP) 증착, 유도 결합 플라즈마(ICP) 증착, 스핀온 공정, 원자층 증착(ALD) 등을 포함하지만 이로 제한되지 않는 이 기술 분야에 잘 알려진 매우 다양한 증착 공정 중 임의의 공정을 사용하여 형성될 수 있다. 일 실시예에서, 규소 함유 산화물 층은 TEOS 화학 기상 증착 기술을 사용하여 형성된다. 일부 실시예에서, 하나 이상의 층이 도 3a에 도시된 산화물 층(304) 위 및/또는 아래에 형성될 수 있다.
ACL(306)은 또한 이 기술 분야에 알려진 매우 다양한 증착 공정 중 임의의 공정을 사용하여 매우 다양한 재료 중 임의의 재료로 형성될 수 있다. ACL(306)을 형성하는 데 사용될 수 있는 증착 공정의 예는 화학 기상 증착(예를 들어, CVD, PECVD), 물리 기상 증착(PVD), 플라즈마 증착(예를 들어, CCP, ICP), 스핀온 공정 등을 포함하지만 이로 제한되지 않는다. 전술한 증착 공정 중 하나 이상의 공정에서, ACL(306)은 패터닝된 기판(100)을 탄화수소 가스(예를 들어, CxHy) 및 불활성 가스(예를 들어, N2, Ar, He, Ne, Kr, Xe 등)를 포함하는 가스 혼합물에, 가능하게는, 예를 들어, 수소-함유 가스(예를 들어, H2), 질소-함유 가스(예를 들어, N2, NH3) 등과 같은 다른 가스 소스와 함께 노출시킴으로써 증착될 수 있다.
일부 실시예에서, ACL(306)은 하나 이상의 하부 층에서 고종횡비 특징부(예를 들어, 비아, 접촉 구멍 및 라인)를 에칭하기 위한 하드 마스크 층으로 사용된다. 고종횡비 특징부를 에칭할 때, ACL(306)의 두께는 ACL(306) 및 하나 이상의 하부 층의 에칭을 견디기 위해 증가될 수 있다. 일부 실시예에서, ACL(306)의 두께(T)는 1㎛(마이크로미터)보다 클 수 있다. 예를 들어, ACL(306)의 두께는 1㎛ 내지 4㎛의 범위일 수 있다. 나아가, 300nm 이하, 심지어 70nm 이하의 특징부 폭과 공간이 ACL(306)에 형성될 필요가 있을 수 있다. 따라서, ACL(306)에 고종횡비 특징부가 형성될 필요가 있을 수 있다. 따라서, 10, 50 또는 그 이상의 종횡비가 형성될 수 있다.
ACL(306)이 형성된 후, 패터닝된 층(308)은 ACL(306) 상에 하나 이상의 재료 층을 증착한 다음 리소그래피 기술을 사용하여 재료 층(들)을 패터닝함으로써 ACL(306) 상에 형성될 수 있다. 다양한 증착 공정 및 다양한 리소그래피 기술이 이 기술 분야에 잘 알려진 바와 같이 패터닝된 층(308)을 형성하는 데 사용될 수 있다. 나아가, 패터닝된 층(308)은 일반적으로 리소그래피에서 일반적으로 사용되는 매우 다양한 마스크 재료 중 임의의 재료로 형성될 수 있다. 예를 들어, 패터닝된 층(308)은 포토레지스트 층 또는 다른 마스크 층(예를 들어, 이 기술 분야에 알려진 포토레지스트 리소그래피 및 에칭 공정으로 패터닝된 마스크 층) 등을 포함할 수 있다.
패터닝된 층(308)이 형성된 후에, ACL(306)에 개구(310)를 생성하기 위해 ACL(306)의 노출된 부분(즉, 패터닝된 층(308)에 의해 보호되지 않는 ACL(306) 부분)을 제거하기 위해 ACL 에칭 공정(312)이 수행될 수 있다. 도 3b에 도시된 바와 같이, ACL 에칭 공정(312)은 ACL(306)의 노출된 부분을 ACL(306)의 두께(T)보다 작은 제1 깊이(d1)로 부분적으로 에칭하도록 구성될 수 있다.
다양한 에칭 화학 물질이 도 3b에 도시된 ACL 에칭 공정(312)에서 사용될 수 있다. 일부 실시예에서, 예를 들어, ACL(306)의 노출된 부분을 에칭하기 위해 황과 산소를 포함하는 에칭 화학 물질이 사용될 수 있다. 황과 산소를 함유하는 에칭 화학 물질의 예로는 이산화황(SO2), 황화카르보닐(COS), 일산화탄소(CO), 이산화탄소(CO2), 질소(N2) 및/또는 수소(H2)를 포함하는 화학 물질을 포함하지만 이로 제한되지 않는다. 일부 실시예에서, 산소-함유 가스(예를 들어, O2, O3) 및/또는 불활성 가스(예를 들어, N2, Ar, He, Ne, Kr, Xe 등)가 ACL 에칭 공정(312)에 사용된 에칭 화학 물질에 추가될 수 있다. 나아가, 본 명세서에 개시된 기술은 특정 화학 물질로 제한되지 않기 때문에 ACL 에칭에 이용된 매우 다양한 화학 물질 중 임의의 화학 물질이 이용될 수 있다. 그러나, 본 명세서에 설명된 기술은 임의의 특정 ACL 에칭 화학 물질로 제한되지 않는다.
하나의 예시적인 실시예에서, 도 3b에 도시된 ACL 에칭 공정(312)은 패터닝된 기판(100)이 배치되는 플라즈마 챔버(예를 들어, CCP 또는 ICP 챔버)에 대략 200 sccm 내지 300 sccm(표준 입방 센티미터)의 이산화황(SO2), 대략 80 sccm 내지 150 sccm의 산소(O2) 및 대략 20 sccm내지 80 sccm의 아르곤(Ar)을 포함하는 가스 혼합물을 공급하도록 구성될 수 있다. 이 기술 분야에 알려진 바와 같이, 가스 혼합물이 플라즈마 챔버에 공급되는 동안 제1 무선 주파수(RF) 소스로부터의 소스 전력 및/또는 제2 RF 소스로부터의 바이어스 전력을 플라즈마 챔버로 공급함으로써 플라즈마가 플라즈마 챔버 내에서 생성될 수 있다. 일부 실시예에서, 상대적으로 높은 소스 전력(예를 들어, 1000W 내지 1400W), 상대적으로 낮은 바이어스 전력(예를 들어, 100W 내지 600W), 상대적으로 낮은 챔버 압력(예를 들어, 10mT 내지 30mT) 및 상대적으로 낮은 온도(예를 들어, 0℃ 내지 60℃)가 플라즈마 챔버 내에 플라즈마를 생성하는 데 사용될 수 있다. ACL 에칭 공정(312) 동안, 플라즈마 내에서 생성된 이온은 ACL(306)의 노출된 부분에 충격을 가하여 ACL(306)의 노출된 부분을 에칭하거나 제거하여 개구(310)를 생성한다.
위에서 언급된 바와 같이, 도 3b에 도시된 ACL 에칭 공정(312)은 ACL(306)의 노출된 부분을 ACL(306)의 두께(T)보다 작은 제1 깊이(d1)로 부분적으로 에칭하도록 구성될 수 있다. 일부 실시예에서, ACL 에칭 공정(312)은 ACL(306)의 노출된 부분을 제1 깊이(d1)까지 에칭하도록 타이밍 조절될 수 있다. 에칭 시간과 에칭 깊이는 ACL(306)의 두께(T), ACL(306)의 재료 조성, 에칭 화학 물질 등과 같은 여러 요인에 따라 달라질 수 있다. 일부 실시예에서, 에칭 시간은 500nm 내지 2000nm의 제1 에칭 깊이(d1)를 달성하기 위해 1분 내지 4분의 범위일 수 있다. 다른 에칭 시간과 에칭 깊이도 사용될 수 있다.
도 3b에서 개구(310)를 생성하기 위해 ACL(306)의 노출된 부분을 부분적으로 에칭한 후, 패터닝된 기판(100)을 규소-함유 전구체(314)에 노출시킴으로써 규소-함유 패시베이션 층(316)이 개구(310)의 측벽 표면 상에 형성될 수 있다. 일부 실시예에서, 규소-함유 전구체(314)는 디-이소프로필아미노실란(SiH3N(C3H7)2, 달리 LTO520이라고 함)을 포함하지만 이로 제한되지 않는 아미노실란 전구체를 포함할 수 있다. 다른 아미노실란과 규소-함유 전구체 가스도 사용될 수 있다. 예를 들어, 다른 전구체는 TEOS, TMOS, DCS, SiCl4 등을 포함할 수 있지만 이로 제한되지 않는다. 그러나, 다른 아미노실란과 규소-함유 전구체도 사용될 수 있다.
규소-함유 패시베이션 층(316)은 화학 기상 증착(예를 들어, CVD, PECVD), 물리 기상 증착(PVD), 및 플라즈마 증착(예를 들어, CCP, ICP) 공정을 포함하지만 이로 제한되지 않는 매우 다양한 증착 공정 중 임의의 공정을 사용하여 형성될 수 있다. 그러나, 규소-함유 패시베이션 층(316)은 원자층 증착(ALD) 공정의 일부로 형성될 필요는 없다. 전술된 바와 같이, ALD 공정은, 전구체 가스 노출 사이에 처리 챔버를 퍼지하여 제1 전구체와 제2 전구체가 혼합되는 것을 방지하면서 기판을 제1 전구체와 제2 전구체에 교대로 노출시킴으로써 기판 표면 상에 단일층을 구축한다. 예를 들어, 종래의 ALD 공정은 기판을 규소 전구체 가스(예를 들어, 실란)에 노출시킨 다음 산소-함유 가스(예를 들어, O2, O3 등) 또는 질소-함유 가스(예를 들어, N2, NH3 등)에 교대로 노출시켜 하드 마스크 층의 측벽 표면 상에 이산화규소(SiO2) 또는 질화규소(SiN) 패시베이션 층을 형성하는 데 사용되었다. 이러한 ALD 공정은 시간 소모적이고 처리량을 제한한다.
일 실시예에서, 도 3c에 도시된 규소-함유 패시베이션 층(316)은 플라즈마 증착(예를 들어, CCP, ICP) 공정을 사용하여 개구(310)의 측벽 표면 상에 형성될 수 있다. 그러나, 규소-함유 패시베이션 층(316)은 바람직하게는 도 3c에 개략적으로 도시된 바와 같이 개구(310)의 측벽 표면 상에 규소 단일층을 증착하기 위해 플라즈마 없이 패터닝된 기판(100)을 규소-함유 전구체(314)에 노출시킴으로써 형성된다. 이는 일부 실시예에서 소스 또는 바이어스 전력을 플라즈마 챔버에 공급함이 없이 패터닝된 기판(100)이 배치된 플라즈마 챔버(예를 들어, CCP 또는 ICP 챔버)에 규소-함유 전구체(314)를 공급함으로써 달성될 수 있다. 패시베이션을 형성하기 위해 원하는 경우 비-플라즈마 기반 챔버도 이용할 수 있다. 그러나 처리량 문제에 유리하게 ACL(306)의 측벽 패시베이션 형성 및 에칭을 위해 동일한 챔버를 이용하는 것이 바람직하다. 따라서, 본 명세서에 설명된 하나의 예시적인 실시예에서, 모든 공정(에칭 및 패시베이션 형성)은 단일 공정 챔버에서 제자리에서 수행된다.
하나의 예시적인 실시예에서, 규소-함유 패시베이션 층(316)은 패터닝된 기판(100)이 배치된 플라즈마 챔버(예를 들어, CCP 또는 ICP 챔버)에 약 50 sccm 내지 150 sccm의 LTO520 및 약 50 sccm 내지 150 sccm의 아르곤(Ar)을 포함하는 가스 혼합물을 공급함으로써 개구(310)의 측벽 표면 상에 형성될 수 있다. 다른 가스 혼합물도 사용될 수 있다. 가스 혼합물은 제로 소스 전력(0W), 제로 바이어스 전력(0W), 비교적 높은 챔버 압력(예를 들어, 200mT 내지 400mT) 및 비교적 높은 온도(예를 들어, 30℃ 내지 100℃)에서 플라즈마 챔버에 공급될 수 있다. 다른 공정 조건도 또한 사용될 수 있다.
일부 실시예에서, ACL 에칭 공정(312)은 규소 단일층이 도 3c에서 형성된 후에 계속될 수 있다. 예를 들어, ACL 에칭 공정(312)은 도 3e에 도시된 바와 같이 노출된 부분이 완전히 제거될 때까지 ACL(306)의 노출된 부분을 계속 에칭할 수 있다.
다른 실시예에서, 도 3c 및 도 3e에 도시된 처리 단계는 다수의 사이클 동안 및/또는 ACL(306)의 노출된 부분이 완전히 제거될 때까지 반복될 수 있다. 예를 들어, 도 3b에서 ACL(306)의 노출된 부분을 제1 깊이(d1)까지 부분적으로 에칭하고 도 3c에서 개구(310)의 측벽 표면 상에 규소 단일층을 형성한 후, ACL 에칭 공정(312)은 ACL(306)의 노출된 부분을 제1 깊이(d1)보다 큰 제2 깊이(도시되지 않음)까지 계속 에칭할 수 있다. 제2 깊이가 ACL(306)의 두께(T)보다 작은 경우, 도 3c 및 도 3e에 도시된 처리 단계는 개구(310)의 측벽 표면 상에 또 다른 규소 단일층을 형성하고 ACL(306)의 노출된 부분을 계속 에칭하기 위해 반복될 수 있다. 이 공정은 다수의 사이클(예를 들어, 5 내지 15) 동안 및/또는 도 3e에 도시된 바와 같이 ACL(306)의 노출된 부분이 완전히 제거될 때까지 반복될 수 있다.
다른 실시예에서, 규소-함유 패시베이션 층(316)은 (a) 도 3c에 도시된 바와 같이 개구(310)의 측벽 표면 상에 규소 단일층을 증착하기 위해 플라즈마 없이 패터닝된 기판(100)을 규소-함유 전구체(314)에 노출시키는 단계, (b) 도 3d에 도시된 바와 같이 패터닝된 기판(100)을 수소 플라즈마(315)에 후속 노출시키는 단계, 및 (c) 플라즈마 없이 패터닝된 기판(100)을 규소-함유 전구체(314)에 노출시키는 단계(도 3c)와, 패터닝된 기판(100)을 수소 플라즈마(315)에 후속 노출시키는 단계(도 3d)를 개구(310)의 측벽 표면 상에 복수의 규소 단일층을 구축하거나 형성하기 위해 다수 회(예를 들어, 2회 내지 6회) 반복하는 단계에 의해 형성될 수 있다.
하나의 예시적인 실시예에서, 수소 플라즈마(315)는 패터닝된 기판(100)이 배치된 플라즈마 챔버(예를 들어, CCP 또는 ICP 챔버)에 대략 100 sccm 내지 300 sccm의 수소(H2)를 공급함으로써 생성될 수 있다. 다른 수소 함유 가스도 사용될 수 있다. 수소 함유 가스는 비교적 높은 소스 전력(예를 들어, 300W 내지 700W), 바이어스 전력이 거의 또는 전혀 없이(예를 들어, 0W), 비교적 낮은 챔버 압력(예를 들어, 30mT 내지 70mT) 및 비교적 높은 온도(예를 들어, 50℃ 내지 100℃)에서 플라즈마 챔버에 공급될 수 있다. 높은 챔버 압력(예를 들어, 100mT 내지 500mT)도 사용될 수 있다. 다른 공정 조건도 사용될 수 있다. 예를 들어 암모니아(NH3)와 같은 다른 수소-함유 가스가 이용될 수 있고, 불활성 가스(예를 들어, Ar, N2, He, Ne, Kr, Xe)가 대안적으로 사용되거나 가스 흐름에 추가될 수 있다. N2 플라즈마 공정도 이용될 수 있다.
패터닝된 기판(100)을 수소 플라즈마(315)에 노출시키면 패시베이션 층(316)의 두께가 증가할 수 있다. 이러한 증가는 예를 들어 추가 규소 단일층을 구축하는 표면 특성 변화, 흡수되지 않은 부위를 보다 활성으로 만드는 것으로 인한 보다 완전한 규소 커버리지 등을 포함하지만 이로 제한되지 않는 다양한 메커니즘으로부터 발생할 수 있다. 그 결과 상당히 더 두꺼운 패시베이션 층(316)이 형성되고, 이는 하나의 규소 단일층으로 제공될 수 있는 것보다 ACL 에칭 공정(312)이 재개될 때 더 나은 측벽 보호를 제공한다. 그러나, 수소 플라즈마(315)에의 노출이 규소 단일층을 산화물 또는 질화물과 같은 다른 재료로 변환하는 것은 아니다. 이를 통해 ALD 기술과 달리 처리량을 향상시킬 수 있다.
일부 실시예에서, ACL 에칭 공정(312)은 복수의 규소 단일층이 도 3d에서 형성된 후에 도 3e에서 계속될 수 있다. 예를 들어, ACL 에칭 공정(312)은 도 3e에 도시된 바와 같이 노출된 부분이 완전히 제거될 때까지 ACL(306)의 노출된 부분을 계속 에칭할 수 있다.
다른 실시예에서, 도 3c, 도 3d 및 도 3e에 도시된 처리 단계는 다수의 사이클 동안 및/또는 ACL(306)의 노출된 부분이 완전히 제거될 때까지 반복될 수 있다. 예를 들어, 도 3b에서 ACL(306)의 노출된 부분을 제1 깊이(d1)까지 부분적으로 에칭하고, 도 3c 및 도 3d에서 개구(310)의 측벽 표면 상에 복수의 규소 단일층을 형성한 후, ACL 에칭 공정(312)은 ACL(306)의 노출된 부분을 제1 깊이(d1)보다 큰 제2 깊이(도시되지 않음)까지 계속 에칭할 수 있다. 제2 깊이가 ACL(306)의 두께(T)보다 작은 경우, 도 3c, 도 3d 및 도 3e에 도시된 처리 단계는 개구(310)의 측벽 표면 상에 또 다른 복수의 규소 단일층을 형성하고 ACL(306)의 노출된 부분을 계속 에칭하기 위해 반복될 수 있다. 이 공정은 다수의 사이클 동안 및/또는 도 3e에 도시된 바와 같이 ACL(306)의 노출된 부분이 완전히 제거될 때까지 반복될 수 있다.
도 4 내지 도 5는 본 명세서에 설명된 처리 기술을 사용하기 위한 예시적인 방법을 도시한다. 도 4 내지 도 5의 실시예는 단지 예시를 위한 것일 뿐, 추가적인 방법이 본 명세서에 설명된 기술을 이용할 수 있는 것으로 이해된다. 나아가, 추가 처리 단계는 설명된 단계가 배타적인 것으로 의도되지 않았기 때문에 도 4 내지 도 5에 도시된 방법에 추가될 수 있다. 더욱이, 단계들의 순서는 다른 순서로도 발생할 수 있고/있거나 다양한 단계들이 조합으로 또는 동시에 수행될 수 있기 때문에 도면에 도시된 순서로 제한되는 것은 아니다.
도 4는 본 명세서에 개시된 기술을 사용하여 기판을 패터닝하는 데 사용될 수 있는 방법(400)의 일 실시예를 예시한다. 일부 실시예에서, 방법(400)은 일반적으로 (단계(410)에서) 기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계, (단계(420)에서) ACL 위에 패터닝된 층을 형성하는 단계, 및 (단계(430)에서) ACL에 개구를 생성하기 위해 패터닝된 층에 의해 덮이지 않은 ACL의 노출된 부분을 에칭하는 단계로서, ACL의 노출된 부분은 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭되는, 단계를 포함할 수 있다. 방법(400)의 일부 실시예에서, ACL의 두께는 1 마이크로미터(㎛)보다 클 수 있다. 예를 들어, ACL의 두께는 1㎛ 내지 4㎛의 범위일 수 있다.
나아가, 방법(400)은 (단계(440)에서) 기판을 규소-함유 전구체에 노출시킴으로써 ACL에 생성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하는 단계를 포함할 수 있다. 예를 들어, 규소-함유 패시베이션 층은 (단계(440)에서) ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 증착하기 위해 플라즈마 없이 기판을 규소-함유 전구체에 노출시킴으로써 형성될 수 있다. 규소 단일층이 개구의 측벽 표면 상에 증착된 후, 방법(400)은 (단계(450)에서) 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환하지 않고 ACL의 노출된 부분을 제1 깊이보다 큰 제2 깊이까지 계속 에칭할 수 있다. 일부 실시예에서, 방법(400)은 (단계(440)에서) 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하는 상기 단계와, (단계(450)에서) ACL의 노출된 부분을 계속 에칭하는 상기 단계를 다수의 사이클 동안 및/또는 ACL의 노출된 부분이 완전히 제거될 때까지 반복할 수 있다.
도 5는 본 명세서에 개시된 기술을 사용하여 기판을 패터닝하는 데 사용될 수 있는 방법(500)의 다른 실시예를 예시한다. 일부 실시예에서, 방법(500)은 일반적으로 (단계(510)에서) 기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계로서, ACL의 두께는 1 마이크로미터(㎛)보다 큰, 단계, (단계(520)에서) ACL 위에 패터닝된 마스크 층을 형성하는 단계, 및 (단계(530)에서) ACL에 개구를 생성하기 위해 패터닝된 마스크 층에 의해 덮이지 않은 ACL의 노출된 부분을 에칭하는 단계로서, ACL의 노출된 부분은 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭되는, 단계를 포함할 수 있다.
방법(500)은 (단계(540)에서) ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 형성하기 위해 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 단계, (단계(550)에서) 규소 단일층의 표면 특성을 변화시키기 위해 기판을 수소 플라즈마에 후속 노출시키는 단계, 및 (단계(560)에서) 플라즈마 없이 기판을 규소-함유 전구체에 노출시키는 상기 단계와, 기판을 수소 플라즈마에 후속 노출시키는 상기 단계를 다수 회 반복함으로써 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하는 단계를 추가로 포함할 수 있다. 복수의 규소 단일층이 개구의 측벽 표면 상에 형성된 후에, 방법(500)은 (단계(570)에서) ACL의 노출된 부분을 제1 깊이보다 큰 제2 깊이까지 계속 에칭할 수 있다. 일부 실시예에서, 방법(500)은 (단계(560)에서) 개구의 측벽 표면 상에 복수의 규소 단일층을 형성하는 상기 단계와, (단계(570)에서) ACL의 노출된 부분을 계속 에칭하는 상기 단계를 다수의 사이클 동안 및/또는 ACL의 노출된 부분이 완전히 제거될 때까지 반복할 수 있다.
도 3a 내지 도 3e에 도시된 공정 흐름과 도 4 내지 도 5에 도시된 방법은 ACL에 형성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하기 위한 개선된 방법을 제공함으로써 ACL 에칭 공정 동안 휨을 방지한다. 종래의 공정 흐름 및 방법과 달리, 본 명세서에 개시된 규소-함유 패시베이션 층은 원자층 증착(ALD) 기술을 이용함이 없이 또는 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환함이 없이 형성된다. 그리하여, 본 명세서에 설명된 공정 흐름 및 방법은 ACL의 측벽 표면을 보호하고 ACL 에칭 공정 동안 휨을 방지하는 동시에 처리 시간을 줄이고 처리량을 개선하는 데 사용될 수 있다.
도 6a 내지 도 6c는 ACL에 개구를 생성하기 위해 ACL 에칭 공정이 수행된 후의 다양한 비정질 탄소 층(ACL)의 단면도로서, 본 명세서에 설명된 기술을 사용하고 그리고 사용하지 않고 생성된 휨 CD를 예시한다. 도 6a에서, 본 명세서에 설명된 기술을 이용하지 않고 ACL(600) 내에 개구가 생성된다. 예를 들어, 대략 3800 나노미터(nm)의 두께를 갖는 ACL(600)은 도 6a에서 측벽 패시베이션 없이 종래의 SO2/O2 에칭 화학 물질을 사용하여 에칭된다. 이러한 종래의 공정이 사용될 때, ACL(600)의 측벽 표면의 측방 에칭은 상당한 휘어짐을 야기한다. 예를 들어, 도 6a에 도시된 바와 같이, 약 107nm 내지 109nm의 휨 CD가 ACL(600)의 상부 근처에서 생성되고, 약 119nm 내지 121nm의 휨 CD가 측벽 패시베이션 없이 종래의 SO2/O2 에칭 화학 물질을 사용할 때 구조물 아래로 약 1/3 지점에서 생성된다.
도 6b 및 도 6c는 본 명세서에 설명된 기술이 사용될 때 비정질 탄소 층 내에 생성된 개구를 비교한다. 보다 구체적으로, 도 6b는 대략 3800nm의 두께를 갖는 ACL(600)이 도 3b, 도 3c 및 도 3e에 도시된 공정 흐름을 사용하여 에칭될 때 생성된 휨 CD를 예시한다. 도 6b에서, 도 3b, 도 3c 및 도 3e의 에칭/증착/에칭 공정 흐름은 10회 반복되었다. 도 6c는 대략 3800nm의 두께를 갖는 ACL(600)이 도 3b, 도 3c, 도 3d 및 도 3e에 도시된 공정 흐름을 사용하여 에칭될 때 생성된 휨 CD를 예시한다. 도 6c에서, 패시베이션 층을 형성하는 각 단계마다 LTO/수소 플라즈마 단계를 3 사이클 반복하여 패시베이션 층을 형성하고, 에칭/증착/에칭의 전체 공정을 10회 수행하였다. 도 6b 및 6c에 도시된 바와 같이, 본 명세서에 개시된 개선된 공정 흐름 및 방법은 훨씬 더 적은 휘어짐을 생성하고, 따라서 종래 기술을 사용하여 생성된 것보다 더 작은 휨 CD(예를 들어, 약 89nm 내지 95nm)를 생성한다. 도 6b에 도시된 바와 같이, 약 95nm 내지 91nm의 휨 CD가 ACL(600)의 상부 근처에서 생성되고, 약 87nm 내지 85nm의 휨 CD가 구조물 아래로 약 1/3 지점에서 생성된다. 도 6c에 도시된 바와 같이, 약 89nm 내지 93nm의 휨 CD가 ACL(600)의 상부 근처에서 생성되고, 약 87nm의 휨 CD가 구조물 아래로 약 1/3 지점에서 생성된다. 구조물의 하부에서의 일반적인 CD는 60nm 내지 70nm일 수 있지만 이러한 CD는 단지 예시를 위한 것이다.
도 7은 개시된 기술과 관련하여 사용될 수 있고 예시를 위한 목적으로만 제공된 플라즈마 처리 시스템(700)에 대한 하나의 예시적인 실시예를 제공한다. 도 7에 도시된 플라즈마 처리 시스템(700)은 용량 결합 플라즈마(CCP) 처리 시스템이지만, 당업자라면 본 명세서에 설명된 기술이 유도 결합 플라즈마(ICP) 처리 시스템, 마이크로파 플라즈마 처리 시스템, 방사형 라인 슬롯 안테나(RLSATM) 마이크로파 플라즈마 처리 시스템, 전자 사이클로트론 공명(ECR) 플라즈마 처리 시스템, 또는 다른 유형의 처리 시스템 또는 시스템 조합으로 수행될 수 있음을 이해할 수 있을 것이다. 따라서, 당업자라면 본 명세서에 설명된 기술이 매우 다양한 플라즈마 처리 시스템 중 임의의 시스템과 함께 이용될 수 있다는 것을 이해할 수 있을 것이다.
플라즈마 처리 시스템(700)은 에칭, 증착, 세정, 플라즈마 중합, 플라즈마 강화 화학 기상 증착(PECVD) 등을 포함하지만 이로 제한되지 않는 매우 다양한 동작을 위해 사용될 수 있다. 플라즈마 처리 시스템(700)의 구조는 잘 알려져 있으며, 본 명세서에 제공된 특정 구조는 단지 예시를 위한 것이다. 본 명세서에 설명된 기술을 여전히 이용하면서 상이한 및/또는 추가적인 플라즈마 처리 시스템이 구현될 수 있는 것으로 이해된다.
도 7에 대해 보다 자세히 살펴보면, 플라즈마 처리 시스템(700)은 공정 챔버(705)를 포함할 수 있다. 이 기술 분야에 알려진 바와 같이, 공정 챔버(705)는 압력 제어 챔버일 수 있다. 기판(710)(일례에서 반도체 웨이퍼)은 스테이지 또는 척(715) 상에 유지될 수 있다. 상위 전극(720)과 하위 전극(725)이 도시된 바와 같이 제공될 수 있다. 상위 전극(720)은 제1 정합 네트워크(755)를 통해 제1 무선 주파수(RF) 소스(730)에 전기적으로 결합될 수 있다. 제1 RF 소스(730)는 상위 주파수(fU)의 소스 전압(735)을 제1 정합 네트워크(755)에 제공할 수 있다. 하위 전극(725)은 제2 정합 네트워크(757)를 통해 제2 RF 소스(740)에 전기적으로 결합될 수 있다. 제2 RF 소스(740)는 하위 주파수(fL)의 바이어스 전압(645)을 제2 정합 네트워크(757)에 제공할 수 있다. 도시하지는 않았지만, 당업자라면 척(715)에도 전압이 인가될 수 있음을 이해할 수 있을 것이다.
플라즈마 처리 시스템(700)의 구성요소는 대응하는 메모리 저장 유닛 및 사용자 인터페이스(모두 도시되지 않음)에 연결될 수 있는 제어 유닛(770)에 연결되고 제어 유닛에 의해 제어될 수 있다. 다양한 플라즈마 처리 동작은 사용자 인터페이스를 통해 실행될 수 있고, 다양한 플라즈마 처리 레시피 및 동작은 저장 유닛에 저장될 수 있다. 따라서, 주어진 기판은 다양한 마이크로 제조 기술을 사용하여 플라즈마 처리 챔버(705) 내에서 처리될 수 있다. 제어 유닛(770)은 구성요소로부터 입력을 수신하고 구성요소에 출력을 제공하기 위해 플라즈마 처리 시스템(700)의 다양한 구성요소에 결합될 수 있는 것으로 이해된다.
제어 유닛(770)은 매우 다양한 방식으로 구현될 수 있다. 예를 들어, 제어 유닛(770)은 컴퓨터일 수 있다. 다른 예에서, 제어 유닛(770)은 본 명세서에 설명된 기능을 제공하도록 프로그래밍된 하나 이상의 프로그래밍 가능 집적 회로를 포함할 수 있다. 예를 들어, 하나 이상의 프로세서(예를 들어, 마이크로프로세서, 마이크로제어기, 중앙 처리 유닛 등), 프로그래밍 가능 논리 디바이스(예를 들어, 복합 프로그래밍 가능 논리 디바이스(CPLD)), 전계 프로그래밍 가능 게이트 어레이(FPGA) 등), 및/또는 다른 프로그래밍 가능 집적 회로는 규정된 공정 레시피의 기능을 구현하도록 소프트웨어 또는 다른 프로그래밍 명령어로 프로그래밍될 수 있다. 소프트웨어 또는 다른 프로그래밍 명령어는 하나 이상의 비일시적 컴퓨터 판독 가능 매체(예를 들어, 메모리 저장 디바이스, FLASH 메모리, 동적 랜덤 액세스(DRAM) 메모리, 재프로그래밍 가능 저장 디바이스, 하드 드라이브, 플로피 디스크, DVD, CD-ROM 등)에 저장될 수 있고, 프로그래밍 가능 집적 회로에 의해 실행될 때 소프트웨어 또는 다른 프로그래밍 명령어는 프로그래밍 가능 집적 회로로 하여금 본 명세서에 설명된 공정, 기능 및/또는 능력을 수행하게 하는 것임에 추가로 유의해야 한다. 다른 변형예도 또한 구현될 수 있다.
일부 처리 단계 동안, 플라즈마 처리 시스템(700)은 공정 챔버(705) 내에 플라즈마(760)를 생성하기 위해 제1 RF 소스(730)와 제2 RF 소스(740)로부터 상위 및 하위 전극에 전력을 인가할 수 있다. 공정 챔버(705) 내에 플라즈마(760)가 생성될 때, 플라즈마(760) 내의 이온은 기판(710)으로 이끌린다. 생성된 플라즈마(760)는 플라즈마 에칭, 증착 및/또는 스퍼터링을 포함하지만 이로 제한되지 않는 다양한 유형의 처리에서 타깃 기판(예를 들어, 기판(710) 또는 처리될 임의의 재료)을 처리하는 데 사용될 수 있다. 예를 들어, 도 3b, 도 3d 및 도 3e에 도시된 공정 단계 중 하나 이상을 수행하기 위해 공정 챔버(705) 내에 플라즈마(760)가 생성될 수 있다. 그러나, 전술한 바와 같이, 본 명세서에 설명된 다른 처리 단계가 플라즈마를 생성하지 않고 타깃 기판을 처리할 수 있다. 예를 들어, 규소-함유 패시베이션 층(316)은 플라즈마 없이 개구(310)의 측벽 표면 상에 형성될 수 있다.
도 7에 도시된 CCP 처리 시스템에서, 전력을 인가하면 고주파 전기장이 상위 전극(720)과 하위 전극(725) 사이에 생성된다. 그러면 공정 챔버(705)로 전달된 처리 가스가 분해되어 플라즈마(760)로 변환될 수 있다. 도 7에 도시된 바와 같이, 본 명세서에 설명된 예시적인 플라즈마 처리 시스템(700)은 2개의 RF 소스를 이용한다. 예시적인 실시예에서, 제1 RF 소스(730)는 공정 챔버(705)로 전달된 처리 가스(들)를 플라즈마(760)로 변환하고 플라즈마 밀도를 제어하기 위해 상대적으로 높은 주파수의 소스 전력을 제공한다. 제2 RF 소스(740)는 이온 충격 에너지를 제어하기 위해 낮은 주파수의 바이어스 전력을 제공한다.
하나의 예시적인 플라즈마 처리 시스템에서, 예를 들어, 제1 RF 소스(730)는 상위 전극(720)에 약 3MHz 내지 150MHz(또는 그 이상)의 고주파수(HF) 범위의 약 0W 내지 1400W의 소스 전력을 제공할 수 있고, 제2 RF 소스(740)는 하위 전극(725)에 약 0.2MHz 내지 60MHz의 저주파수(LF) 범위의 약 0W 내지 1400W의 바이어스 전력을 제공할 수 있다. 플라즈마 처리 시스템의 유형과 여기서 수행되는 처리 유형(예를 들어, 에칭, 증착, 스퍼터링 등)에 따라 다른 동작 범위도 사용될 수 있다.
하나의 예시적인 실시예에서, 도 3b 및 도 3e에 도시된 ACL 에칭 공정(312)은 1000W 내지 1400W의 소스 전력, 200W 내지 600W의 바이어스 전력, 10mT 내지 30mT의 압력, 0℃ 내지 40℃의 정전 척 온도, 및 150 sccm의 SO2, 300 sccm의 O2 및 50 sccm의 Ar의 가스 흐름 혼합물의 공정 조건으로 수행될 수 있다.
하나의 예시적인 실시예에서, 도 3c에 도시된 증착 단계는 0W의 소스 전력, 0W의 바이어스 전력, 200mT 내지 400mT의 압력, 50℃ 내지 100℃의 정전 척 온도, 및 100 sccm의 LTO520 및 100 sccm의 Ar의 가스 흐름 혼합물의 공정 조건으로 수행될 수 있다.
하나의 예시적인 실시예에서, 도 3d에 도시된 플라즈마 단계는 300W 내지 700W의 소스 전력, 0W의 바이어스 전력, 30mT 내지 70mT의 압력(대안적으로 더 높은 압력이 사용될 수 있음), 50℃ 내지 100℃의 정전 척 온도 및 200 sccm의 H2 가스 흐름의 공정 조건으로 수행될 수 있다.
본 명세서에 설명된 기술은 광범위한 플라즈마 처리 시스템에서 이용될 수 있음에 유의해야 한다. 특정 플라즈마 처리 시스템(700)이 도 7에 도시되어 있지만, 본 명세서에 설명된 기술은 다른 플라즈마 처리 시스템에서 이용될 수 있는 것으로 이해된다. 하나의 예시적인 시스템에서, 도 7에 도시된 RF 소스는 스위칭될 수 있다(예를 들어, 더 높은 주파수가 하위 전극(725)에 공급될 수 있고, 더 낮은 주파수가 상위 전극(720)에 공급될 수 있음). 나아가, 이중 소스 시스템은 단지 예시적인 시스템으로서 도 7에 도시되어 있다. 본 명세서에 설명된 기술은 변조된 RF 전력 소스가 하나 이상의 전극에 제공되거나, 직류(DC) 바이어스 소스가 이용되거나, 또는 다른 시스템 구성요소가 이용되는, 다른 플라즈마 처리 시스템에 이용될 수 있는 것으로 이해된다. 나아가, ICP 처리 시스템과 같은 다른 플라즈마 처리 시스템은 또한 본 명세서에 설명된 다양한 증착 및 에칭 처리 중 하나 이상을 수행하는 데 사용될 수 있는 것으로 이해된다.
본 명세서에 도시되고 설명된 하나 이상의 재료 층을 형성하기 위해 다양한 증착 및 에칭 공정이 사용될 수 있음에 유의해야 한다. 예를 들어, 하나 이상의 증착이 화학 기상 증착(예를 들어, CVD, PECVD), 물리 기상 증착(PVD), 플라즈마 증착(예를 들어, CCP, ICP), 스핀온 공정, 원자층 증착(ALD), 및/또는 다른 증착 공정을 사용하여 구현될 수 있다. 하나의 예시적인 증착 공정에서, LTO520을 포함하지만 이로 제한되지 않는 가스 혼합물이 이용된다. 그러나, 다른 아미노실란 및/또는 규소-함유 전구체 가스도 사용될 수 있다. 공정은 선택적으로 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와의 조합을 포함할 수 있다. 공정은 비정질 탄소 층에 형성된 개구의 측벽 표면 상에 규소-함유 패시베이션 층을 형성하기 위해 다양한 압력, 전력, 흐름 및 온도 조건에서 발생할 수 있다.
나아가 본 명세서에 도시되고 설명된 재료 층 중 하나 이상을 에칭하기 위해 다양한 에칭 공정이 사용될 수 있음에 유의해야 한다. 예를 들어, 플라즈마 에칭 공정, 방전 에칭 공정, 및/또는 다른 원하는 에칭 공정을 사용하여 하나 이상의 에칭 공정이 구현될 수 있다. 하나의 예시적인 플라즈마 에칭 공정에서, 선택적으로 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 함께 SO2 및 O2를 포함하지만 이로 제한되지 않는 가스 혼합물이 비정질 탄소 층의 노출된 부분을 에칭하기 위해 다양한 압력, 전력, 흐름 및 온도 조건에서 사용될 수 있다.
또한 공정 단계에 대한 다른 동작 변수가 본 명세서에 설명된 다양한 증착 및/또는 에칭 공정을 제어하기 위해 조정될 수 있다. 동작 변수는 예를 들어 챔버 온도, 챔버 압력, 가스 유량, 가스 유형 및/또는 처리 단계에 대한 다른 동작 변수를 포함할 수 있다. 또한 본 명세서에 설명된 기술을 여전히 이용하면서 변형예를 구현할 수 있다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"라는 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되지만, 모든 실시예에 존재하는 것을 나타내는 것은 아님을 의미함에 유의해야 한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치에서 "일 실시예에서" 또는 "실시예에서"라는 어구의 등장은 반드시 본 발명의 동일한 실시예를 나타내는 것이 아니다. 나아가, 특정 특징, 구조, 재료 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 다양한 추가 층 및/또는 구조가 포함될 수 있고/있거나 설명된 특징은 다른 실시예에서 생략될 수 있다.
본 명세서에서 사용된 "기판"이라는 용어는 형성된 재료 아래의 베이스 재료 또는 구성물을 의미하고 포함한다. 기판은 단일 물질, 상이한 물질의 복수의 층, 내부에 상이한 물질 또는 상이한 구조의 영역을 갖는 층 또는 층들 등을 포함할 수 있는 것으로 이해된다. 이러한 재료는 반도체, 절연체, 전도체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극, 또는 그 위에 하나 이상의 층, 구조물 또는 영역이 형성된 반도체 기판일 수 있다. 기판은 반도체 재료의 층을 포함하는 종래의 규소 기판 또는 다른 벌크 기판일 수 있다. 본 명세서에서 사용된 "벌크 기판"이라는 용어는 규소 웨이퍼뿐만 아니라 규소-온-사파이어("SOS") 기판 및 규소-온-글라스("SOG") 기판과 같은 규소-온-절연체(SOI) 기판, 베이스 반도체 기초 상의 규소 에피택셜 층, 및 규소-게르마늄, 게르마늄, 비화갈륨, 질화갈륨 및 인화인듐과 같은 다른 반도체 또는 광전자 재료를 의미하고 포함한다. 기판은 도핑된 것이거나 도핑되지 않은 것일 수 있다.
기판을 처리하기 위한 시스템 및 방법은 다양한 실시예에서 설명된다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 기판과 같은 베이스 기판 구조물이거나 또는 박막과 같은 베이스 기판 구조물 상의 또는 위의 층일 수 있다. 따라서, "기판"이라는 용어는 임의의 특정 베이스 구조물, 하부 층 또는 상부 층, 패터닝되었거나 패터닝되지 않은 것으로 제한하려고 의도된 것이 아니라, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다.
관련 기술 분야의 당업자라면 다양한 실시예가 하나 이상의 특정 세부사항 없이 또는 다른 교체 및/또는 추가 방법, 재료 또는 구성요소와 함께 실시될 수 있음을 이해할 수 있을 것이다. 다른 경우에, 잘 알려진 구조, 재료 또는 동작은 본 발명의 다양한 실시예의 양태를 모호하게 하는 것을 피하기 위해 상세하게 도시되거나 설명되지 않는다. 유사하게, 설명을 위한 목적으로, 본 발명의 완전한 이해를 제공하기 위해 특정한 숫자, 재료 및 구성이 제시된다. 그럼에도 불구하고, 본 발명은 특정 세부사항 없이 실시될 수 있다. 나아가, 도면에 도시된 다양한 실시예는 예시를 위한 표현일 뿐, 반드시 축척에 맞게 그려진 것은 아닌 것으로 이해된다.
설명된 시스템 및 방법의 추가 수정 및 대안적인 실시예는 이러한 설명을 고려하면 당업자에게는 자명할 것이다. 따라서, 설명된 시스템 및 방법은 이러한 예시적인 배열로 제한되지 않는 것으로 이해된다. 본 명세서에 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시예로 취해진 것으로 이해된다. 구현예에서 다양한 변경이 이루어질 수 있다. 따라서, 본 명세서에서는 특정 실시예와 관련하여 본 발명을 설명하였지만, 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 본 명세서 및 도면은 본 발명을 제한하는 것이 아니라 본 발명을 예시하는 것으로 간주되어야 하며, 이러한 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다. 나아가, 특정 실시예와 관련하여 본 명세서에 설명된 임의의 이점, 장점, 또는 문제점에 대한 해결책은 임의의 청구항 또는 모든 청구항의 중요하거나 필요하거나 필수적인 특징 또는 요소인 것으로 해석되는 것으로 의도된 것이 아니다.

Claims (20)

  1. 방법으로서,
    기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계로서, 상기 ACL의 두께는 1 마이크로미터(㎛)보다 큰, 단계;
    상기 ACL 위에 패터닝된 마스크 층을 형성하는 단계;
    상기 ACL에 개구를 생성하기 위해 상기 패터닝된 마스크 층에 의해 덮이지 않은 상기 ACL의 노출된 부분을 에칭하는 단계로서, 상기 ACL의 노출된 부분은 상기 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭되는, 단계;
    상기 ACL에 생성된 개구의 측벽 표면 상에 규소-함유 층을 형성하는 단계; 및
    상기 규소 층의 표면 특성을 변화시키기 위해 상기 기판을 수소에 후속 노출시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 규소-함유 층은 규소 단일층이고, 상기 방법은,
    플라즈마 없이 상기 기판을 규소-함유 전구체에 노출시키는 단계와,
    상기 기판을 수소 플라즈마에 노출시키는 단계
    를 다수 회 반복적으로 수행하는 것에 의해
    상기 개구의 측벽 표면 상에 복수의 추가 규소 단일층을 형성하는 단계를 추가로 포함하는, 방법.
  3. 제1항에 있어서, 상기 개구를 상기 제1 깊이보다 큰 제2 깊이까지 계속 에칭하는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서, 상기 개구의 측벽 표면 상에 추가 규소-함유 층을 형성하는 단계, 및 상기 규소-함유 층에 의해 형성된 추가 개구에서 상기 ACL의 노출된 부분을 상기 추가 개구 내의 ACL 부분이 완전히 제거될 때까지 계속 에칭하는 단계를 추가로 포함하는, 방법.
  5. 제1항에 있어서, 상기 개구의 측벽 표면 상에 규소-함유 층을 형성하는 단계 및 상기 기판을 수소에 노출시키는 후속 단계는 상기 규소-함유 패시베이션 층을 산화물 또는 질화물로 변환하지 않고 에칭 패시베이션 층을 형성하는, 방법.
  6. 제1항에 있어서, 규소-함유 층을 형성하는 단계는,
    상기 ACL에 생성된 개구의 측벽 표면 상에 규소 단일층을 형성하기 위해 플라즈마 없이 상기 기판을 규소-함유 전구체에 노출시키는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 비원자층 증착(ALD) 공정을 사용하여 상기 규소 단일층을 증착하는, 방법.
  8. 제6항에 있어서, 플라즈마 없이 상기 기판을 상기 규소-함유 전구체에 노출시키는 상기 단계는,
    제1 무선 주파수(RF) 소스 및 제2 RF 소스에 결합된 플라즈마 챔버 내에 상기 기판을 제공하는 단계; 및
    상기 제1 RF 소스 또는 상기 제2 RF로부터의 전력을 상기 플라즈마 챔버에 공급하지 않고 상기 규소-함유 전구체를 상기 플라즈마 챔버에 공급하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서, 상기 플라즈마 챔버 내에 상기 기판을 제공하는 상기 단계는 용량 결합 플라즈마(CCP) 챔버 또는 유도 결합 플라즈마(ICP) 챔버 내에 상기 기판을 제공하는 단계를 포함하는, 방법.
  10. 제2항에 있어서, 상기 규소-함유 전구체는 아미노실란을 포함하는, 방법.
  11. 제2항에 있어서, 상기 규소-함유 전구체는 디-이소프로필아미노실란을 포함하는, 방법.
  12. 제6항에 있어서, 상기 규소-함유 전구체는 아미노실란을 포함하는, 방법.
  13. 제6항에 있어서, 상기 규소-함유 전구체는 디-이소프로필아미노실란을 포함하는, 방법.
  14. 제2항에 있어서, 상기 기판을 수소에 노출시키는 단계는 상기 기판을 수소 플라즈마에 노출시키는 단계를 포함하는, 방법.
  15. 방법으로서,
    상기 기판 상에 형성된 하나 이상의 하부 층 상에 비정질 탄소 층(ACL)을 형성하는 단계로서, 상기 ACL의 두께는 1 마이크로미터(㎛)보다 큰, 단계;
    상기 ACL 위에 패터닝된 마스크 층을 형성하는 단계;
    상기 ACL에 개구를 생성하기 위해 상기 패터닝된 마스크 층에 의해 덮이지 않은 ACL의 노출된 부분을 에칭하는 단계로서, 상기 ACL의 노출된 부분은 상기 ACL의 두께보다 작은 제1 깊이로 부분적으로 에칭되는, 단계;
    상기 ACL에 생성된 개구의 측벽 표면 상에 비산화물 및 비질화물인 패시베이션 층을 형성하는 단계; 및
    상기 규소 층의 표면 특성을 변화시키기 위해 상기 기판을 수소에 후속 노출시키는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서, 상기 기판을 수소에 노출시키는 단계는 상기 기판을 수소 플라즈마에 노출시키는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 상기 개구를 상기 제1 깊이보다 큰 제2 깊이까지 계속 에칭하는 단계를 추가로 포함하는, 방법.
  18. 제1항에 있어서, 상기 개구의 측벽 표면 상에 추가 규소-함유 층을 형성하는 단계, 및 상기 규소-함유 층에 의해 형성된 추가 개구에서 상기 ACL의 노출된 부분을 상기 추가 개구 내의 ACL 부분이 완전히 제거될 때까지 계속 에칭하는 단계를 추가로 포함하는, 방법.
  19. 제1항에 있어서, 패시베이션 층을 형성하는 단계는,
    상기 ACL에 생성된 개구의 측벽 표면 상에 단일층을 형성하기 위해 플라즈마 없이 상기 기판을 전구체에 노출시키는 단계
    를 포함하는, 방법.
  20. 제19항에 있어서, 플라즈마 없이 상기 기판을 상기 전구체에 노출시키는 상기 단계는,
    제1 무선 주파수(RF) 소스 및 제2 RF 소스에 결합된 플라즈마 챔버 내에 상기 기판을 제공하는 단계; 및
    상기 제1 RF 소스 또는 상기 제2 RF로부터의 전력을 상기 플라즈마 챔버에 공급하지 않고 상기 전구체를 상기 플라즈마 챔버에 공급하는 단계
    를 포함하는, 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195723B1 (en) * 2020-12-11 2021-12-07 Tokyo Electron Limited Non-atomic layer deposition (ALD) method of forming sidewall passivation layer during high aspect ratio carbon layer etch
JPWO2024019123A1 (ko) * 2022-07-22 2024-01-25
JP2025128419A (ja) * 2022-07-22 2025-09-03 住友精化株式会社 炭素原子含有膜のドライエッチング方法
US20240096640A1 (en) * 2022-09-20 2024-03-21 Tokyo Electron Limited High Aspect Ratio Contact (HARC) Etch
US20240112919A1 (en) * 2022-09-29 2024-04-04 Tokyo Electron Limited Low-Temperature Etch
KR20240059375A (ko) * 2022-10-27 2024-05-07 피에스케이 주식회사 기판 처리 방법
CN116047859B (zh) * 2023-03-02 2024-09-17 广州新锐光掩模科技有限公司 光掩模钝化层制造方法
US20250046603A1 (en) * 2023-07-31 2025-02-06 Tokyo Electron Limited Atomic Layer Deposition of Passivation Layer
US12598932B2 (en) * 2023-09-26 2026-04-07 Tokyo Electron Limited Methods and structures for improving etch profile of underlying layers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192976A1 (en) * 2000-08-31 2002-12-19 Micron Technology, Inc. Self-aligned PECVD etch mask
KR20030012866A (ko) * 2000-05-31 2003-02-12 인터내셔널 비지네스 머신즈 코포레이션 딥 트렌치 실리콘 에칭에 대한 반응성 이온 에칭 래그를감소하는 방법
US20110250757A1 (en) * 2010-04-09 2011-10-13 Elpida Memory, Inc. Method of manufacturing semiconductor device
KR20140112009A (ko) * 2012-01-12 2014-09-22 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치의 제조방법
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제
US20170178920A1 (en) * 2014-12-04 2017-06-22 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630677B1 (ko) * 2003-07-02 2006-10-02 삼성전자주식회사 포토레지스트 패턴에의 불소를 포함하지 않는 탄소 함유폴리머 생성을 위한 플라즈마 전처리를 포함하는 식각 방법
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US9852923B2 (en) * 2015-04-02 2017-12-26 Applied Materials, Inc. Mask etch for patterning
US9659788B2 (en) * 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US11037798B2 (en) * 2016-11-09 2021-06-15 Tokyo Electron Limited Self-limiting cyclic etch method for carbon-based films
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US11127599B2 (en) * 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
US11195723B1 (en) * 2020-12-11 2021-12-07 Tokyo Electron Limited Non-atomic layer deposition (ALD) method of forming sidewall passivation layer during high aspect ratio carbon layer etch

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012866A (ko) * 2000-05-31 2003-02-12 인터내셔널 비지네스 머신즈 코포레이션 딥 트렌치 실리콘 에칭에 대한 반응성 이온 에칭 래그를감소하는 방법
US20020192976A1 (en) * 2000-08-31 2002-12-19 Micron Technology, Inc. Self-aligned PECVD etch mask
US20110250757A1 (en) * 2010-04-09 2011-10-13 Elpida Memory, Inc. Method of manufacturing semiconductor device
KR20140112009A (ko) * 2012-01-12 2014-09-22 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치의 제조방법
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제
US20170178920A1 (en) * 2014-12-04 2017-06-22 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch

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