KR20230120249A - 회로 기판을 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 상기 개구부를 향해 수평 방향으로 돌출되며; 상기 회로 기판 상에 배치되는 투명 기판; 상기 회로 기판에 실장되는 이미지 센서 칩; 상기 회로 기판의 상기 제1 부분의 하면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및 상기 연결 단자를 덮으며 상기 이미지 센서 칩의 상면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함한다. 상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 크다.

Description

회로 기판을 갖는 반도체 패키지{SEMICONDUCTOR PACKAGES HAVING CIRCUIT BOARDS}
본 개시의 기술적 사상은 회로 기판을 갖는 반도체 패키지에 관한 것이다.
씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자 제품의 소형화 및 다기능화를 위해 이미지 센서를 포함하는 반도체 패키지의 소형화가 요구되고 있다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 이미지 센서 칩이 실장되는 리세스 영역을 갖는 회로 기판을 포함하는 반도체 패키지를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 패키지는 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 상기 개구부를 향해 수평 방향으로 돌출되며; 상기 회로 기판 상에 배치되는 투명 기판; 상기 회로 기판에 실장되며 상기 투명 기판과 대향하는 활성 어레이 영역을 포함하는 이미지 센서 칩; 상기 회로 기판의 상기 제1 부분의 하면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및 상기 연결 단자를 덮으며 상기 이미지 센서 칩의 상면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함할 수 있다. 상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 클 수 있다.
본 개시의 실시 예들에 따른 반도체 패키지는 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 단면도에서, 상기 제2 부분은 상기 제1 부분보다 수평 방향으로 더 연장되며; 상기 회로 기판 상에 배치되는 투명 기판; 상기 회로 기판에 실장되며 상기 투명 기판과 대향하는 활성 어레이 영역을 포함하는 이미지 센서 칩; 상기 회로 기판의 상기 제2 부분의 상면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및 상기 연결 단자를 덮으며 상기 이미지 센서 칩의 하면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함할 수 있다. 상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 클 수 있다.
본 개시의 실시 예들에 따른 반도체 패키지는 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 상기 개구부를 향해 수평 방향으로 돌출되며; 상기 회로 기판 상에 배치되는 투명 기판; 상기 회로 기판과 상기 투명 기판 사이의 접착제; 상기 회로 기판에 실장되는 이미지 센서 칩, 상기 이미지 센서 칩은 광전 변환 소자를 포함하는 상부 반도체 칩, 상기 상부 반도체 칩과 접합되며 하부 배선 층을 포함하는 하부 반도체 칩 및 상기 상부 반도체 칩 상의 활성 어레이 영역을 포함하며; 상기 회로 기판의 상기 제1 부분의 하면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및 상기 연결 단자를 덮으며 상기 이미지 센서 칩의 상면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함할 수 있다. 상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 클 수 있다.
본 개시의 실시 예들에 따르면 반도체 패키지는 리세스 영역이 형성된 회로 기판을 포함하며, 이미지 센서 칩이 상기 리세스 영역 내에 실장되므로 더 작은 크기의 반도체 패키지를 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 평면도이다.
도 3은 도 1에 도시된 반도체 패키지의 일부 확대도이다.
도 4 내지 도 7은 본 개시의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들 및 평면도이다.
도 8 및 도 9는 본 개시의 실시 예들에 따른 반도체 패키지의 수직 단면도들이다.
도 10은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 11은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 12는 도 11에 도시된 반도체 패키지의 일부 확대도이다.
도 13 내지 도 15는 본 개시의 실시 예들에 따른 반도체 패키지의 수직 단면도들이다.
도 16은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 17 및 도 18은 본 개시의 일부 실시 예들에 따른 반도체 패키지의 수직 단면도들이다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다. 도 2는 도 1에 도시된 반도체 패키지의 평면도이다.
도 1을 참조하면, 반도체 패키지(100)는 투명 기판(110), 접착제(112), 회로 기판(120) 및 이미지 센서 칩(130)을 포함할 수 있다. 투명 기판(110)은 접착제(112)에 의해 회로 기판(120)에 부착될 수 있으며, 이미지 센서 칩(130)과 대향할 수 있다. 투명 기판(110)의 수평 폭은 회로 기판(120)의 수평 폭보다 클 수 있다. 예를 들어, 투명 기판(110)의 수평 폭은 회로 기판(120)의 최대 수평 폭보다 클 수 있다.
투명 기판(110)은 아크릴과 같은 투명 고분자 물질을 포함하거나 유리(glass)일 수 있다. 일 실시 예에서, 투명 기판(110)은 이미지 센서 칩(130)으로 유입되는 입사광의 특정 성분을 필터링할 수 있다. 예를 들어, 투명 기판(110)은 적외선 차단 필터(IR cut filter)를 포함할 수 있다. 또는 투명 기판(110)은 적외선 차단 물질을 포함할 수 있다.
접착제(112)는 투명 기판(110)과 회로 기판(120) 사이에 배치될 수 있다. 예를 들어, 접착제(112)는 투명 기판(110)의 하면 및 회로 기판(120)의 상면과 접할 수 있다. 일 실시 예에서, 접착제(112)의 수평 폭은 회로 기판(120)의 상면의 수평 폭보다 작을 수 있다. 접착제(112)는 폴리머계 재료를 포함할 수 있다. 일 실시 예에서, 접착제(112)는 광열 변환(light-to-heat-conversion; LTHC) 릴리스 코팅 재료를 포함할 수 있으며, 가열에 의해 열 박리(thermal-release)될 수 있다. 또는 일 실시 예에서, 접착제(112)는 자외선(ultra-violet; UV) 광에 의해 박리되는 UV 접착제(112)를 포함할 수 있다.
회로 기판(120)은 접착제(112)에 부착될 수 있으며, 이미지 센서 칩(130)과 전기적으로 연결될 수 있다. 도 2에 도시된 바와 같이, 회로 기판(120)은 내부에 개구부(OP)를 포함할 수 있으며, 개구부(OP)를 둘러싸도록 수평 방향으로 연장될 수 있다. 예를 들어, 평면도에서 개구부(OP)는 사각형일 수 있으며, 회로 기판(120)은 속이 빈 사각형(hollow rectangle) 또는 프레임 형상을 가질 수 있다. 개구부(OP)는 이미지 센서 칩(130)을 노출시킬 수 있으며, 투명 기판(110)을 통해 입사된 입사광이 이미지 센서 칩(130)으로 전달되도록 할 수 있다.
다시 도 1을 참조하면, 회로 기판(120)은 그 하면(예를 들어, 투명 기판(110)을 향하는 면과 반대되는 면)에 형성된 리세스 영역(R)을 포함할 수 있다. 리세스 영역(R)은 수평 방향으로 연장될 수 있다. 일 실시 예에서, 회로 기판(120)은 접착제(112)와 접하는 제1 부분(120a) 및 상기 제1 부분(120a)의 아래에 배치되는 제2 부분(120b)을 포함할 수 있다. 제1 부분(120a) 및 제2 부분(120b)은 수평 방향으로 연장될 수 있으며, 평면도에서 프레임 형상을 가질 수 있다. 단면도에서, 제1 부분(120a)은 제2 부분(120b)보다 수평 방향으로 더 연장되는 형상을 가질 수 있다. 제1 부분(120a)의 하면(120a2) 및 제2 부분(120b)의 내부 측면(120b1)은 상기 리세스 영역(R)에 의해 노출될 수 있다. 수평 방향으로 연장되는 제1 부분(120a)의 내부 측면(120a1)은 개구부(OP)에 의해 노출될 수 있다. 제2 부분(120b)은 제1 부분(120a)과 일체로 형성될 수 있으며, 제2 부분(120b)의 내부 측면(120b1)은 수평 방향으로 연장될 수 있다. 제1 부분(120a)의 하면(120a2) 및 제2 부분(120b)의 내부 측면(120b1)은 이미지 센서 칩(130)과 대향할 수 있다.
일 실시 예에서, 제2 부분(120b)의 내부 측면(120b1)과 이미지 센서 칩(130) 사이의 수평 폭(W)은 250㎛ 내지 1000㎛일 수 있다. 회로 기판(120)의 전체의 두께(T1)(예를 들어, 제1 부분(120a) 및 제2 부분(120b)의 두께의 총합)은 500㎛ 내지 650㎛일 수 있다. 제2 부분(120b)의 두께(T2)는 350㎛ 내지 500㎛일 수 있다.
일 실시 예에서, 회로 기판(120)은 상부 패드(122) 및 하부 패드(124)를 포함할 수 있다. 상부 패드(122)는 제1 부분(120a)의 하면(120a2)에 배치될 수 있으며, 하부 패드(124)는 제2 부분(120b)의 하면(120b2)에 배치될 수 있다. 도시되지는 않았으나, 회로 기판(120) 내부의 배선에 의해 상부 패드(122)는 하부 패드(124)와 전기적으로 연결될 수 있다. 상부 패드(122)는 또한 이미지 센서 칩(130)과 전기적으로 연결될 수 있다. 상부 패드(122) 및 하부 패드(124)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 납(Pd), 백금(Pt), 금(Au) 및 은(Ag)와 같은 금속을 포함할 수 있다.
일 실시 예에서, 열팽창계수를 낮추기 위해 회로 기판(120)은 세라믹 물질을 포함할 수 있다. 예를 들어, 회로 기판(120)은 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 질화 규소(Si3N4) 또는 이들의 조합을 포함할 수 있다. 또한 소결성을 높이기 위해 회로 기판(120)은 철(Fe), 코발트(Co), 구리(Cu) 등의 첨가물을 더 포함할 수 있다.
이미지 센서 칩(130)은 투명 기판(110)과 대향하도록 회로 기판(120)에 실장될 수 있다. 예를 들어, 이미지 센서 칩(130)은 하면(131a), 상기 하면(131a)과 반대되는 상면(131b) 및 상기 상면(131b) 상의 활성 어레이 영역(132)을 포함할 수 있다. 회로 기판(120)의 개구부(OP)는 이미지 센서 칩(130)의 활성 어레이 영역(132)을 노출시킬 수 있으며, 활성 어레이 영역(132)은 투명 기판(110)과 대향할 수 있다. 상술한 바와 같이, 투명 기판(110)을 통해 입사된 입사광이 이미지 센서 칩(130)으로 전달될 수 있다.
일 실시 예에서, 이미지 센서 칩(130)의 하면(131a)은 회로 기판(120)의 하면(예를 들어, 제2 부분(120b)의 하면(120b2))보다 높은 레벨에 위치할 수 있다. 이미지 센서 칩(130)의 상면(131b)은 회로 기판(120)의 제1 부분(120a)의 하면(120a2)보다 낮은 레벨에 위치할 수 있다. 이미지 센서 칩(130)의 상면(131b)과 회로 기판(120)의 제1 부분(120a)의 하면(120a2) 사이의 거리는 30㎛ 내지 50㎛일 수 있다.
반도체 패키지(100)는 회로 기판(120)과 이미지 센서 칩(130) 사이에 배치되는 연결 단자(134) 및 갭 필 부재(136)를 더 포함할 수 있다. 연결 단자(134)는 이미지 센서 칩(130)의 상면(131b) 및 회로 기판(120)의 제1 부분(120a)의 하면(120a2)과 접할 수 있다. 예를 들어 연결 단자(134)는 회로 기판(120)의 상부 패드(122)와 접할 수 있다. 연결 단자(134)는 도전성 물질을 포함할 수 있으며, 회로 기판(120)과 이미지 센서 칩(130)은 연결 단자(134)를 통해 서로 전기적으로 연결될 수 있다. 연결 단자(134)는 원형, 타원형 등과 같은 볼 형상을 가질 수 있다. 일 실시 예에서, 연결 단자(134)는 Au 또는 Au-Pd 합금을 포함할 수 있다.
갭 필 부재(136)는 회로 기판(120)과 이미지 센서 칩(130) 사이의 공간을 채울 수 있다. 예를 들어, 갭 필 부재(136)는 회로 기판(120)의 제1 부분(120a)의 하면(120a2), 제2 부분(120b)의 내부 측면(120b1)을 덮을 수 있으며, 이미지 센서 칩(130)의 상면(131b)의 일부 및 측면을 덮을 수 있다. 갭 필 부재(136)는 또한 연결 단자(134)를 덮을 수 있으며, 연결 단자(134)를 외부 충격으로부터 보호할 수 있다. 갭 필 부재(136)는 활성 어레이 영역(132)을 덮지 않을 수 있다. 갭 필 부재(136)는 NCP(Non Conductive Paste), NCF(Non Conductive Film), CUF(Capillary Underfill) 또는 기타 절연성 물질을 포함할 수 있다.
도 3은 도 1에 도시된 반도체 패키지의 일부 확대도이다.
도 3을 참조하면, 이미지 센서 칩(130)은 상부 반도체 칩(140) 및 하부 반도체 칩(150)을 포함할 수 있다. 예를 들어, 이미지 센서 칩(130)은 상부 반도체 칩(140)과 하부 반도체 칩(150)을 접합하여 형성될 수 있다.
상부 반도체 칩(140)은 상부 반도체 층(140a), 상부 회로 층(140b), 상기 상부 반도체 층(140a) 상의 마이크로 렌즈 어레이(LA) 및 컬러 필터 어레이(FA)를 포함할 수 있다. 상부 반도체 층(140a)은 그 내부에 광전 변환 소자들(PD)을 포함할 수 있다. 광전 변환 소자들(PD)은 상부 반도체 층(140a)의 중심부에 배치될 수 있다. 광전 변환 소자들(PD)은 소자 분리막에 의해 서로 전기적으로 분리될 수 있으며, 상부 반도체 층(140a)의 도전형과 다른 도전형을 가질 수 있다. 상부 반도체 층(140a)은 반도체 물질을 포함하는 기판일 수 있다. 예를 들어, 상기 상부 반도체 층(140a)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
컬러 필터 어레이(FA)는 상부 반도체 층(140a) 상에 배치될 수 있으며, 마이크로 렌즈 어레이(LA)는 컬러 필터 어레이(FA) 상에 배치될 수 있다. 컬러 필터 어레이(FA)는 컬러 필터들로 구성될 수 있으며, 컬러 필터들은 광전 변환 소자들(PD)과 대응되게 배치될 수 있다. 컬러 필터들은 적색 컬러 필터, 청색 컬러 필터 및 녹색 컬러필터를 포함할 수 있다. 컬러 필터들은 Bayer 구조, Tetra 구조 또는 Nona 구조의 배열 형태를 가질 수 있다. 컬러 필터 어레이(FA) 및 마이크로 렌즈 어레이(LA)는 상부 반도체 층(140a)의 중심부에 배치될 수 있으며, 컬러 필터 어레이(FA) 및 마이크로 렌즈 어레이(LA)는 활성 어레이 영역(132)을 구성할 수 있다.
상부 회로 층(140b)은 상부 반도체 층(140a)의 하부에 배치될 수 있다. 상부 회로 층(140b)은 상부 배선 층(142) 및 상부 접합 패드(144)를 포함할 수 있다. 상부 회로 층(140b)은 광전 변환 소자들(PD)과 전기적으로 연결될 수 있다. 예를 들어, 상부 회로 층(140b)은 광전 변환 소자들(PD)의 구동을 위한 트랜지스터를 포함할 수 있으며, 상기 트랜지스터는 상부 배선 층들(142) 중 적어도 하나와 전기적으로 연결될 수 있다. 상부 접합 패드(144)는 상부 회로 층(140b)의 하면에 배치될 수 있으며, 상부 배선 층들(142) 중 적어도 하나와 전기적으로 연결될 수 있다. 상부 회로 층(140b)은 상기 상부 배선 층(142) 및 상부 접합 패드(144)를 덮는 층간 절연층을 더 포함할 수 있다.
상부 반도체 칩(140)은 상부 관통 비아(146) 및 연결 패드(148)를 더 포함할 수 있다. 상부 관통 비아(146)는 상부 반도체 층(140a)의 상면으로부터 수직으로 연장될 수 있으며, 상부 반도체 층(140a) 및 상부 회로 층(140b)을 관통할 수 있다. 연결 패드(148)는 상부 반도체 층(140a)의 상면에 배치될 수 있으며, 상부 관통 비아(146)와 접할 수 있다. 연결 패드(148)는 또한 연결 단자(134)와 접할 수 있으며, 연결 단자(134)와 상부 관통 비아(146)를 전기적으로 연결시킬 수 있다. 일 실시 예에서, 연결 패드(148)는 관통 비아(146)와 직접적으로 접하지 않을 수 있다. 예를 들어, 상부 반도체 층(140a)의 상면 상에 형성되며 연결 패드(148)와 전기적으로 연결되는 패드가 배치될 수 있으며, 상기 패드가 관통 비아(146)와 접할 수 있다. 상부 배선 층(142), 상부 접합 패드(144), 상부 관통 비아(146) 및 연결 패드(148)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 납(Pd), 백금(Pt), 금(Au) 및 은(Ag)과 같은 금속을 포함할 수 있다. 일 실시 예에서, 연결 단자(134)의 수평 폭(D)(예를 들어, 연결 단자(134)의 최대 수평 폭)은 50㎛ 내지 70㎛일 수 있다. 연결 단자(134)의 높이(H)는 40㎛ 내지 65㎛일 수 있다. 하부 반도체 칩(150)은 상부 반도체 칩(140)의 아래에 배치될 수 있으며, 이미지 센서 칩(130)을 구동하기 위한 로직 회로들을 포함하는 로직 칩일 수 있다. 하부 반도체 칩(150)은 하부 반도체 층(150a) 및 하부 회로 층(150b)을 포함할 수 있다. 하부 반도체 층(150a)은 반도체 물질을 포함하는 기판일 수 있다. 예를 들어, 상기 하부 반도체 층(150a)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 상기 로직 회로는 하부 반도체 층(150a) 상에 배치될 수 있다.
하부 회로 층(150b)은 하부 반도체 층(150a) 상에 배치될 수 있으며 상부 회로 층(140b)과 접할 수 있다. 예를 들어, 하부 회로 층(150b)은 하부 배선 층(152) 및 하부 접합 패드(154)를 포함할 수 있다. 하부 배선 층(152)은 상기 로직 회로와 전기적으로 연결될 수 있다. 일부 하부 접합 패드(154)는 대응하는 상부 접합 패드(144)와 접합될 수 있다. 일부 하부 접합 패드(154)는 상부 관통 비아(146)와 접할 수 있다. 하부 반도체 칩(150)은 상부 관통 비아(146)를 통해 연결 단자(134)와 전기적으로 연결될 수 있다. 하부 회로 층(150b)은 상기 하부 배선 층(152) 및 하부 접합 패드(154)를 덮는 층간 절연층을 더 포함할 수 있다.
도 4 내지 도 7은 본 개시의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들 및 평면도이다.
일 실시 예에서 반도체 패키지(100)는 WLP(wafer level packaging) 방식으로 형성될 수 있다. 예를 들어, 도 4를 참조하면, 보호 테이프(T) 및 상기 보호 테이프(T) 상의 투명 기판(110)이 제공될 수 있다. 투명 기판(110)은 판 형상일 수 있으며, 예를 들어 원판 형상을 가질 수 있다.
도 5를 참조하면, 투명 기판(110) 상에 회로 기판(120)들이 배치될 수 있다. 회로 기판(120)들은 서로 일정한 간격으로 배치될 수 있으며, 접착제(112)에 의해 투명 기판(110) 상에 부착될 수 있다. 접착제(112)는 예를 들어 UV 접착제(112)일 수 있다.
도 6을 참조하면, 회로 기판(120) 상에 이미지 센서 칩(130)이 실장될 수 있다. 도 1을 참조하여 설명된 바와 같이, 이미지 센서 칩(130)은 활성 어레이 영역(132)이 투명 기판(110)을 향하도록 실장될 수 있으며, 연결 단자(134)에 의해 회로 기판(120)과 연결될 수 있다. 일 실시 예에서, 연결 단자(134)는 와이어 본딩과 동일한 방식으로 형성될 수 있다. 예를 들어, 와이어에 연결된 도전성 물질이 연결 패드(148) 상에 부착되고, 상기 와이어를 상기 도전성 물질로 분리시킴으로써 연결 단자(134)가 형성될 수 있다. 와이어 본딩 공정은 에폭시 수지와 같은 절연 물질을 덮는 몰딩 공정과 비교하여 비교적 낮은 온도로 진행되므로, 제조 공정에서 열팽창에 의한 회로 기판(120) 및 이미지 센서 칩(130)의 손상을 방지할 수 있다.
이미지 센서 칩(130)이 실장된 후, 갭 필 부재(136)가 회로 기판(120)과 이미지 센서 칩(130) 사이에 제공될 수 있다. 갭 필 부재(136)는 디스펜싱 방식으로 제공될 수 있다. 예를 들어, 갭 필 부재(136)는 회로 기판(120)의 제2 부분(120b)의 내부 측면(120b1)과 이미지 센서 칩(130)의 측면 사이의 공간으로 제공되어, 연결 단자(134)를 덮도록 회로 기판(120)의 제1 부분(120a)의 하면(120a2)과 이미지 센서 칩(130)의 상면(131b) 사이로 흘러 들어갈 수 있다.
도 7은 도 6의 상방 평면도에 대응할 수 있다. 도 7에 도시된 바와 같이, 투명 기판(110) 상에 일정한 간격으로 회로 기판(120)이 배치될 수 있으며, 각 회로 기판(120)에는 이미지 센서 칩(130)이 실장될 수 있다. 회로 기판(120)들이 개별적으로 분리되도록 투명 기판(110)을 절단하여 도 1에 도시된 반도체 패키지(100)가 형성될 수 있다.
본 개시의 반도체 패키지(100)는 리세스 영역(R)이 형성된 회로 기판(120)을 포함하며, 이미지 센서 칩(130)이 상기 리세스 영역(R) 내에 실장되므로 더 작은 크기의 반도체 패키지(100)를 구현할 수 있다. 또한, 에폭시 수지 등의 물질로 회로 기판(120)을 덮는 몰딩 공정이 수행되지 않으므로, 몰딩 부재의 열팽창에 의한 손상을 줄일 수 있다.
도 8 및 도 9는 본 개시의 실시 예들에 따른 반도체 패키지의 수직 단면도들이다. 예를 들어, 도 8 및 도 9는 일부 실시 예들에 따른 반도체 패키지의 수직 단면도의 일부 확대도들이다.
도 8을 참조하면, 반도체 패키지(100)는 회로 기판(120)과 이미지 센서 칩(130)을 연결하는 복수의 연결 단자(134)를 포함할 수 있다. 예를 들어, 이미지 센서 칩(130)의 상면(131b) 상에 복수의 연결 단자(134)는 순차적으로 적층된 적층 구조를 가질 수 있다. 도 6을 참조하여 설명된 바와 같이, 연결 단자(134)는 와이어 본딩 공정에서, 와이어에 연결된 도전성 물질을 상기 와이어로부터 분리하여 형성될 수 있다. 일 실시 예에서, 소정의 높이 조건을 충족시키기 위해, 상기 방법을 이용하여 복수의 연결 단자(134)가 적층될 수 있다. 도 8에는 두 개의 연결 단자(134)가 예시되어 있으나, 이에 제한되지 않는다. 일부 실시 예들에서, 3개 이상의 연결 단자(134)가 적층 구조를 이룰 수 있다.
도 9를 참조하면, 일 실시 예에서, 갭 필 부재(136)는 이미지 센서 칩(130)의 하면(131a)을 부분적으로 덮을 수 있다. 도 6을 참조하여 설명된 바와 같이, 갭 필 부재(136)는 회로 기판(120)의 제2 부분(120b)의 내부 측면(120b1)과 이미지 센서 칩(130)의 측면 사이의 공간으로 제공되어 이미지 센서 칩(130)의 상면(131b)을 덮도록 흘러들어갈 수 있다. 일 실시 예에서, 갭 필 부재(136)는 흘러 넘쳐 이미지 센서 칩(130)의 하면(131a)을 덮을 수 있다. 그러나, 갭 필 부재(136)는 회로 기판(120)의 하면을 덮지 않을 수 있다.
도 10은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 10을 참조하면, 일 실시 예에 따른 반도체 패키지(200)는 이미지 센서 칩(130) 하부에 배치되는 히트 스프레더(230) 및 접착 필름(232)을 더 포함할 수 있다. 히트 스프레더(230)는 접착 필름(232)에 의해 이미지 센서 칩(130)에 부착될 수 있다. 예를 들어, 접착 필름(232)은 이미지 센서 칩(130)의 하면(131a) 상에 배치될 수 있으며, 히트 스프레더(230)는 접착 필름(232) 상에 배치될 수 있다. 히트 스프레더(230)의 하면은 회로 기판(120)의 하면보다 높은 레벨에 위치할 수 있다. 도 10에는 갭 필 부재(136)가 히트 스프레더(230) 및 접착 필름(232)과 접하지 않는 것으로 도시되어 있으나, 이에 제한되지 않는다.
히트 스프레더(230)는 이미지 센서 칩(130)에서 발생되는 열을 방출하는 것을 도울 수 있다. 일 실시 예에서, 히트 스프레더(230)는 더미 기판일 수 있으며 실리콘을 포함할 수 있다. 일 실시 예에서, 히트 스프레더(230)는 은(Ag), 구리(Cu), 니켈(Ni), 금(Au)과 같은 금속을 포함할 수 있다. 접착 필름(232)은 폴리머, 레진, 또는 에폭시 및 충진제를 포함하는 열 계면 물질(thermal interface material; TIM)을 포함할 수 있다. 상기 충진제는 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 붕소 질화물, 및 다이아몬드 파우더와 같은 유전체 충진제를 포함할 수 있다. 상기 충진제는 또한 은, 구리, 알루미늄 등과 같은 금속 충진제일 수 있다.
도 11은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다. 도 12는 도 11에 도시된 반도체 패키지의 일부 확대도이다.
도 11을 참조하면, 일 실시 예에 따른 반도체 패키지(300)는 이미지 센서 칩(130) 하부에 배치되는 반도체 칩(330), 범프(332) 및 언더필(334)을 더 포함할 수 있다. 반도체 칩(330)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩일 수 있다. 반도체 칩(330)은 범프(332)에 의해 이미지 센서 칩(130)에 연결될 수 있으며, 언더필(334)은 이미지 센서 칩(130)과 반도체 칩(330) 사이의 공간을 채울 수 있으며, 범프들(332)을 덮을 수 있다. 반도체 칩(330)의 하면은 회로 기판(120)의 하면보다 높은 레벨에 위치할 수 있다. 도 11에는 이미지 센서 칩(130) 하부에 하나의 반도체 칩(330)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 일부 실시 예들에서, 이미지 센서 칩(130) 하부에 복수의 반도체 칩이 배치될 수 있다.
도 12를 참조하면, 반도체 패키지(300)의 상부 반도체 칩(140)은 도 3에 도시된 반도체 패키지(100)의 상부 반도체 칩(140)과 동일한 구조를 가질 수 있다. 일 실시 예에서, 반도체 패키지(300)의 하부 반도체 칩(150)은 하부 반도체 층(150a), 하부 회로 층(150b), 재배선 층(150c) 및 하부 관통 비아(156)를 포함할 수 있다. 반도체 패키지(300)의 하부 반도체 층(150a) 및 하부 회로 층(150b)은 도 3에 도시된 반도체 패키지(100)의 하부 반도체 층(150a) 및 하부 회로 층(150b)과 동일한 구조를 가질 수 있다.
재배선 층(150c)은 하부 반도체 층(150a)의 아래에 배치될 수 있으며, 범프(332)와 접할 수 있다. 재배선 층(150c)은 내부에 배선 층들을 포함할 수 있으며, 상기 배선 층들은 범프(332)와 하부 회로 층(150b)을 전기적으로 연결시킬 수 있다. 예를 들어, 하부 관통 비아(156)는 하부 반도체 층(150a)을 관통하여 하부 회로 층(150b)으로부터 재배선 층(150c)으로 연장될 수 있다. 관통 비아는 하부 회로 층(150b) 및 재배선 층(150c)의 배선 층들 중 적어도 하나와 전기적으로 연결될 수 있다. 도 11 및 도 12에는 갭 필 부재(136)가 반도체 칩(330) 및 언더필(334)과 접하지 않는 것으로 도시되어 있으나, 이에 제한되지 않는다.
도 13 내지 도 15는 본 개시의 실시 예들에 따른 반도체 패키지의 수직 단면도들이다.
도 13을 참조하면, 일 실시 예에 따른 반도체 패키지(400)는 이미지 센서 칩(130) 하부에 배치되는 히트 스프레더(230) 및 반도체 칩(330)을 포함할 수 있다. 히트 스프레더(230)는 접착 필름(232)에 의해 이미지 센서 칩(130)에 부착될 수 있으며, 반도체 칩(330)은 범프(332)에 의해 이미지 센서 칩(130)에 연결될 수 있다. 일 실시 예에서, 갭 필 부재(136)는 히트 스프레더(230) 및 반도체 칩(330)과 접하지 않을 수 있으나, 이에 제한되지 않는다.
도 14를 참조하면, 반도체 패키지(500)는 갭 필 부재(536)를 제외하고는 도 13에 도시된 반도체 패키지(400)와 동일한 구조를 가질 수 있다. 일 실시 예에서, 갭 필 부재(536)는 히트 스프레더(230) 및 반도체 칩(330)과 접할 수 있다. 예를 들어, 갭 필 부재(536)는 히트 스프레더(230), 접착 필름(232), 반도체 칩(330) 및 언더필(334)의 측면과 접할 수 있다.
도 15를 참조하면, 반도체 패키지(500)는 갭 필 부재(536)를 제외하고는 도 13에 도시된 반도체 패키지(400)와 동일한 구조를 가질 수 있다. 일 실시 예에서, 갭 필 부재(536)는 히트 스프레더(230) 및 반도체 칩(330)의 하면을 부분적으로 덮을 수 있다. 그러나, 갭 필 부재(536)는 회로 기판(120)의 하면을 덮지 않을 수 있다.
도 16은 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 16을 참조하면, 반도체 패키지(600)는 투명 기판(110)의 아래에 배치되는 회로 기판(620) 및 상기 회로 기판(620) 상에 실장되는 이미지 센서 칩(630)을 포함할 수 있다. 일 실시 예에서, 반도체 패키지(600)는 WLP 방식으로 형성되지 않을 수 있다. 예를 들어, 회로 기판(620) 상에 이미지 센서 칩(630)이 실장된 후, 투명 기판(110)이 회로 기판(620) 상에 부착되어 반도체 패키지(600)가 형성될 수 있다. 일 실시 예에서, 투명 기판(110)의 수평 폭은 회로 기판(620)의 수평 폭보다 클 수 있다.
일 실시 예에서, 회로 기판(620)은 그 상면(예를 들어, 투명 기판(110)을 향하는 면)에 형성된 리세스 영역(R)을 포함할 수 있다. 상기 리세스 영역(R)은 수평 방향으로 연장될 수 있다. 일 실시 예에서, 회로 기판(620)은 접착제(112)와 접하는 제1 부분(620a) 및 상기 제1 부분(620a)의 아래에 배치되는 제2 부분(620b)을 포함할 수 있다. 제1 부분(620a) 및 제2 부분(620b)은 수평 방향으로 연장될 수 있으며, 평면도에서 프레임 형상을 가질 수 있다. 단면도에서, 제2 부분(620b)은 제1 부분(620a)보다 수평 방향으로 더 연장될 수 있다. 제1 부분(620a)의 내부 측면(620a1) 및 제2 부분(620b)의 상면(620b1)은 상기 리세스 영역(R)에 의해 노출될 수 있다. 제2 부분(620b)은 제1 부분(620a)과 일체로 형성될 수 있으며, 제2 부분(620b)은 이미지 센서 칩(630)이 노출되도록 중심부가 비어 있을 수 있다. 제1 부분(620a)의 내부 측면(620a1) 및 제2 부분(620b)의 상면(620b1)은 이미지 센서 칩(630)과 대향할 수 있다.
일 실시 예에서, 회로 기판(620)은 상부 패드(622) 및 하부 패드(624)를 포함할 수 있다. 상부 패드(622)는 제2 부분(620b)의 상면(620b1)에 배치될 수 있으며, 하부 패드(624)는 제2 부분(620b)의 하면(620b2)에 배치될 수 있다.
이미지 센서 칩(630)은 투명 기판(110)과 대향하도록 회로 기판(620) 상에 실장될 수 있다. 예를 들어, 이미지 센서 칩(630)은 하면(631a), 상기 하면(631a)과 반대되는 상면(631b) 및 상기 상면(631b) 상의 활성 어레이 영역(632)을 포함할 수 있다. 이미지 센서 칩(630)의 하면(631a)은 회로 기판(620)의 제2 부분(620b)의 상면(620b1)과 대향할 수 있으며, 이미지 센서 칩(630)의 측면은 회로 기판(620)의 제1 부분(620a)의 내부 측면(620a1)과 대향할 수 있다.
반도체 패키지(600)는 회로 기판(620)과 이미지 센서 칩(630) 사이에 배치되는 연결 단자(634) 및 갭 필 부재(636)를 더 포함할 수 있다. 연결 단자(634)는 이미지 센서 칩(630)의 하면(631a) 및 회로 기판(620)의 제2 부분(620b)의 상면(620b1)과 접할 수 있다. 예를 들어 연결 단자(634)는 회로 기판(620)의 상부 패드(622)와 접할 수 있다. 갭 필 부재(636)는 회로 기판(620)과 이미지 센서 칩(630) 사이의 공간을 채울 수 있다. 예를 들어, 갭 필 부재(636)는 회로 기판(620)의 제1 부분(620a)의 내부 측면(620a1), 제2 부분(620b)의 상면(620b1)을 덮을 수 있으며, 이미지 센서 칩(630)의 하면(631a)의 일부 및 측면을 덮을 수 있다.
도 17 및 도 18은 본 개시의 일부 실시 예들에 따른 반도체 패키지의 수직 단면도들이다.
도 17을 참조하면, 반도체 패키지(700)는 회로 기판(720)을 제외하고는 도 16에 도시된 반도체 패키지(600)와 동일한 구조를 가질 수 있다. 일 실시 예에서, 회로 기판(720)은 그 상면에 형성된 리세스 영역(R)을 포함할 수 있으며, 제1 부분(720a) 및 상기 제1 부분(720a)의 아래에 배치되는 제2 부분(720b)을 포함할 수 있다. 상기 리세스 영역(R)은 제1 부분(720a)의 내부 측면(620a1) 및 제2 부분(720b)의 상면(620b1)을 노출시킬 수 있다. 일 실시 예에서, 상기 제2 부분(720b)은 그 내부에 개구부를 가지지 않을 수 있으며, 단면이 사각형, 다각형 또는 원형 등인 판 형상을 가질 수 있다. 상기 제1 부분(720a)은 상기 제2 부분(720b)의 가장자리를 따라 수평 방향으로 연장되는 프레임 형상을 가질 수 있다. 도 17에는 갭 필 부재(136)가 이미지 센서 칩(130)의 하면(131a)을 부분적으로 덮는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 갭 필 부재(136)는 이미지 센서 칩(130)의 하면(131a)을 완전히 덮을 수 있다.
도 18을 참조하면, 반도체 패키지(800)는 회로 기판(720) 상에 부착되는 투명 기판(810)을 포함할 수 있다. 일 실시 예에서, 투명 기판(810)의 수평 폭은 회로 기판(120)의 수평 폭과 실질적으로 동일할 수 있다. 또한, 도 18에는 회로 기판(720)의 제2 부분(720b)이 도 17에 도시된 회로 기판(720)의 제2 부분(720b)과 동일한 구조를 갖는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 반도체 패키지(800)의 회로 기판(720)은 이미지 센서 칩(630)의 하면(631a)이 노출되도록 개구부를 포함할 수 있다. 예를 들어, 회로 기판(720)은 도 16에 도시된 반도체 패키지(600)의 회로 기판(620)과 동일한 구조를 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 패키지 110 : 투명 기판
112 : 접착제 120 : 회로 기판
120a : 제1 부분 120b : 제2 부분
122 : 상부 패드 124 : 하부 패드
130 : 이미지 센서 칩 131a : 하면
131b : 상면 132 : 활성 어레이 영역
134 : 연결 단자 136 : 갭 필 부재 140 : 상부 반도체 칩 140a : 상부 반도체 층
140b : 상부 회로 층 150 : 하부 반도체 칩
150a : 하부 반도체 층 150b : 하부 회로 층
230 : 히트 스프레더 330 : 반도체 칩

Claims (10)

  1. 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 상기 개구부를 향해 수평 방향으로 돌출되며;
    상기 회로 기판 상에 배치되는 투명 기판;
    상기 회로 기판에 실장되며 상기 투명 기판과 대향하는 활성 어레이 영역을 포함하는 이미지 센서 칩;
    상기 회로 기판의 상기 제1 부분의 하면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및
    상기 연결 단자를 덮으며 상기 이미지 센서 칩의 상면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함하며,
    상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 큰 반도체 패키지.
  2. 제1항에 있어서,
    상기 회로 기판은 그 하면에 형성된 리세스 영역을 포함하며,
    상기 제1 부분의 하면 및 상기 제2 부분의 내부 측면은 상기 리세스 영역에 의해 노출되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 이미지 센서 칩의 하면은 상기 회로 기판의 하면보다 높은 레벨에 위치하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 회로 기판은 상기 제1 부분의 하면에 배치된 상부 패드 및 상기 제2 부분의 하면에 배치된 하부 패드를 포함하며,
    상기 연결 단자는 상기 상부 패드와 접하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 연결 단자는 수직 방향으로 적층되는 복수 개의 연결 단자로 제공되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 갭 필 부재는 상기 제1 부분의 하면 및 상기 제2 부분의 내부 측면을 덮는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 부분의 내부 측면과 상기 이미지 센서 칩 사이의 수평 폭은 250㎛ 내지 1000㎛ 인 반도체 패키지.
  8. 제1항에 있어서,
    상기 이미지 센서 칩의 하부에 배치되는 반도체 칩;
    상기 반도체 칩과 상기 이미지 센서 칩을 연결하는 범프; 및
    상기 범프를 덮는 언더필을 더 포함하는 반도체 패키지.
  9. 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 단면도에서, 상기 제2 부분은 상기 제1 부분보다 수평 방향으로 더 연장되며;
    상기 회로 기판 상에 배치되는 투명 기판;
    상기 회로 기판에 실장되며 상기 투명 기판과 대향하는 활성 어레이 영역을 포함하는 이미지 센서 칩;
    상기 회로 기판의 상기 제2 부분의 상면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및
    상기 연결 단자를 덮으며 상기 이미지 센서 칩의 하면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함하며,
    상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 큰 반도체 패키지.
  10. 내부에 개구부를 갖는 회로 기판, 상기 회로 기판은 제1 부분 및 상기 제1 부분 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 상기 개구부를 향해 수평 방향으로 돌출되며;
    상기 회로 기판 상에 배치되는 투명 기판;
    상기 회로 기판과 상기 투명 기판 사이의 접착제;
    상기 회로 기판에 실장되는 이미지 센서 칩, 상기 이미지 센서 칩은 광전 변환 소자를 포함하는 상부 반도체 칩, 상기 상부 반도체 칩과 접합되며 하부 배선 층을 포함하는 하부 반도체 칩 및 상기 상부 반도체 칩 상의 활성 어레이 영역을 포함하며;
    상기 회로 기판의 상기 제1 부분의 하면에 접하며 상기 회로 기판과 연결되는 연결 단자; 및
    상기 연결 단자를 덮으며 상기 이미지 센서 칩의 상면 및 측면의 적어도 일부를 덮는 갭 필 부재를 포함하며,
    상기 투명 기판의 수평 폭은 상기 회로 기판의 수평 폭보다 큰 반도체 패키지.
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