KR20240122012A - 회로 기판 - Google Patents

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KR20240122012A
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성기훈
김대규
박희준
홍성준
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동우 화인켐 주식회사
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Abstract

코어층, 코어층을 관통하는 제1 비아 구조물, 코어층의 일 면 상에 배치되고, 제1 비아 구조물과 접촉하는 헤드부, 헤드부로부터 연장된 연결부 및 연결부를 통해 헤드부와 전기적으로 연결되는 연장부를 포함하는 회로 배선, 및 코어층의 일 면 상에 배치되고, 회로 배선 주변에서 회로 배선과 이격되어 배치된 제1 그라운드 패턴을 포함하고, 연장부 및 제1 그라운드 패턴 간의 최단 거리는 헤드부 및 제1 그라운드 패턴 간의 최단 거리보다 크다. 비아 연결 구조에서의 신호 손실이 억제될 수 있다.

Description

회로 기판{CIRCUIT BOARD}
본 발명은 회로 기판에 관한 것이다. 보다 상세하게는, 회로 배선 및 비아 구조물을 포함하는 회로 기판에 관한 것이다.
최근 정보화 사회가 발전함에 따라 와이 파이(Wi-Fi), 블루투스(Bluetooth) 등과 같은 무선 통신 기술이 화상 표시 장치와 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 이 경우, 안테나가 상기 화상 표시 장치에 결합되어 통신 기능이 수행될 수 있다.
최근 이동통신 기술이 진화하면서, 예를 들면, 고주파 혹은 초고주파 대역의 통신을 수행하기 위한 안테나가 상기 화상 표시 장치에 결합될 필요가 있다.
그러나, 안테나의 구동 주파수가 증가하는 경우, 신호 손실이 증가할 수 있으며 전송 경로의 길이가 증가할수록 신호 손실의 정도가 더욱 증가할 수 있다.
안테나를 예를 들면, 화상 표시 장치의 메인 보드에 연결시키기 위해 회로 배선 및 비아 구조물 등의 연결 중개 구조물이 포함된 회로 기판이 사용될 수 있다. 이 경우, 상기 연결 중개 구조물에 의해 신호 손실 및 회로 간 위상차가 보다 증가될 수 있다.
예를 들면, 최근 안테나의 구동 주파수 대역이 높아지므로 신호 손실이 증가될 수 있다. 이 경우, 상대적으로 신호 전달 효율 및 신뢰성이 저하될 수 있다. 예를 들면, 기기의 소형화를 위하여 소형화, 집적화된 회로 기판이 사용될 수 있다. 이 경우, 비아(via) 구조물을 통해 서로 다른 층에 형성된 배선들이 전기적으로 연결될 수 있다. 상기 비아 구조물의 주변에서 신호 미스매칭(mismatching)으로 인한 신호 손실이 증가될 수 있다.
상술한 고주파 대역에서는 비아 구조물 및 그라운드 패턴 등의 간격을 조절하더라도 신호 손실이 충분히 방지되지 않을 수 있다.
따라서, 안테나의 방사 특성을 유지 또는 향상시키면서 전기적 연결의 신뢰성 확보를 위한 회로 연결 구조가 설계될 필요가 있다.
예를 들면, 한국공개특허 제2013-0095451호는 디스플레이 패널에 일체화된 안테나를 개시하고 있으나, 상술한 바와 같이 효율적인 회로 연결에 대해서는 고려하고 있지 않다.
한국공개특허공보 제2013-0095451호
본 발명의 일 과제는 향상된 전기적 신뢰성을 갖는 회로 기판을 제공하는 것이다.
1. 코어층, 상기 코어층을 관통하는 제1 비아 구조물, 상기 코어층의 일 면 상에 배치되고, 상기 제1 비아 구조물과 접촉하는 헤드부, 상기 헤드부로부터 연장된 연결부 및 상기 연결부를 통해 상기 헤드부와 전기적으로 연결되는 연장부를 포함하는 회로 배선, 및 상기 코어층의 일 면 상에 배치되고, 상기 회로 배선 주변에서 상기 회로 배선과 이격되어 배치된 제1 그라운드 패턴을 포함하고, 상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리는 상기 헤드부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 큰, 회로 기판.
2. 위 1에 있어서, 상기 코어층의 타 면 상에 배치되고, 상기 헤드부와 상기 제1 비아 구조물을 통해 전기적으로 연결되는 비아 랜드를 더 포함하는, 회로 기판.
3. 위 2에 있어서, 상기 비아 랜드는 상기 헤드부 및 상기 제1 비아 구조물과 일체로 형성된, 회로 기판.
4. 위 2에 있어서, 상기 코어층의 상기 타 면 상에 배치되고, 상기 비아 랜드 주변에서 상기 비아 랜드와 이격되어 배치된 제2 그라운드 패턴을 더 포함하는, 회로 기판.
5. 위 4에 있어서, 상기 코어층을 관통하고, 상기 제1 그라운드 패턴 및 상기 제2 그라운드 패턴을 전기적으로 연결하는 제2 비아 구조물을 더 포함하는, 회로 기판.
6. 위 1에 있어서, 상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리는 상기 연결부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 큰, 회로 기판.
7. 위 1에 있어서, 상기 연장부의 폭 및 상기 연결부의 폭은 각각 상기 헤드부의 폭보다 작은, 회로 기판.
8. 위 1에 있어서, 상기 연결부의 폭은 상기 연장부의 폭 이상인, 회로 기판.
9. 위 1에 있어서, 상기 제1 그라운드 패턴 및 상기 회로 배선 사이에 형성된 유로 형태의 이격 스페이스를 더 포함하는, 회로 기판.
10. 위 1에 있어서, 상기 제1 그라운드 패턴은 상기 연결부의 주변에서 상기 연결부를 사이에 두고 서로 마주보도록 형성된 제1 리세스 및 제2 리세스를 포함하는, 회로 기판.
11. 위 10에 있어서, 상기 연결부는 상기 헤드부와 직접 연결되는 일단부를 포함하고, 상기 제1 리세스 및 상기 제2 리세스는 각각 상기 연결부의 상기 일단부에 인접하여 배치된, 회로 기판.
12. 위 10에 있어서, 상기 연결부 및 상기 제1 리세스 간의 최단 거리 및 상기 연결부 및 상기 제2 리세스 간의 최단 거리는 각각 상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 작은, 회로 기판.
13. 위 10에 있어서, 상기 제1 리세스 및 상기 제2 리세스는 각각 상기 연장부와 상기 회로 배선의 연장 방향으로 이격되어 배치된, 회로 기판.
14. 위 10에 있어서, 상기 연결부는 상기 연장부로부터 상기 헤드부 측으로 연장할수록 폭이 증가하는 경사부를 포함하는, 회로 기판.
15. 위 14에 있어서, 상기 연결부의 및 상기 제1 리세스 간의 최단 거리 및 상기 연결부의 및 상기 제2 리세스 간의 최단거리는 각각 상기 헤드부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 작은, 회로 기판.
본 발명의 예시적인 실시예들에 따르면, 회로 기판은 헤드부, 연결부 및 연장부를 포함하는 회로 배선, 제1 비아 구조물 및 제1 그라운드 패턴을 포함한다. 상기 헤드부는 상기 제1 비아 구조물과 접촉한다.
연장부 및 제1 그라운드 패턴 간의 최단 거리는 헤드부 및 제1 그라운드 패턴의 최단 거리보다 크다. 이에 따라, 회로 배선의 임피던스 매칭을 개선하면서도 제1 비아 구조물과 접촉하는 헤드부에서의 신호 손실을 억제할 수 있다.
일부 실시예들에 따르면, 제1 그라운드 패턴은 연결부의 주변에서 연결부를 사이에 두고 서로 마주보도록 형성된 제1 리세스 및 제2 리세스를 포함할 수 있다. 이에 따라, 연결부 및 헤드부 간에 송수신되는 신호의 노이즈가 더욱 차폐되고 신호 손실이 추가로 감소될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도 및 단면도이다.
도 3은 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 5는 실시예 3에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 6은 비교예에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 7 및 도 8은 각각 실시예 1, 실시예 2 및 비교예에 따른 회로 기판의 주파수에 따른 신호 세기를 나타내는 그래프이다.
본 발명의 실시예들은 회로 배선 및 비아 구조물(via structure)을 포함하는 회로 기판을 제공한다.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1 및 도 2는 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도 및 단면도이다.
도 1 및 도 2를 참조하면, 회로 기판은 코어층(105), 회로 배선(110), 코어층(105)을 관통하는 제1 비아 구조물(120) 및 제1 그라운드 패턴(130)을 포함한다. 제1 그라운드 패턴(130)은 회로 배선(110)의 주변에서 회로 배선(110)과 이격되어 배치된다.
예를 들면, 코어층(105)은 폴리이미드 수지, MPI(Modified Polyimide), 에폭시 수지, 폴리 에스테르, 시클로 올레핀 폴리머(COP), 액정 폴리머(LCP) 등과 같은 유연성 수지를 포함할 수 있다. 예를 들면, 코어층(105)은 회로 기판에 포함되는 내부 절연층을 포함할 수 있다.
코어층(105)은 서로 대향하는 일 면(105a) 및 타 면(105b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 회로 배선(110) 및 제1 그라운드 패턴(130)은 코어층의 일 면(105a) 상에 배치된다.
회로 배선(110)은 제1 비아 구조물(120)과 접촉하는 헤드부(112), 헤드부(112)로부터 연장된 연결부(114) 및 연결부(114)를 통해 헤드부(112)와 전기적으로 연결되는 연장부(116)를 포함할 수 있다.
예를 들면, 헤드부(112), 연결부(114) 및 연장부(116)는 단일 부재를 사용하여 실질적으로 일체로 형성될 수 있다.
일부 실시예들에 있어서, 헤드부(112)는 원 형상을 포함할 수 있다. 이에 따라, 헤드부(112)의 중심으로부터 제1 그라운드 패턴(130)까지의 이격 거리가 실질적으로 균일할 수 있다. 따라서, 제1 비아 구조물(120) 주변에서 균일한 노이즈 차폐 및 신호 손실 방지 효과가 구현될 수 있다.
헤드부(112)는 제1 비아 구조물(120)과 직접 접촉하여 신호를 제1 비아 구조물(120)로 전달하거나, 제1 비아 구조물(120)로부터 신호를 전달받을 수 있다. 상기 신호는 헤드부(112), 연결부(114) 및 연장부(116)를 거쳐 대상 수신체로 전달될 수 있다.
예를 들면, 연장부(116)는 균일한 폭을 가지며 연장하는 전극 라인으로 제공될 수 있다.
예를 들면, 연결부(114)는 헤드부(112) 및 연장부(116) 사이에 배치되어 헤드부(112) 및 연장부(116)를 연결할 수 있다.
일부 실시예들에 따르면, 헤드부(112)의 폭(W1)은 연장부(116)의 폭(W3) 및 연결부(114)의 폭(W2) 각각보다 클 수 있다. 이에 따라, 헤드부(112) 및 제1 비아 구조물(120)의 접촉 영역에서 저항이 감소하고 신호 손실이 방지될 수 있다.
일부 실시예들에 따르면, 연결부(114)의 폭(W2)은 연장부(116)의 폭(W3) 이상일 수 있다. 일 실시예에 따르면, 연결부(114)의 폭(W2)은 연장부(116)의 폭(W3)과 실질적으로 동일할 수 있다.
헤드부(112)의 폭(W1)은 원 형상을 갖는 헤드부(112)의 직경을 의미할 수 있다. 예를 들면, 헤드부(112)의 폭(W1)은 헤드부(112)의 회로 배선(110)의 연장 방향과 수직한 방향으로의 길이를 의미할 수 있다.
연결부(114)의 폭(W2)은 연결부(114)의 선폭 중 최장 선폭을 의미할 수 있다.
연장부(116)의 폭(W3)은 연장부(116)의 선폭을 의미할 수 있다.
도 2에 도시된 바와 같이, 회로 기판은 코어층의 타 면(105b) 상에 배치되는 비아 랜드(via land)(140)를 더 포함할 수 있다.
비아 랜드(140)는 헤드부(112)와 제1 비아 구조물(120)을 통해 전기적으로 연결될 수 있다. 비아 랜드(140)는 예를 들면, 안테나 소자, 외부 중개 구조물 혹은 구동 집적 회로(IC) 칩 등과 전기적으로 연결될 수 있다. 이에 따라, 회로 배선을 통해 송수신되는 급전/신호가 안테나 소자, 외부 중개 구조물 혹은 구동 IC 칩 등과 전기적으로 연결될 수 있다.
상기 외부 중개 구조물은 예를 들면, 연성 인쇄 회로 기판(FPCB), 커넥터 등을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 3을 참조하면, 코어층의 타 면(105b) 상에 제2 그라운드 패턴(150)이 배치될 수 있다.
예를 들면, 제2 그라운드 패턴(150)이 비아 랜드(140) 주변에서 비아 랜드(140)와 이격되어 배치될 수 있다. 이에 따라, 제1 비아 구조물(120)을 통해 송수신되는 신호의 노이즈 차폐 효과가 개선될 수 있다.
일부 실시예들에 있어서, 회로 기판은 코어층(105)을 관통하며, 제1 그라운드 패턴(130) 및 제2 그라운드 패턴(150)을 전기적으로 연결하는 제2 비아 구조물(160)을 더 포함할 수 있다. 이에 따라, 코어층의 일 면(105a) 및 타 면(105b)에서의 신호 정합성이 개선되고 신호 손실이 억제될 수 있다.
예를 들면, 제2 비아 구조물(160)은 평면 방향에서 제1 그라운드 패턴(130) 및 제2 그라운드 패턴(150) 각각과 중첩될 수 있다.
예를 들면, 제2 비아 구조물(160), 제1 그라운드 패턴(130) 및 제2 그라운드 패턴(150)은 단일 부재를 사용하여 실질적으로 일체로 형성될 수 있다.
일부 실시예들에 따르면, 제1 그라운드 패턴(130) 및 제2 그라운드 패턴(150)과 평면 방향으로 중첩되며, 회로 배선(110)과 인접하게 배치된 복수개의 제2 비아 구조물들(160)이 형성될 수 있다. 이에 따라, 임피던스 매칭 및 노이즈 차폐 효과가 향상될 수 있다.
회로 배선(110), 제1 비아 구조물(120), 제1 그라운드 패턴(130), 제2 비아 구조물(160), 제2 그라운드 패턴(150) 및/또는 비아 랜드(140)는 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 하나를 함유하는 합금을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일 실시예에 있어서, 회로 배선(110), 제1 비아 구조물(120), 제1 그라운드 패턴(130), 제2 비아 구조물(160), 제2 그라운드 패턴(150) 및/또는 비아 랜드(140)는 저저항 및 미세 선폭 구현을 위해 은(Ag) 또는 은 합금(예를 들면, 은-팔라듐-구리(APC) 합금), 혹은 구리(Cu) 또는 구리 합금(예를 들면, 구리-칼슘(CuCa) 합금)을 포함할 수 있다.
예를 들면, 회로 배선(110), 제1 비아 구조물(120), 제1 그라운드 패턴(130), 제2 비아 구조물(160), 제2 그라운드 패턴(150) 및/또는 비아 랜드(140)는 급전 저항 감소 및 신호 손실 방지를 위하여 속이 찬(solid) 패턴으로 형성될 수 있다.
일 실시예에 따르면, 회로 배선(110) 및/또는 헤드부(112), 제1 비아 구조물(120) 및 비아 랜드(140)는 단일 부재를 사용하여 실질적으로 일체로 형성될 수 있다. 예를 들면, 코어층(105)을 관통하는 비아 홀(via hole)을 형성한 후, 상술한 금속 또는 합금을 도포 및 패터닝하여 회로 배선(110) 및/또는 헤드부(112), 제1 비아 구조물(120) 및 비아 랜드(140)를 일체로 형성할 수 있다.
예를 들면, 비아 랜드(140)는 헤드부(112)와 평면 방향에서 중첩될 수 있다.
예시적인 실시예들에 따르면, 연장부(116) 및 제1 그라운드 패턴(130) 간의 최단 거리(D3)는 헤드부(112) 및 제1 그라운드 패턴(130) 간의 최단 거리(D1)보다 크다. 이에 따라, 회로 배선(110)의 임피던스 매칭을 개선하면서도 제1 비아 구조물(120)과 접촉하는 헤드부(112)에서의 신호 손실을 억제할 수 있다.
본 명세서에서 사용되는 용어 "최단 거리"는 일 구성의 타 구성과 인접한 최외곽부 및 상기 타 구성의 상기 일 구성과 인접한 최외곽부 사이의 직선 거리를 의미할 수 있다.
예를 들면, 헤드부(112) 및 제1 그라운드 패턴(130) 간의 최단 거리(D1)는 헤드부(112)의 제1 그라운드 패턴(130)과 인접한 최외곽부 및 제1 그라운드 패턴(130)의 헤드부(112)와 인접한 최외곽부 간의 직선 거리를 의미할 수 있다.
일부 실시예들에 있어서, 연장부(116) 및 제1 그라운드 패턴(130) 간의 최단 거리(D3)는 연결부(114) 및 제1 그라운드 패턴(130) 간의 최단 거리(D2)보다 클 수 있다. 이에 따라, 회로 배선(110)의 폭이 변화하는 부분의 주변에서 회로 배선(110) 및 제1 그라운드 패턴(130) 간의 간격이 더욱 감소할 수 있다. 따라서, 회로 배선(110)의 신호 손실이 더욱 억제될 수 있다.
예시적인 실시예들에 있어서, 제1 그라운드 패턴(130) 및 회로 배선(110) 사이에 유로(trench) 형태의 이격 스페이스(separation space, SS)가 형성될 수 있다. 이에 따라, 회로 배선(110)을 통해 전달되는 신호의 손실 방지 및 노이즈 차폐가 구현될 수 있다.
예를 들면, 상기 이격 스페이스(SS)의 형상을 조절하여 제1 비아 구조물(120) 및 헤드부(112) 주변에서의 신호 손실을 더욱 방지할 수 있다.
상기 이격 스페이스(SS)의 형상은 제1 그라운드 패턴(130)의 패터닝 형상을 조절하여 변경될 수 있다.
일부 실시예들에 따르면, 제1 그라운드 패턴(130)은 연결부(114)의 주변에서 연결부(114)를 사이에 두고 서로 마주보도록 형성된 제1 리세스(R1) 및 제2 리세스(R2)를 포함할 수 있다. 이에 따라, 연결부(114) 및 헤드부(112) 간에 송수신되는 신호의 노이즈가 더욱 차폐되고 신호 손실이 추가로 감소될 수 있다.
예를 들면, 연결부(114)의 일단부는 헤드부(112)와 직접 연결되고, 제1 리세스(R1) 및 제2 리세스(R2) 각각은 연결부(114)의 상기 일단부와 인접하게 배치될 수 있다. 예를 들면, 제1 리세스(R1) 및 제2 리세스(R2)는 각각 연장부(116)와 회로 배선(110)의 연장 방향으로 이격되어 배치될 수 있다. 이에 따라, 제1 리세스(R1) 및 제2 리세스(R2)가 연장부(116)에 인접하게 형성되어 연장부(116)의 임피던스 매칭이 저하되는 것을 방지할 수 있다.
일부 실시예들에 따르면, 연결부(114) 및 제1 리세스(R1) 간의 최단 거리 및/또는 연결부(114) 및 제2 리세스(R2) 간의 최단 거리는 연장부(116) 및 제1 그라운드 패턴(130) 간의 최단 거리(D3)보다 작을 수 있다. 이에 따라, 연결부(114) 및 제1 그라운드 패턴(130) 간의 최단 거리가 감소하여 헤드부(112)에 전달되거나 헤드부(112)로부터 전달되는 신호의 손실이 더욱 감소될 수 있다.
예를 들면, 연결부(114) 및 제1 리세스(R1) 간의 상기 최단 거리 및/또는 연결부(114) 및 제2 리세스(R2) 간의 상기 최단 거리는 연결부(114) 및 제1 그라운드 패턴(130) 간의 최단 거리(D2)일 수 있다.
예를 들면, 연결부(114) 및 제1 리세스(R1) 간의 최단 거리 및 연결부(114) 및 제2 리세스(R1) 간의 최단 거리는 실질적으로 동일할 수 있다. 이에 따라, 임피던스 매칭이 개선되어 회로 기판의 구동 신뢰성이 개선될 수 있다.
도 4는 예시적인 실시예들에 따른 회로 기판을 나타내는 개략적인 평면도이다.
도 4를 참조하면, 연결부(114)는 연장부(116)로부터 헤드부(112) 측으로 연장할수록 폭이 증가하는 경사부를 포함할 수 있다. 이에 따라, 연장부(116)의 폭 및 헤드부(112)의 폭 간의 차이가 완화되어 신호 손실이 더욱 억제될 수 있다.
예를 들면, 상기 경사부를 통해 연결부(114) 및 제1 리세스(R1) 간의 최단 거리(D2) 및/또는 연결부(114) 및 제2 리세스(R2) 간의 최단 거리가 더욱 감소할 수 있다.
일부 실시예들에 있어서, 연결부(114) 및 제1 리세스(R1) 간의 최단 거리(D2) 및/또는 연결부(114) 및 제2 리세스(R2) 간의 최단 거리는 헤드부(112) 및 제1 그라운드 패턴(130) 간의 최단 거리보다 작을 수 있다. 이에 따라, 임피던스 매칭이 개선되면서 제1 비아 구조물(120) 주변에서의 노이즈가 충분히 차폐될 수 있다.
상술한 실시예들에 따른 회로 기판은 안테나 소자, 외부 중개 구조물 및 구동 IC 칩 등과 전기적 및/또는 물리적으로 연결되어 신호 전달의 중개 구조로서 제공될 수 있다.
예를 들면, 상기 안테나 소자는 방사체 및 방사체로부터 연장하는 전송 선로를 포함할 수 있고, 상기 전송 선로는 회로 기판의 연장부(116)의 일단부 혹은 비아 랜드(140)에 전기적으로 연결될 수 있다.
예를 들면, 상기 외부 중개 구조물에 포함된 급전 배선의 말단부가 회로 기판의 연장부(116)의 일단부 혹은 비아 랜드(140)와 전기적으로 연결될 수 있다.
예를 들면, 구동 IC 칩의 신호를 송수신하는 회로 배선이 회로 기판의 연장부(116)의 일단부 혹은 비아 랜드(140)와 전기적으로 연결될 수 있다.
회로 기판의 제1 비아 구조물(120) 주변에서의 신호 손실을 억제하여 향상된 신뢰성을 갖는 회로 기판이 제공될 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이들 실시예는 본 발명을 예시하는 것일 뿐 첨부된 특허청구범위를 제한하는 것이 아니며, 본 발명의 범주 및 기술사상 범위 내에서 실시예에 대한 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.
실시예 1
비아 홀을 포함하는 COP 코어층을 준비하였다. 상기 비아 홀은 코어층을 관통하도록 형성되었다. 상기 코어층 상에 구리(Cu)를 도포한 후, 패터닝하여 도 1 및 도 2와 동일한 형상을 갖는 회로 기판을 제조하였다.
실시예 2
비아 홀을 포함하는 COP 코어층을 준비하였다. 상기 비아 홀은 코어층을 관통하도록 형성되었다. 상기 코어층 상에 구리(Cu)를 도포한 후, 패터닝하여 도 2 및 도 4와 동일한 형상을 갖는 회로 기판을 제조하였다.
실시예 3
비아 홀을 포함하는 COP 코어층을 준비하였다. 상기 비아 홀은 코어층을 관통하도록 형성되었다. 상기 코어층 상에 구리(Cu)를 도포한 후, 패터닝하여 도 5 및 도 2와 동일한 형상을 갖는 회로 기판을 제조하였다.
구체적으로, 연결부 및 제1 그라운드 패턴 간의 최단 거리(D2) 및 연장부 및 제1 그라운드 패턴 간의 최단 거리(D3)가 동일하고, 헤드부 및 제1 그라운드 패턴 간의 최단 거리(D1)는 상기 D2 및 상기 D3보다 작도록 조절하였다.
비교예
도 6 및 도 2와 동일한 형상을 갖는 회로 기판을 제조하였다.
구체적으로, 헤드부 및 제1 그라운드 패턴 간의 최단 거리(D1)가 연결부 및 제1 그라운드 패턴 간의 최단 거리(D2) 및 연장부 및 제1 그라운드 패턴 간의 최단 거리(D3)가 실질적으로 동일하도록 조절하였다.
실험예
(1) 반사 손실(Return loss, S11)
실시예 및 비교예에 따라 제조된 회로 기판의 비아 랜드 및/또는 연장부의 일단부에 포트를 연결하여 60 GHz의 주파수 대역에서 반사 손실(S11)을 측정하였다.
측정 장비로 CST 시뮬레이터(Dassault Systems社)를 사용하였다.
반사 손실(S11) 값이 작을수록 신호 손실이 감소한 것으로 평가할 수 있다.
(2) 삽입 손실(Insertion loss, S21)
실시예 및 비교예에 따라 제조된 회로 기판의 비아 랜드 및/또는 연장부의 일단부에 포트를 연결하여 60 GHz의 주파수 대역에서 삽입 손실(S21)을 측정하였다.
측정 장비로)CST 시뮬레이터(Dassault Systems社)를 사용하였다.
삽입 손실(S21) 값이 클수록 신호 손실이 감소한 것으로 평가할 수 있다.
측정 결과는 하기 표 1에 나타낸다.
구분 반사 손실(S11)
(dB)		 삽입 손실(S21)
(dB)
실시예 1 -15.22 -0.82
실시예 2 -24.06 -0.65
실시예 3 -13.65 -0.89
비교예 -11.75 -1.03
실시예들에 있어서, 도 1, 도 2, 도 4 및 도 5와 같이 헤드부 및 연결부 각각의 제1 그라운드 패턴과의 거리가 조절되었다. 비교예에 있어서, 도 6과 같이 회로 배선 및 제1 그라운드 패드 간의 거리가 균일하게 조절되었다. 실시예들에 따른 회로 기판은 비교예에 따른 회로 기판에 비하여 신호 손실이 감소하였다.
실시예 2에 있어서, 회로 기판은 연장부로부터 헤드부 측으로 연장할수록 폭이 증가하는 경사부를 포함하여 신호 손실이 더욱 감소하였다.
도 7 및 도 8은 각각 실시예 1 내지 3 및 비교예에 따른 회로 기판의 주파수에 따른 신호 세기를 나타내는 그래프이다.
도 7 및 도 8을 참조하면, 실시예 1 내지 3에 따른 회로 기판은 비교예에 비하여 주파수에 따른 신호 세기가 향상되었다. 이에 따라, 신호 전달 특성이 개선되었다.
경사부를 포함하는 실시예 2에 있어서, 타겟 주파수에서의 신호 세기가 더욱 증가하였다.
105: 코어층 105a: 코어층의 일 면
105b: 코어층의 타 면 110: 회로 배선
112: 헤드부 114: 연결부
116: 연장부 120: 제1 비아 구조물
130: 제1 그라운드 패턴 140: 비아 랜드
150: 제2 그라운드 패턴 160: 제2 비아 구조물
R1: 제1 리세스 R2: 제2 리세스

Claims (15)

  1. 코어층;
    상기 코어층을 관통하는 제1 비아 구조물;
    상기 코어층의 일 면 상에 배치되고, 상기 제1 비아 구조물과 접촉하는 헤드부, 상기 헤드부로부터 연장된 연결부 및 상기 연결부를 통해 상기 헤드부와 전기적으로 연결되는 연장부를 포함하는 회로 배선; 및
    상기 코어층의 일 면 상에 배치되고, 상기 회로 배선 주변에서 상기 회로 배선과 이격되어 배치된 제1 그라운드 패턴을 포함하고,
    상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리는 상기 헤드부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 큰, 회로 기판.
  2. 청구항 1에 있어서, 상기 코어층의 타 면 상에 배치되고, 상기 헤드부와 상기 제1 비아 구조물을 통해 전기적으로 연결되는 비아 랜드를 더 포함하는, 회로 기판.
  3. 청구항 2에 있어서, 상기 비아 랜드는 상기 헤드부 및 상기 제1 비아 구조물과 일체로 형성된, 회로 기판.
  4. 청구항 2에 있어서, 상기 코어층의 상기 타 면 상에 배치되고, 상기 비아 랜드 주변에서 상기 비아 랜드와 이격되어 배치된 제2 그라운드 패턴을 더 포함하는, 회로 기판.
  5. 청구항 4에 있어서, 상기 코어층을 관통하고, 상기 제1 그라운드 패턴 및 상기 제2 그라운드 패턴을 전기적으로 연결하는 제2 비아 구조물을 더 포함하는, 회로 기판.
  6. 청구항 1에 있어서, 상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리는 상기 연결부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 큰, 회로 기판.
  7. 청구항 1에 있어서, 상기 헤드부의 폭은 상기 연장부의 폭 및 상기 연결부의 폭 각각보다 큰, 회로 기판.
  8. 청구항 1에 있어서, 상기 연결부의 폭은 상기 연장부의 폭 이상인, 회로 기판.
  9. 청구항 1에 있어서, 상기 제1 그라운드 패턴 및 상기 회로 배선 사이에 형성된 유로 형태의 이격 스페이스를 더 포함하는, 회로 기판.
  10. 청구항 1에 있어서, 상기 제1 그라운드 패턴은 상기 연결부의 주변에서 상기 연결부를 사이에 두고 서로 마주보도록 형성된 제1 리세스 및 제2 리세스를 포함하는, 회로 기판.
  11. 청구항 10에 있어서, 상기 연결부는 상기 헤드부와 직접 연결되는 일단부를 포함하고,
    상기 제1 리세스 및 상기 제2 리세스는 각각 상기 연결부의 상기 일단부에 인접하여 배치된, 회로 기판.
  12. 청구항 10에 있어서, 상기 연결부 및 상기 제1 리세스 간의 최단 거리 및 상기 연결부 및 상기 제2 리세스 간의 최단 거리는 각각 상기 연장부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 작은, 회로 기판.
  13. 청구항 10에 있어서, 상기 제1 리세스 및 상기 제2 리세스는 각각 상기 연장부와 상기 회로 배선의 연장 방향으로 이격되어 배치된, 회로 기판.
  14. 청구항 10에 있어서, 상기 연결부는 상기 연장부로부터 상기 헤드부 측으로 연장할수록 폭이 증가하는 경사부를 포함하는, 회로 기판.
  15. 청구항 14에 있어서, 상기 연결부의 및 상기 제1 리세스 간의 최단 거리 및 상기 연결부의 및 상기 제2 리세스 간의 최단거리는 각각 상기 헤드부 및 상기 제1 그라운드 패턴 간의 최단 거리보다 작은, 회로 기판.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030712B2 (en) * 2004-03-01 2006-04-18 Belair Networks Inc. Radio frequency (RF) circuit board topology
US8013685B2 (en) * 2006-03-03 2011-09-06 Renesas Electronics Corporation Broadband transition from a via interconnection to a planar transmission line in a multilayer substrate
JP5194440B2 (ja) * 2006-11-24 2013-05-08 日本電気株式会社 プリント配線基板
US8885357B2 (en) * 2012-01-06 2014-11-11 Cray Inc. Printed circuit board with reduced cross-talk
JP2014241482A (ja) * 2013-06-11 2014-12-25 パナソニックＩｐマネジメント株式会社 マイクロ波回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130095451A (ko) 2012-02-20 2013-08-28 주식회사 윈터치 디스플레이 패널 또는 백라이트 유닛에 일체화된 안테나 패턴을 갖는 터치 스크린 장치

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