KR20260002425A - 게이트 구동 회로 및 이를 이용한 전계발광 표시장치 - Google Patents

게이트 구동 회로 및 이를 이용한 전계발광 표시장치

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KR20260002425A
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이성진
유재용
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 전계발광 표시장치는 복수의 픽셀 라인을 포함하는 표시 영역 및 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하는 비표시 영역으로 구분되는 표시패널을 포함한다. 그리고, 복수의 픽셀 라인은 각각 복수의 픽셀을 포함하고, 복수의 픽셀은 각각 픽셀 구동 회로와 발광 소자를 포함하고, 픽셀 구동 회로 및 게이트 구동 회로는 각각 p형 트랜지스터와 n형 트랜지스터로 구현되며, 게이트 구동 회로는 픽셀 구동 회로의 n형 트랜지스터에 게이트 신호를 제공한다. 이에 따라, 안정적인 출력을 제공할 수 있고 표시패널의 비표시 영역을 줄일 수 있다.

Description

게이트 구동 회로 및 이를 이용한 전계발광 표시장치{GATE DRIVING CIRCUIT AND ELECTROLUMINESCENCE DISPLAY DEVICE USING THE SAME}
본 명세서는 구동 능력이 향상된 게이트 구동 회로 및 이를 이용한 전계발광 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광 표시장치, 액정 표시장치, 유기발광 표시장치, 및 양자점 표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.
이 중에서 전계발광 표시장치는 응답속도가 빠르고, 발광효율이 높으며 시야각이 큰 장점이 있다. 일반적으로 전계발광 표시장치는 스캔 신호에 의해서 턴-온되는 트랜지스터를 이용하여 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하고, 구동 트랜지스터에 공급되는 데이터 전압을 스토리지 커패시터에 충전한다. 그리고, 발광 제어 신호를 이용하여 스토리지 커패시터에 충전된 데이터 전압을 출력함으로써 발광소자를 발광시킨다. 발광소자는 유기발광소자, 무기발광소자, 및 퀀텀닷 소자를 포함할 수 있다.
전계발광 표시장치에는 게이트 신호 및 데이터 신호가 공급되고, 게이트 신호는 스캔 신호 및 에미션 신호를 포함한다. 전계발광 표시장치는 에미션 신호와 하나 이상의 스캔 신호를 이용하여 구동된다. 일반적으로 스캔 신호를 생성하는 게이트 구동 회로는 게이트 신호를 순차적으로 출력하기 위한 쉬프트 레지스터(shift register)를 포함할 수 있다.
영상을 표시하기 위한 최소 장치인 표시패널은 픽셀 어레이(pixel array)가 배치되고, 영상을 표시하는 표시 영역 및 영상을 표시하지 않는 비표시 영역으로 구분될 수 있다. 게이트 구동 회로는 칩온필름(Chip On Film) 또는 칩온글래스(Chip On Glass)의 형태로 표시패널에 부착되거나, 표시패널의 비표시 영역인 베젤 영역에 박막 트랜지스터들의 조합으로 형성되는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동 회로는 게이트 라인의 개수에 대응하여 스테이지를 구비하고, 각 스테이지는 일대일로 대응하는 게이트 라인에 공급되는 게이트 펄스를 출력한다. 게이트 라인은 표시영역에 배치된 픽셀 어레이에 게이트 신호를 공급하여, 발광소자가 발광할 수 있도록 한다.
따라서, 픽셀 어레이에 정확한 신호를 전달하기 위해 게이트 구동 회로의 구동 능력 향상 및 신뢰성을 높이기 위한 방안이 모색되고 있다.
앞서 언급한 바와 같이, 전계발광 표시장치는 픽셀 어레이를 포함하고, 픽셀 어레이에 적어도 하나 이상의 에미션 신호와 스캔 신호를 제공하기 위한 게이트 구동 회로를 포함한다.
픽셀 어레이를 이루는 각각의 픽셀들은 발광소자와 발광소자에 구동 전류를 제공하는 픽셀 구동 회로를 포함한다. 픽셀 구동 회로는 발광소자에 정확한 전류를 제공하기 위해 다양한 형태로 구현될 수 있다. 픽셀 구동 회로가 신뢰성을 갖기 위해 n타입 트랜지스터를 사용하여 트랜지스터의 누설 전류를 줄이기 위한 시도가 이뤄지고 있다. 따라서, 이러한 n타입 트랜지스터에 안정적으로 게이트 신호를 제공하기 위한 게이트 구동 회로가 요구된다.
본 명세서의 실시예에 따른 해결 과제는 n타입 트랜지스터에 제공하기 위한 게이트 신호를 출력하는 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 표시패널의 비표시 영역을 축소시킬 수 있는 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 저속 주파수 구동시에도 안정적인 출력을 유지할 수 있는 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동회로에 있어서, 게이트 구동회로는 Q 노드에 의해 제어되고 출력 노드로 로우 전압을 전달하는 풀다운부, QB 노드에 의해 제어되고 출력 노드로 제3 클럭 신호의 하이 레벨의 전압을 전달하는 풀업부, 제1 클럭 신호에 의해 제어되고 스타트 신호를 Q 노드에 전달하는 Q 노드 제어부, Q 노드에 의해 제어되어 QB 노드에 하이 전압을 전달하는 QB 노드 제어부, 및 Q 노드 및 제4 클럭 신호에 의해 제어되고 Q 노드에 연결된 제2 커패시터를 포함하는 Q 노드 유지부를 포함한다. 그리고, QB 노드 제어부는 Q 노드에 연결된 n형 트랜지스터 및 p형 트랜지스터를 포함한다. 이에 따라, 저주파 구동시에도 안정적인 출력을 제공할 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 복수의 픽셀 라인을 포함하는 표시 영역 및 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하는 비표시 영역으로 구분되는 표시패널을 포함한다. 그리고, 복수의 픽셀 라인은 각각 복수의 픽셀을 포함하고, 복수의 픽셀은 각각 픽셀 구동 회로와 발광 소자를 포함하고, 픽셀 구동 회로 및 게이트 구동 회로는 각각 p형 트랜지스터와 n형 트랜지스터로 구현되며, 게이트 구동 회로는 픽셀 구동 회로의 n형 트랜지스터에 게이트 신호를 제공한다. 이에 따라, 안정적인 출력을 제공할 수 있고 표시패널의 비표시 영역을 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 풀다운부, 풀업부, Q 노드 제어부, 및 QB 노드 제어부를 포함하는 게이트 신호 생성 회로를 이용함으로써, 표시패널의 화상 품질을 향상시키고 소비전력을 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, n형 트랜지스터 및 p형 트랜지스터를 모두 포함하는 게이트 신호 생성 회로를 이용함으로써, 표시패널의 베젤 영역을 줄이고 게이트 신호 생성 회로의 신뢰성을 확보할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, Q 노드의 전압을 유지시키는 Q 노드 유지부를 포함하는 게이트 신호 생성 회로를 이용함으로써, 게이트 신호 생성 회로로부터 출력되는 신호의 신뢰성을 향상시킬 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 본 명세서의 제1 실시예에 따른 게이트 구동 회로의 블록도이다.
도 3은 본 명세서의 제1 실시예에 따른 게이트 구동 회로의 회로도이다.
도 4는 본 명세서의 제1 실시예에 따른 게이트 구동 회로에 입력되는 게이트 신호들의 파형도이다.
도 5는 본 명세서의 제2 실시예에 따른 게이트 구동 회로의 블록도이다.
도 6은 본 명세서의 제2 실시예에 따른 게이트 구동 회로의 회로도이다.
도 7은 본 명세서의 제2 실시예에 따른 게이트 구동 회로에 입력되는 게이트 신호들의 파형도이다.
도 8은 본 명세서의 제3 실시예에 따른 게이트 구동 회로의 회로도이다.
도 9는 본 명세서의 제3 실시예에 따른 게이트 구동 회로에 입력되는 게이트 신호들의 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 게이트 구동 회로는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급한다. 트랜지스터 내에서 캐리어는 소스로부터 이동하기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이고, 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압이다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동 회로 및 이를 이용한 전계발광 표시장치에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치(100)의 블록도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 전계발광 표시장치(100)는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결되는 복수의 서브픽셀(PX)이 배열된 표시패널(110)과, 표시패널(110)에 구동 신호를 제공하는 구동 회로를 포함할 수 있다.
서브픽셀(PX)은 매트릭스 형태로 배치되어 픽셀 어레이를 구성하는 것으로 도시하였지만, 이에 한정되지 않고 다양한 형태로 배치될 수 있다.
구동 회로는 복수의 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동 회로(120), 복수의 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동 회로(GD), 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하는 컨트롤러(130) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)의 외곽 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 서브픽셀(PX)이 배치될 수 있다. 복수의 서브픽셀(PX)에 데이터 신호를 제공하는 데이터 라인(DL) 및 게이트 신호를 제공하는 게이트 라인(GL)이 배치될 수 있다.
표시 영역(DA)에 배치된 복수의 데이터 라인(DL)은 비표시 영역(NDA)까지 연장되어, 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 데이터 라인(DL)은 서브픽셀(PX)과 데이터 구동 회로(120)를 전기적으로 연결시키며, 단일 배선으로 구현될 수도 있고, 또는 링크 배선을 이용하여 복수의 배선들을 컨택홀을 통해 연결시킴으로써 구현될 수도 있다.
표시 영역(DA)에 배치된 복수의 게이트 라인(GL)은 비표시 영역(NDA)까지 연장되어, 게이트 구동 회로(GD)와 전기적으로 연결될 수 있다. 게이트 라인(GL)은 서브픽셀(PX)과 게이트 구동 회로(GD)를 전기적으로 연결시킨다. 추가적으로, 비표시 영역(DA)에는 게이트 구동 회로(GD)가 게이트 신호들을 생성하거나 구동하는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은 하이레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 하이레벨 게이트 전압과, 로우레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 로우레벨 게이트 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(GD)에 공급하는 복수의 클럭 배선과, 하나 이상의 스타트 신호를 게이트 구동 회로(GD)에 공급하는 하나 이상의 스타트 배선 등을 포함할 수 있다.
표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 서브픽셀(PX)에 배치된다. 예를 들어, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 각각 행 또는 열로 배치될 수 있는데, 설명의 편의를 위해 복수의 데이터 라인(DL)은 열로 배치되고, 복수의 게이트 라인(GL)은 행으로 배치되는 것으로 가정한다.
컨트롤러(130)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(130)는 입력 영상 데이터와 함께 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함하는 타이밍 신호들을 외부로부터 수신한다. 타이밍 신호들을 수신한 컨트롤러(130)는 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하기 위한 제어 신호들을 생성하고 출력한다.
예를 들어, 컨트롤러(130)는 데이터 구동 회로(130)를 제어하기 위하여 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블 신호 등을 포함하는 각종 데이터 제어 신호를 출력한다. 소스 스타트 펄스는 데이터 구동 회로(120)를 구성하는 하나 이상의 데이터 신호 생성 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 신호 생성 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.
또한, 컨트롤러(130)는 게이트 구동 회로(GD)를 제어하기 위하여, 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함하는 게이트 제어 신호를 출력한다. 게이트 스타트 펄스는 게이트 구동 회로(GD)를 구성하는 하나 이상의 게이트 신호 생성 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 신호 생성 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(또는 게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 신호 생성 회로의 타이밍 정보를 지정하고 있다.
컨트롤러(130)는 통상의 표시장치 기술에서 이용되는 타이밍 컨트롤러이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(130)는 데이터 구동 회로(120)와 별도의 부품으로 구현될 수 있고, 데이터 구동 회로(120)와 함께 통합되어 하나의 집적회로로 구현될 수도 있다.
데이터 구동 회로(120)는 하나 이상의 데이터 신호 생성 회로를 포함하여 구현될 수 있다. 데이터 신호 생성 회로는 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다. 데이터 신호 생성 회로는 경우에 따라 아날로그 디지털 컨버터를 더 포함할 수 있다.
데이터 신호 생성 회로는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 복수의 데이터 신호 생성 회로는 표시패널(110)에 연결된 소스-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다.
게이트 구동 회로(GD)는 복수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)에 연결된 서브픽셀(PX)을 구동시킨다. 게이트 구동 회로(GD)는 시프트 레지스터, 레벨 시프터 등을 포함할 수 있다.
게이트 구동 회로(GD)는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP 타입으로 구현되어 표시패널(110)에 집적화되어 배치될 수 있다. 또한, 복수의 게이트 신호 생성 회로는 표시패널(110)에 연결된 게이트-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다. 이하에서는 설명의 편의를 위하여, 게이트 구동 회로(GD)가 복수의 게이트 신호 생성 회로를 포함하고, 복수의 게이트 신호 생성 회로는 GIP 타입으로 구현되어 표시패널(110)의 비표시 영역(NDA)에 배치되는 경우를 예로 든다.
게이트 구동 회로(GD)는 컨트롤러(130)의 제어에 따라, 트랜지스터 턴-온 전압 또는 트랜지스터 턴-오프 전압의 스캔 신호를 복수의 게이트 라인(GL)에 순차적으로 공급한다. 데이터 구동 회로(120)는 게이트 구동 회로(GD)에 의해 특정 게이트 라인이 열리면, 컨트롤러(130)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)으로 공급한다.
데이터 구동 회로(120)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
게이트 구동 회로(GD)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
이하에서는 데이터 구동 회로(120)는 표시패널(110)의 상측에 위치하고, 게이트 구동 회로(GD)는 표시패널(110)의 좌측과 우측에 모두 위치하는 것을 예로 들어 설명한다. 이 경우, 표시패널(110)에서 게이트 구동 회로(GD)가 차지하는 영역의 폭(W)을 베젤이라고 부를 수 있으며, 베젤이 작을수록 전계발광 표시장치(100)의 심미적인 효과가 있기 때문에 베젤을 축소하기 위해 게이트 구동 회로(GD)를 간소화 하고자 하는 요구가 있다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 스캔 라인 및 복수의 발광 제어 라인 등을 포함할 수 있다. 복수의 스캔 라인 및 복수의 발광 제어 라인은 서로 다른 트랜지스터들의 게이트 노드로 서로 다른 종류의 게이트 신호를 전달하는 배선들이다.
따라서, 게이트 구동 회로(GD)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 복수의 스캔 구동 회로와 다른 한 종류인 복수의 발광 제어 라인으로 발광 제어 신호들을 출력하는 복수의 발광 구동 회로를 포함할 수 있다.
도 2는 본 명세서의 제1 실시예에 따른 게이트 구동 회로(GD)의 블록도이다. 구체적으로, 도 2는 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD) 및 게이트 구동 회로(GD)로부터 출력되는 신호가 인가되는 픽셀 라인(PG)을 도시한다.
표시 영역(DA)은 복수의 서브픽셀(PX)을 포함하고, 각각의 서브픽셀(PX)들이 표시하는 계조를 기반으로 영상을 표시한다. 앞에서 언급한 바와 같이 일 예로, 각각의 서브픽셀(PX)은 열 라인(column line)을 따라 배열되는 데이터 라인(DL)과 연결되고, 행 라인(pixel line)을 따라 배열되는 게이트 라인(GL)과 연결된다. 이 경우, 동일한 행 라인에 위치한 서브픽셀들(PX)을 픽셀 라인(PG)이라고 지칭하며, 동일한 픽셀 라인에 있는 서브픽셀들(PX)은 동일한 게이트 라인(GL)을 공유하며 동시에 게이트 신호를 제공받는다. 따라서, 제1 게이트 라인에 연결된 서브픽셀들(PX)을 제1 픽셀 라인(PG(1))이라고 지칭하고, 제n 게이트 라인에 연결된 서브픽셀들(PX)을 제n 픽셀 라인(PG(n))이라고 지칭할 수 있다. 표시 영역(DA)에 배치된 픽셀 라인이 p개라 할 때, 제1 픽셀 라인부터 제p 픽셀 라인은 게이트 신호 생성 회로와 동기되어 순차적으로 구동된다.
앞서 언급한 바와 같이, 표시패널(110)은 서브픽셀들(PX)을 기반으로 영상을 표시하는 표시 영역(DA)과 신호 라인이나 구동부 등이 위치하며 영상을 표시하지 않는 비표시 영역(NDA)을 포함한다.
서브픽셀(PX)은 발광소자 및 발광소자의 애노드에 인가되는 전류량을 제어하는 픽셀 구동 회로를 포함한다. 픽셀 구동 회로는 발광소자에 일정 전류가 흐를 수 있도록 전류량을 제어하는 구동 트랜지스터를 포함할 수 있다. 발광소자는 발광기간에서 발광하고, 발광기간 이외의 기간에는 발광하지 않는다. 발광기간 이외의 기간에는 픽셀 구동 회로가 초기화되고, 스캔 신호가 픽셀 구동 회로에 입력되며, 프로그래밍 및 픽셀 구동 회로 보상 기간 등이 진행될 수 있다. 예를 들어, 픽셀 구동 회로 보상은 구동 트랜지스터의 문턱전압 보상일 수 있다. 발광기간 이외의 기간에는 발광소자가 특정 휘도로 발광할 수 있는 전류가 일정하게 공급되지 않으므로 발광소자가 발광하지 않도록 해야한다. 예를 들어, 발광소자가 발광하지 않게 할 수 있는 방법은 발광소자의 애노드와 구동 트랜지스터 사이에 에미션 트랜지스터를 연결할 수 있다. 에미션 트랜지스터는 에미션 라인에 연결되어 에미션 구동부로부터 출력되는 에미션 신호에 의해 제어된다. 발광기간에서 에미션 신호는 턴-온 전압이고, 발광기간 이외의 기간에서 에미션 신호는 턴-오프 전압일 수 있다.
표시패널(110)에 포함된 서브픽셀(PX)들을 구동하기 위한 게이트 신호는 스캔 신호 및 에미션 신호를 포함한다. 따라서, 게이트 구동 회로(GD)는 스캔 신호를 인가하는 구동부 및 에미션 신호를 인가하는 구동부를 별도로 포함할 수 있다. 스캔 신호는 스캔 라인을 통해 픽셀 라인(PG)에 인가되고, 에미션 신호는 에미션 라인을 통해 픽셀 라인(PG)에 인가된다.
도 2의 게이트 구동 회로(GD)는 스캔 신호를 인가하는 구동부만을 표시한다. 표시 영역(DA)에 포함된 픽셀 라인이 p개라고 할 때, 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)는 제1 게이트 신호 생성 회로(SGD(1)) 내지 제p 게이트 신호 생성 회로(SGD(p))를 포함한다. 도 2에서는 이 중 제n 게이트 신호 생성 회로(SGD(n)) 내지 제(n+3) 게이트 신호 생성 회로(SGD(n+3))만을 도시한다. 이 경우, p 및 n은 자연수이고 1≤n≤p 이다.
게이트 구동 회로(GD)에는 제1 클럭 신호(GCLK1), 제2 클럭 신호(GCLK2), 로우 전압(VGL), 하이 전압(VGH), 제1 스타트 신호(Vst1), 및 제2 스타트 신호(Vst2)가 인가되는 배선들을 포함한다. 예를 들어, 로우 전압(VGL)은 -4.5V 내지 -6.5V 이고, 하이 전압(VGH)은 12V 내지 13V 일 수 있다. 제n 게이트 신호 생성 회로(SGD(n))는 제1 클럭 신호(GCLK1)에 대응하여 제1 스타트 신호(Vst1)를 시프트하면서 스캔 신호를 제n 픽셀 라인(PG(n))에 제공한다.
제1 스타트 신호(Vst1)는 제1 게이트 신호 생성 회로(SGD(1))에 입력되고, 제2 스타트 신호(Vst2)는 제2 게이트 신호 생성 회로((SGD(2))에 입력된다. 제3 게이트 생성 회로(SGD(3)) 내지 제p 게이트 생성 회로(SGD(p))는 각각 이전 게이트 생성 회로의 이전 게이트 생성 회로에서 출력되는 스캔 신호를 스타트 신호로 입력받음으로써 동작한다. 구체적으로, 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 제(n+2) 게이트 신호 생성 회로(SGD(n+2))의 스타트 신호로 입력되고, 제n 픽셀 라인(PG(n))으로 입력된다.
제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)는 각각 하이 레벨의 전압과 로우 레벨의 전압 사이를 스윙하며, 동일한 주기를 갖는다. 다만, 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)는 서로 다른 위상(phase)을 갖는다. 구체적으로, 제2 클럭 신호(GCLK2)는 제1 클럭 신호(GCLK1)의 위상을 180도 이동시킨 신호이다.
도 2에서는 제n 게이트 신호 생성 회로(SGD(n)) 및 제(n+2) 게이트 신호 생성 회로(SGD(n+2))에 제1 클럭 신호(GCLK1)가 입력되고, 제(n+1) 게이트 신호 생성 회로(SGD(n+1)) 및 제(n+3) 게이트 신호 생성 회로(SGD(n+3))에는 제2 클럭 신호(GCLK2)가 입력되는 것을 나타낸다. 즉, 본 명세서의 제1 실시예에 따른 게이트 구동 회로(GD)에 포함된 홀수 번째 게이트 신호 생성 회로에는 제1 클럭 신호(GCLK1)가 입력되고, 짝수 번째 게이트 신호 생성 회로에는 제2 클럭 신호(GCLK2)가 입력되는 것을 나타낸다. 복수의 게이트 신호 생성 회로에 차례대로 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)가 교대로 연결되지만, 그 순서가 한정되지는 않는다.
도 3은 본 명세서의 제1 실시예에 따른 게이트 신호 생성 회로의 회로도이다. 도 3은 게이트 구동 회로(GD)를 구성하는 제n 게이트 신호 생성 회로(SGD(n))를 예로서 설명한다.
도 3을 참조하면, 제n 게이트 신호 생성 회로(SGD(n))는 풀다운부(PD), 풀업부(PU), Q 노드 제어부(CQ), 및 QB 노드 제어부(CQB)를 포함한다.
풀다운부(PD)는 Q 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-오프 전압으로 출력하고, 풀업부(PU)는 QB 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-온 전압으로 출력한다. 풀다운부(PD) 및 풀업부(PU)에 의해 결정되는 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 인가된다.
Q 노드 제어부(CQ)는 Q 노드를 충전 또는 방전시키기 위한 구성요소로, 제1 스타트 신호(Vst1)를 이용하여 Q 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다. n이 3 이상의 자연수인 경우, 제n 게이트 신호 생성 회로는 제(n-2) 게이트 신호 생성 회로(SGD(n-2))의 제(n-2) 출력 신호(Vgout(n-2))를 스타트 신호로 이용할 수 있다.
QB 노드 제어부(CQB)는 QB 노드를 충전 또는 방전시키기 위한 구성요소로, Q 노드 제어부(CQ)에 의해 인가된 Q 노드 전압에 따라 QB 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다.
턴-오프 전압은 턴-오프 전압이 인가되는 트랜지스터의 종류에 따라 다르다. 턴-오프 전압은 p형 트랜지스터의 경우 하이 전압이고, n형 트랜지스터의 경우 로우 전압이다. 그리고, 턴-온 전압은 p형 트랜지스터의 경우 로우 전압이고, n형 트랜지스터의 경우 하이 전압이다. 본 명세서의 일 실시예에 따른 제n 게이트 신호 생성 회로(SGD(n))는 n형 트랜지스터 및 p형 트랜지스터를 모두 포함한다. 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 포함된 픽셀 구동 회로에 제공된다. 특히, 픽셀 구동 회로는 n형 트랜지스터 및 p형 트랜지스터로 구현되는 경우 제n 출력 신호(Vgout(n))는 n형 트랜지스터의 턴-온 및 턴-오프를 제어할 수 있으나, 이에 한정되지는 않는다.
제n 게이트 신호 생성 회로(SGD(n))의 구체적인 회로 구조 및 동작은 이하에서 이어서 설명한다.
도 4는 본 명세서의 제1 실시예에 따른 게이트 신호 생성 회로에 입력되는 게이트 신호들의 파형도이다.
도 3 및 도 4를 참조하면, 제1 스타트 신호(Vst1) 및 제2 스타트 신호(Vst2)는 각각 4 수평 기간(4H)의 하이 레벨 펄스를 갖고, 제2 스타트 신호(Vst2)는 제1 스타트 신호(Vst1)보다 2 수평 기간(2H) 만큼 쉬프트된 신호이다. 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)는 각각 4 수평 기간(4H)의 주기를 갖는다. 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2) 각각은 2 수평 기간(2H)보다 짧은 기간에 해당하는 로우 레벨 펄스와 2 수평 기간(2H)보다 긴 기간에 해당하는 하이 레벨 펄스를 갖는다. 따라서, 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2) 각각은 주기의 절반보다 짧은 로우 레벨 펄스와 주기의 절반보다 긴 하이 레벨 펄스를 갖는다. 예를 들어, 제1 스타트 신호(Vst1)의 로우 레벨 전압이 하이 레벨 전압으로 전환되는 시점이 제1 클럭 신호(GCLK1)의 로우 레벨 펄스와 중첩되면 출력 신호가 발생하지 않는 문제가 발생할 수 있다. 이를 해결하기 위해 제1 클럭 신호(GCLK1)의 로우 레벨 펄스의 길이가 하이 레벨 펄스의 길이보다 짧게 할 수 있다. 제2 클럭 신호(GCLK2)도 제1 클럭 신호(GCLK1)와 마찬가지로 로우 레벨 펄스의 길이가 하이 레벨 펄스의 길이보다 짧다.
제n 게이트 신호 생성 회로(SGD(n))에 인가되는 제1 스타트 신호(Vst1)의 하이 레벨 펄스는 제1 클럭 신호(GCLK1)의 하이 레벨 펄스 및 로우 레벨 펄스와 중첩된다.
첫째로, 제1 스타트 신호(Vst1)가 제n 게이트 신호 생성 회로(SGD(n))에 입력되기 전에 시작하는 제1 클럭 신호(GCLK1)의 첫번째 주기(1)부터 설명한다.
Q 노드 제어부(CQ)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구현된다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 직렬로 연결되고, 모두 p형 트랜지스터로 구현된다. 제1 트랜지스터(T1)는 제1 클럭 신호(GCLK1)에 의해 제어되어 제1 스타트 신호(Vst1)를 제2 트랜지스터(T2)에 제공한다. 그리고, 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 제어되어 제1 트랜지스터(T1)로부터 제공받은 제1 스타트 신호(Vst1)를 Q 노드에 제공한다. 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지한다. 제2 트랜지스터(T2)는 Q 노드와 제1 트랜지스터(T1) 사이에 연결되어 Q 노드 전압의 버퍼 역할을 한다. 제1 클럭 신호(GCLK1)의 첫번째 주기(1)는 제1 클럭 신호(GCLK1)의 로우 레벨의 전압으로 시작하고, 제1 스타트 신호(Vst1) 또한 로우 레벨의 전압이다. 따라서, Q 노드 제어부(CQ)는 로우 레벨의 전압을 Q 노드에 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간에서 Q 노드에 제공된 제1 스타트 신호(Vst1)는 로우 레벨의 전압이고, 로우 레벨의 전압은 풀다운부(PD)에 제공된다. 풀다운부(PD)는 제7 트랜지스터(T7) 및 제1 커패시터(Cq1)로 구현된다. 제7 트랜지스터(T7)는 p형 트랜지스터로 구현된다. 제7 트랜지스터(T7)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 출력 한다. 제1 커패시터(Cq1)는 제7 트랜지스터(T7)의 게이트 노드와 제n 출력 신호(Vgout(n))가 출력되는 출력 노드(VO)에 연결된다. 제1 커패시터(Cq1)는 Q 노드의 전압을 하강시키는 방향으로 부트스트래핑시켜 제n 출력 신호(Vgout(n))가 로우 전압(VGL)을 유지할 수 있게 하고, 제n 출력 신호(Vgout(n))의 로우 전압(VGL) 출력 이후 Q 노드를 로우 레벨의 전압으로 유지시킨다.
Q 노드는 QB 노드 제어부(CQB)를 제어한다. QB 노드 제어부(CQB)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 구현된다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 QB 노드를 통해 직렬로 연결되고, 모두 Q 노드에 의해 제어된다. 제3 트랜지스터(T3)는 n형 트랜지스터로 구현되고, 제4 트랜지스터(T4)는 p형 트랜지스터로 구현되므로, 동일 구간에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 턴-온 또는 턴-오프 상태는 서로 반대가 된다. 따라서, 제3 트랜지스터(T3)는 Q 노드의 로우 레벨의 전압에 의해 턴-오프되고, 제4 트랜지스터(T4)는 Q 노드의 로우 레벨의 전압에 의해 턴-온된다. 턴-온된 제4 트랜지스터(T4)에 의해 하이 전압(VGH)은 QB 노드에 제공된다. 제3 트랜지스터(T3)를 n형 트랜지스터로 구현함으로써 회로의 연결이 간소화되므로 게이트 구동 회로(GD)의 폭(W)을 감소시킬 수 있다. 또한, n형 트랜지스터의 액티브층을 산화물로 구현함으로써 제3 트랜지스터(T3)의 문턱전압 마진을 확보하고, 제3 트랜지스터(T3)에 제공되는 전압을 정상적으로 전달할 수 있다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간동안 QB 노드에 제공된 하이 전압(VGH)은 풀업부(PU)에 제공된다. 풀업부(PU)는 제8 트랜지스터(T8)로 구현된다. 그리고, 제8 트랜지스터(T8)는 p형 트랜지스터로 구현된다. 제8 트랜지스터(T8)는 QB 노드에 의해 제어되어 턴-오프된다.
이어서, 제1 클럭 신호(GCLK1)의 첫번째 주기(1) 동안 제1 클럭 신호(GCLK1)는 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되고, 제1 스타트 신호(Vst1) 또한 로우 레벨의 전압에서 하이 레벨의 전압으로 전환된다. 하이 레벨 전압의 제1 클럭 신호(GCLK1)는 제1 트랜지스터(T1)를 턴-오프시킨다.
제1 트랜지스터(T1)와 Q 노드 사이에 제2 트랜지스터(T2)가 연결되어 있고, 제1 트랜지스터(T1)가 턴-오프되어 Q 노드는 플로팅되지만 크게 흔들리지는 않는다. 또한, 제1 커패시터(Cq1)에 의해 Q 노드 및 제n 출력 신호(Vgout(n))는 로우 전압(VGL)으로 유지된다.
따라서, 제1 클럭 신호(GCLK1)의 첫번째 기간(1) 동안 제n 게이트 신호 생성 회로(SGD(n))의 출력 신호(Vgout(n))는 로우 전압(VGL)이다.
둘째로, 제1 클럭 신호(GCLK1)의 두번째 주기(2)를 설명한다. 제1 클럭 신호(GCLK1)의 두번째 주기(2)는 로우 레벨의 전압으로 시작하고, 제1 스타트 신호(Vst1)는 하이 레벨의 전압 상태이다.
제1 트랜지스터(T1)는 제1 클럭 신호(GCLK1)에 의해 제어되어 제1 스타트 신호(Vst1)를 제2 트랜지스터(T2)에 제공한다. 그리고, 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 제어되어 제1 트랜지스터(T1)로부터 제공받은 제1 스타트 신호(Vst1)를 Q 노드에 제공한다. 즉, Q 노드 제어부(CQ)는 하이 레벨의 전압을 Q 노드에 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간에서 Q 노드에 제공된 제1 스타트 신호(Vst1)는 하이 레벨의 전압이고, 하이 레벨의 전압은 풀다운부(PD)에 제공된다. 따라서, 제7 트랜지스터(T7)는 Q 노드에 의해 제어되어 턴-오프된다.
그리고, Q 노드는 QB 노드 제어부(CQB)를 제어하므로, 제3 트랜지스터(T3)는 Q 노드의 하이 레벨의 전압에 의해 턴-온되고, 제4 트랜지스터(T4)는 Q 노드의 하이 레벨의 전압에 의해 턴-오프된다. 턴-온된 제3 트랜지스터(T3)는 로우 전압(VGL)을 QB 노드에 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간동안 QB 노드에 제공된 로우 전압(VGL)은 풀업부(PU)에 제공된다. 제8 트랜지스터(T8)는 QB 노드에 의해 턴-온되어 하이 전압(VGH)을 출력 노드(VO)로 출력 한다.
이어서, 제1 클럭 신호(GCLK1)의 두번째 주기(2) 동안 제1 클럭 신호(GCLK1)는 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되고, 제1 스타트 신호(Vst1)는 하이 레벨의 전압에서 로우 레벨의 전압으로 전환된다. 제1 클럭 신호(GCLK1)의 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되는 시점은 제1 스타트 신호(Vst1)의 하이 레벨의 전압에서 로우 레벨의 전압으로 전환되는 시점은 약간의 차이가 있다. 하이 레벨 전압의 제1 클럭 신호(GCLK1)는 제1 트랜지스터(T1)를 턴-오프시킨다. Q 노드는 하이 레벨의 전압을 유지하고, QB 노드는 로우 레벨의 전압을 유지한다.
따라서, 제1 클럭 신호(GCLK1)의 두번째 기간(2) 동안 제n 게이트 신호 생성 회로(SGD(n))의 출력 신호(Vgout(n))는 하이 전압(VGH)이다. 하이 전압(VGH)의 출력 신호(Vgout(n))는 4 수평 기간(4H) 만큼 유지되고, 제n 픽셀 라인에 제공되어 n타입 트랜지스터를 턴-온시킨다.
도 5는 본 명세서의 제2 실시예에 따른 게이트 구동 회로(GD)의 블록도이다. 구체적으로, 도 5는 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD) 및 게이트 구동 회로(GD)로부터 출력되는 신호가 인가되는 픽셀 라인(PG)을 도시한다.
이하에서 설명될 제2 실시예에서 앞에서 설명된 제1 실시예와 중복되는 구성요소에 대해서는 설명을 생략할 수 있다.
도 5에서도 도 2와 마찬가지로 게이트 구동 회로(GD)는 스캔 신호를 인가하는 구동부만을 표시한다. 표시 영역(DA)에 포함된 픽셀 라인이 p개라고 할 때, 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)는 제1 게이트 신호 생성 회로(SGD(n)) 내지 제p 게이트 신호 생성 회로(SGD(p))를 포함한다. 도 2에서는 이 중 제n 게이트 신호 생성 회로(SGD(n)) 내지 제(n+3) 게이트 신호 생성 회로(SGD(n+3))만을 도시한다. 이 경우, p 및 n은 자연수이고 1≤n≤p 이다.
게이트 구동 회로(GD)에는 제1 클럭 신호(GCLK1), 제2 클럭 신호(GCLK2), 로우 전압(VGL), 하이 전압(VGH), 제3 클럭 신호(OCLK1), 제4 클럭 신호(OCLK2), 및 스타트 신호(Vst)가 인가되는 배선들을 포함한다. 제n 게이트 신호 생성 회로(SGD(n))는 제1 클럭 신호(GCLK1)에 대응하여 스타트 신호(Vst)를 시프트하면서 스캔 신호를 제n 픽셀 라인(PG(n))에 제공한다.
스타트 신호(Vst)는 제1 게이트 신호 생성 회로(SGD(1))에 입력되고, 제2 게이트 생성 회로(SGD(2)) 내지 제p 게이트 생성 회로(SGD(p))는 각각 이전 게이트 생성 회로에서 출력되는 스캔 신호를 스타트 신호로 입력받음으로써 동작한다. 구체적으로, 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 제(n+1) 게이트 신호 생성 회로(SGD(n+1))의 스타트 신호로 입력되고, 제n 픽셀 라인(PG(n))으로 입력된다.
제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)는 각각 하이 레벨의 전압과 로우 레벨의 전압 사이를 스윙하며, 동일한 주기를 갖는다. 다만, 제2 클럭 신호(GCLK2)와 제1 클럭 신호(GCLK1)는 서로 다른 위상(phase)을 갖는다. 구체적으로, 제2 클럭 신호(GCLK2)는 제1 클럭 신호(GCLK1)의 위상을 180도 이동시킨 신호이다.
도 5에서는 제n 게이트 신호 생성 회로(SGD(n)) 및 제(n+2) 게이트 신호 생성 회로(SGD(n+2))에 제1 클럭 신호(GCLK1)가 입력되고, 제(n+1) 게이트 신호 생성 회로(SGD(n+1)) 및 제(n+3) 게이트 신호 생성 회로(SGD(n+3))에는 제2 클럭 신호(GCLK2)가 입력되는 것을 나타낸다. 즉, 본 명세서의 제2 실시예에 따른 게이트 구동 회로(GD)에 포함된 홀수 번째 게이트 신호 생성 회로에는 제1 클럭 신호(GCLK1)가 입력되고, 짝수 번째 게이트 신호 생성 회로에는 제2 클럭 신호(GCLK2)가 입력되는 것을 나타낸다. 복수의 게이트 신호 생성 회로에 차례대로 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)가 교대로 연결되지만, 그 순서가 한정되지는 않는다.
제3 클럭 신호(OCLK1) 및 제4 클럭 신호(OCLK2)는 각각 하이 레벨의 전압과 로우 레벨의 전압 사이를 스윙하며, 동일한 주기를 갖는다. 다만, 제3 클럭 신호(OCLK1)와 제4 클럭 신호(OCLK2)는 서로 다른 위상(phase)을 갖는다. 구체적으로, 제4 클럭 신호(OCLK2)는 제3 클럭 신호(OCLK1)의 위상을 180도 이동시킨 신호이다.
도 6은 본 명세서의 제2 실시예에 따른 게이트 신호 생성 회로의 회로도이다. 도 6은 게이트 구동 회로(GD)를 구성하는 제n 게이트 신호 생성 회로(SGD(n))를 예로서 설명한다.
도 6을 참조하면, 제n 게이트 신호 생성 회로(SGD(n))는 풀다운부(PD), 풀업부(PU), Q 노드 제어부(CQ), QB 노드 제어부(CQB), 및 Q 노드 유지부(KQ)를 포함한다.
풀다운부(PD)는 Q 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-오프 전압으로 출력하고, 풀업부(PU)는 QB 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-온 전압으로 출력한다. 풀다운부(PD) 및 풀업부(PU)에 의해 결정되는 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 인가된다.
Q 노드 제어부(CQ)는 Q 노드를 충전 또는 방전시키기 위한 구성요소로, 스타트 신호(Vst)를 이용하여 Q 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다. 제1 게이트 신호 생성 회로(SGD1)에는 스타트 신호(Vst)가 입력되고, 제2 게이트 신호 생회(SGD2)부터는 이전 출력 신호를 스타트 신호로 이용한다. n이 2 이상의 자연수인 경우, 제n 게이트 신호 생성 회로(SGD(n))는 제(n-1) 게이트 신호 생성 회로(SGD(n-1))의 제(n-1) 출력 신호(Vgout(n-1))를 스타트 신호로 이용할 수 있다.
QB 노드 제어부(CQB)는 QB 노드를 충전 또는 방전시키기 위한 구성요소로, Q 노드 제어부(CQ)에 의해 인가된 Q 노드 전압에 따라 QB 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다.
본 명세서의 일 실시예에 따른 전계발광 표시장치(100)는 소비전력을 감소시키기 위해 주파수를 변동하며 구동될 수 있다. 예를 들어, 동영상 재생이 아닌 정지화면이나 그림, 텍스트를 표시하는 구간에서는 약 1Hz의 저주파수로 구동될 수 있다. 저주파수 구동시 소비전력이 감소되는 이점이 있지만 반대로 화면의 움직임이 느리기 때문에 약간의 휘도 변동이 깜박거림 등으로 인지될 수 있기 때문에 게이트 구동 회로(GD)의 출력 신호가 일정하게 유지될 수 있어야 한다. 본 명세서의 제2 실시예에 따른 게이트 신호 생성 회로에 포함된 Q 노드 유지부(KQ)는, 게이트 신호 생성 회로의 출력 신호가 로우 전압(VGL)일 때, 풀다운부(PD)를 턴-온시키기 위한 전압을 Q 노드에 유지시켜준다.
본 명세서의 제2 실시예에 따른 제n 게이트 신호 생성 회로(SGD(n))는 n형 트랜지스터 및 p형 트랜지스터를 모두 포함한다. 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 포함된 픽셀 구동 회로에 제공되며, 특히 n형 트랜지스터의 턴-온 및 턴-오프를 제어할 수 있으나, 이에 한정되지는 않는다.
제n 게이트 신호 생성 회로(SGD(n))의 구체적인 회로 구조 및 동작은 이하에서 이어서 설명한다.
도 7은 본 명세서의 제2 실시예에 따른 게이트 신호 생성 회로에 입력되는 게이트 신호들의 파형도이다.
도 6 및 도 7을 참조하면, 스타트 신호(Vst)는 1 수평 기간(1H)의 하이 레벨 펄스로 구현된다. 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)는 각각 2 수평 기간(2H)의 주기를 갖는다. 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2) 각각은 1 수평 기간(1H)보다 짧은 기간에 해당하는 로우 레벨 펄스와 1 수평 기간(1H)보다 긴 기간에 해당하는 하이 레벨 펄스를 갖는다. 따라서, 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2) 각각은 주기의 절반보다 짧은 로우 레벨 펄스와 주기의 절반보다 긴 하이 레벨 펄스를 갖는다. 예를 들어, 스타트 신호(Vst)의 로우 레벨 전압이 하이 레벨 전압으로 전환되는 시점이 제1 클럭 신호(GCLK1)의 로우 레벨 펄스와 중첩되면 출력 신호가 발생하지 않는 문제가 발생할 수 있다. 이를 해결하기 위해 제1 클럭 신호(GCLK1)의 로우 레벨 펄스의 길이가 하이 레벨 펄스의 길이보다 짧게 할 수 있다. 제2 클럭 신호(GCLK2)도 제1 클럭 신호(GCLK1)와 마찬가지로 로우 레벨 펄스의 길이가 하이 레벨 펄스의 길이보다 짧다.
제3 클럭 신호(OCLK1) 및 제4 클럭 신호(OCLK2)는 각각 2 수평 기간(2H)의 주기를 갖는다. 제3 클럭 신호(OCLK1) 및 제4 클럭 신호(OCLK2) 각각은 1 수평 기간(1H)의 로우 레벨 펄스와 하이 레벨 펄스를 갖는다. 도 6을 참조하면, 제3 클럭 신호(OCLK1)와 제4 클럭 신호(OCLK2)는 제1 클럭 신호(GCLK1)와 달리 출력 신호쪽에 연결되어 있는 신호이므로 출력 신호의 발생에 영향을 주지 않는다. 따라서, 제3 클럭 신호(OCLK1)와 제4 클럭 신호(OCLK2)의 로우 레벨 펄스와 하이 레벨 펄스는 동일한 길이로 구현될 수 있다.
제n 게이트 신호 생성 회로(SGD(n))에 인가되는 스타트 신호(Vst)의 하이 레벨 펄스는 제1 클럭 신호(GCLK1)의 로우 레벨 펄스와 중첩된다.
첫째로, 스타트 신호(Vst)가 제n 게이트 신호 생성 회로(SGD(n))에 입력되기 전에 시작하는 제1 클럭 신호(GCLK1)의 첫번째 주기(1)부터 설명한다.
Q 노드 제어부(CQ)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구현된다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 직렬로 연결되고, 모두 p형 트랜지스터로 구현된다. 제1 트랜지스터(T1)는 제1 클럭 신호(GCLK1)에 의해 제어되어 스타트 신호(Vst)를 제2 트랜지스터(T2)에 제공한다. 그리고, 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 제어되어 제1 트랜지스터(T1)로부터 제공받은 스타트 신호(Vst)를 Q 노드에 제공한다. 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지한다. 제1 클럭 신호(GCLK1)의 첫번째 주기(1)는 제1 클럭 신호(GCLK1)의 로우 레벨의 전압으로 시작하고, 스타트 신호(Vst) 또한 로우 레벨의 전압이다. 따라서, Q 노드 제어부(CQ)는 로우 레벨의 전압을 Q 노드에 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간에서 Q 노드에 제공된 스타트 신호(Vst)는 로우 레벨의 전압이고, 로우 레벨의 전압은 풀다운부(PD)에 제공된다. 풀다운부(PD)는 제7 트랜지스터(T7)로 구현된다. 제7 트랜지스터(T7)는 p형 트랜지스터로 구현된다. 제7 트랜지스터(T7)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 출력 한다.
그리고, Q 노드는 QB 노드 제어부(CQB)를 제어한다. QB 노드 제어부(CQB)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 구현된다. 제3 트랜지스터(T3)의 게이트 전극과 제4 트랜지스터(T4)의 게이트 전극은 모두 Q 노드에 연결된다. 제3 트랜지스터(T3)는 n형 트랜지스터로 구현되고, 제4 트랜지스터(T4)는 p형 트랜지스터로 구현되므로, 동일 구간에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 턴-온 또는 턴-오프 상태는 서로 반대가 된다. 따라서, 제3 트랜지스터(T3)는 Q 노드의 로우 레벨의 전압에 의해 턴-오프되고, 제4 트랜지스터(T4)는 Q 노드의 로우 레벨의 전압에 의해 턴-온된다. 턴-온된 제4 트랜지스터(T4)에 의해 하이 전압(VGH)은 QB 노드에 제공된다. 제3 트랜지스터(T3)를 n형 트랜지스터로 구현함으로써 회로의 연결이 간소화되므로 게이트 구동 회로(GD)의 폭(W)을 감소시킬 수 있다. 또한, n형 트랜지스터의 액티브층을 산화물로 구현함으로써 제3 트랜지스터(T3)의 문턱전압 마진을 확보하고, 제3 트랜지스터(T3)에 제공되는 전압을 정상적으로 전달할 수 있다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간동안 QB 노드에 제공된 하이 전압(VGH)은 풀업부(PU)에 제공된다. 풀업부(PU)는 제8 트랜지스터(T8) 및 제3 커패시터(Cqb)로 구현된다. 제8 트랜지스터(T8)는 p형 트랜지스터로 구현된다. 제3 커패시터(Cqb)는 출력 노드(VO) 및 QB 노드에 연결되고, 출력 노드(VO)의 로우 전압(VGL)과 QB 노드의 하이 전압(VGH)으로 충전된다. 제8 트랜지스터(T8)는 QB 노드에 의해 제어되어 턴-오프된다.
그리고, Q 노드 및 제4 클럭 신호(OCLK2)는 Q 노드 유지부(KQ)를 제어한다. Q 노드 유지부(KQ)는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제2 커패시터(Cq2)로 구현된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 모두 p형 트랜지스터로 구현된다. 제5 트랜지스터(T5)는 제4 클럭 신호(OCLK2)의 로우 레벨의 전압에 의해 턴-온되고, 제6 트랜지스터(T6)는 Q 노드의 로우 레벨의 전압에 의해 턴-온되어 제4 클럭 신호(OCLK2)의 로우 레벨의 전압을 A 노드에 제공한다. 제2 커패시터(Cq2)는 A 노드와 Q 노드에 연결되어, A 노드 및 Q 노드 각각에 제공된 전압으로 충전된다.
이어서, 제1 클럭 신호(GCLK1)의 첫번째 주기(1) 동안 제1 클럭 신호(GCLK1)는 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되어 제1 트랜지스터(T1)를 턴-오프시킨다.
제1 트랜지스터(T1)와 Q 노드 사이에 제2 트랜지스터(T2)가 연결되어 있고, 제1 트랜지스터(T1)가 턴-오프되어 Q 노드는 플로팅되지만 Q 노드 유지부(KQ)에 의해 Q 노드의 전압은 로우 레벨의 전압으로 유지될 수 있다. 제7 트랜지스터(T7)는 턴-온 상태를 유지하고 제n 출력 신호(Vgout(n))는 로우 전압(VGL)으로 유지된다.
따라서, 제1 클럭 신호(GCLK1)의 첫번째 기간(1) 동안 제n 게이트 신호 생성 회로(SGD(n))의 출력 신호(Vgout(n))는 로우 전압(VGL)을 유지한다. 본 명세서의 일 실시예에 따른 전계발광 표시장치(100)가 저주파수 구동시 Q 노드 유지부(KQ)를 통해 Q 노드의 전압을 일정하게 유지시킴으로써 제n 게이트 신호 생성 회로는 안정적으로 구동될 수 있다.
둘째로, 제1 클럭 신호(GCLK1)의 두번째 주기(2)를 설명한다. 제1 클럭 신호(GCLK1)의 두번째 주기(2)는 로우 레벨의 전압으로 시작하고, 스타트 신호(Vst)는 제1 클럭 신호(GCLK1)의 첫번째 주기(1)가 끝나기 전에 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되어 하이 레벨의 전압인 상태이다.
제1 트랜지스터(T1)는 제1 클럭 신호(GCLK1)에 의해 제어되어 스타트 신호(Vst)를 제2 트랜지스터(T2)에 제공한다. 그리고, 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 제어되어 제1 트랜지스터(T1)로부터 제공받은 스타트 신호(Vst)를 Q 노드에 제공한다. 즉, Q 노드 제어부(CQ)는 하이 레벨의 전압을 Q 노드에 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간에서 Q 노드에 제공된 스타트 신호(Vst)는 하이 레벨의 전압이고, 하이 레벨의 전압은 풀다운부(PD)에 제공된다. 따라서, 제7 트랜지스터(T7)는 Q 노드에 의해 제어되어 턴-오프된다.
그리고, Q 노드는 QB 노드 제어부(CQB)를 제어하므로, 제3 트랜지스터(T3)는 Q 노드의 하이 레벨의 전압에 의해 턴-온되어 B 노드에 로우 전압(VGL)을 제공하고, 제4 트랜지스터(T4)는 Q 노드의 하이 레벨의 전압에 의해 턴-오프되어 QB 노드에 제공되던 하이 전압(VGH)을 차단한다.
그리고, 제5 트랜지스터(T5)는 제4 클럭 신호(OCLK2)의 하이 레벨의 전압에 의해 턴-오프되어 B 노드와 QB 노드를 차단하고, 제6 트랜지스터(T6) 또한 Q 노드의 하이 레벨의 전압에 의해 턴-오프된다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간동안 풀업부(PU)의 제3 커패시터(Cqb)에 의해 QB 노드는 하이 전압(VGH)을 유지하고 제8 트랜지스터(T8)의 턴-오프 상태를 유지시킨다.
이어서, 제1 클럭 신호(GCLK1)의 두번째 주기(2) 동안 제1 클럭 신호(GCLK1)는 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되고, 스타트 신호(Vst)는 하이 레벨의 전압에서 로우 레벨의 전압으로 전환된다. 하이 레벨 전압의 제1 클럭 신호(GCLK1)는 제1 트랜지스터(T1)를 턴-오프시킨다. 하지만, Q 노드 유지부(KQ)에 의해 Q 노드는 하이 레벨의 전압을 유지한다.
QB 노드 제어부(CQB)의 제3 트랜지스터(T3)는 Q 노드의 하이 레벨의 전압에 의해 턴-온되어 로우 전압(VGL)을 B 노드에 인가하고, 제4 트랜지스터(T4)는 Q 노드의 하이 레벨의 전압에 의해 턴-오프된다.
Q 노드 유지부(KQ)의 제5 트랜지스터(T5)는 제4 클럭 신호(OCLK2)의 로우 레벨의 전압에 의해 턴-온되어 B 노드의 로우 전압(VGL)을 QB 노드에 전달한다. 제6 트랜지스터(T6)는 Q 노드의 하이 레벨의 전압에 의해 턴-오프된다. 그리고, Q 노드의 전압은 제2 커패시터(Cq2)에 의해 유지된다.
한편, QB 노드에 전달된 로우 전압(VGL)은 풀업부(PU)를 제어한다. 구체적으로, 제8 트랜지스터(T8)는 QB 노드의 로우 전압(VGL)에 의해 턴-온되고, 제3 클럭 신호(OCLK1)의 하이 레벨의 전압을 제n 출력 신호(Vgout(n))로 출력한다. 제n 출력 신호(Vgout(n))는 제3 클럭 신호(OCLK1)가 하이 레벨의 전압을 유지하는 1 수평 기간(1H) 동안 하이 레벨의 전압을 유지한다.
그리고, 제1 클럭 신호(GCLK1)의 두번째 기간(2)이 끝나기 전에 제3 클럭 신호(OCLK1)은 하이 레벨의 전압에서 로우 레벨의 전압으로 전환되고, 제4 클럭 신호(OCLK2)은 로우 레벨의 전압에서 하이 레벨의 전압으로 전환된다. 이 경우, 제4 클럭 신호(OCLK2)에 의해 제5 트랜지스터(T5)는 턴-오프되지만, Q 노드의 전압에는 영향이 없다. 그리고, 제3 클럭 신호(OCLK1)의 로우 레벨의 전압은 턴-온된 제8 트랜지스터(T8)를 통해 출력 노드(VO)에 전달되어, 출력 노드(VO)의 전압 변화는 제3 커패시터(Cqb)의 커플링 효과로 인해 QB 노드에 영향을 미친다. QB 노드는 제3 클럭 신호(OCLK1)의 하이 레벨과 로우 레벨의 전압 차이만큼 전압이 낮아지면서 동시에 출력 노드(VO) 전압의 폴링 타임(falling time)을 감소시킨다.
따라서, 제1 클럭 신호(GCLK1)의 두번째 기간(2) 동안 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 1 수평 기간(1H)에 해당하는 하이 전압(VGH)을 출력한다. 이 경우, 제n 게이트 신호 생성 회로(SGD(n))는 제3 커패시터(Cqb)를 풀업부(PU)에 배치시킴으로써 제n 출력 신호(Vgou(n))의 폴링 타임을 줄이고 출력 신호에 대한 신뢰성을 향상시킬 수 있다.
도 8은 본 명세서의 제3 실시예에 따른 게이트 신호 생성 회로의 회로도이다. 도 8은 게이트 구동 회로(GD)를 구성하는 제n 게이트 신호 생성 회로(SGD(n))를 예로서 설명한다.
이하에서 설명될 제3 실시예에서 앞에서 설명된 제1 실시예와 중복되는 구성요소에 대해서는 설명을 생략할 수 있다. 또한, 제3 실시예는 도 2의 게이트 구동 회로(GD)의 블록도에 적용될 수 있다.
도 8을 참조하면, 제n 게이트 신호 생성 회로(SGD(n))는 풀다운부(PD), 풀업부(PU), Q 노드 제어부(CQ), 및 QB 노드 제어부(CQB)를 포함한다.
풀다운부(PD)는 Q 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-오프 전압으로 출력하고, 풀업부(PU)는 QB 노드의 전압에 응답하여 제n 출력 신호(Vgout(n))를 턴-온 전압으로 출력한다. 풀다운부(PD)와 풀업부(PU)는 직렬 연결되고 출력 노드(VO)를 공유한다. 풀다운부(PD) 및 풀업부(PU)에 의해 결정되는 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 인가된다.
Q 노드 제어부(CQ)는 Q 노드를 충전 또는 방전시키기 위한 구성요소로, 스타트 신호(Vst)를 이용하여 Q 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다. n이 3 이상의 자연수인 경우, 제n 게이트 신호 생성 회로는 제(n-2) 게이트 신호 생성 회로(SGD(n-2))의 제(n-2) 출력 신호(Vgout(n-2))를 스타트 신호로 이용할 수 있다.
QB 노드 제어부(CQB)는 QB 노드를 충전 또는 방전시키기 위한 구성요소로, Q 노드 제어부(CQ)에 의해 인가된 Q 노드 전압에 따라 QB 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다.
본 명세서의 일 실시예에 따른 제n 게이트 신호 생성 회로(SGD(n))는 n형 트랜지스터 및 p형 트랜지스터를 모두 포함한다. 제n 게이트 신호 생성 회로(SGD(n))의 제n 출력 신호(Vgout(n))는 제n 픽셀 라인(PG(n))에 포함된 픽셀 구동 회로에 제공된다. 특히, 픽셀 구동 회로가 n형 트랜지스터 및 p형 트랜지스터로 구현되는 경우, 제n 출력 신호(Vgout(n))는 n형 트랜지스터의 턴-온 및 턴-오프를 제어할 수 있으나 이에 한정되지는 않는다.
본 명세서의 제3 실시예에 따른 제n 게이트 신호 생성 회로(SGD(n))의 구체적인 회로 구조 및 동작은 이하에서 이어서 설명한다.
도 9는 본 명세서의 제3 실시예에 따른 게이트 신호 생성 회로에 입력되는 게이트 신호들의 파형도이다.
도 8 및 도 9를 참조하면, 스타트 신호(Vst)는 2 수평 기간(2H)의 하이 레벨 펄스를 갖고, 제1 클럭 신호(GCLK1)는 2 수평 기간(2H)의 주기를 갖는다. 제1 클럭 신호(GCLK1)는 1 수평 기간(1H)보다 짧은 기간에 해당하는 하이 레벨 펄스와 1 수평 기간(1H)보다 긴 기간에 해당하는 로우 레벨 펄스를 갖는다. 예를 들어, 스타트 신호(Vst)의 로우 레벨 전압이 하이 레벨 전압으로 전환되는 시점이 제1 클럭 신호(GCLK1)의 하이 레벨 펄스와 중첩되면 출력 신호가 발생하지 않는 문제가 발생할 수 있다. 이를 해결하기 위해 제1 클럭 신호(GCLK1)의 하이 레벨 펄스의 길이가 로우 레벨 펄스의 길이보다 짧게 할 수 있다.
제n 게이트 신호 생성 회로(SGD(n))에 인가되는 스타트 신호(Vst)의 하이 레벨 펄스는 제1 클럭 신호(GCLK1)의 하이 레벨 펄스 및 로우 레벨 펄스와 중첩된다.
첫째로, 스타트 신호(Vst)가 제n 게이트 신호 생성 회로(SGD(n))에 입력되기 전에 시작하는 제1 클럭 신호(GCLK1)의 첫번째 주기(1)부터 설명한다.
Q 노드 제어부(CQ)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구현된다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 직렬로 연결되고, 제1 트랜지스터(T1)는 n형 트랜지스터, 제2 트랜지스터(T2)는 p형 트랜지스터로 구현된다. 제1 트랜지스터(T1)는 제1 클럭 신호(GCLK1)에 의해 제어되어 스타트 신호(Vst)를 제2 트랜지스터(T2)에 제공할 수 있다. 그리고, 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 제어되어 제1 트랜지스터(T1)로부터 제공받은 스타트 신호(Vst)를 Q 노드에 제공한다. 제2 트랜지스터(T2)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지한다. 제2 트랜지스터(T2)는 Q 노드와 제1 트랜지스터(T1) 사이에 연결되어 Q 노드 전압의 버퍼 역할을 한다.
제1 클럭 신호(GCLK1)의 첫번째 주기(1)는 제1 클럭 신호(GCLK1)의 로우 레벨의 전압으로 시작하고, 스타트 신호(Vst) 또한 로우 레벨의 전압이다. 이어서, 제1 클럭 신호(GCLK1)가 로우 레벨의 전압인 동안 스타트 신호(Vst)는 하이 레벨의 전압으로 전환된다. 제1 클럭 신호(GCLK1)가 로우 레벨의 전압인 동안 제1 트랜지스터(T1)는 턴-오프 상태이다.
제1 클럭 신호(GCLK1)의 첫번째 주기(1) 중 제1 클럭 신호(GCLK1)가 하이 레벨의 전압일 때, 스타트 신호(Vst)도 하이 레벨의 전압을 유지한다.
제1 클럭 신호(GCLK1)의 하이 레벨 펄스에 의해 제1 트랜지스터(T1)가 턴-온되므로, Q 노드 제어부(CQ)는 스타트 신호(Vst)의 하이 레벨의 전압을 Q 노드에 제공한다.
제1 클럭 신호(GCLK1)의 하이 레벨 펄스 기간에서 Q 노드에 제공된 스타트 신호(Vst)는 하이 레벨의 전압이고, 하이 레벨의 전압은 풀다운부(PD)에 제공된다. 풀다운부(PD)는 로우 전압(VGL)이 제공되는 배선에 연결된 제7 트랜지스터(T7) 및 제1 커패시터(Cq1)로 구현된다. 제7 트랜지스터(T7)는 p형 트랜지스터로 구현되므로, Q 노드의 하이 레벨의 전압에 의해 제7 트랜지스터(T7)는 턴-오프된다.
Q 노드는 QB 노드 제어부(CQB)를 제어한다. QB 노드 제어부(CQB)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 구현된다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 QB 노드를 통해 직렬로 연결되고, 모두 n형 트랜지스터로 구현된다. 제3 트랜지스터(T3)의 게이트 전극은 Q 노드와 연결되고 제1 전극은 로우 전압(VGL)이 제공되는 배선에 연결되며 제2 전극은 QB 노드에 연결된다. 제4 트랜지스터(T4)의 게이트 전극 및 제1 전극은 하이 전압(VGH)이 제공되는 배선에 연결시킴으로써 다이오드 컨택되고 제2 전극은 QB 노드에 연결된다. 따라서, 제3 트랜지스터(T3)는 Q 노드에 의해 제어되고, 제4 트랜지스터(T4)는 하이 전압(VGH)에 의해 제어된다. 제4 트랜지스터(T4)는 하이 전압(VGH)에 의해 항상 턴-온 상태를 유지함으로써 QB 노드의 상태를 기본적으로 하이 전압(VGH)으로 유지시킨다. 이 경우, 제3 트랜지스터(T3)는 Q 노드의 하이 레벨의 전압에 의해 턴-온되어 로우 전압(VGL)을 QB 노드에 제공한다.
제1 클럭 신호(GCLK1)의 하이 레벨 펄스 기간동안 QB 노드에 제공된 로우 전압(VGL)은 풀업부(PU)에 제공된다. 풀업부(PU)는 하이 전압(VGH)이 제공되는 배선에 연결된 제8 트랜지스터(T8)로 구현된다. 그리고, 제8 트랜지스터(T8)는 p형 트랜지스터로 구현된다. 제8 트랜지스터(T8)는 QB 노드에 제공된 로우 전압(VGL)에 의해 턴-온되어, 제n 출력 신호(Vgout(n))로 하이 전압(VGH)을 제공한다. 따라서, 제1 클럭 신호(GCLK1)의 첫번째 기간(1) 중 제1 클럭 신호(GCLK1)가 로우 레벨 펄스 기간 동안 제n 게이트 신호 생헝 회로(SGD(n))의 출력 신호(Vgout(n))는 로우 전압(VGL)이고, 제1 클럭 신호(GCLK1)가 하이 레벨 펄스 기간동안 제n 게이트 신호 생성 회로(SGD(n))의 출력 신호(Vgout(n))는 하이 전압(VGH)이다.
둘째로, 제1 클럭 신호(GCLK1)의 두번째 주기(2)를 설명한다. 제1 클럭 신호(GCLK1)의 두번째 주기(2)는 로우 레벨의 전압으로, 스타트 신호(Vst)는 하이 레벨의 전압으로 시작한다. 스타트 신호(Vst)는 제1 클럭 신호(GCLK1)가 로우 레벨의 전압인 동안 하이 레벨의 전압에서 로우 레벨의 전압으로 전환된다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간에서 제1 트랜지스터(T1)는 턴-오프되고 Q 노드는 하이 레벨의 전압을 유지한다. 제1 트랜지스터(T1)와 Q 노드 사이에 제2 트랜지스터(T2)가 연결되어 있고, 제1 트랜지스터(T1)가 턴-오프되어 Q 노드는 플로팅되지만 제2 트랜지스터(T2)에 의해 Q 노드의 전압은 크게 흔들리지는 않는다. 하이 레벨의 전압은 제7 트랜지스터(T7)를 턴-오프 상태로 유지시킨다.
그리고, Q 노드는 QB 노드 제어부(CQB)를 제어하므로, 제3 트랜지스터(T3)는 Q 노드의 하이 레벨의 전압에 의해 턴-온 상태를 유지하며 QB 노드에 로우 전압(VGL)을 제공한다.
제1 클럭 신호(GCLK1)의 로우 레벨 펄스 기간동안 QB 노드에 제공된 로우 전압(VGL)은 풀업부(PU)에 제공된다. 제8 트랜지스터(T8)는 QB 노드에 의해 턴-온되어 하이 전압(VGH)을 출력 노드(VO)로 출력 한다. 출력 노드(VO)는 풀다운부(PD)와 풀업부(PU)가 직렬연결되어 공유하는 노드로, 출력 신호(Vgout(n))가 제공되는 노드이다.
이어서, 제1 클럭 신호(GCLK1)의 두번째 주기(2) 동안 제1 클럭 신호(GCLK1)는 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되고, 스타트 신호(Vst)는 로우 레벨의 전압이다. 제1 클럭 신호(GCLK1)의 로우 레벨의 전압에서 하이 레벨의 전압으로 전환되는 시점은 스타트 신호(Vst)이 하이 레벨의 전압에서 로우 레벨의 전압으로 전환되는 시점 이후이다.
하이 레벨 전압의 제1 클럭 신호(GCLK1)는 제1 트랜지스터(T1)를 턴-온시킨다. Q 노드 제어부(CQ)는 스타트 신호(Vst)의 로우 레벨의 전압을 Q 노드로 전달한다. Q 노드는 풀다운부(PD)를 제어하므로, 제7 트랜지스터(T7)는 Q 노드에 의해 로우 전압(VGL)을 출력한다. 제1 커패시터(Cq1)는 Q 노드에 연결된 제1 전극과 제n 출력 신호(Vgout(n))가 출력되는 출력 노드(VO)에 연결된 제2 전극으로 구현된다. 제1 커패시터(Cq1)는 Q 노드의 전압을 하강시키는 방향으로 부트스트래핑시켜 제n 출력 신호(Vgout(n))가 로우 전압(VGL)을 유지할 수 있게 하고, 제n 출력 신호(Vgout(n))의 로우 전압(VGL) 출력 이후 Q 노드를 로우 레벨의 전압으로 유지시킨다.
그리고, Q 노드의 로우 레벨의 전압에 의해 제3 트랜지스터(T3)는 턴-오프되고, QB 노드는 제4 트랜지스터(T4)에 의해 하이 전압(VGH)으로 전환된다.
따라서, 제1 클럭 신호(GCLK1)의 두번째 기간(2) 동안 제n 게이트 신호 생성 회로(SGD(n))의 출력 신호(Vgout(n))는 하이 전압(VGH)을 유지하다 로우 전압(VGL)으로 전환된다. 하이 전압(VGH)의 출력 신호(Vgout(n))는 2 수평 기간(2H) 만큼 유지되고, 제n 픽셀 라인에 제공되어 n타입 트랜지스터를 턴-온시킬 수 있다. 하지만, 이에 한정되지 않고 p타입 트랜지스터에 연결되어 p타입 트랜지스터를 턴-오프시킬 수도 있다.
제n 게이트 신호 생성 회로(SGD(n))는 n형 트랜지스터로 구현된 제1 트랜지스터(T1), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)를 포함하고, 제4 트랜지스터(T4)를 다이오드 컨택시킴으로써 회로의 연결이 간소화되므로 게이트 구동 회로(GD)의 폭(W)을 감소시킬 수 있다. 또한, n형 트랜지스터의 액티브층을 산화물로 구현함으로써 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)의 의 누설 전류를 줄이고 문턱전압 마진을 확보하여 각각의 트랜지스터에 제공되는 전압을 정상적으로 전달할 수 있다.
본 명세서의 실시예에 따른 게이트 구동 회로 및 이를 이용한 전계발광 표시장치(100)는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동회로(GD)에 있어서, 게이트 구동회로(GD)는 Q 노드에 의해 제어되고 출력 노드(VO)로 로우 전압(VGL)을 전달하는 풀다운부(PD), QB 노드에 의해 제어되고 출력 노드(VO)로 제3 클럭 신호(OCLK1)의 하이 레벨의 전압을 전달하는 풀업부(PU), 제1 클럭 신호(GCLK1)에 의해 제어되고 스타트 신호(Vst)를 Q 노드에 전달하는 Q 노드 제어부(CQ), Q 노드에 의해 제어되어 QB 노드에 하이 전압을 전달하는 QB 노드 제어부(CQB), 및 Q 노드 및 제4 클럭 신호(OCLK2)에 의해 제어되고 Q 노드에 연결된 제2 커패시터(Cq2)를 포함하는 Q 노드 유지부(KQ)를 포함한다. 그리고, QB 노드 제어부(CQB)는 Q 노드에 연결된 n형 트랜지스터 및 p형 트랜지스터를 포함하는 연결된다. 이에 따라, 저주파 구동시에도 안정적인 출력을 제공할 수 있다.
본 명세서의 다른 특징에 따르면, 풀다운부(PD)와 풀업부(PU)는 출력 노드(VO)에 직렬로 연결될 수 있고, 풀업부(PU)는 제3 커패시터(Cqb)를 포함하며, 제3 커패시터(Cqb)는 출력 노드(VO)와 QB 노드에 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 스타트 신호(Vst)는 1 수평 기간(1H)을 주기로 하이 레벨의 전압을 가질 수 있다.
본 명세서의 다른 특징에 따르면, 제3 클럭 신호(OCLK1) 및 제4 클럭 신호(OCLK2)는 2 수평 기간(2H)을 주기로 180도 위상 차이가 있을 수 있다.
본 명세서의 다른 특징에 따르면, 풀업부(PU)를 통해 출력 노드(VO)에 전달되는 제3 클럭 신호(OCLK1)의 하이 레벨의 전압은 상기 제3 클럭 신호(OCLK1)와 동기될 수 있다.
본 명세서의 다른 특징에 따르면, 제1 클럭 신호(GCLK1)는 2 수평 기간(2H)을 주기로 로우 레벨 전압의 길이가 하이 레벨 전압의 길이보다 짧을 수 있다.
본 명세서의 다른 특징에 따르면, Q 노드 제어부(CQ)는 로우 전압(VGL)에 연결되어 항상 턴-온 상태인 트랜지스터를 포함하고, 트랜지스터는 Q 노드에 연결될 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치(100)에 있어서, 전계발광 표시장치(100)는 복수의 픽셀 라인을 포함하는 표시 영역(DA) 및 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로(GD)를 포함하는 비표시 영역(NDA)으로 구분되는 표시패널(110)을 포함한다. 그리고, 복수의 픽셀 라인은 각각 복수의 픽셀(PX)을 포함하고, 복수의 픽셀(PX)은 각각 픽셀 구동 회로와 발광 소자(EL)를 포함하고, 픽셀 구동 회로 및 게이트 구동 회로(GD)는 각각 p형 트랜지스터와 n형 트랜지스터로 구현되며, 게이트 구동 회로(GD)는 픽셀 구동 회로의 n형 트랜지스터에 게이트 신호를 제공한다. 이에 따라, 안정적인 출력을 제공할 수 있고 표시패널의 비표시 영역을 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 게이트 구동 회로(GD)는 Q 노드에 의해 제어되는 풀다운부(PD) 및 QB 노드에 의해 제어되는 풀업부(PU)를 포함하고, 풀다운부(PD) 및 풀업부(PU)는 직렬 연결되어 로우 전압(VGL) 또는 하이 전압(VGH)을 픽셀 구동 회로의 n혀 트랜지스터에 게이트 신호로 제공할 수 있다.
또한, 풀다운부(PD)는 로우 전압(VGL)이 제공되는 배선에 연결되고, 풀업부(PU)는 하이 전압(VGH)이 제공되는 배선에 연결될 수 있다. 또한, 풀다운부(PD)는 Q 노드에 연결된 제1 전극 및 풀업부(PU)와 풀다운부(PD)가 공유하는 노드에 연결된 제2 전극을 포함하는 제1 커패시터(Cq1)를 포함할 수 있다. 또한, 게이트 구동 회로(GD)는 제1 클럭 신호(GCLK1) 및 로우 전압(VGL)에 의해 제어되어 스타트 신호(Vst)를 Q 노드에 전달하는 Q 노드 제어부(CQ)를 포함하고, Q 노드 제어부(CQ)는 서로 다른 타입의 두 개의 트랜지스터를 포함할 수 있다. 또한, 게이트 구동회로(GD)는 Q 노드에 의해 제어되는 두 개의 트랜지스터로 구현된 QB 노드 제어부(CQB)를 포함하고, 두 개의 트랜지스터는 n형 트랜지스터일 수 있다.
본 명세서의 다른 특징에 따르면, QB 노드 제어부(CQB)는 Q 노드에 의해 제어되고 로우 전압(VGL)이 제공되는 배선과 연결된 트랜지스터 및 게이트 전극과 일전극이 모두 하이 전압(VGH)이 제공되는 배선에 연결된 트랜지스터를 포함할 수 있다. 또한, 두 개의 트랜지스터는 서로 직렬로 연결되고, QB 노드를 공유할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 전계발광 표시장치
110 : 표시패널
120 : 데이터 구동 회로
130 : 컨트롤러

Claims (10)

  1. Q 노드에 의해 제어되고 출력 노드로 로우 전압을 전달하는 풀다운부;
    QB 노드에 의해 제어되고 상기 출력 노드로 하이 전압을 전달하는 풀업부;
    제1 클럭 신호에 의해 제어되고 스타트 신호를 상기 Q 노드에 전달하는 Q 노드 제어부; 및
    상기 Q 노드에 의해 제어되고 상기 QB 노드에 상기 하이 전압 또는 상기 로우 전압을 전달하는 QB 노드 제어부를 포함하고,
    상기 QB 노드 제어부는 n형 트랜지스터를 포함하는, 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 풀다운부와 상기 풀업부는 상기 출력 노드에 연결되고,
    상기 풀업부는 제1 커패시터를 포함하고,
    상기 제1 커패시터는 상기 출력 노드와 상기 Q 노드에 연결된, 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 스타트 신호는 2수평 기간을 주기로 하이 전압을 갖는, 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 제1 클럭 신호는 2 수평 기간의 주기를 갖는, 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 제1 클록 신호는 1 수평 주기보다 짧은 주기에 대응하는 하이 레벨과 상기 1 수평 주기보다 긴 주기에 대응하는 로우 레벨을 포함하는, 게이트 구동 회로.
  6. 제 4 항에 있어서,
    상기 스타트 신호의 하이 레벨이 상기 제1 클럭 신호의 하이 레벨 및 로우 레벨과 중첩되는, 게이트 구동 회로.
  7. 제 4 항에 있어서,
    상기 제1 클럭 신호는 상기 Q 노드 제어부에 상기 스타드 신호가 입력되기 전에 시작하는 제1 주기와 상기 스타드 신호가 상기 Q 노드 제어부에 입력된 후에 시작하는 제2 주기를 가지며,
    상기 제1 클럭 신호의 상기 제1 주기는 상기 제1 클럭 신호의 로우 전압으로 시작하고, 상기 스타트 신호는 로우 전압을 갖고,
    상기 제1 클럭 신호가 로우 전압일 때, 상기 스타트 신호는 상기 로우 전압에서 하이 전압으로 시프트되고,
    상기 제1 클럭 신호의 상기 제1 주기에서, 상기 제1 클럭 신호가 하이 전압일 때, 상기 스타트 신호는 상기 하이 전압 상태를 유지하는, 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 제1 클럭 신호의 상기 제2 주기는 로우 전압에 기반하여 시작하고, 상기 스타트 신호는 상기 하이 전압에 기반하여 시작하며,
    상기 제1 클럭 신호의 상기 제2 주기에서 상기 제1 클럭 신호가 상기 로우 전압일 때, 상기 스타트 신호는 상기 하이 전압에서 상기 로우 전압으로 시프트되는, 게이트 구동 회로.
  9. 제 1 항에 있어서,
    상기 스타트 신호는 (n-2)번째 게이트 신호 생성 회로의 (n-2)번째 출력 신호인(n은 3 이상의 자연수), 게이트 구동 회로.
  10. 제 1 항에 있어서,
    상기 QB 노드 제어부는 p형 트랜지스터를 더 포함하는, 게이트 구동 회로.
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