KR850000140B1 - 가입자선 음성처리 회로장치 - Google Patents

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Description

가입자선 음성처리 회로장치

제1도는 본 발명에 의한 가입자선 음성처리 계통구성을 표시하는 블록선도.

제2도는 FIR 필터의 계통 표시도.

제3도 및 제4도는 두가지형의 IIR 필터의 계통 표시도.

제5도는 본 발명에서 사용하는 형의 선행기술보간의 애널로그 디지틀 변환기의 계통 표시도.

제6(a)도 및 제6(b)도는 각각 본 발명의 3레벨보간 및 2레벨보간 표시도.

제7(a)도 및 제7(b)도는 본 발명장치의 동작 표시도.

제8도는 제10도에 표시한 형의 변환기를 이용한 애널로그 디지틀 변환기의 주파수 의존 이득 특성표시도.

제9도는 본 발명의 변형된 보간 애널로그디지를 변환기의 블록도.

제10도는 본 발명의 보간 애널로그디지틀 변환기의 다른 실시상태 표시도.

제11도는 제10도 표시의 애널로그디지틀 변환기의 동작 표시도.

제12도는 본 발명에 따른 적합한 애널로그디지틀 변환기를 위한 신호대 디지틀 잡음비 표시도.

제13도는 제10도에 표시한 변환기의 동작을 변형한 회로계통 표시 블록도.

제14도는 제13도에 표시한 변형을 한 것과 하지 않은 변환기의 동작 표시도.

제15도는 본 발명의 디지틀 데시메이터필터를 표시하는 블록도.

제16도는 제15도에 표시한 필터의 하아드웨어 설정 표시도.

제17도는 본 발명의 FIR 필터 설정을 표시하는 논리선도.

제18도는 본 발명의 23탭 FIR 필터 설정을 계통적으로 표시한 논리선도.

제19도는 본 발명의 병렬가산 필터를 계통적으로 표시하는 논리선도.

제20도는 본 발명의 3-탭 FIR 필터의 순렬조합(Combinatorial) 논리설정을 계통적으로 표시한 논리선도

제21도는 ROM 순람장치를 이용한 5-탭 FIR 필터를 계통적으로 표시한 블록도.

제22도는 ROM 순람을 이용한 8-탭 필터의 설정을 계통적으로 표시하는 블록도.

본 발명은 일반적으로 디지틀 전기통신 시스템에 관한 것이며, 더 상세히 설명하면 애널로그 형식의 입력음성 신호가 전송전에 디지틀 형식으로 변환되고 또 처리되고 그리고 반대로 수신된 신호가 애널로그형식으로 재변환 되기 전에 디지틀 형식으로 처리되는 새로운 가입자용 음성 처리회로에 관한 것이다. 전송하기 위한 음성신호를 디지틀 형식으로 변환하는 종래의 전기통신장치에 전형적으로 변압기가 결합된 기술에 부가 하여 감시테스트와 신호기능을 처리하기 위한 부가적 회로를 사용해서 2선-4선 변환 및 라인피이드(Line feeding) 동작을 부여하는 가입자회선 인터페이스회로(SLIC)와, 송신 및 수신 애널로그필터와 애널로그부호를 디지틀 PCM으로 또한 그 PCM 신호를 다시 애널로 그 신호로 변환되는 COCEC를 포함한다. 집적회로 생산자들은 개개의 회로 컴포넨트를 집적회로에 대체하는 것을 시도하고 있으며, 그러한 집적회로는 그들이 현재 달성하고 있는 다양한 기능을 구성하고 있다. 즉, 한개의 신호채널 모놀리식(monolithic)CODEC를 CODCE 기능으로, 한개의 채널 필터를 필터기능으로 그리고 모눌리식 SLIC를 변환기와 이것의 관련 하아드웨어로 대체하는 것이다. 종래의 시스템은 몇년전에 개발된 시스템 구성에 기초를 두었으며 그리고 그때에 사용할 수 있는 컴포넨트들을 이용하였기 때문에 LSI 기술을 사용한 컴포넨트를 단순히 대체하는 것은 충분한 이익이 될 수 없는 것이다. 종래의 시스템은 삼대범주에 나누어질 수 있는 다수의 기능을 수행한다.

(1) 가입자회로에 대한 고압 애널로 그 인터페이스

(2) 2선-4선 변환, 필터링 및 코우딩을 포함하는 음성신호처리

(3) 프로세서 또는 처리장치로 부터의 PCM 신호통로 및 제어라인을 포함하는 디지틀세계(World)에의 인터페이스이다.

새로운 시수템을 제공하는데 있어서 이와같은 기술에 따른 기술에 따른 새로운 시스템을 구분하는 것이 합리적인 것이다. 가입자회선에 대한 애널로그 인터페이스는 고 전류와 고전압 장치를 다같이 요구하며 그래서 2극성 고전압 기술에서 가장 잘 실용된다. 고전압 2극성 기술은 엄밀한 기술이 아니며 그래서 이 장치는 가급적 간단한 것에 유지되어야 한다.

신호처리와 디지틀 인터페이스 가능은 다같이 저전압 기술에서 실현될 수 있다. 저전압 기술은 고밀도LSI기술이며, 가격에 대한 임의의 선택은 n-채널 MOS이다. 현재, 신호처리는 애널로그필터링, 애널로그샘플 및보유동작과 액널로그-디지틀 또는 디지틀-또는 디지틀-애널로그 변환을 수반하는 애널로그 2선을 4선으로의 변환형이다. 음량압신 기능은 또한 애널로그 방법의 애널로그-디지틀 및 디지틀-애널로그 로실행된다. n-채널 MOS는 디지틀 기능으로서는 최적이므로, 디지틀 신호처리에 새로운 시스템을 갖게하는데 실용적이다. 그러나, 지금까지 디지틀 필터를 사용하는 시스템의 설게자들 사이에는 이와같은 장치들이 많은하아웨어를 요하는 복잡한 구조이며, 또 상당량의 전력을 소모하기 때문에 기피되어 왔었다.

디지틀 필터구조를 실현하기 위하여 애널로그-디지틀 및 디지틀-애널로그 변환기가 요구된다. 그러나, 가입자선로 음성처리 기능에 있어서는 애널로그-디지틀 및 디지틀-애널로그 변환기는 애널로그 필터가 같이 요구되어 그것 때문에 그러한 변환기를 갖는 것에 의하여 하등의 페널티도 지불되지 아니하였다. 그들 장치는 마치 스스템의 상이한 부분에 놓여진다. 디지틀 필터는 또한 최초에 상당한 초기 경상비를 요한다. 연산처리 유니트, 리이드온리 메모리(ROM) 및 랜덤 액세스 메모리(RAM)는 모두가 필터를 실현하기 위하여 사용된다. 그래서 극히 간단한 필터는 복잡한 필터만큼의 양의 실리콘 하아드웨어를 필요로 한다. 가입자선로 기능에 필터는 복잡한 필터이지만 디지틀 필터는 애널로그 필터와 비교할 때 가격적으로 유효한 것이다. 필터에 요구되는 복잡성(또는 곤란도) 및 성능에 필터비요(실시콘 영역에 근거한)을 비교함에 있어서, 애널로그형 필터는 비용이 복잡성에 비례하여 직선적으로 증가한다는 것이 알려져 있다. 그러나. 디지틀 필터의 경우에는 고가한 초기비용이 지출되지만 부가적 복잡성을 부가하는 비용은 극히 감소된다.

이와같이 되는 이유의 하나는 디지틀 필터가 애널로그필터가 할 수 없는 다중 및 시분할 하아드왜어를 할 수 있기 때문이다. 디지틀 필터는 또한 하등 정밀한 성분을 필요로 하지 않은데 대하여 애널로그 필터는 성능시방에 적합시키기 위하여 대단히 많은 정밀성분(트림 trim) 되어야 하고 극히 낮은 드리프트(drift)라야함)을 요구한다. 디지츨 필터는 또한 전산경로에 더 많은 비트를 부가하여서 보다 더 정확하게 될 수 있다. 이와같은 응용에 디지틀 필터를 사용하는데 있어서의 다른 문제는 대량의 연산처리로 인한 전련손실이었다. 전형적인 디지틀 필터는 극히 많은 전력을 손실하는 고속증배기를 요한다.

전기통신 시스템은 극히 낮은 전력손실을 요할 뿐이고 또 애널로 그 필터는 디지틀 필터보다도 저전력 경향이 있다. 결과적으로 종래의 설정은 디지틀 필터보다는 오히려 애널로그 필터를 사용하였다. 그러므로 본 발명의 기본적인 목적은 모든 신호처리가 입력음성 신호가 디지틀 형으로 변환된 후 이루어지는 신규한 가입자선로 음성처리 회로를 제공하는데 있다. 본 발명의 다른 목적은 전기통신 장치의 가정처리부분에 사용하기 위한 개량된 애널로그-디지틀 변환회로를 제공하는 것이다.

본 발명의 또 다른 목적은 전기통신자어치의 신호처리 부분에 사용하는 개량된 디지틀 필터링 기술을 제공하는 것이다. 간단히 설명하면, 본 발명의 양호한 실시는 입력필터와 애널로그-디지틀 변환기와 컴퓨우터로 제어되고 사용자가 프로그래밍 할 수 있는 디지틀 필터장치를 포함하는 디지틀 신호 처리회로와 송신레지스터를 포함하는 송신경로 및 수신시스템과 컴퓨유터로 제어되고 사용자가 프로그래밍 할 수 있는 디지틀 필터장치를 포함하는 디지틀 신호처리 회로와 디지틀-애널로그 변환기와 출력필터를 포함하는 수신경로부터 된다. 본 발명에 의하여 이루어진 많은 이점들은 여러 첨부도면에 표시된 아래의 양호한 실시에 관한 상세한 설명을 읽으면 이 분야의 숙련된 사람에게 명백히 된다는 것을 의심치 않는다.

도면의 제1도를 참조하면, 가입자선로 인터페이스푀로(SLIC)(12)에 따라서 사용하기 위한 가입자선로 음성처리회로(SLAC)(10)의 블록도가 표시되어 있다. 일반적으로, SLAC는 입력필터(14), 애널로그-디지틀 변환기(16), 디지틀 신호처리회로 인송신신호처리회로(18)와 송신레지스터(20)를 포함하는 송신경로를 형성하는 방법으로 구성되어 있다. 수신되는 신호경로는 수신레지스터(22), 수신신호 처리회로(24), 디지틀-애널로그 변환기(26)와 출력필터(28)를 포함한다. 또한 입력 및 출력제어 수단(30)도 또한 부가적 시스템 제어회로(32)와 SLAC 제어회로 (34)와 같이 포함된다. 더 상세히 설명하면 입력필터(14)는 단순한 반엘리싱(anti-aliasing) 필터인데, 이것은 다음 데시메이션(Decimation) 단계동안 샘플을 근처의 신호가 음성대역으로 다시 접히는 것을 방지하기 위하여 사용된다. 필터(14)는 508kHz에서 적어도 10dB 감쇠를 가진다(Fs=512kHz인 경우) 이것은 114CHz에 놓여진 한개의 단극필터를 사용하면 이루어질 수 있다. 이 필터에서의 지연은 공칭적으로 1.4μ초이다. 다음에 보다 상세하게 설명되는 바와같이, A/D변환기(16)는 512kHz(또는 256kHz)와 같은 비교적 높은 샘플링 주파수에서 입력 애널로그(음성) 신호를 샘플하고 또 각 샘플에서의 신호의 진폭을 표시하는 다비트 디지틀워어드를 발생한다.

A/D변환기는 시스템 성능에 대한 주공헌자이며, 시스템중의 대부분의 착오를 발생한다. 그의 성능은 신호대잡음비, 이득 추적, 빈채널의 잡음, 고주파왜곡, 대역의 신호응답, 상호왜곡을 결정하며 또 주파수 응답을 제한한다. 송신신호 처리회로(18)는 한쌍의 저주파통과 데시 메이션필터(이하 필티라함) (40), (42), 평형필터(44), 송신감쇠왜곡 보정(ADC) 필터(46), 송신이득 조절필터(48), 주송신필터(50)와 디지틀 압축기(52)로 포함한다.

다음에 더욱 설명되는 바와같이, A/D변환기(16)는 또한 3.4kHz 이상의 신호를 정확하게 변환한다. 그러므로 이와같은 신호는 종래의 필터시스템에서와 같이 저주파 통과필터로 감쇠되지 않으면 않된다. 필터링은 상기 부호(40), (42) 및 (50)으로 각각 표시된 필터들을 포함하는 일련의 저주파 통과필터에 의하여 본 발명에 따라 성취한다. 저주파통과 데시메이터필터(40), (42)는 주파수 감소필터이다. 주송신필터(50)는 저주파통과필터일뿐만 아니라 더 나아가서는 보통은 전화시스템의 반앨리어싱필터의 부분으로서 이루어지는 60사이클을 거부하는 고주파통과 필터구역을 포함한다. 디지틀필터는 대량의 계산을 필요로 하고 또 주파수가 높으면 높을수록 보다 많은 계산을 필요로 한다. 그 이유는 보다 고율의 계산이 요구되기 때문이다. 그래서 계산하는 회수를 감소하고 또 가급적 빨리 샘플링율을 감소하는 것이 경제적인 점에서도 중요한 것이다. 그러므로 필터(40), (42)의 기능은 샘플링율을 감소하는 것이다. 보다 상세히 설명하면, 필터(40)는 저주파통과 필터기능을 제공하여 512kHz에서 32kHz에 샘플링율을 감소한다. 이 필터은 0내지 3.4kHz의 통과대역에 32kHz 이상의 신호가 접혀지지 않도록 확실하게 하지 않으면 안된다. 더 나아가서는 필터(40)는 가급적 편평한 통과대역 특성을 가져야 한다. 그러나 이와같은 조건은 부가적인 디지틀 필터구역에서 보상될 수 있으므로 통과대역 특성이 절대로 편평하게 되어야 할 필요도 없고, 또 필요이상의 임계가 아니라도 좋다. 디지틀 필터를 사용하는 한가지 이점은 정확하게 정밀성이 있기 때문에 다른 필터들은 선행필터의 효과를 위하여 보상하는데 사용될 수 있는 것이다. 애널로그 필터를 사용함에 있어서 후속의 필터부분을 사용하여 먼저 부분의 효과를 말소시키는 것은 대단히 곤란하다. 왜냐하면 필터의 변화는 컴퍼넨트에 기인하기 때문이다. 필터(40)부터의 32kHz 신회는 이어서 주파수를 16kH(로 더 감소하는 제2저주파 통과 데시메이터 필터(42)에 공급된다. 이 필터는 통과대역으로 접히는 컴포넨트가 없고 또 12.6kHz보다 큰 주파수 그것은 16kHz이고 3.4kHz이하의 주파수를 나타내는 출력에는 하등의 컴포넨트도 존재하지 않는다는 것을 보증하지 않으면 안된다. 이 두개의 필터들은 하나의 필터구조로 결합될 수 있는 것이지만 본 발명자에서는 다른 회로 컴포넨트로 사용하게 32kHz와 16kHz 신호점을 제공하는 두개로 효과적으로 분할된다. 잠시동안 바이패스 필터(46), (48) 및 주송신필터(50)가 저주파통과 및 고주파통과 필터링 기능을 다같이 제공한다.

저주파 통과 필터링기능은 종래 시스템의 애널로그 필터에 의하여 제공되는 기능에 유사한 3.4kHz부터 4.6kHz의 로울오프(roll off)를 저주파통과 필터에 제공한다. 부가하여 이 필터는 필터(40), (42)의 효과와 입력필터(14)에 의하여 생기는 임의의 효과를 보상하는 감쇠보정을 제공한다. 이 필터의 고주파통과 구역은 60kHz를 제거하면 또 전화시스템에서는 전송하기에 바람직하지 못한 임의의 저주파신호도 제파(除波)한다. 필터(50)의 출력은 선형코우드이다. 선형코우드의 선택은 시스템에서의 양호한 신호 대 잡음성능을 유지하고 또 신호의 용이한 처리를 할 수 있게 하기 위하여 요구된다. 디지틀압축기(52)는 디지틀산법을 사용하여 선형코우드를 어떤 전화시스템에서 요구되는 μ-법칙 또는 A-법칙 코우드에 변환한다.

만일에 선형코우드 출력이 요구된다면, 이 블록은 시스템에서 바이패스될 수 있다. 압축기의 출력은 부호(30)으로 표시한 입출력제어 수단의 신호 입력으로 제어되었을 때에 송신단자(53)에 결합된 전화스위치에 데이터를 전송하는 송신레지스터회로(20)에 공급된다. 이보다 더 상세히 설명된 기능유니트는 종래회로의 송신 필터와 A/D 변환기로 이루어지는 종래의 기능에 약간 유사하다. 종래에는 회로에 이득 조절 수단이 일종의 이득증폭 방식으로 시스템의 송신블록의 정면에 제공되었었다. 본 발명에서 설명된 실시예에서는 이득기능은 디지틀상수로 필터(42)로 부터 수신한 디지틀 단어를 승하여 이득을 제공하는 이득조절회로(48)에 의하여 수행된다. 디지틀 상수는 이득이 사용자가 프로그램밍 할 수 있으며 또 사용자가 장치내에 프로그램밍하는 이득제어단어의 적당한 선택으로 결정되는 필수적으로 +12dB내지-무한대 dB범위를 이루는 극히 넓은 변경범위를 갖게 정확하게 프로그램밍 될 수 있는 것이다. 그런데, 종래 시스템에서는 이득은 시스템의 어떤 수동 조절로 프로그래밍하여야 된다.

본 발명에서는 이득이 제어 I/O모선(51)을 통해서 프로그래밍되므로 변경되는 물리적성분이 없으며 그리고 이득은 생산자에 크게 원가와 시간을 절얄할 수 있게 하는 전산기 제어하의 설비에서 프로그래밍할 수 있다. 평형필터(44)는 다음에 더욱 설명되는 바와같이 트랜스 하이브리드 평형기능을 성취하는데 사용된다. 수신통로에 관련하여 설명하면 수신단자(55)에 수신된 신호는 수신레지스터(22)에 입력되고 이어서 디지틀 신장기(54), 주수신필터(56), 수신이득조절회로(58), 수신감쇠 왜곡보정필터(60), 한쌍의 저주파통과 보간회로(62), (64) 및 임피이던스필터(66)를 포함하는 수신신호 처리회로(24)에 입력된다. 신장기(54)는 부호(57)의 프로그램 제어입력하에 μ-법칙 또는 A-법칙 코우드를 취하며 또 이것을 수신구역 내의 주수신필터(53)에서 비트선형코우드로 변환한다. 만일 제어단어의 입력단어가 선형이라는 것을 표시한다면, 신장기는 바이패스된다. 시스템의 입력샘플율은 8kHz이다. 수신통로의 목적은 현재 8kHz로 컴포넨크를 저주파통과 필터기술을 사용하여 필터링 해야 하는 수신필터를 간이화 하는 것이다. 뿐만 아니라, 현재의 수신필터는 저샘결율로 초래되는 왜곡을 보상하여야 한다. 이 왜곡은 sinX/X 왜곡으로 알려져 있으며, 또 신호파주수가 만족한 %의 샘플율이 된 때에는 명백한 신호감쇠를 일으킨다. 예컨대, 3kHz 샘플링 시스템의 3.5kHz신호는 보정되어야 할 약 2 또는 2.5dB 감쇠를 갖는다.

본 발명에서 목적(goal)은 2개의 접하기다. 그하나는 예컨대. 256kHz (또는 (128kHz)의 아주 높은 샘플링율을 감쇠하는데 필요한 모든 포인트들을 결정하고 샘플링율을 증가하는데 필터기술을 사용한다. 보다 높은 샘플링율에서는 2개의 접히기 장점이 있다. 첫째로, sinX/X 왜곡은 크게 감소되고, 실제적으로 아주 작은 포인트로감소되므로 보정할 필요가 없다. 둘째로는, 나타나는 4kHz 이하의 음성대역 컴포넨트 이외의 컴포넨트만이 샘플링 컴포넨트이다. 256kHz (또는 128kHz)와 간은 극히 높은 주파수의 샘플링 컴포넨트를 가지므로서 이 컴포넨트의 크기는 크게 감소되고 또 필터링하기가 훨씬 용이하다. 왜냐하면 수신필터(56)는 음성대역신호에 대하여 균일하게 되어야 하며, 샘플율에서 많은 감쇄를 가져야 하기 때문이다. 샘플율이 높으면 높을수록 필터의 통과대역부터 정지대역까지의 차가 크게 되기 때문에 필터를 설계하는 것이 보다 용이하다. 필터링은 세개의 필터(56), (62), (64)를 사용하는 본 발명으로 성취될 수 있다.

주수신필터(56)는 주송신필터(50)의 저주파통과 컴포넨트에 유사한 저주파 통과장치이며, 주송신필터(50)의 조주파통과 구역은 8kHz 임에 반하여 16kHz로 운전가동한다. 주수선필터(56)는 8kHz신호를 수신하지만16kHz 신호를 출력한다. 그러므로 임의의 접혀진 주파수를 제파하고 그리고 샘플링율에 기인하여 나타나는 8kHz컴포넨트를 제파하도록 4.6kHz 내지 8kHz 사이의 대역에서 상당량의 감쇠를 가져야 한다. 그래서 주송신필터(50)는 저주파통과 및 고주파통과 필터임에 반하여 주수신필터(56)는 다면 저주파통과 필터이다.

송신회로에서는 저주파 및 고주파통과 컴포넨트이고 또 수신필터에서는 다만 저주파통과 필터라는 이유는 송신회로에서는 신호를 전화회선으로 부터 수신하고 또 이와같은 회선은 전형적으로 전력선의 곁을 지나기 때문에, 미국의 60Hz 신호와 구라파의 50Hz 신호를 픽업하기가 용이하기 때문이다. 공교롭게도 이 신호의 약간은 전화시스템에 공급된다. 고주파통과 필터구역인 주송신필터(50)은 60Hz 신호를 제파하게 설계되며, 또 일단신호가 제파되어 있고, 그리고 시스템이 디지틀형이면 60Hz 신호가 다음 디지틀 구역에 공급되는 방법이 없다. 따라서 수신통로에서는 60Hz 필터의 필요가 없는 것이다. 주수신필터(56)의 출력은 다음에 상세히 설명하지만 이득조절회로(58)에 이어서 수신감쇠보정(ADC) 필터(60)에의 입력이 된다. 제1저주파통과 보간회로(62)는 회로(60)로 부터의 16kHz입력신호를 수신하고 또 32kHz 출력신호를 발생한다. 이것은 저주파통과 필터의 기능을 하는데 그 목적은 16kHz 컴포넨트를 크게 감쇠시키는데 있다. 출력이 32kHz이므로, 이 필터는 32kHz 컴포넨트를 도입한다. 제2저주파통과 보간회로(64)는 또한 32kHz 컴포넨트의 저주파통과 필터링을 제공하고 또 낯은 량의 컴포넨트를 보다 높은 주파수로 도입하게 본 발명 시스템에서 256kHz (또는 128kHz) 신호를 출력하는 저주파통과필터이다.

필터(62), (64)는 주로 고주파 컴포넨트를 필터링한다. 만일에 이 필터들이 통과대역에서 완전히 규일하지않다면 그러한 성능은 고도로 예상할 수 있으며, 또 필터(56)_로 보상할 수 있다. 즉, 본 발명 시스템에서는 필터(62), (64)가 통과대역의 하이엔드(high end) 즉, 2나 3kHz에 가까운 신호를 상당히 감쇠하기 때문이다. 그래서 필터(56)는 필터(62), (64)에 의하여 야기된 감쇠를 보상하는 보상 네트워어크를 제공하게 된다. 필터(64)의 출력은 이어서 신호를 애널로그 형으로 변환하고 또 이 신호를 출력필터(28)를 통해서 송신하는 D/A변환기(26)에 공급된다. 전화시스템에서는 고주파 컴포넨트는 저주파 컴포넨트로부터 적어도 28dB아래 이어야 한다. 256kHz 샘플율에서는 신호는 3.4kHz에서의 컴포넨트보다 28dB가 낯다. 그래서 이론적으로 포우스트(post) 필터나 평활필터가 요구되지 않는다. 그러나 본 발명 시스템에는 필터(28)의 안정성 목적을 위하여 포함된다.

디지틀 필터는 기본필터 방정식:

을 설정하는 복잡한 연산처리기이다. 여기서 Xi는 입력샘플을 그리고 Yi는 출력샘플을 표시한다.

제2도에서 흔히 트랜스버어살 또는 비회귀(非回歸) 필터라고 하는 8탭FIR 필터를 계통적으로 표시하고 있고 또 7개의 축적 또는 지연유니트, 8개의 승산기(69) 및 7개의 가산기 유니트(70)를 포합한다.

이 회로는 방정식:

로 표시되는 형의 필터링을 수행시킨다. 여기서 A₀-A₇은 승산기(69)에 대한 탭계수 입력을 표시하고 또X₀-X_-7은 각자의 탭계수로 승산되는 X의 현재 및 지연된 입력값을 표시한다. 표시된 8탭장치는 그것이 하등의 피이드백을 가지지 않고, 출력치가 앞의 세트의 입력치의 합수에 지나지 않는다는 점에서 무조건 안정 되어 있다. 제3도에서, 2개의 지연유닛(71), 4개의 가산기유닛(72) 및 4개의 승산기 유닛(73)를 포합한 제2명령회귀필터라고 흔히 불리워지는 표준형식의 IIR 필터가 표시된다. 이 회로는 방정식:

를 가진 필터를 개략적으로 표시하는데 사용될 수 있다. 그리고 저주파통과 필터로 사용하기에 적합하다.

일반적으로 이 필터는 FIR 필터(오직 두개의 메모리유닛)보다 더욱 효율적이고 보다 빠른 로울오프를 가지고 있다. 제4도에 결합형의 IIR 필터가 개략적으로 표시되어 있다.

이 장치는 방정식:

를 갖는 고주파통과 필터로 사용하는데 적합하다. 이 필터는 2개의 지연유닛(74), 6개의 승산기(75) 및 5개의 가산기(76)를 포함하는 것을 유의하여야 한다. 필터는 방전식(1)에서 결국 bi=0이면 유한의 임펄스응답(FIR)일 것이라고 생각할 수 있다. 그렇지 않으면 무한 임펄스응답(IIR)을 가지는 것으로 생각된다. (IIR)필터는 임의의 필터 특성이 보다 적은 계수로 실현될 수 있다는 점에서 더 한층 효과적인 경향에 있다. 필터를 고찰하는데의 기본적인 사항은 초당증배와 가산의 총수, 입력 및 출력샘플을 기억하는데 요구되는 메모리(RAM)의 총수와 계수를 기억하는데 요구되는 전체의 메모리(ROM)이다.

최대효율을 위해서는 필터는 가급적 낮은 샘플율로 가동하여야 한다. 이와같은 설명은 FIR 및 IIR 필터에 다같이 적용된다. IIR 장치는 샘플율을 증가함에 따라 필터를 실현하기 위하여 보다 많은 계수를 요구한다. 실제에 있어서, 계수의 수는 샘플율이 2배가 되면 대체로 2배가 된다. 그래서 샘플율이 증가되면 RAM 및 ROM량도 직선적으로 증가하고 또 연산율도 샘플율 증가의 제곱으로 증가한다(보다 높은 수학적율 X보다 높은 계산수). IIR 필터는 샘플율이 증가함에 따라서 보다 더한 계수를 요구하지 않지만 보다 큰 단어를 요구하므로 계산은 더디게 되고(직렬식 및 병력식 승산기를 사용하여) 또 계산율이 샘플율과 같이 증가한다. 올바른 구조의 선택은 저주파 통과필터를 사용하는 것에 의하여 시스템의 샘플율을 감소시키게 시도하는 것으로 사료되며 그 정지대역은 F_S/2보다 극히 낮은 주파수에서 시작한다. 예컨데, 저 주파통과 필터가 F_S/16이하의 모듈 컴포넨트를 거제한다면 필터의 출력은 샘플율 F_S/8, 즉 2×F_S/16의 샘플율을 가진 시스템으로 설명될 수 있다. 이 샘플율 감소는 필터의 각 8번째의 출력을 사용하고 또 다른 7개는 버리는 것에 의하여 성취한다. 보간 A/D 변환기에서는 데이터가 관심 주파수의 32내지 64배에 의하여 초과 샘플되어 그것때문에 신호를 F_S/16에 제한하는데 요구되는 필터는 더욱 상당히 간단하게 된다는 것에 주목되어야 한다.

전화형식의 응용에 있어서는 샘플율은 저주파통과필터로 512kHz부터 32kHz까기 감소시킬 수가 있고, 그 정지 대역은 16kHz에서 시작한다. 통과대역이 3.4kHz에서 끝나기 때문에 이 필터는 실제 저주파통과 필터 기능을 이행하는데 요구되는 필터보다 극히 간단하다(그것은 4.3kHz의 정지대역을 가진다). 저주파통과 필터는 FIR 필터로서 가장 효율적으로 기능을 행한다. 이 결론은 다음과 같은 이유에 근거를 둔 것이다.

저주파 샘플율 감소기(데시메이터)로서 사용되는 IIR 필터는 그 샘플율로 동작해야 되고, 초기 샘플율로 결과를 계산해야 되며, 이어서 8개의 결과중 7개를 버려야 되는 것이다. 모든 결과는 각개의 결과가 다음결과를 계산하는데 필요하기 때문에 계산되어야 한다. 그러나 저주파통과필터는 제2차 필터로 되어도 좋고, 그러나 매 4μsec마다에 5개의 계수 또는 5회의 승산 및 5회의 가산을 필요로 하고 2.5MHz의 승산율 및 2MHz의 가산율을 요한다. FIR 필터는 8번째의 결과마다에 계산하여야만 한다. 그것은 7개의 사용되어 있지 않은 결과를 계산하는 필요는 없다. 그 이유는 장래의 샘플계산에 필요하지 않기 때문이다. 29계수 필터가 실현될 수 있고, 그것은 20개의 승산과 10개의 가산을 32kHz에서 필요로 한다. 승산의 주기는 1.28Hz까지 감소되며 또 가산율은 1.204kHz이다.

FIR 필터는 하아드웨어를 절약하기 위하여 간단한 직렬 가산기구조로 실현될 수 있다. 디지틀 필터의 가장 복잡한 기능은 승산이다. 승산기는 실현해야 할 대량의 하아드웨어를 요구하게 되며 또 실질적으로 전력을 낭비하게 한다. 전술한 바와같이 데시메이터 필터는 1.2MHz 내지 2.25MHz의 대단히 높은 승산율을 요하게 된다. 승산은 보통 굉장한 량의 하아드웨어를 필요로 하는 충분히 병렬의 조합회로에 있어서 또는 가산 및 시프트를 구비한 직력/병렬 기능으로서 구성된다. 직렬/병렬승산기는 N×M 승산을 수행하기 위하여 N비트 시프트 레지스터 N+M비트 가산기 및 N클록 사이클을 요구한다. 그러나, 이들의 접근방법은 LSI 처리기에는 잘된 선택이 못된다. 하나의 유망한 기술은 쇼오트 워어드(short word) 최적화라고 불리우는 것이다. 이 기술을 사용하면 1의 숫자는 그 계수에서 최소화되고 또 승산은 1이 존재할 때에만 가산을 요구한다.

예컨대, 배럴 시프터(barrel shifter)와 3개의 1만을 가진 12비트의 계수로 승산은 영(0)이 계수중에 생기는 경우 모든 가산을 묵살하는 것에 의하여 3개의 클록시기에서 달성되게 된다. 계수를 간소화하는 기술은 전적으로 복잡하여 또 필터를 어느 정도 타협하게 하는 것을 요구한다(이와같은 것은 그 복잡성을 증가시켜서 보상된다). 보다 많은 계수를 가진 FIR 필터는 계수에 간소화에 대하여 감도가 적은 것으로 생각되지만 저감도의 현실의 필터부터 설계된 IIR필터도 역시 계수간소화에 대하여 우수한 불감도를 가지고 있다. 보간 A/D 변환기는 시스템의 출력보다 저주파대역에 있어서 흥미있는 관심의 정보로 대단히 과샘플되는 시스템이기 때문에 제1도의 (40), (42), (46) 및 (50)으로표시된 것과 같은 디지틀 필터는 변환기로 발생된 고주파수 착오 컴포넨트를 제거하며, 저주파수신호 컴트를 평균화 밑 평활하게 하여, 그리고 필요한 임의의 다른 저주파수 필터링을 하기 위하여 요구된다. 디지틀 필터링은 시스템을 충족하기 위하여 유한임펄스응답(FIR) 및 또는 무한 임펄스응답(IIR)을 사용하여 다양한 상이 구조로 실현될 수 있다.

본 발명의 양호한 실시상태가 제1도에 표시되며, 저주파통과 필터(40)는 4-탭FIR필터 및 두개의 3-탭FIR필터로 구성되어 있으며, 그들의 최초의 것은 512kHz 신호를 128kHz에 감소하고, 제2의 것은 128kHz신호를 64kHz에 감소한다. 그리고 제3의 것은 128kHz 신호를 32kHz로 감소한다. 그리고 제2저주파통과필터(42)는 32kHz 신호를 16kHz로 감소하는 5-탭 FIR 필터로 되어 있으며, 송신ADC 필터(46)는 8-탭FIR 필터이다. 송신이득 조절필터(48)는 1-탭 FIR 필터이고, 주송신 필터(50)는 두개의 표준형 저주파통과 필터와 하나의 결합형 고주파통과 필터를 포함하는 3개의 IIR 필터이다. 주전송필터는 16kHz 신호를 8kHz에 감소한다. 평형필터(44)는 8-탭 FIR 장치이다. 이 시스템은 도래음성과 출중계(수신) 신호가 다같이 입력필터(14)으로 흐로도록 한다.

그러나 발생된 출중계 신호는 또한 신시템을 거쳐서 그것이 돌아오는데 필요로 되는 시간으로서 알려지므로 평형필터(44)는 취소신호를 발생하기 위하여 사용될 수 있으며, 이 취소신호는 가산기(45)의 송신통로에 가해진 것으로서 복귀한 신호를 상쇄한다. 그뿐 아니라 선로특성이 초기에 알려지지 않아도 시스템의 특성은 알려진다. 그러나. 사용자는 적당한 평형을 제공하게 선로특성과 프로그빔필터(44)를 결정할 수 있고, 또 필터(44)는 디지틀 형식으로 프로그래밍 할 수 있으므로 전술한 취소가 극히 정확하게 성취될 수 있다. 주수신필터(56)는 8kHz부터 10kHz까지의 수신신호를 증대하는 2개의 표준형 IIR 저주파통과 필터를 포함한다. 수신이득조절 필터(58)는 1-탭 FIR 필터이고, 수신ADC 필터(60)는 8-탭 FIR 필터이고, 그리고 저주파통과 보간기(62)는 필터(60)로 부터의 16kHz 신호를 32kHz 에 증대하는 5-탭 FIR 필터이다. 제2저주파통과 보간기는 32kHz 신호를 64kHz, 128kHz 및 512kHz에 각각 증대하는 3개의 3-탭 FIR 필터로 구성되어 있다.

임피이던스 필터(66)는 4 (또는 8)의 8-탭 FIR 필터이며, 이것은 선로특성을 정합하는데 사용된다. 더 상세히 설명하면 임피이던스 필터(66)는 2선식 시스템 입력포오트에서 보이는 바와같이 시스템의 입력 임피이던스 수정하는데 사용된다. 필터(66)는 입력포오트에서 발생한 전압을 효과적으로 도래신호에 휘이드백한다. 만일에 적당한 진폭과 극성으로 이루어진다면 효과적인 입력입피이던스 값은 전화선의 특성 임피이던스를 정합하게 전환될 수 있다. 그래서 필터(66)의 임피이던스 제어는 매아리를 제파하고 상이한 입력회선을 정합한 수 있게 한다. 그러나, 입력 임피이던스를 변경하는 것에 의하여 주파수의 이득이 민감하게 된다. 그러나 송신 및 수신 ADC 필터(46), (60)는 필터(66) 사용으로 생기는 어떠한 감쇠 왜곡을 보상하게 프로그래밍될 수 있다. 이득 조절필터도 또한 송신 문제 즉 신호(Ringing) 및 발진을 제거하기 위하여 내장손실을 보태는데 사용될 수 있다. 시험 루우프(67)는 장치나 또는 회선을 시험하게 하는데 제공되고 또 각종 필터의 계수선택을 용이하게 하는데 사용될 수 있다.

SLAC는 또한 장치에 다수의 기능을 프로그래밍하기 위하여 디지틀 제어전산기에 대한 일련의 제어인터페이스(32)를 포함한다. 이 인터페이스는 SLAC에 송신 및 제어시간 슬롯을 프로르래밍하는데 그리고 장치의 송신 및 수신 이득을 설정하는데 사용되는 일련의 제어모선(BUS)(33)을가지고 있다. 또 전력 저하기능도 가지고 있다. 타이밍 입력은 데이터 클록 DCLK, 데이터 입력 DIN, 데이터출력 DOUT, 그리고 직렬인터페이스용 칩(chip) 선택 CS, ALU의 시간제어용 마스터클록 MCLK, 송신 및 수신클록 CLKX 및 CLKR 송신 및 수신 프레임동기펄스 FSX 및 FSR 와 PCM 시스템에 대한 인터페이스용 시간 슬롯 스트로우브 TSC를 포함한다.

시간 슬롯지정은 프레임동기펄스 FS와 관련이 있다. 송신통로가 능동적으로 되면, 시간슬롯 스트로우브핀(TSC)은 그것이 시스템에 요구되는 경우에는 3상태 버퍼를 만들게 낮게 당겨진다. 송신 및 수신 PCM 완충은 비동기적으로 동작할 수 있게 분리클록 입력을 갖는다. 그러나, 대개의 시스템에서는 송신 및 수신클록은 공통이다. 프레임동기펄스는 또한 송신 및 수신용으로 분리되어 있으나 대개의 시스템에서는 공통펄스를 사용한다. 그리고 만일에 상이한 시간에 슬롯이 요구되는 경우에는 이것은 시간 슬롯 선택제어 입력으로 프로그래밍될 수 있다. 적렬형 제어모선(33)을 사용하면 송신 및 수신시간 슬롯정보는 장치에 프로그래밍되어 데이터를 언제 송신 및 수신할 것인가를 결정한다. 임피이던스 필터(66), 평형필터(44), 송신 ADC 필터(46) 및 수신 ADC 필터(60)용 계수는 모두 일시에 하나의 바이트에 프로그래밍된다. 그리고 송신 및 수신이득 조절계수도 또한 프로그래밍된다. 모든 데이터는 적당한 제어하에 모선(33)의 DOUT 선에 판독되게한다. 그뿐 아니라, 장치는 모선(33)을 사용하여 특별한 배치에 프로그래밍 될 수 있다. 예컨데, 장치는 μ-법칙. A-법칙 또는 선형 코우딩을 사용하여 작동하게 구성할 수 있다.

더 나아가서 4개의 프로그래밍할 수 있는 필터(44), (46), (60) 및 (66)는 모두 생략성 값에 설정될 수 있다. 즉 임피이던스 필터(66) 및 평형필터(44)는 영에 설정할 수 있고 또 두개의 ADC 필터 (46), (60)는 단일로 설정된다. 이득조절필터(48), (58)는 1로 설정될 수 있는 생략성 값을 갖는다. 수신 이득조절필터(58)도 또한 수신통로를 절단하는 영의 제2의 생략성 값을 갖는다. 시험조건은 각종 필터들에 입력을 수정하는 지령의 프로그래밍을 하여 설정된다. 즉, 저주파통과 보간회로(64)의 출력은 디지틀 루우프백을 위한 저주파통과 데시데이터(40)에 공급되고 또 애널로그루우프백을 위한 A/D 변환기(16)의 출력은 A/D변환기(26)에 공급된다. 이 동작들은 프로그램 제어하에 성취되는 코오스이다. 이 장치의 또 다른 특징은 SLIC에의 출력에 있어서 TTL "래치"가 설치되어 그것에 의하여 출력이 직렬형 접속모선(33)에 제어단어를 경유해서 프로그래밍할 수 있다. 제5도에서는 제1도 표시의 A/D 변환기(16)를 동작시키는데에 사용하는 형의 종래 보간엔코우터의 간소화한 변형상태를 표시하는 계통 블록도가 표시되어 있다.

기초 엔코우딩 루우프에 있어서 음성 되먹임은 애널로그입력 x(t)와 그것의 양자와 표시 g(t) 사이의 평균 차이를 최소화하는데 사용된다. x(t)와 g(t) 사이의 차이는 집적되고 그리고 집적 증폭기(77)로 x(t)와 g(t) 사이의 순간 치이로 합계된다. 그리고 그 결과의 극성이 비교기(78)로 검출된다. 비교기(78)의 출력은 디지틀-애널로그 변환기(DAC)(8)에서 발생된 수랴이화 신호 g(t)의 증가나 감소를 지적하는 시프트 제어논리(79)에 공급된다. 양호한 실시상태에서 논리(79)는 저부에는 1 (최하위 비트-LSB)들로 충전하고 또 중부에는 0드로 충전하는 디지틀 누산기 작용을 하는 8-비트 양방향성 시프터를 포함한다. 상기의 레지스터는 논리 1을 출전할 때 양자화의 크기가 증가한다. 양자화의 극성은 또한 논리(79)로 감시되고 또 선(81)에서 신호비트 S B 형으로 출력한다. 크기는 선(OUT)에서 출력된다.

위에서 설명한 실시상태의 것에 유사한 회로의 부가적 명세와 동작상 특성들은 1979년 2월 발행의 고체상회로 IEEE Journal, Vol. SC 14, No. 1, pp. 14-20 "보간에 기초한 집적된 Per-채널 PCM 엔코우더" 브루우스 A.우울리(Bruce A. Wooley) 및 제임즈 L. 헨리(James L. Henry)의 논문에 기재되어 있다. 상기 보간 A/D 변환기와 종래에 공개된 다른 것들은 본 발명의 시스템에서 사용하여도 좋은데 이와같은 변환기는 몇개의 결점을 가지고 있다. 비교기출력은 Fs (이것은 관심의 입력주파수 범위보다 크다)에서 샘플링되고 또 새로운 양자화 출력을 결정하게 시프트레지스터를 제어하는데 사용되므로 DAC 출력은 각 샘플에서 변화하지 않으면 안된다. 왜냐하면 비트코우드는 2개의 사어태 밖에서 허용하지 않고 즉, 증가 및 감소만을 허요하고 그리고 DAC 출력이 일정하게 남아 있는 상태를 허용하지 않기 때문이다. 더 상세히 설명하면 시프트레지스터 제어는 다만 DAC 입력이 0, ±00000001, ±00000011, ±00000111, ±00001111, ±00011111, ±00111111, ±01111111, 또는 ±00000000가 되게 할 뿐이다.

1976년 1월 발행, 캔디(Candy)외 수인 저술의 "15-시그멘트 μ-255 지령을 가진 Per-채널 A/D 변환기" : pp.33-42, IEEE Trans. on Communications지에서 지적한 바와같이, 이 코우드들은 μ-법칙 활줄(chord) 특성의 끝점의 4/3 배에만 대응하게 선택되어 있으므로 임의의 두개의 포인트 평균은 μ-법칙 활줄의 끝점인 것이다. 시프트레지스터 제어기는 다만 시스템에서 17개 레벨 즉, 8개의 양 레벨, 8개의 음 레벨 및 0만을 허용한다. 피이드백 루우프에 의하여 A/D 변환기는 적분기 출력을 영(0)으로 가도록 강요하게하므로 g(t)의 적분은 x(t)의 적분을 동등하게 하도록 된다. D C 입력신호를 위해서는 저항R와 커패시터(capacitor) C에 의한 적당한 제동설정으로 시스템은 입력신호 주위의 3레벨발진인 제6(a)도에 표시된 것과 같은 패턴을 발생할 것이다.

상기 저술자들은 32개의 샘플이 효과적으로 한번에 두스텝을 평균화되는 256kHz 시스템을 기술하고 있다. 각 두 판독스텝은 전술한 두 판독중의 낮은 것을 취하고 또 4/3 스케일 요소를 낙하시키는 것에 의하여 평균화된다. 예컨대, 하나의 판독이 끝점 n의 4/3이면, 다음의 낮은 판독은 끝. n의 2/3이다. 그리고, 그 평균은 낮은 판독과 동일한 코우드인 끝점 n이다. 이 평균은 샘플의 수를 16까지 감소하고 또 이들은 병렬식12-비트 가산기로 평균되어 12-비트 결과를 얻는다. 가산기에서의 분해는 평화균된 샘플의 수(N)와 가샘플의 분해와의 함슁고, 즉 log2× 각 샘플의 분해 = 결과의 분해이다. 가와하라(Kawahara)외 수인 및 기 자들도 또한 32kHz까지 내리게 평균화된 상태의 512kHz 시스템의 사용에 대하여 기술하고 있다. 그러나, 이 모든 시스템은 몇가지 문제들을 제시하고 있으며, 이 문제에 대한 이유는 이제 본 발명에서 제안된 해명과 더불어 검토될 것이다.

1. 주파수 의존이득 :

이 문제에 관해서는 변환기의 샘프율 및 레벨수는 기본적인 시스템의 제한이다. 입력주파수가 증가하면 시스템은 제7(a)도 및 제7(b)도에 표시한 바와같은 신호를 추적하는데 보다 많은 트러블을 갖게 된다.

제7(a)도에서 표시한 바와같이 시스템은 250Hz에서 아주 잘 추적한다. 그러나 주파수가 4kHz에 증가된 때에는 제7(b)도에 표시한 바와같이 열화한다. +풀 스케일에서 -풀스케일에 신호가 전진하는데는(2M-1) T시간이 걸리고 또 시스템이 발생할 수 있는 전(Full) 진폭에서의 최고 주파수는 F_S/2 (2M-1)이다. 8레벨시스템에서는 이것은 Fs/30이다. 그러나, 이 주파수 가까이에서는 착오가 발생된다. 보다 낮은 주파수에서라도 신호 왜곡은 문제이다. 주파수 의존이득은 입력신호 주파스에서의 A/D 변환기의 출력 컴포넨트를 측정하여 관측할 수 있다. 그리고 256kHz 샘플율 및 8레벨 시스템의 결과가 제8도에 표시된다. 샘플율을 212kHz에 증가하면 저주파수에서의 응답을 개량한다. 그러나. 주파수 의존 이득은 여전히 보다 높은 주파수에서 발생한다. 이것은 만일에 보정하지 않는다면 시스템에서 중대한 문제를 발생할 수 있는 것이다.

2. D C 신호는 샘플율의 기능만큼 제한된다는 것 :

제한된 D C분해는 평균화된 샘플의 레벨 및 수와의 사이의 차이에 기인한다. 상기한 시스템에 있어서, 모관 다른 레벨은 두개의 레벨은 두개의 레벨 사이의 중간에 있는 레벨을 표시한다. 제6(a)도의 3-레벨발진은 제 6(b)도에 표시한 Fs/2의 2-레벨발진과 대체될 수 있다. 2-레벨은 2:1 비율로 간격 지워지며, 그리고 분해는 평균되는 샘플수로 결정된다. 전술한 캔디(Candy)의 수인의 방법에 의한 접근에 있어서 16개의 샘플들이 평균되므로 신호분해는 32에 대하여 약 1개의 비율 또는 μ-법칙 또는 A-법칙 실시들에 따라서 얻은 분해에 유사한 것이다. 보다 높은 샘플율, 즉 512kHz에 의하여 샘플의 2배가 평균화되고 또 그와같이 높은 샘플률은 보다 우수한 분해 즉 1 : 64를 허용한다. 이 시스템들의 분해는 1 : (Fs/Fout)라고 말할 수 있고 이경우 Fout는 출력샘플율이다.

3. 동적영역은 샘플율의 기능만큼 제한된다는 가 :

제한된 동적 영역은 제한된 분해와 유사한 문제이다. 동적영역은 최대 레벨에 대한 최소 레벨의 비율이다. 분해될 최소 레벨은 영(0)에 가까우며 또한 Xo(Fout/Fs)이다. 여기서 Xo는 코우드 00000001의 출력에 동일하다. 최대레벨은 2M×0이다. 여기서 M은 DAC의 레벨수 정 또는 부이다. 동적영역은 그래서 2^MFs/Fout 이며 M이 Fs를 증가시켜서 증가할 수 있다. 그러나. M이 F_SD를 변환하지 않고 증가한다면 추적문제들이 발생하는 주파수는 감소된다.

4. 제한된 고주파 신호능력 :

고주파수가 추적될 수 없는 변환기에 적용될 때는 출력은 쇠약해지는 경향이 있고 입력의 위상으로 부터 180°상이하게 된다. 어떤 상태하에서는, 대역내 신호(저주파)가 또한 입력레벨 이하의 30dB이하인 비추적모우드에 의하여 발생된다.

5. 대역내 신호 컴포넨트를 발생하는 대역의 신호 :

상기의 회로에서 사용하는 평균 디지틀필터는 대역의 신호를 모두 적절히 필터링 하지 않기 때무니에 최적구성은 아니다. 그리고 대역의 신호를 통과대역에 점혀지게 한다. 대역의 신호는 대역의 입력신호에 의하여 발생할 뿐만 아니라 256kHz 나 512kHz의 높은 샘플율의 A/D 스위칭으로 발생된다. 4 및 8kHz 사이의 신호는 적절히 감쇠 되지 않고 또 통과대역(0 내지 3.4kHz 통과대역)에 되접는다. 12kHz 가까이의 신호는 또한 -13dB 감쇠만 있게 끔 통과대역에 되접한다. 그러므로, 의 A/D 변환기는 음성대역 신호처리에 유용하도록 되기 위하여 정밀 프리필터(prefilter)를 요구하는 것으로 사료한다. 이A/D는 입력레벨 이하의 -20내지 -50dB 영역의 대역의 신호를 발생한다. 그리고 상당한 이같은 신호들이 -30dB 이하의 감쇠만 하여도 되접혀지고 또 대역내 잡음을 증가시킨다. 이 대역의 신호는 시스템 신호대 잡음비를 증가한다. 512kHz입력과 32kHz 출력의 평균화 필터의 보간기는 보다 낳은 성능을 가진다.

이 필터는 그 후에 복잡한 필터링을 요구하지만 간단한 필터링 이외는 모두 제거할 수 있다. 32내지 36kHz 밑 60 내지 68kHz 대역 이내에 떨어지는 신호는 여전히 통과대역에 직접적으로 접하고 보다 많은 감쇠가 이 대역들에서는 요망된다. 제9도에 있어서는 제5도 표시의 A/D 변환기에 관한 개량을 표시하고 있다. 형식에 있어서 약간 간편화 하였지만 점선(90) 이내에 포위된 회로부분은 제5도에 표시한 것과 동일한 회로이다.

본 발명에서는 제2비교기(91), 플립플롭(92) 및 부가 제어논리(93)가 제2도의 실시상태 방법으로 발생되는 1-비트 코우드 보다는 오히려 2-비트 코우딩을 발생하도록 부가 설치되어 있다. 그리고 디지틀 자동-제로회로(94)가 증폭기(77)에 오프셋 전압을 가하게 부가되어 있다. 제2비교기(91)는 입력 x(t)와 양자화(量子化)된 출력 g(t) 사이의 순간적인 차이를 샘플링하는데 사용된다. 제동 레지스터(R)는 필요없게 되고 또 선(95)으로 단락되는 것이 표시되어 있다. 결과적으로 오리지날 비교기 (78)는 델타신호[x(t)-g(t)]적분만을 비교한다. 2개의 비교기 시스템은 초과량이나 부족량(1레벨을 초과한)이 없으며 또 에널로그 제동을 필요로 하지 않는다. 하나의 비교기에서는 두개의 새로운 상태만이 가능하였다. 즉, 앞의 값으로 부터의 증가나 감소가 가능하다. 두개의 비교기를 가지고 g(t)를 위한 네개의 가능한 새로운 상태를 가질 수 있다. 여분 상태가 크게(또는 적게) 증가(또는 감소) 될 수 있거나 또는 그대로 머물러 있게 된다.

본 발명 시스템에서는 여분상태만이 출력을 일정으로 유지하게 한다. 특별한 레벨에 남아 있는 능력에 의하여 DC입력에 대하여 시스템이 입력을 브래킷(bracket)하는 두 개의 레벨 사이에서 샘플율을 변환하면서 발진하게 되는 것을 보증한다.

이것은 제6(b)도에 표시된 바와 같이 샘플율의 반으로 2레벨 발진에까지 감소되는 것밖에 할 수 없는 1비교기 시스템에 관한 개량이다.

제2비교기는 정보(DC신호에 대하여)의 효과적인 2배화를 부여하고 또 6dB 이상의 동적영역 및 6dB 이상의 분해를 레벨의 수 또는 샘플율의 증대를 수반하지 않고 부여한다.

또한 제2비교기는 DAC (96)의 신호를 2.5dB만큼 더 낮게 해서 2.5dB의 부가적인 동적영역을 제공한다.

1개의 비교기 시스템은 레벨이 11111111(Vin_max×4/3)과 01111111(Vin_max×2/3) 사이에서 발진하는 시스템에 의하여 표시되기 때문에 최대 DAC출력의 최대입력 레벨의 4/3이 되기를 요구한다.

2비교기 시스템은 Vin_max를 표시하기 위하여 출력을 11111111에 유지할 수 있으며 그리하여 동일한 폴스케일 영역으로 1개의 비교기 시스템의 3/4인 레벨을 사용할 수 있다. 이것은 2.5dB 이상의 등적영역이 가능하게 된다. 그러나 디지틀신호 처리는 2개의 비교기 시스템을 사용하게 수정되어야 한다.

보다 낮은 판독의 디지틀 코우드를 사용하는 것에 의하여 두 개의 샘플마다에 평균화할 수 없게 된다. 그래서 평균(또는 기타 신호의 처리산법)은 모든 샘플에 적용되어야 한다.

자동-영(0)회로 (94)는 DAC (96) 및 한쌍의 6-비트 업/다운(up/down) 계수기(97),(98)를 포함한다.

이 계수기는 고주파통과 필터구역 전방의 송신필터(50)에서 발생한 8kHz의 부호 비트를 적분하고 도선(99)을 경유해서 휘이드백된다. 시스템에 오프 셋(off set)이 존재하면 계수기(97),(98)는 DAC(96)에 공급된 6-비트 코우드(부호 비트+5개의 크기 비트)에 의하여 그것이 오프셋을 보상하기 때문에 증폭기(77)에의 입력에 적합한 출발 레벨을 발생한다. 그 후 + 및 - 부호 비트의 수는 동일한채로 남아있으며 또 계수기(97)는 전후로 토글(teggle)한다.

계수기(98)에 있어서의 보다 낮은 6개의 비트는 임의의 토글의 주파수를 시스템의 통과대역 이하까지 감소시키기 위한 제동 비트로서 사용되고 그 때문에 임의의 비트가 존재하면 그것은 저주파수에 있고 또한 보상필터(50)의 후속의 고주파 통과필터에 의하여 필터되고 만다.

시스템에 대한 다른 독립적인 개량은 제10도에 표시되며 또 보다 큰 동적영역을 얻기 위해서 그러나 주파수 응답을 개량하기 위하여 불필요한 레벨을 제거하기 위하여 보다 많은 레벨을 사용할 수 있게 하기 위한 목적으로 시프트 프로세스를 제어하는 애댑티브 방법(adaptive method)을 사용한다.

제9도에 표시한 실시상태의 내용에 부가해서 이 실시예는 최고값 레지스터(100), 비교기(102), 감산연산기(104) 및 비교기)106)를 포함한다.

애댑티브 알고리즘(adaptive algorithm)은 시스템이 그 신호에 추종하는 곤란성을 가지고 있으므로 주파수가 증대함에 따라 고진폭신호를 상실한다는 사실에 근거를 둔다. 주된 문제점은 신호가(0)을 통하여 진행할 때에 생기고, 그 경우 양자화기는 많은 레벨신호를 가지고 또 그 입력은 최고율로 변화하고 있다.

이것은 제7(b)도에 표시되어 있는 문제이다. 영(0)에 가가운 레벨들은 큰 증폭의 AC 신호를 위한 제한된 정보를 포함하며 그리고 제한된 정보가 제거도리 수 있다면 시스템 정확도는 증대하게 감소되지는 않을 것이다.

애댑티브 알고리즘은 각개 사이클 동안의 최고 크기를 감지하고 또 영(0) 주위의 적당한 레벨수를 제거하여 시스템의 입력신호를 추적하게 한다. 더 상세히 설명하면, 레지스터(98)의 양자화된 신호의 최고값은 최고값 레지스터(100)에 기억되고 또 기억된 최고값은 비교기(102)에 의해서 현재값에 비교된다.

동시에 현재값은 또한 감산연산기(104)에 의해서 최고값으로부터 감산되며, 그 차이는 부호(108)에 있는 비교기(106)에의 기준입력과 비교된다.

그러나 감산연산기 출력은 두 개의 입력 사이의 단순한 차이가 아니고 오히려 입력 A 와 B 의 각각에 있어서의 1의 수 사이의 차이다.

비교기(106)에 의해서 발생된 출력은 부호 비트(S B)를 변하게 한다. 양자환된 값이 영(0)을 향하여 전진하면 영(0) 주위의 레벨은 그들을 넘어서 스킵하여 또한 부호 비트를 변화시키는 것에 의하여 제거된다.

부호 비트가 변환되는 레벨은 최고 레벨에 의해서 결정된다.

표시된 적응에서는 그것은 신호피이크 이하에 5개의 렙벨이 있고(피이크레벨이 00001111 또는 그것보다 낮지 않은 한 이 경우 그 적용은 통상의 동작에 복귀한다.), 그리고 10개의 능동레벨을 지지하는 입력크기에 의존하여 상이한 수의 레벨을 제거한다.

최고값은 신호레벨이 변한만큼 감쇠할 수 있게 되어야 한다. 이것은 여러가지 방법으로 이루어질 수 있다. 예컨데, (a) 각개의 영(0) 크로싱(crossing)에서 1레벨을 감소해서, (b) 특별한 레벨이 교정된 시간주기(8kHz 샘플율의 최종출력을 가진 PCM 시스템에서 125μsec) 안에 도달하지 않는다면 레벨을 감소하거나 또는(c) 고정주기율에서 레벨을 감소시켜서 이루어진다.

현재 본 발명에서 사용하고 있고 또 제11도에 표시되어 있는 실현은 최고 레벨을 각기 영(0) 크로싱에서 감소ㅓ한다. 이 적응기술은 능동적인 레벨수를 17에서 10으로 감소하고 또 추적될 수 있는 최고주파수를 Fs/ 32에서 Fs/18로 증가한다.

지불되는 불이익은 A C 신호에 대한 신호대 양자화 잡음에 있어서의 극히 사소한 증대 뿐이다. 증대한 잡음은 영(0)에 가까운 레벨을 제거하는 데 기인한다. 그러나 제거된 레벨은 정현파의 주기의 1% 이하인 신호를 표시한다. 그리고 신호대 잡음의 증대는 최소이다.

주파수 의존이득 특성도 또한 제8도에 표시된 저주파신호에 거의 영향을 주지 않고 수정되고 또한 주파수를 보다 높은 쪽에 낸다.

제7 (b)도와 제11도는 제응 또는 비적응상태의 0dB, 4kHz 신호의 응답을 각각 표시한다.

이 방법은 샘플율의 증대가 없고 성능, 특히 동적영역, 분해 및 신호대 잡음율에 있어서 실제적 불이익이 없는 주파수응답 이익을 얻게 한다. 적용방법은 시스템으로 하여금 주파수응답에 불이익을 주지 않고 그 동적영역을 증가하게 할 수 있다.

제 5도에 표히한 DAC는 적용을 위하여 17개의 레벨을 사용하며 필요한 정도의 동적영역과 분해를 갖는다. 그것은 샘플율의 증가와 그리고 또는 보다 많은 레벨의 부가로 증가될 수 있는데 지나지 않는다. 그러나 레벨을 더 부가한다는 것은 달리 말해서 주파수 응답특성이 받아질 수 있는 것이 아니기 때문에 보다 높은 샘플율을 요구할 것이다.

제10도에 표시한 적용방법에서 영(0)에 가까운 보다 많은 레벨은 다만 극히 낮은 신호에 사용되기 때문에 주파주 응답을 열화함이 없이 부가될 수 있다.

0000000000에서 ±1111111111의 21개 레벨을 가진 10-비트 DAC를 사용하는 시스템은 최고 레지스터에 의해서 지시된 바화 같이 다만 5개의 최고 레벨을 역시 사용할 것이다. 그리고 최하레벨이 Vin_max/256 대신에 최저레벨 Vin_min이 되기 때문에 부가적 12dB의 동적여역을 가질 것이다. 부가된 레벨은 최고레벨이 향시 Vin_max(또는 하나의 비교기를 사용한다면 4/3Vin_max)에 동등하게 영(0) 가까이가 된다.

부가될 수 있는 영(0) 가까운 레벨의 수는 시스템의 잡음에 의해서 제한되며 또 동일한 상대 정확도의 모든 DAC 레벨이 있는 한은 시스템 성능은 다른 12dB 동적영역을 커버(cover)하게 확대된다.

제12도는 애댑티브 알고리즘을 사용하는 17레벨 및 21레벨 시스탬의 신호대 잡음비를 표시한다.

상술한 애댑티브 알고리즘은 부여된 샘플율의 주파수 응답 및 동적영역을 개량하고 입력신호 크기로 작동하며 그리고 독립주파수로 동일하게 역할을 한다. 시스템이 입력주파수에 근거한 적합성을 수정할 수 있게 부가가 이루어질 수 있다. 이 부가는 임력주파수가 A/D 변환기 입력을 정확하게 추적하고 또 영(0) 부근의 보다 많은 레벨을 제거하는 것에 의하여 그 적합성을 수정할 수 있는 주파수를 초과하는 것을 감지한다.

이것은 고주파입력의 잡음을 증가하겠지만 입력으로 하여금 보다 높은 주파수까지 추적되게 한다.

이것은 고주파입력의 잡음을 증가하겠지만 입력으로 하여금 보다 높은 주파수까지 추적되게 한다.

이와같은 능력을 가능케 하는 수정은 제10도의 회로에 대하여 제13도에 표시되는 회로를 부가하는 것이다.

이 회로는 입력의 신호비트(비교기(110)에 의해서 발생된)를 4-비트 계수기(112)에 의해서 결정되는 32 샘플기간에 걸쳐 양자화된 신호비트(DAC(96)로부터의)와 비교한다.

만일에 비교해서 샘플의 50% 이상으로 상이하다면 시스템이 입력을 정확하게 추적하지 않고 있으며 그 적합성은 보다 많은 레벨을 제거해서 수정된다.

이 시스템에 의하여 A/D 변환기는 10개의 능동적인 레벨을 우선 사용하여 이어서 6비트 계수기(114), 그 비트 계수기(116) 및 디코우더(118)에 의하여 결정되는 8,6 및 4까지 레벨의 수를 감소시켜서 그 입력을 추적할 수가 있다.

다음 표를 참조하라.

이것은 Fs/18, Fs/14, Fs/10 및 Fs/16 가까이의 절환점을 만든다.

Fs/16 이상에서는 시스템이 추적을 더하지 않는다. 이 시스템은 또한 모든 17(또는 21개)의 레벨을 사용해서 움직이기 시작하게 하여서 추적하지 않고 있다는 것을 감지할 때 레벨을 제거하게 수정될 수 있다.

이런 동적으로 전환한 적합성은 고속 [동작개시]시간(32개의 샘플)을 갖게 되지만 안정상태를 유지하기 위해서는 긴 "쇠퇴"시간(6비트 계수기(114)로 발생되는)을 가져야만 한다.

제14도는 이런 개량을 수반한 그리고 개량을 수반하지 않은 16kHz 신호에 대한 응답을 표시한다.

가능한 더 다른 영역은 A/D 변환기의 결과의 디지틀 신호처리에 존재한다.

전술은 캔디외 기타 수인이 A/D 변환기의 출력주파수를 저감하는 평균화 필터를 사용하는 것에 관하여 설명하였으며 또 1980년 2월 14일의 1980년도 IEEE 국제 고체회로회의에서의 복식 디지틀필터의 보간 PCMCODECS 제174페이지에서 쿠와하라(Kuwahara)의 수인은 출력주파수를 최후 출력의 4배는 감소하는 평균 필터와 저주파수를 필터링하는 무한임펄스 응답(IIR)필터의 사용을 공개하고 있다.

그러나 두 가지 관건이 상기한 종래의 연구방법에서 빠져 있다.

첫째의 것은 샘플율이 데시메이션 필터에 의해서 감소된다는 것이며 또 필터의 가장 중요한 작업은 통과대역에 접혀진 주파수 컴포넨트가 적절하게 감쇠되는 것을 보증하는 있다는 점이다.

만일에 통과대역의 컴포넨트가 감쇠왜곡을 가지고 있다면 이와 같은 왜곡은 필터에서 최후 샘플율로 또는 이것에 근접한 율로 보정될 수 있는 것이다. 평균필터는 실제적으로 대역의 주파신호에 적절한 감쇠를 주지 않는다.

둘째의 것은 A/D를 사용하는 데시메이션필터는 모든 접힘 주파수 부근에서 2F pass폭의 모든 대역에서 적절한 감쇠를 제공하는 것이다.

이 성능을 제공하는 하나의 방법은 복수의 송신 영(0)들을 보든 접힘 주파수에 놓는 것이다.

이와같이 할 수 있는 필터가 제15도에 표시되어 있다. 이 필터는 연산처리기 (120), 계수 ROM (122), 계수기(124) 및 가산기 겸 어큐뮬레이터(126)를 포함한다. 이 필터 방정식은,

이 필터는 주파수를 2Fs final까지 감소하고 또 최후 디지틀필터로 하여금 임의의 신호형상이라도 할 수 있게 한다. 이 필터는 샘플율을 16kHz까지 감소하는데 요구되는 모든 데시메이터 스테이지(stage)의 합성물을 포함한다.

이 필터는 평균필터보다 대ㅣ역외 주파성분에 대해서 보다 많은 더한층의 의미심장한 보호를 하고 A/D 변환기 앞에 있는 단순 단극필터를 제외하여 모든 것에 대한 필요성를 제거한다. 이 필터는 또한 N의 주파수 감소를 위하여 N항보다 많은 항목을 처리하고 또 동일한 A/D 변환기를 위하여 보다 더한 분해와 동적영역을 허용한다.

주파수 감소필터에서의 N보다 많은 항을 처리한다는 의도에는 필터는 어느 정도의 기억을 갖는 것을 필요로 하지만 이것은 제16도에 표시된 실시예에 의해서 표시된 최소치로 유지될 수가 있다.

이 실시예는 몇 개의 중간에 있는 스테이지와 가터이 샘플율을 감소시키는 다중 단순필터로 작동하는 전술한 회로보다는 오히려 16kHz의 출력을 가진 단일 필터 스테이지를 제공한다.

A/D 변환기 출력은 기억에 저장되는 3개의 상이한 합계의 부분으로서 사용된다.

더 나아가서는 A/D 출력은 3개의 상이한 상수에 의한 곱셈을을 얻고 각개의 합계에 가산한다.

합계는 상이한 완료되고 새로운 합계가 시작한다. 그리고 대체로 보간 A/D 변환기는 다음 3가지 독립한 기술의 임의의 것을 사용하여 개량할 수가 있다. 즉 (a) 6dB(8.5dB)의 부가적 동적영역 및 6dB보다 많은 임의 주어진 샘플율의 분해를 부여하기 위하여 제2의 비교기를 부가하는 것에 의하여, (b) 고주파 신호의 보다 우수한 추적 및 시스템 잡음에 의하여만 필요가 되고 제한되는 많은 부가적 동적영역을 허용하기 위하여 적합성 방법을 부가하는 것에 의하여 또는 (c) 접힘 주파수 부근에서 보다 많은 감쇠를 제공하고 또 동적영역 분해를 개량하고 잡음을 감소하기 위하여 보다 많은 샘플을 처리하는 평균필터로부터 주파수 감소필터를 수정하는 것에 의하여 개량될 수 있다.

FIR 필터는 A/D 출력이 단지 1개의 1을 포함하는 코우드 에 변환될 수 있다는 사실을 사용해서 보간 A/D 변환기의 출력에 대하여 설계될 수 있다.

이 필터는 다만 가산과 시프터를 설저어하며, 그리고 가산의 수와 계수의 수는 동등하다. 메모리의 양은 샘플만이 근소한 출력단어에 영향을 끼치기 때문에 크게 감소된다.

예컨데 8의 주파수 감소를 수반하는 20댑 필터에서는 각 입력 샘플은 다만 20보다는 오히려 2 또는 3의 출력 샘플을 계산하기 위하여 사용된다.

그러므로 aiAx₁의 런닝(running) 합계는 유지되며 그래서 입력 샘플을 기억하는 것은 불필요한 것이다.

입력 샘플은 합계 No. 1에 대하여는 ai, 합계 No.2에 대하여는 a₁+8 및 합계 No.3에 대하여는 ai+16으로 승산된다. 합계가 20값을 가질 때는 출력되며 또 기억 레지스터는 클리어된다.

이 승산은 전적으로 병렬 시프트배열 또는 래핏(tapped) 시프트 레지스터에 의하여 달성된다. 병렬 시프트 및 병렬 가산기를 사용한 충분한 병렬인 시프트에 의하여 각 승산을 하나의 클록주기를 요구하게 한다.

32kHz 출력의 20댑 필터는 640kHz의 가산율을 요구한다. 2MHz 시스템 클록이 이용될 수 있다면 이 시프터와 가산기는 매초당 1,360,000보다 많은 동작에 대하여 이용될 수 있다.

1비트 가산기와 10게이트 배열을 사용하는 단순 병렬구조는 각 합계마다에 2개의 시프트 레지스터와 1개의 가산기 또는 6개의 시프트 레지스터와 3개의 1비트 가산기를 합계로서 필요로 한다.

16비트 단어길이는 4MHz의 콜록을 필요로 한다(512kHz 샘플율을 가상하여).

디지틀 처리는 기본적으로 대역내 주파신호의 감쇠없이 A/D 변환기의 출력의 고주파 오차 컴포넨트를 제거하기 위하여 저주파 통과 필터의 역할을 한다.

신호처리기의 출력은 고주파 컴포넨트를 제거된다면 변환기의 출력보다 훨씬 낮은 샘플율이 될 수 있다.

이 "데시메이션" 필토 기능은 계산의 수는 출력샘플율로 출력샘플을 다만 계산하기 위하여 감소되기 때문에 일반적으로 FIR 필터에 의해서 성취된다.

대개의 시스템은 N의 샘플을 평균화하고 단순평균필터를 사용하여 N의 인자에 의해서 주파수를 감소하지만, 이 평균화 필터기술은 대역의 주파신호의 적절한 감쇠를 하지 않으며 또 가산만이 아니라 몇 개의 승산을 필요로 하는 보다 복잡한 필터를 필요로 하게 되며 또 하아드웨어 문제가 존재한다.

본 발명에 의하면 다음의 설명은 복잡한 필터링 동작을 이행하기 위하여 간단하고 저속처리를 사용하는 기술을 설명한다.

제5도에 표시한 보간 A/D 변환기는, 17레벨 시스템에 대하여 0, ±00000001, ±00000011, ±00000111, ±00001111, ±00011111, ±00111111, ±01111111 인 제한된 디지틀 코우드세트를 갖게 된다. 그러나 이 코우드들은 밀접한 관계로 되어 있으며 약간 수정하여 특별한 필터구조에 극히 유용하게 할 수 있다.

이들의 코우드 수정은 최하위 비트(LSB)가 2배로 되며 또 값의 제2의 비트에 동등하게 되게 엔코우터의 DAC를 수정하는 것을 포함한다.

만일에 이와같이 된다면, DAC의 실제적 출력은 코우드 0, ±000000010, ±000000100, ±000001000, ±000010000, ±000100000, ±001000000, ±010000000, 및 1000000000에 동등하게 된다.

시프트 레지스터 코우드들을 새로운 디지틀형에 변환하는 논리는 제17도의 (156)에 표시되어 있다.

이 새로운 코우드는 (a) 각 코우드가 그 속에 1을 1개만(또는 0을 한개만) 가지며 또 (b) 각 코우드가 보다 낮은 코우드(영(0) 이상의 코우드는 제외)의 정확하게 2배인 잇점을 가지고 있다. 이러한 특징에 의하여 몇 개의 독특한 필터구조가 얻어진다.

필터는 일반으로 고가지 승산기와 가산기로 실현되지만, 이 필터는 단순 직렬가산기, 두 개의 시프트 레지스터 및 8개의 AND 게이트(제17도 표시)로 실현될 수 있다.

8비트로 구성된 계수단어는 ROM(152)로부터 시프트 레지스터(154)에 부하되고 또 게이트 배열에 의해서 N비트 효과적으로 시프트되고 그 게이트 배열은 A/D 출력 코우드에 의하여 시프트 레지스터의 한 비트를 탭 오프(tap off)한다.

이 계수는 시프트 레지스터(154)를 통하여 시프트되므로 그것은 게이트 배열(156)에 의하여 M개의 장소만큼 시프트되고 레지스터(158)에 기억된 이전의 합계에 가산된다.

M개의 이와같은 작동 후에 그 샘플의 승산 및 축적이 완료된다(M=8비트+계수 폭(W)+임의의 넘친 비트). 레지스터들이 8+W보다 짧으면 그 결과는 절사된다. n의 그와같은 축적 후에 출력 레지스터(158)는 결과 y_o를 수용한다.

레지스터의 결과는 이어서 출력되고 또 새로운 합산이 새로운 샘플의 제1축적을 위하여 되먹임 게이트(FG)를 무능하게 하여 시작된다.

데시메이션 필터가 n와 동등하거나 보다 큰 주파수 저감(F_out/F_in)을 가지면 이 간단한 직렬구조는 잘 작동한다. 그러나 가장 일반적인 FIR 주파수 감소 필터는 F_out/F_in보다 큰 n을 갖고 또 각 입력샘플은 몇 개의 출력 샘플들의 부분이 되어야 한다.

제18도에 일예가 표시되는데, 그 경우 F_in=128kHz, F_out=16kHz이고 n=23이다.

이 경우에서 실행하고 있는 합산은 유지시켜야 하고 그 경우에는 S=nF_out/F_in또 jR=3이다. 이 시스템은 2.048MHz으로 계속적으로 클록되는 16비트 시프트 레지스터를 사용하고 또 각 합산은 합계의 결과가 16kHz로 이용할 수 있게 48kHz의 비율에서 다른 것과 역상으로 완성된다.

이 필터구조의 대체적인 실현은 병렬가산기와 다중절환/시프트 배열을 사용하여 구성할 수 있다.

다중절환/시프트 배열에 의하여 입력단어는 M개의 위치를 시프트될 수가 있다. 입력단어가 적당한 계수이고 시프터가 A/D 변환기로 제어되면 시프트 배열의 출력은 적산인 a_ix_i에 동등하다.

시프터 출력은 요구된 샘플의 수가 합산될 때까지 aixi의 앞의 치의 합계에 가산된다.

직렬가산기에 의한 접근으로 만일에 n개의 샘플이 필터에서 사용되고 또 샘플을 감소비가 R(F_sin/F_out)일 때는 각 입력샘플은 n/R 합계의 부분이 되어야 한다. 그래서 직렬 접근에 사용되는 샘플은 또한 제 19도 표시와 같이 병렬접근에 적용할 수 있다.

이 경우에서는 병렬산술논리장치(ALU) 및 시프트 배열은 이 필터에 사용되지 않을 때에는 다른 산출처리에 사용될 수 있다.

이 예에서 처리기는 256kHz의 비율 또는 760kHz의 가산율로 3클록 사이클에서 이루어질 수 있는 3개의 시프트 작동과 가산작동을 해야 한다.

만일에 가산기 시프트 구조가 2.048Mhz에서 작동할 수 있다면 그 용량이 37.5%만이 사용되며 또 많은 다른 수리적 작동을 수행할 수 있다.

보간 A/D 변환기 출력은 바로 M입력 다중 절환기인 시프트 배열을 구동한다. 배열의 한 비트가 제17도에 부호(156)로 표시되어 있다. 이것은 배열이 그 속에 있는 1을 가진 코우드에 의해서 용이하게 구동되는 것을 표시한다 표준적인 다중 절환기는 A/D 출력이 코우드화되면 사용할 수 있다. 이것은 엔코우더를 사용하여 할 수가 있고 이 엔코우더는 1개의 1의 위 치를 데코우드하고 또 M비트 코우드를 log₂M비트개의 코우드에 압축하는, 즉 9 내지 15비트 코우드를 4비트 코우드에 압축한다.

이 압축된 코우드는 표준 다중 절환기를 구동할 수 있다.

다른 형의 필터가 또한 A/D 변환기의 연속출력이 상호 관련된다는 사실을 인정하는 것에 의하여 구성될 수 있다. 현재의 코우드를 알게 되면 앞의 샘플은 1개의 비교기 시스템에 대하여는 현재 코우드의 반, 2배 또는 역전한 것이 아니면 안되었다.

2비교기 시스템에서는 현재의 코우드에 동등한 부가적인 가능상태가 존재한다. 이에 대한 유일한 예외는 A/D 변환기에 0코우드를 허용하지 않게 하여 제거될 수 있는 영(0) 정도의 경우이다(0은 불필요하다. 왜냐하면 그것은 동등한 코우드, 정의 코우드 및 부의 코우드간의 발진으로서 표시할 수 있기 때문이다).

제한된 수의 가능한 변환(3 또는 4)만이 있기 때문에 이전의 상태는 X_n-1=kX_n, k=0.5, 2 또는 -1(1비교기 시스템에 대하여)인 2비트 코우드에 의해서 표시될 수 있다. 이전의 샘플은 2비트로 기억될 수 있으므로 일련의 샘플은 단순한 방법으로 기억 또는 처리될 수 있다. 두 개의 가능성은 순열조합 논리나 ROM순람(look-up)을 사용하는 것이다.

제20도에 표시한 순열조합회로는 작은 FIR 필터용으로 유용하고 하나의 실시예로서는 형식 :

2/4(1+2Z^-1+Z^-2)

의 더블제로필터를 사용하는 2대 1 주파수 감소이다.

이와같은 필터는 만일에 현재의 샘플이 X_n이고 이전의 샘플이 X_n-1이고 그 값이 K₁X_n이에 또 두 개의 이전의 샘플이 X_n-2이면 그 값은 k₁k₂k_n이었다는 것을 인정하여서 순열조합으로 실현할 수 있다. 그 합계는 (1+2k₁+2k₁+k₁k₂)이다. k₁및 k₂가 0.5, 2 또는 -1(1비교기 보간기에 대하여)에 동등하므로 합계는 그 중의 하나가 존재할 수 없는 9개의 가능 결과만을 얻는다.

최후의 결과는 현재의 값 및 k₁그리고 k₂를 사용해서 계산될 수 있다.

k의 값은 시프트 레지스트를 제외하는 논리로 발생되는 것이며 또 2비트 단어이고 그 경우 한쪽의 비트는 부호의 변화를 표시하고(만일 신호가 변경하면 다른 비트는 무시된다)로 다른 비트는 시프트 레지스터값의 증대(x2) 또는 감소(x0.5)를 표시한다. 순열조합회로는 작은 저장을 요구하며 또 극히 빠르지만 극히 단순한 필터에 제한된다. 영(0)의 샘플지에서는 문제가 생긴다. 왜냐하면 부가적 k값이 필요하게 되고 또 "k의 적이 왜곡되기 때문이다. 그러므로 A/D 변환기는 영(0)을 사용하지 않으며 또 +1, 0, -1 대신에 +1과 -1사이에서 발진하는 것에 의하여 영(0)을 표시한다. 고러나 동작열화는 발생하지 않는다.

k값을 사용하는 이 기법은 ROM을 사용하면 크게 확대된다.

식 : Y₀=A₀X₀+A₁X₁+A_nX_n(6)

의 일반적 필터는

Y₀=X₀[A₀+k₁A₁+k₂k₁A₂+…(k_nk_n-1…k₂k₁)A_n] (7)

로 되씌여질 수 있다.

ROM은 k값에 의해서 "번지 지정"될 수 있으며 또 합계를 기억할 수 있다. 그 결과는 이어서 X₀에 의해서 결정되는 n개의 위치를 시프트된다. 5탭 FIR의 예가 제21도에 표시된다.

ROM은 81개 결합(3⁴) 중의 49개 단어만이 가능하므로 다만 49단어를 가진다. 그러나 ROM은 8개의 "번지지 지정" 라인과 256개의 상태를 4에 감소하는 코우드 해석기를 갖는다. 각 단어는 ;

`A₀+k₁A₁+k₂k₁A₂+k₃k₂k₁A₃+k₄k₃k₂k₁A₄

의 결합이다. 예컨대 만일에 k₁=1/2; k₃=2; k₃=2; 및 k₄+1/2이라면, 그 때 "번지 지정"된 단어는 값 :

A₀+1/2A₁+A₂+2A₃+A₄

를 갖는다. X₀의 부의 값을 위하여 결과의 곱은 역전되거나(1의 보수연산의 사용으로)역전되어서 1이 가해진다(2의 보수). 이 시스템의 더하는 극치는 계수가 대칭, 즉 A₀=A_n, A₁=A_n-1 등인 선형상 필터용으로 사용될 수 있다.

제22도의 예에서는 2개의 반부분을 각각 합계해서 8-탭 필터를 실현한다. 이는

Y⁰=S0(A0+k₁A₁+k₂k₁A₂+k₃k₂k₁A₃)+X_-8[A0+(1/k₇)A₁+(1/k₇k₆)A₂+(1k₇k₆k₅)A3] (8)와 같은 X의개 2의 값 X₀와 X_-8을 기억하여 이루어지게 된다.

논리번역기는 값 (1/k₇), (1/k₇k₆) 및 (1/k₇k₆k₅)을 최초의 4개의 계수와 동일한 ROM을 사용하기 위한 형식으로 번역한다. 이 8-탭 시스템용 ROM은 27개 단어에 유지되며 기억량은 6K값(12비트) 및 2X(8 값 내지 10비트)이고, 그리고 기산기는 2개의 부분적인 결과를 합계하는 데 필요하게 된다. 그러나 는만 한 번의 가산만이 이 필터를 실현하는데 필요하다.

본 발명의 실시예가 위에서 설명되었지만 다른 대체, 수정이 연상될 수 있으며 또 대체적인 실시예의 형식이 이 분야의 숙련된 사람에게는 명백하게 될 것이다. 그러므로 본 출원의 출원의 청구범위는 본 발명의 본질과 범위에 속하는 대체, 수정 및 대체적 실시등과 같은 것을 모두 보호되도록 해석되기를 의도한 것이다.

Claims (1)

1. 가입자선 음성처리 회로장치로서 가입자선에 결합되어서 제1의 샘플링 주파수로 입력 음성신호를 샘플링하고 또 각 샘플의 진폭을 표시하는 일련의 디지틀 단어를 발생시키기 위한 애널로그-디지틀 변환기 수단(16)과, 상기 일련의 디지틀 단어를 디지틀적으로 필터하고 또 제2의 샘플링 주파수를 가진 제1이 디지틀적으로 처리된 신호를 발생시키기 위한 제1의 신호 처리수단(18)과, 상기 제1의 디지틀 적으로 처리된 신호를 외부 전송선로에 송신하기 위한 송신수단(20)과, 상기 제2의 샘플링 주파수로 디지틀 응답신호를 수신하기 위한 수신수단(22)과, 상기 수신수단에 결합되어서 상기응답신호를 필터하고 또 제3의 주파수를 가진 제2의 디지틀 적으로 처리된 신호를 발생시키기 위한 제2의 신호 처리수단(24)과 상기 제2의 처리 된 신호를 상기 가입자 선로에의 출력에 적합한 애널로그 형식으로 변환하기 위한 디지틀-애널로그 변환기수단(26)과 사어기 제1 및 제2의 신호 처리수단을 같이 결합하고 또 상기 장치가 가입자선로의 입력 임피이던스에 정합하는 것이 가능하게 하고 또 상기 제1의 처리된 신호에 결합되는 상기 제2의 처리된 신호의 컴포넨트를 평형시킬 수가 있게 하는 수단(30)과 상기 제1 및 제 2의 신호 처리수단이 외부 소오스로부터 디지틀 저기으로 제어되는 것이 가능하게 하기 위한 제어 인터 페이스 수단(32)과를 구비한 것을 특징으로 하는 가입자선 음성처리 회로장치.

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