KR920010902A - 반도체장치 - Google Patents

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Abstract

내용 없음

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 CMOS 인버터회로의 평면도, 제2도(A) 내지 제2도(C)는 각각 제1도의 2A-2A 선과 2B-2B 선 및 2C-2C 선에 따른 단면도.

Claims (10)

  1. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1채널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)상에 선택적으로 적층되어 형성된 적어도 1개의 제2챈널형의 제2의 주상반도체층(11), 상기 제1의 주상반도체층(10)과 상기 제2의 주상반도체층(11)의 측면에 형성된 게이트절연막(8), 상기 게이트절연막(8)상에 형성되어 상기 제1의주상반도체층(10)의외측으로돌출된게이트전극(9), 상기 제1의 주상반도체층(10)의 제1;영역과 3영역내에 각각형성된제1소오스층(2)과제1드레인층(4), 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된 제2소오스층(7)과 제2드레인층(5), 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14), 상기 제1드레인층(4)과 저저항접촉으로 형성된 상기 제2드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오스층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자(17)를 구비하고, 상기 제1소오스층(2)과 제1드레인층(4) 및 게이트전극(9)은 제1의 MOS 트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS 트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개의 상기 제1의 주상반도체층(10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  3. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)상에 선택적으로 적층되어 형성된 적어도 1개의 제2챈널형의 제2의 주상반도체층(11), 상기 제1의 주상반도체층(10)과 상기 제2의 주상반도체층(11)의측면에형성된게이트절연막(8), 상기 게이트절연막(8)상에 형성되어 상기 제1의 주상반도체층(10)의 외측으로 돌출된 게이트전극(9), 상기 제1의 주상반도체층(10)의 제1영역과 제3영역내에 각각 형성된 제1소오스층(2)과 제1드레인층(4) 및, 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된제2소오스층(7)과제2드레인층(5)을 구비하고, 상기 제1소오스층(2)과 제1드레인층(4) 및 게이트전극(9)은 제1의 MOS 트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS 트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층(10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제1 및 제2의 MOS 트랜지스터는 각각 CMOS 트랜지스터를 구성하는 제1 및 제2챈널형의 MOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14)와, 상기 제1드레인층(4)과 저저항접촉으로 형성된 상기 제2드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오스층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자(17)를 더 구비한 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층(10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  8. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)상에 선택적으로 적층되어 형성된 상기 제1의 주상반도체층(10)과 동일한 챈널형의 적어도1개의 제2의 주상반도체층(11), 상기 제1의주상반도체층(10)과상기제2의주상반도체층(11)의 측면에 형성된 게이트절연막(8), 상기 게이트 절연막(8)상에 형성되어상기제1의주상반도체층(10)의 외측으로 돌출된 게이트전극(9), 상기 제1의 주상반도체층(10)의 제1영역과 제3영역내에 각각 형성된 제1소오스층(2)과 제1드레인층(4) 및, 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된 제2소오스층(7)과 제2드레인층(5)을 구비하고, 상기 제1소오스층(2)과 제1드레인층(4) 및 게이트전극(9)은 제1의 MOS 트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS 트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층(10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14)와, 상기 제1드레인층(4)과 저저항접촉으로 형성된 상기 제2드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오스층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자(17)를 더 구비한 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4341667C1 (de) * 1993-12-07 1994-12-01 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
KR100193102B1 (ko) * 1994-08-25 1999-06-15 무명씨 반도체 장치 및 그 제조방법
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US8018058B2 (en) * 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
TW423116B (en) * 1997-08-22 2001-02-21 Siemens Ag Circuit-arrangement with at least four transistors and its production method
JP3376302B2 (ja) 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
US8193612B2 (en) * 2004-02-12 2012-06-05 International Rectifier Corporation Complimentary nitride transistors vertical and common drain
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7781827B2 (en) * 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US9401436B2 (en) 2011-05-05 2016-07-26 Qualcomm Incorporated Multiple control transcap variable capacitor
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
US10103154B2 (en) 2013-05-16 2018-10-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing an SGT-including semiconductor device
JP5612237B1 (ja) 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
JP5685351B1 (ja) 2013-12-25 2015-03-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置の製造方法
EP3123520A4 (en) * 2014-03-28 2017-11-22 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
JP6273406B2 (ja) * 2014-12-18 2018-01-31 猛英 白土 半導体装置及びその製造方法
JP6416062B2 (ja) * 2015-09-10 2018-10-31 株式会社東芝 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3518509A (en) * 1966-06-17 1970-06-30 Int Standard Electric Corp Complementary field-effect transistors on common substrate by multiple epitaxy techniques
EP0098111B1 (en) * 1982-06-24 1989-08-09 Harris Semiconductor Patents, Inc. Vertical igfet device and method for fabricating same
US4810906A (en) * 1985-09-25 1989-03-07 Texas Instruments Inc. Vertical inverter circuit
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
JP2703970B2 (ja) * 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) * 1988-09-06 2000-07-04 株式会社東芝 半導体装置
US5140388A (en) * 1991-03-22 1992-08-18 Hewlett-Packard Company Vertical metal-oxide semiconductor devices

Also Published As

Publication number Publication date
US5311050A (en) 1994-05-10
KR960000713B1 (ko) 1996-01-11
DE4139039A1 (de) 1992-06-04
DE4139039C2 (de) 1995-11-16
JPH04207069A (ja) 1992-07-29
JP2991489B2 (ja) 1999-12-20

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