KR940001413A - 반도체 메모리소자의 적층 캐패시터 제조 방법 - Google Patents

반도체 메모리소자의 적층 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 적층 캐패시터에 관한 것으로, 종래와 동일한 마스크로 저장 노우드의 크기를 워드선, 비트 선 방향으로 확장 하여 축적 용량을 증가 시킬수 있을 룬만 아니라, 단차에 의한 축적용량 증가를 실현하여, 적층(Stack)캐패시터 구조의 큰 저장 캐패시터 면적을 갖게 함으로써 DRAM의 단위셀 면적을 작게 할 수 있는 적층 캐패시터 셀 제조방법에 관한것이다.

Description

반도체 메모리 소자의 적층 캐패시터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도의 본 발명에 따른 DRAM 셀 공정도.

Claims (5)

  1. 반도체 메모리 소자의 적층 캐패시터 제조 방법에 있어서, 일반적 인 DRAM공정으로 워드선(4)과 비트선(8)을 형성하고 저장 노드부 (9)와의 접촉위해 N+활성 영역(3)을 개방하고 저장 노드부(9)전극을 다결정 실리콘으로 증착 하여 감광막(13)을 증착하는 제1공정, 상기 제1공정 후에 상기 저장 노드부(9)를 마스크 패턴 하여 상기 증착한 저장 노드부(9)의 다결정 실리콘 일부률 식각하는 제2공정. 상기 제2공정후에 저장 노드부(9) 마스크를 이용하여 일정길이로 옆으로 이동시켜, 상기 다결정 실리콘식각시 남은 나머지 두께의 상기 다결정 실리콘을 식각하는 제3공정, 및 상기 제3공정 후에 유전체인 캐패시터 절연막(10)을 증착하고 캐패시터 판(11)형성을 위해 다결정 실리콘을 증착한 다음에 층간 절연막(7) 금속(12)을 순서적 으로 증착하여 상기 금속(12)을 패턴하여 식각하는 제4공정을 구비 하는 것을 특징으로 하는 반도체 메모리 소자의 적층 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제2공정의 다결정 실리콘 식각두께는 상기 증착한 다결정 실리콘의 1/2인 것을 특징으로 하는 반도체 메모리 소자의 적층 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제3공정의 마스크 이동 거리는 디자인 규칙 λ의 1/2인 것을 특징으로 하는 반도체 메모리 소자의 적층 캐패시터 제조 방법.
  4. 제3항에 있어서, 마스크이동 방향은 워드선(4)및 비트선(8)방향중 어느하나인 것을 특징으로 하는 반도체 메모리 소자의 적층 캐패시터 제조방법.
  5. 제3항에 있어서. 마스크이동 방향은 상기 워드선(4) 및 비트선(8)의 두방향인 것을 특징으로 하는 반도체 메모리 소자의 적층 캐패시터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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KR102376751B1 (ko) * 2021-08-06 2022-03-21 이경철 소음과 분진저감 기능을 갖는 폐발포수지 분쇄장치

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