KR960001246B1 - 송수신 데이타 정합장치 - Google Patents

Abstract

내용 없음.

Description

송수신 데이타 정합장치

제1도는 본 발명에 의한 송수신 데이타 정합장치의 구성도.

제2도는 제1도에 따른 송수신 데이타 정합장치의 일실시예시도.

제3도는 제2도에 따른 송수신 데이타 정합장치의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 계수부 20 : 비교부

30 : 채널지정부 40 : 스위칭부

50 : 분주부 60 : 디멀티플렉서부

70 : 멀티플렉서부

본 발명은 송수신 데이타 정합장치에 관한 것으로, 특히 다중통신 방식에 의한 송수신 데이터 스트림을 하드웨어로 처리하여 데이터의 고속 송수신에 유효하도록 하는 마스터와 다수개의 슬레이브간의 송수신 데이터 정합장치에 관한 것이다.

종래 기술에 의한 멀티플렉스 처리 송수신 정합장치는 복잡한 타임 스위치 회로로 구현되며, 데이터 스트림의 처리를 소프트웨어로 하게 되어 고속전송시 하중이 많아지며, 또한 채널수가 변하면 장치내에서의 채널 변경이 어려운 문제점이 있었다.

따라서 본 발명은 상기 문제점을 해결하기 위하여 창출한 것으로서 마스터와 다수개의 슬레이브간의 다중통신방식으로 데이터 송수신 정합을 수행함으로써 채널갯수 및 채널당 전송비트수의 제한을 받지 않아 데이타의 고속 송수신에 유효한 송수신 데이타 정합장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 상위 비트는 채널값을 계수하고 하위비트는 채널당 데이터수를 계수하는 계수부와, 슬레이브 자신의 채널값과 송수신 채널값을 비교하는 비교부와, 각 슬레이브의 채널값을 지정하는 채널지정부와, 상기 비교부의 출력신호로부터 데이터 스트림의 입출력신호를 제어하는 스위칭부와, 주클럭을 분주하는 분주부와, 데이터스트림을 특성별로 분류하는 디멀티플렉서부와, 각 채널의 데이터스트림을 멀티플렉싱하는 멀티플렉서부를 포함함을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 기술하기로 한다.

제1도는 본 발명에 의한 송수신 데이타 정합장치의 구성도이다.

제1도에 의하면, 본 발명의 송수신 데이타 정합장치에서 상위비트는 채널값을 계수하고 하위비트는 채널당 데이터수를 계수하는 계수부(10)와, 슬레이브 자신의 채널값과 송수신 채널값을 비교하는 비교부(20)와, 각 슬레이브의 채널값을 지정하는 채널지정부(30)와, 비교부(20)의 출력신호로부터 데이타 스트림의 입출력 신호를 제어하는 스위칭부(40)와, 주클럭(MCLK)을 분주하는 분주부(50)와, 데이터 스트림을 특성별로 분류하는 디멀티플렉서부(60)와, 각 채널의 데이터스트림을 멀티플렉싱하는 멀티플렉서부(70)를 포함하여 구성한다.

상기한 바와 같은 구성을 갖는 본 발명을 보다 상세히 설명하면 다음과 같다.

제1도에 도시된 바와 같이 본 발명의 송수신 정합회로는 마스터/슬레이브간의 입출력선이 DIN, DOUT, FS, MCLK의 4선으로 구성되며, 데이터스트림의 송수신은 DIN과 DOUT을 통하게 된다. 마스터에서 계수부(10)로 전송하는 프레임 동기신호(FS)는 프레임의 동기를 위해 사용하는바, 매 프레임의 시작시 펄스를 전송하여 계수부(10)를 리세트시켜 프레임 동기를 맞춘다. 주클럭(MCLK)은 마스터에서 전송되는 클럭으로서, 데이터 송수신 속도의 2배의 주파수이고 분주부(50)MF 거쳐 계수부(10)의 입력단으로 전송된다. DIN, DOUT, FS, MCLK에 대한 파형도는 제3도에 도시되어 있다.

계수부(10)는 프레임 동기신호(FS)에 의해 리세트 된후, 주클럭(MCLK)이 분주부(50)를 거친 클럭을 계수한다. 이 계수부(10)는 (N+K)개의 이진계수기로서, K개의 상위비트는 채널값을 계수하고 N개의 하위비트는 채널별 송수신 비트를 계수한다. 즉 2개의 채널과 채널별 2개의 비트를 계수하며, 한 프레임의 비트는 2(N+K)이다.

채널지정부(30)는 각 슬레이브별로 활당된 채널을 지정하는바, 보드레벨에서는 스위치 또는 래치를 K개 사용하여 구현한다. 이때 채널지정부(30)를 래치로 구현하면 제어신호에 의해서 채널값의 변경이 수시로 쉽게 이루어진다. 비교부(20)는 채널지정부(30)의 값과 계수부(10)의 채널비트를 비교하여, 이 비교값이 같으면 스위칭부(40)의 스위칭소자(40a, 40b, 40c)가 동작하게 된다. 이 스위칭부(40)는 입출력 신호를 통제하며 각 슬레이브에 할당된 채널만 열어주는 게이트 역할을 한다. 디멀티플렉서부(60)는 계수부(10)의 하위비트를 이용하여 하드웨어적으로 수신데이타 스트림을 특성별로 분류하며, 이 디멀티플렉서부(60)의 디멀티플렉서 (6 0a,60b,60c,60d…)들을 계속 직렬로 연결할 수 있다.

멀티플렉서(70a,70b)로 구성된 멀티플렉서부(70) 프레임 동기신호(FS)에 동기되어 디멀티플렉서부(60)와 같은 방법으로 동작하며, 송신데이타를 할당 채널에 실어 보낸다.

이때 분주부(50)의 출력클럭은 디멀티플렉서부(60)를 거쳐 데이터 스트림이 전송되는 블럭에만 공급된다. 데이터 스트림의 디멀티플렉서부(60)의 종단에는 본 발명에서 서술되지 않은 병렬-직렬회로 또는 시프트 레지스터 회로로 연결되어 수신데이타를 처리한다.

제2도는 제1도에 따른 송수신 정합장치의 일실시 예시도이다.

제2도는 제1도에 도시된 본 발명의 장치를 ISDN(Intergrated Services Digital Network) 가입자부의 정합장치로 이용한 일실시예시도이며, 이 송수신 정합장치는 채널의 수를 8개로 하고 채널별 데이타를 32비트로 하였을 때 채널의 구성을 B1채널 1바이트, B2채널 1바이트, M1채널 1바이트, D채널 2비트, M2채널 4비트, C채널 2비트로 하였다. 이때, M1, M2, C등은 정합장치의 유지보수용 채널이다.

주클럭(MCLK)을 4.096MHZ로 하면 전송속도는 2.048MHZ가 되고 채널별 유효속도는 256KBPS로 생각할 수 있다.

한편 계수부(10)는 8비트 2진계수기를 사용하여 상위 3비트를 채널값으로 하고 하위 5비트를 채널별 32비트 데이터로 사용하며, 비교부(20)는 2입력 익스클루시브 오아게이트와 3입력 낸드게이트로 구현한다. 또한, 스위칭부(40)는 비교부(10)의 출력신호와 마스터/슬레이브간 입력단으로 2입력 오아게이트로 구현한다. 이때 채널별 32비트의 데이터를 특성별로 분류하는 디멀티플렉서부(60)는 계수부(10)의 하위 비트로 제어하며, 분주부(50)는 플립-플롭으로 구현한다.

이와 같은 송수신 정합장치를 동작시키면 수신된 32비트의 데이터 스트림은 8비트식 RB1, RB2, RM1으로 분류되고 마지막 8비트는 디멀티플렉서부(60)를 거쳐 2비트씩 RD, RC로 분류되면 4비트의 RM2는 2입력 앤드게이트(80a,80b)를 사용하여 분류된다. MCLK 입력은 같은 방법으로 분류되어 각 블럭에 입력된다. 분주부(50)의 출력클럭은 해당하는 데이타와 함께 각 블럭으로 입력니다. 제 2 도의 송수신 정합장치의 일실시예시도에 따른 파형도는 제3도에 도시된 바와 같다.

상술한 바와 같이 본 발명은 다중통신 방식의 정합장치를 간단히 구현하였으며 고속전송에도 데이터 스트림의 처리를 소프트웨어에 의존하지 않고 하드웨어에 의해 데이터를 특성별로 분류할 수 있으며 채널 지정부를 스위치 대신 래치로 구현하면 각 슬레이브의 제어단에서 채널값을 가변할 수 있는 이점이 있다.

Claims (2)

1. 마스터로부터 데이터를 송수신하는 복수개의 슬레이브에 대하여, 각각 해당하는 고유채널값을 지정하기 위한 채널지정부 ; 상기 마스터로부터 전송되는 주클럭을 분주하기 위한 분주부 ; 상기 분주부에서 분주된 주클럭으로부터 소정의 슬레이브에 해당하는 채널값 및 채널별 소수신비트를 계수하기 위한 계수부 ; 상기 채널지정부에서 지정된 슬레이브의 고유채널값과 상기 계수부에서 계수된 채널값을 비교하기 위한 비교부 ; 상기 비교부의 비교결과에 따라서, 상기 마스터/슬레이브간 송수신 데이터 및 상기 분주된 주클럭의 전송여부를 스위칭하기 위한 스위칭부 ; 상기 스위칭부로부터 스위칭되어 상기 마스터로부터 해당 슬레이브로 공급되는 수신데이타를 상기 계수부에서 출력되는 채널별 송수신비트에 따라서 특성별로 분류하기 위한 디멀티플렉서부 ; 및 해당 슬레이브로부터 상기 마스터로 공급되는 송신데이타를 상기 계수부에서 출력되는 채널별 송수신비트에 따라서 다중화하여 상기 스위칭부로 공급하기 위한 멀티플렉서부를 포함하는 것을 특징으로 하는 송수신 데이타 정합장치.
2. 제1항에 있어서, 상기 계수부는(K+N) 비트를 계수하는 이진계수기로 구성되며, K개의 상위비트로부터 해당 슬레이브의 채널값을 계수하고, N개의 하위비트로부터 채널별 송수신비트를 계수하는 것을 특징으로 하는 송수신 데이터 정합장치.