KR970010367B1 - 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법 - Google Patents

멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법 Download PDF

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Abstract

내용없음.

Description

멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법
제1도는 일반적인 타이컴(TICOM)의 블록 구성도.
제2도는 종래 메모리 보드의 어드레스 경로를 위한 블록 구성도.
제3도는 종래의 인터리빙 관련 어드레서 경로를 위한 블록 구성도.
제4도는 종래의 메모리 보드의 데이타 경로를 위한 블록 구성도.
제5도는 본 발명의 메모리 보드의 데이타 경로를 위한 블록 구성도.
제6도는 본 발명의 인터리빙 관련 어드레스 경로를 위한 블록 구성도.
제7도는 본 발명 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 흐름도.
제7a도는 입력큐를 뱅크수에 상응하게 설계하는 경우의 인터리빙 흐름도.
제7b도는 입력큐를 공유하는 경우의 인터리빙 흐름도.
* 도면의 주요부분에 대한 부호의 설명
17 : 알피(RP) 스탠다드 인터페이스 18 : 입력큐
19 : 출력큐 20a : 제1메모리 제어부
20b : 제2메모리 제어부 21a : 제1입력버퍼
21b : 제2입력버퍼 22a : 제1출력버퍼
22b : 제2출력버퍼 23 : 제1뱅크
24 : 제2뱅크
본 발명은 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치 및 방법에 관한 것으로, 특히 버스를 기반으로 하는 컴퓨터 시스템의 주기억장치의 메모리 보드내에 인터리빙을 구현하므로써 시스템의 성능을 향상시키고자 한 것이다.
일반적으로, 타이컴(TICOM : Tightly coupled multi-processor)은 제1도에 도시한 바와 같이 행정 전산망을 주 전산기 II로서 버스를 기반으로 하고 프로세서를 20개까지 탑재할 수 있는 시스템으로서, 중앙처리장치(1)와, SCM(Small Core Memory)(2)와, 메모리(3)와, VME버스(6)의 입출력 데이타를 처리하는 입출력 처리기(5)와,상기 입출력 처리기(5)와 상기 중앙처리장치(1), SCM(2) 및 메모리(3)를 연결하는 시스템 버스(4)로 구성된다.
상기 인터리빙(Interleaving)은 프로그램이 로칼리티(locality: 집약성)가 있다면 연속된 메모리의 접근에 빠르게 동작하기 위하여 메모리 모듈은 서로가 독립적으로 동작하여야 한다.
따라서, 통상적으로는 어드레스의 최하위 비트를 조정하여 메모리 모듈 선택을 변한시켜 파이프 라인(pipe-line)동작을 할 수 있게 한다.
이와 같은 상기 타이컴에서는 보드당 64메가 바이트의 디램(DRAME)을 탑재할 수 있고, 시스템당 8장의 메모리 보드를 장착할 수 있어서 전체적으로 512메가 바이트의 용량을 보유하고 있으며, 보드단위의 상기 인터리빙을 적용하여 최대 8-웨이(way: 인터리빙 제어정보) 인터리빙까지 동작될 수 있게 설계되어 있는데, 이는 파워 온시 메모리의 장수 및 위치에 따라 자동으로 세팅되도록 되어 있다.
그러나, 보드당 64메가 바이트의 큰 용량의 하나의 메모리 모듈로 동작하므로서 홀수장의 메모리 보드를 장착하였을시 성능의 저해요인이 되고 있다.
또한, 상기 메모리 보드는 버스로부터 어드레스 경로를 위한 블록 구성은 제2도에 도시한 바와 같이 시스템 버스(4)와, 이 시스템 버스(4)를 통해 들어온 어드레스를 일시 저장하기 위한 레지스터(4a)와, 메모리 뱅크에 있는 디램 드라이버(4c)와, 상기 레지스터(4a)에서 출력되는 어드레스들에서 하나를 메모리 어드레스를 선택하여 출력하는 다수개의 멀티플렉서부(4b)와, 뱅크선택용 어드레스 라인(A25)으로 연결된 구성이었다.
상기 멀티플렉서부(4c)는 인터리빙 관련 어드레스 경로로서 이에 대해 구체적으로 제3도에 도시한 바와 같이 3개의 멀티플렉서(15,16,17)의 입력단에 4메가(22비트)의 어드레스 라인이 연결되고, 뱅크선택용 어드레스 라인(A25)을 이용하여 두개의 뱅크를 시리얼하게 사용하고 있다.
한편, 종래 메모리 보드의 데이타 경로 구성은 제4도에 도시한 바와 같이 시스템 버스(4)와 메모리간의 인터페이스 신호를 담당하고 있는 부분으로 타이컴의 시스템 버스에 상응하게 드라이브/리시브(Drive/Receive)하는 알피(RP) 스탠다드 인터페이스(7)와, 연속된 메모리 액세스에 응답을 하기 위해 메모리 뱅크가 사용중인 경우에 임시로 저장할 수 있거나 또는 버스가 사용중인 경우에도 동일하게 동작하는 입력큐(8) 및 출력큐(9)와, 디램에서의 데이타를 기록/판독에 상응하게 데이타 경로를 제공해주는 입력버퍼(11) 및 출력버퍼(12)와, 상기 입력큐(8) 및 출력큐(9)와 상기 입력버퍼(11) 및 출력버퍼(12)를 제어하는 것으로 디램에서 사용되는 신호(RAS, CAS…)와 메모리의 전체 상태머신(State machine)을 제어하는 메모리 제어부(10)와, 디램이 장착되어 있는 부분으로 물리적으로 2개의 뱅크(32메가 바이트씩)(13,14)로 구성되어 있다.
상기한 구성에 의해 입력큐(8)를 뱅크단위로 독립하여 설계하는 방법과 입력버퍼(11)를 후단에 레지스터를 별개로 두어 설계하는 방법을 수행한다.
여기서, 상기 입력큐(8)를 뱅크단위로 독립하여 설계한 방법은 입력큐(8)에 로우팅(loading)할때 뱅크선택 어드레스 신호를 참조하여 각각 별개로 데이타를 저장하므로써 입력버퍼를 후단에 레지스터를 별개로 두어 설계하는 방법보다 성능상 잇점이 있으나, 선입선출(FIFO)되는 데이타를 두배로 두기 때문에 고가의 칩을 사용한다는 단점이 있다.
그리고, 상기 입력버퍼(11)를 후단에 레지스터를 별개로 두어 설계하는 방법은 입력큐(8)를 공통으로 사용하는 점은 좋으나, 연속된 동일 뱅크 사용시 비록 다음 어드레스가 동일하지 않은 뱅크일지라도 이전의 데이타를 모두 서비스하고 난 후에 액세스한다는 이점이 있다.
또한, 타이밍에 맞게 후단에서 래치를 사용해야 한다.
이와 같이 종래의 메모리는 2개의 뱅크로 구성되어 있으나, 기능적으로 하나의 모듈로 동작하게 구성되었다.
따라서, 프로그램의 로칼리티가 존재하더라도 응답속도를 예를 들어, 연속된 어드레스라 하더라도(즉, 다른 뱅크를 사용할 수 있더라도) 단일의 메모리 제어부(DMC)로 구성되었기 때문에 시간적으로 거의 두배 가량 늦게 응답을 하여 전체적인 시스템의 성능이 저하되는 문제점이 있었다.
즉, 다른 뱅크의 정보가 큐에 존재하더라도 이전의 데이타가 완전히 서비스될 때까지 대기하고 있다가 데이타가 완전히 해결되고 나서 큐에 있는 것이 서비스된 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 메모리 보드내에 인터리빙을 구현함으로써 시스템의 성능을 향상시키기 위한 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치 및 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명을 첨부된 도면에 의거하여 상세히 설명한다.
본 발명의 데이타 경로 구성은 제5도에 도시한 바와 같이 시스템 버스(4)에 연결된 알피(RP) 스탠다드인터페이스(17)에서의 입출력신호에 따라 입력큐(18)에 임시로 저장된 해당 어드레스 및 데이타를 제1 및 제2뱅크(23,24)에 저장하기 위해 상기 제1 및 제2뱅크(23,24) 사용중인 경우나 또는 시스템 버스(4) 사용중인 경우에 상기 제1 및 제2뱅크(23,24) 각각에 상응한 데이타 경로가 되는 제1 및 제2입력버퍼(21a,21b)와, 상기 제1 및 제2뱅크(23,24)에서 판독한 해당 어드레스 및 데이타를 출력큐(19)를 통해 상기 알피스탠다드 인터페이스(17)에 출력하기 위해 각각의 임시저장용 데이타 경로가 되는 제1 및 제2출력버퍼(22a,22b)와, 상기 제1뱅크(23)에서 입출력되는 해당 어드레스 및 데이타에 상응한 경로인 제1입력버퍼(21a) 또는 제1출력버퍼(22a)를 선택적으로 제어하는 제1메모리 제어부(20a)와 상기 제2뱅크(24)에서 입출력 되는 해당 어드레스 및 데이타에 상응하게 상기 제2입력버퍼(21b) 또는 제2출력버퍼(22b)를 선택적으로 제어하는 제2메모리 제어부(20b)로 구성된다.
상기에서 제1 및 제2메모리 제어부(20a,20b)는 어느 한 순간에 상기 두개의 뱅크(23,24)를 동시에 액세스 할 수 있도록 하기 위한 독립적인 메모리 제어부로서 동작한다.
상기 데이타 경로에 의해 데이타를 일정 장소에 저장하기 위한 인터리빙에 관련된 어드레스 경로는 제6도에 도시한 바와 같이, 3개의 멀티플렉스(25,26,27)의 입력단에 어드레스를 각각 입력하고, 상기 입력된 어드레스들중 각 멀티플렉서를 통해 각각의 메모리 어드레스(mem_a2, mem_a1, mem_a0)를 선택하는 경로로 구성되고, 뱅크선택용 어드레스 라인은 A3을 사용한다.
종래 입력큐(8)를 뱅크단위로 독립하여 설계한 것과는 상이하게 본 발명에서는 제7도의 (a)에 도시한 바와 같은 압력큐를 뱅크수에 상응하게 설계하는 방법과 제7도의 (b)에 도시한 바와 같은 입력큐를 공유하는 방법에 대하여 설명한다.
먼저, 입력큐(18)를 뱅크수에 상응하게 설계하는 방법은 시스템 버스(4)로부터 어드레스를 래치하는 단계(S1)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S2)와, 상기 보드선택관계 (S2)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크(제1뱅크)와 타측뱅크(제2뱅크)중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S3)와, 상기 뱅크선택판단단계(S3)에 의해 일측 뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S4)와, 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S5)와, 상기 일측뱅크의 디램을 억세스하도록 데이타를 보내는(즉, 데이타 서비스) 단계(S6)와, 상기 뱅크선택판단단계(S3)에 의해 타측뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S7)와, 제2메모리 제어부(20b)의 상태 머신이 동작하도록 하는 단계(S8)와, 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는(즉, 데이타 서비스) 단계(S9)로 이루어진다.
이와 같은 단계들에 의한 동작은 먼저 시스템 버스(4)로부터 어드레스를 래치하고서, 이 어드레스에 대하여 자기 메모리 보드에 적합한 것인지 디코딩하고, 만약 메모리 보드에 유효한 정보경우 어느 뱅크가 선택되었는지를 확인한다.
그리고, 해당 뱅크의 입력큐에 해당 어드레스 및 관련 정보를 로우딩하고 메모리 제어부의 해당 머신이 동작하도록 한 다음 해당 뱅크의 디램을 액세스한다.
다음에, 입력큐를 공유하는 방법은 시스템 버스(4)로부터 어드레스를 래치하는 단계(S10)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S11)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유 효한 정보일 경우 입력큐에 로우딩하는 단계(S12)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크 및 타측뱅크중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S13)와, 상기 뱅크선택판단단계(S13)에 의해 일측 뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S14)와, 상기 확인단계(S14)에 의해 일측 뱅크가 사용중이 아닌 경우 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S15)와, 상기 일측뱅크의 디램을 액세스하도록 데이타를 보내는(즉, 데이타 서비스)단계(S16)와, 상기 뱅크선택판단단계(S13)에 의해 타측 뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S17)와, 상기 확인단계(S18)와, 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는(즉, 데이타 서비스)단계(S19)로 이루어진다.
이와 같은 단계들에 의한 동작은 먼저 시스템 버스(4)로부터 어드레스 및 관련정보를 래치하고서, 상기 입력큐를 뱅크수에 상응하게 설계하는 방법과 동일하게 어드레스 디코딩 후에 자기 메모리에 유효한 경우 바로 입력큐(18)에 로우딩한다.
그리고, 어느 뱅크정보가 선택되었는지를 검색한 후 해당 뱅크가 사용중인지 아닌지를(상태 머신확인) 확인한후, 사용중이 아닐 경우 상기 해당 뱅크의 디램을 액세스하도록 데이타를 보낸다.
이때, 뱅크단위로 버퍼 드라이브 전단에 플립플롭으로 래치하여 데이타 서비스하는 동안에 유효하게 한다.
또한, 상기 두가지 방법은 공통으로 출력버퍼를 공유할 수 있고, 보스 사이클로 한 사이클 차이가 있더라도 데이타 드라이브하는 시점도 보통의 경우에는 한 사이클 차이가 나므로 출력큐(19)를 공유하는 것이 가능하다.
이상에서와 같이 본 발명은 프로그램의 로칼리티가 있는 경우에 큰 효과를 발휘할 수 있는 것이 인터리빙이지만, 실제로 현재 타이컴의 경우에는 중앙처리장치가 버스의 대역폭보다 2배의 크기로 설계되어 있으므로(중앙처리장치의 캐쉬(cachen)라인 크기) 반드시 중앙처리장치가 메모리를 액세스할 경우 연속적인 어드레싱을 하게 된다.
따라서, 현재의 시스템에서 메모리를 한 장 장착했을 경우에 비하여 약 2배에 가까운 메모리 액세스 타임향상(데이타 서비스 타임)을 기대할 수 있는 효과가 있다.

Claims (6)

  1. 시스템 버스(4)에 연결된 알피(RP) 스탭다드 인터페이스(17)에서의 입출력신호에 따라 입력큐(18)에 임시로 저장된 해당 어드레스 및 데이타를 제1 및 제2뱅크(23,24)에 저장하기 위해 상기 제1 및 제2뱅크(23,24) 사용중인 경우나 또는 상기 시스템 버스(4) 사용중인 경우에 상기 제1 및 제2뱅크(23,24) 각각에 상응한 데이타 경로가 되는 제1 및 제2입력버퍼(21a,21b)와, 상기 제1 및 제2뱅크(23,24)에서 판독한 해당 어드레스 및 데이타를 출력큐(19)를 통해 상기 알피 스탭다드 인터페이스(17)로 출력하기 위해 각각의 임시 저장용 데이타 경록 되는 제1 및 제2출력버퍼(22a,22b)와, 상기 제1뱅크(23)에서 입출력되는 해당 어드레스 및 데이타에 상응한 경로인 제1입력버퍼(21a) 또는 제1출력버퍼(22a)를 선택적으로 제어하는 제1메모리 제어부(20a)와, 상기 제2뱅크(24)에서 입출력되는 해당 어드레스 및 데이타에 상응하게 상기 제1입력버퍼(21b) 또는 제2출력버퍼(22b)를 선택적으로 제어하는 제2메모리 제어부(20b)로 구성된 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  2. 제1항에 있어서, 상기 제1메모리 제어부(20a)는 어느 한 어드레스 라임(A3)으로 상기 제1뱅크(23)를 선택하는 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  3. 제1항에 있어서, 상기 제1메모리 제어부(20b)는 어느 한 어드레스 라인(A3)으로 상기 제2뱅크(24)를 선택하는 것을 특징으로 한느 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  4. 제1항에 있어서, 상기 제1 및 제2메모리 제어부(20a,20b)는 어느 한 순간에 상기 제1 및 제2뱅크(23,24)를 동시에 접근하기 위해 독립적으로 구성된 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  5. 입력큐(18)를 뱅크수에 상응하게 설계한 경우에 시스템 버스(4)로부터 어드레스를 래치하는 단계(S1)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S2)와, 상기 보드선택단계 (S2)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크와 타측뱅크중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S3)와, 상기 뱅크선택판단단계(S3)에 의해 일측 뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S4)와, 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S5)와, 상기 일측뱅크의 디램을 억세스하도록 데이타를 보내는 단계(S6)와, 상기 뱅크선택판단단계(S3)에 의해 타측 뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S7)와 제2메모리 제어부(20b)의 상태 머신이 동작하도록 하는 단계(S8)와 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S9)로 이루어진 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙방법.
  6. 입력큐를 공유하는 경우에 시스템 버스로부터 어드레스를 래치하는 단계(S10)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S11)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유효한 정보일 경우 입력큐에 로우딩하는 단계(S12)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크 및 타측뱅크중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S13)와, 상기 뱅크선택판단단계(S13)에 의해 일측뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S14)와, 상기 확인단계(S14)에 의해 일측 뱅크가 사용중이 아닐 경우 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S15)와, 상기 일측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S16)와, 상기 뱅크선택판단단계(S13)에 의해 타측 뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S17)와, 상기 확인단계(S17)에 의해 타측 뱅크가 사용중이 아닐 경우 제2메모리 제어부(20b)의 상태머신이 동작하도록 하는 단계(S18)와, 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S19)로 이루어진 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙방법.
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