KR970053818A - 실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 - Google Patents
실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 Download PDFInfo
- Publication number
- KR970053818A KR970053818A KR1019950050918A KR19950050918A KR970053818A KR 970053818 A KR970053818 A KR 970053818A KR 1019950050918 A KR1019950050918 A KR 1019950050918A KR 19950050918 A KR19950050918 A KR 19950050918A KR 970053818 A KR970053818 A KR 970053818A
- Authority
- KR
- South Korea
- Prior art keywords
- sacrificial oxide
- oxide film
- film
- charge storage
- storage electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 기판(1)에 트랜지스터를 형성한 후 평탄화 절연막을 증착한 후 전하저장 전극용 폴리실리콘막과 희생산화막을 교대로 증착된 다층구조물을 형성하는 제1단계; 전하저장전극 콘택홀(8)을 형성한 후 폴리실리콘막(9)을 증착하여 전면식각하여 콘택홀(8) 내부에만 폴리실리콘막(9)을 남기는 제2단계; 전하저장전극용 마스크를 이용하여 상기 최상부의 희생산화막과 폴리실리콘막을 증착한 후 전면식각하여 상기 패턴된 최상부의 희생산화막 및 폴리실리콘막 측벽에 폴리실리콘막 스페이서(11)를 형성하는 제4단계; 노출된 상기 희생산화막 및 상기 노출된 상기 희생산화막(5)의 하부에 차례로 적층된 폴리실리콘막과 희생산화막을 일정크기로 패턴하는 제5단계; 및 잔류되어 있는 희생산화막을 습식식각으로 제거하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 실린더 및 핀형 구조가 전하저장전극 형성방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제6도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정 단면도.
Claims (3)
- 반도체 소자의 전하저장전극 형성방법 반도체 기판에 트랜지스터를 형성한 후 평탄화 절연막을 증착한 후 전하저장 전극용 폴리실리콘막 희생산화막을 교대로 증착된 다층구조물을 형성하는 제1단계; 전하저장전극 콘택홀을 형성한 후 폴리실리콘막을 증착하여 전면식각으로 콘택홀 내부에만 폴리실리콘막을 남기는 제2단계; 전하저장전극용 마스크를 이용하여 상기 최상부의 희생산화막과 폴리실리콘막을 건식식각하는 제3단계; 상기 전하저장전극용 마스크를 제거한 후 전체 구조 상부에 폴리실리콘막을 증착한 후 전면식각하여 상기 패턴된 최상부의 희생산화막 및 폴리실리콘막 측벽에 폴리실리콘막 스페이서를 형성하는 제4단계; 노출된 상기 희생산화막 및 상기 노출된 상기 희생산화막의 하부에 차례로 적층된 폴리실리콘막과 희생산화막을 일정크기로 패턴하는 제5단계; 및 잔류되어 있는 희생산화막을 습식식각으로 제거하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1단계의 평탄화용 절연막은 상기 희생산화막과 습식식각비의 차를 가지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제6단계는 희생산화막을 습식식각 후 평탄화용 절연막을 식각하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050918A KR970053818A (ko) | 1995-12-16 | 1995-12-16 | 실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050918A KR970053818A (ko) | 1995-12-16 | 1995-12-16 | 실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970053818A true KR970053818A (ko) | 1997-07-31 |
Family
ID=66595088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050918A Withdrawn KR970053818A (ko) | 1995-12-16 | 1995-12-16 | 실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970053818A (ko) |
-
1995
- 1995-12-16 KR KR1019950050918A patent/KR970053818A/ko not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2751001B2 (ja) | 半導体素子のスタックキャパシタ形成方法 | |
| KR970053818A (ko) | 실린더 및 핀형 구조가 조합된 전하저장전극 형성방법 | |
| KR960003772B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR950021621A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR980012486A (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR950034630A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR960030327A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR960043155A (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR950012726A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR930009584B1 (ko) | 커패시터 제조방법 | |
| KR970054088A (ko) | 반도체 소자의 전하저장전극 제조방법 | |
| KR970053820A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR960026870A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR950010070A (ko) | 반도체 기억장치 및 그 제조방법 | |
| KR960009172A (ko) | 적층형 캐패시터 제조방법 | |
| KR950021583A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR970024146A (ko) | 캐패시터의 전하저장 전극 형성 방법 | |
| KR940016766A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR950004545A (ko) | 반도체 장치의 캐패시터 전극 제조방법 | |
| KR960002829A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR950004537A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR950021623A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR960043289A (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR940027172A (ko) | 디램셀의 스택캐패시터 제조방법 | |
| KR950021577A (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19951216 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |