KR970077683A - 반도체 메모리 장치 - Google Patents

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Abstract

고속 동작, 낮은 전압 동작, 및 낮은 전력 소모가 가능한 반도체 메모리 장치. 제1 및 제2구동기 트랜지스터는 제1 및 제2구동기 트랜지스터의 채널 영역이 제1 및 제2워드 라인과 경사진 방향으로 연장되도록 배치된다. 제1 및 제2트랜스퍼 트랜지스터는 제1 및 제2트랜스퍼 트랜지스터(transfer transistor)의 채널 영역이 제1 및 제2워드 라인에 수직인 방향으로 연장되도록 배치된다. 제1 및 제2트랜스퍼 트랜지스터의 채널 영영과 제1 및 제2비트 접점(bit contacts)의 접점 저항(contact resistance)은 각각 허용 오버레이 오차(allowable overlay error)에 무관하게 실질적으로 일정하므로, 허용 오버레이 오차에 무관하게, 제1 및 제2트랜스퍼 트랜지스터의 성능과 비트 접점저항을 같게 유지시킨다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 메모리 셀의 레이아웃을 도시한 도면.

Claims (9)

  1. 반도체 기판 상에 규치적으로 배치된 메모리 셀을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 각각은 (a) 상기 기판의 표면 영역에 형성된 제1활성 영역; (b) 상기 제1활성 영역으로부터 멀리 떨어진 상기 기판의 표면 영역에 형성된 제2활성 영역; (c) 제1활성 영역과 중첩되어, 제1활성 영역의 제1중첩된 영역과 제1워드 라인의 중첩된 영역(여기서, 제1워드 라인의 중첩된 영역은 제1트랜스퍼 트랜지스터의 게이트 전극으로서 역할을 한다)을 형성하고, 제1방향으로 연장되도록 제1레벨에 형성된 제1워드 라인; 제1방향에 수직인 제2방향으로 연장되도록 1활성 영역의 제1중첩된 영역에 형성된 제1트랜스퍼 트랜지스터의 채널 영역; 제1활성 영역의 제1중첩된 영역의 각 측에 제1활성의 제1중첩된 영역에 형성된 제1트랜스퍼 트랜지스터의 채널 영역; (d) 제2활성 영역과 중첩되어, 제2활성 영역의 제2중첩된 영역과 제2워드 라인의 중첩된 영역(여기서, 제2워드 라인의 중첩된 영역은 제2트랜스퍼 트랜지스터의 게이트 전극으로서 역할을 한다)을 형성하고, 제2방향으로 연장되도록 제2레벨에 형성된 제2워드 라인; 제1방향에 수직인 제2방향으로 연장되도록 제2활성 영역의 제2중첩된 영역에 형성된 제2트랜스퍼 트랜지스터의 채널 영역; 제2활성 영역의 제2중첩된 영역에 각 측에 제2활성의 제2중첩된 영역에 형성된 제2트랜스퍼 트랜지스터의 채널 영역; (e) 상기 제1활성 영역과 중첩되도록 상기 제1레벨에 형성됨으로써, 상기 제1활성층의 제2중첩된 영역과 상기 제1도전층의 중첩된 영역(여기서, 제1도전층의 중첩된 영역은 제1구동기 트랜지스터의 게이트 전극으로서 역할을 한다)을 형성하는 제1패턴된 도전층; 상기 제1방향으로 비스듬한 제3방향으로 연장되도록 상기 제1활성 영역의 제2중첩된 영역에 형성된 제1구동기 트랜지스터의 채널 영역; 상기 제1활성 영역의 제2중첩된 영역의 각 측에 있는 제1활성 영역에 형성된 제1구동기 트랜지스터의 한 쌍의 소스/드레인; (f) 상기 제2활성 영역과 중첩되도록 상기 제2레벨에 형성됨으로써, 상기 제2활성층의 제2중첩된 영역과 상기 제2도전층의 중첩된 영역(여기서, 제2도전층의 중첩된 영역은 제2구동기 트랜지스터의 게이트 전극으로서 역할을 한다)을 형성하는 제2패턴된 도전층; 상기 제3방향으로 연장되도록 상기 제2활성 영역의 제2중첩된 영역에 형성된 제2구동기 트랜지스터의 채널 영역; 상기 제2활성 영역의 제2중첩된 영역의 각 측에 있는 제2활성 영역에 형성된 제2구동기 트랜지스터의 한 쌍의 소스/드레인; (g) 상기 제2방향으로 연장되도록 제2레벨에 형성된 제1비트 라인; 및 (h) 상기 제3방향으로 연장되도록 제2레벨에 형성된 제2비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, (i) 상기 제1트랜스퍼 트랜지스터의 상기 소스/드레인 쌍 영역 중의 하나와 중첩되도록 배치된 제1비트 접점; 및 (j) 상기 제2트랜스퍼 트랜지스터의 상기 소스/드레인 쌍 영역 중의 하나와 중첩되도록 배치된 제2비트 접점을 포함하는 소자로서, 상기 제1트랜스퍼 트랜지스터의 상기 소스/드레인 쌍 영역중의 제2비트 접점과 중첩된 것은 제2방향으로 연장되고, 상기 제2트랜스퍼 트랜지스터의 상기 소스/드레인 쌍 영역중의 제2비트 접점을 중첩된 것은 제2방향으로 연장되고, 제1활성 영역의 제1중첩된 영역은 제1활성 영역과제1워드 라인 사이의 허용 오버레이 오차에 무관하게 실질적으로 일정한 크기를 갖도록 설계된 것이고, 제2활성 영역의 제1중첩된 영역은 제2활성 영역과 제2워드 라인 사이의 허용 오버레이 오차에 무관하게 실질적으로 일정한 크기를 갖도록 설계된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 메모리 셀의 각각은 중심점을 가지며, 상기 제1 및 제2활성 영역은 상기 중심점에 대해 대칭으로 형성되고, 상기 제1 및 제2워드 라인은 상기 중심점에 대해 대칭으로 형성되고, 상기 제1 및 제2패턴된 도전층은 상기 중심점에 대해 대칭으로 형성되고, 상기 제1 및 제2비트 접점은 상기 중심점에 대해 대칭으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1도전층은 제2활성 영역과 중첩되어 있고, 상기 제1도전층은 제1공유 접점을 통해서 제2활성 영역에 전기적으로 연결되어 있고, 상기 제2도전층은 제1활성층과 중첩되어 있고, 상기 제2도전층은 제2공유 접점을 통해서 제1활성 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1활성 영역은 상기 제1공유 접점 가까이에 제1돌출 영역을 포함하고, 상기 제1돌출 영역은 상기 제1트랜스퍼 트랜지스터의 채널의 방향과 다른 방향으로 돌출되고, 상기 제2활성 영역은 상기 제2공유 접점 가까이에 제2돌출 영역을 포함하고, 상기 제2돌출 영역은 상기 제2트랜스퍼 트랜지스터의 채널의 방향과 다른 방향으로 돌출되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1도전층은 제1공유 접점 가까이에 제1방향과 수직으로 연장되는 부분을 갖고, 상기 제1도전층의 일부는 제2활성 영역과 중첩되고, 상기 제2도전층은 제2공유 접점 가까이에 제1방향과 수직으로 연장되는 부분을 갖고, 상기 제2도전층의 일부는 제1활성 영역과 중첩되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 셀의 각각은 제1구동기 트랜지스터를 위한 제1부하 요소와 제2구동기 트랜지스터를 위한 제2부하 요소를 갖고, 상기 제1 및 제2부하 소자들은 각각 제1방향으로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 제1비트 접점과 전기적으로 연결된 제3비트 접점; 및 제2비트 접점과 전기적으로 연결된 제4비트 접점을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 제1 및 제2비트 접점의 것과 같은 레벨에 위치한 제1 및 제2접지 접점; 및 제1 및 제2비트 라인의 것과 같은 레벨에 위치한 접지 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP3386037B2 (ja) * 2000-06-15 2003-03-10 セイコーエプソン株式会社 半導体記憶装置
KR100658617B1 (ko) * 2004-05-24 2006-12-15 삼성에스디아이 주식회사 발광표시 장치용 정적램 코어 셀
KR100626039B1 (ko) * 2004-11-22 2006-09-20 삼성에스디아이 주식회사 평판표시장치
KR100626040B1 (ko) * 2004-11-22 2006-09-20 삼성에스디아이 주식회사 평판표시장치
KR100615290B1 (ko) * 2004-11-29 2006-08-25 삼성에스디아이 주식회사 평판표시장치
JP5045022B2 (ja) * 2006-08-09 2012-10-10 富士通セミコンダクター株式会社 半導体記憶装置
JP2009130238A (ja) 2007-11-27 2009-06-11 Fujitsu Microelectronics Ltd 半導体装置
US8120116B2 (en) 2007-12-28 2012-02-21 Renesas Electronics Corporation Semiconductor device and photomask
JP2009218318A (ja) 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06169071A (ja) * 1992-11-30 1994-06-14 Fujitsu Ltd 半導体記憶装置

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