NL1025372C2

NL1025372C2 - Synchroniserende schakelingen en werkwijzen voor analoog-naar-digitaal omzetters met parallelle weg.

Info

Publication number: NL1025372C2
Application number: NL1025372A
Authority: NL
Inventors: Soo-Hyoung Lee
Original assignee: Samsung Electronics Co Ltd
Priority date: 2003-02-11
Filing date: 2004-01-30
Publication date: 2005-10-13
Also published as: NL1025372A1; KR100541053B1; US6784821B1; KR20040072963A; US20040155806A1

Description

« ·

Korte aanduiding: Synchroniserende schakelingen en werkwijzen voor analoog-naar-digitaal omzetters met parallelle weg.

De uitvinding heeft betrekking op analoog-naar-digitaal (A/D) omzetters en meer in het bijzonder op A/D-omzetters met parallelle weg.

Analoog-naar-digitaal (A/D) omzetters worden algemeen ge-5 bruikt om een analoog ingangssignaal in een multi-bit digitaal uitgangssignaal om te zetten. Zoals algemeen bekend is voor de vakman, is een A/D-omzetter met parallelle weg, hierin ook wel aangeduid met een multi-proces A/D-omzetter, een klasse van A/D-omzetters. In een A/D-omzetter met parallelle weg reageert een aantal signaalwe-10 gen op een analoog ingangssignaal om daaruit een multi-bit digitaal signaal te genereren. Een respectieve signaalweg bevat een compara-tor.

Fig. 1 toont een voorbeeld van een conventionele multi-proces A/D-omzetter. De A/D-omzetter ontvangt een analoog ingangssignaal SI 15 van bijvoorbeeld een externe aansluiting, zet het ontvangen ingangssignaal om in digitale signalen via meerdere wegen, die bestaan uit een aantal procesroutines 102, 104 en 106, een aantal comparatoren 108, 110 en 112 en een aantal decodeerorganen 114, 116 en 118, en genereert daaruit vervolgens een n-bit digitaal uitgangssignaal 20 DO[0:n-l], zoals is weergegeven in fig. 1.

Door de comparatoren 108, 110 en 112, die met de procesroutines 102, 104 respectievelijk 106 zijn verbonden, worden A/D-omgezette digitale signalen POl-PO(N) gegenereerd. De A/D-omgezette digitale signalen POl-PO(N) worden in een synchroniserende schakeling 122 vergele-25 ken en geanalyseerd, zodat door de synchroniserende schakeling 122 gesynchroniseerde signalen CSOl tot CSO(N) worden gegenereerd, en deze gesynchroniseerde signalen worden vervolgens toegevoerd aan de decodeerorganen 114, 116 en 118, die met de procesroutines 102, 104 respectievelijk 106 corresponderen. Door de met de respectieve procesrou-30 tines corresponderende decodeerorganen 114, 116 en 118 gegenereerde digitale uitgangssignalen DO[0:i-l]-DO[m:n-lJ vormen het n-bit digitale uitgangssignaal D0[0:n-1].

1 025372 I I.

- 2 -

Het analoge ingangssignaal SI plant zich met verschillende tijdsvertragingen voort over de verschillende signaalwegen, die ten opzichte van elkaar verschillende signaalvervormingen hebben. In de conventionele A/D-omzetter van fig. 1 kan echter een foutieve omzet-5 ting van de signalen optreden, hetgeen kan resulteren in de opwekking van foutieve signalen, aangezien de comparatoren 108, 110 en 112, de decodeerorganen 114, 116 en 118 en de synchroniserende schakeling 122 door middel van hetzelfde, door een klokbuffer 120 verschafte interne kloksignaal ICLK worden bestuurd op respectieve 10 wegen. De conventionele synchroniserende schakeling 122 van fig. 1 voert in het algemeen een vergrendelingsfunctie van het synchroniseren van de uitgangssignalen van de comparatoren met een kloksignaal, en een functie van het corrigeren van de gegenereerde foutieve signalen uit.

15 Fig. 2 is een blokschema, dat een voorbeeld van een conventio nele A/D-omzetter, die parallelle wegen heeft, met opvouw/interpola-tie- en flitsprocesroutines, toont. De A/D-omzetter van fig. 2 ontvangt een analoog ingangssignaal SI van bijvoorbeeld een externe aansluiting, zet het ontvangen signaal SI via beide wegen van de op-20 vouw/interpolatieprocesroutine 202 en de flitsprocesroutine 204 in een digitaal signaal om en genereert daaruit vervolgens een digitaal uitgangssignaal DO van een gewenst bitaantal. In de A/D-omzetter van fig. 2 plant het analoge ingangssignaal SI zich ook met verschillende tijdsvertragingen voort over de verschillende signaalwegen, die ten 25 opzichte van elkaar met verschillende patronen zijn vervormd. In de conventionele A/D-omzetter van fig. 2 kan echter een foutieve omzetting van de signalen optreden, hetgeen kan resulteren in de opwekking van foutieve signalen, aangezien de comparatoren 206 en 208, het deco-deerorgaan 214 en de synchroniserende schakeling 212 op elke weg door 30 middel van hetzelfde, door een klokbuffer 210 verschafte interne kloksignaal ICLK worden bestuurd. De conventionele synchroniserende schakeling 212 van fig. 2 vergelijkt de signalen, die via verschillende wegen zijn ingevoerd, om deze signalen met het kloksignaal te synchroniseren.

35 Fig. 3 is een tijdsdiagram, dat een synchronisatieproces vol gens een synchroniserende schakeling van fig. 2 toont. Fig. 4 toont een synchroniserende schakeling van fig. 2, die gebruikmaakt van een logische schakeling.

1 0253 72 * · - 3 -

In fig. 3 is er verondersteld, dat het meest significante bit (MSB) en het tweede meest significante bit MSB-1 een signaal POl zijn, dat door de opvouw/interpolatieprocesroutine 202 en de comparator 206 van fig. 2 wordt geleid, en dat het derde meest significante bit MSB-2 5 een signaal P02 is, dat door de flitsprocesroutine 204 en de compara-tor 208 is geleid. In fig. 3 zijn de MSB en de MSB-1 met elkaar gesynchroniseerd, doch de MSB en de MSB-2 of de MSB-1 en de MSB-2 zijn niet met elkaar gesynchroniseerd. Dergelijke asynchrone bitpatronen kunnen de omgezette digitale signalen codeglitchfouten doen bevatten. Wanneer 10 synchronisatiefouten, die op tijdspunten T3-T2 optreden, aanwezig zijn, definieert dit een tijdsgebied A, dat de asynchrone tijdspunten T1-T4 bevat. Vervolgens wordt een synchronisatiebewerking uitgevoerd

voor het te corrigeren gebied door middel van de in fig. 4 weergegeven I

synchroniserende schakeling.

15 In fig. 4 is er verondersteld, dat het signaal POl het MSB aan geeft, het signaal PÓ2 het MSB-2 aangeeft en dat het signaal SA "1" representeert binnen een bereik van het tijdsgebied Ά, terwijl het signaal SA "0" representeert buiten het bereik van het tijdsgebied A.

Bij het synchroniseren van het MSB met het MSB-2, wordt het MSB-2 aan 20 een logische OR-bewerking met het MSB in het tijdsgebied A na ontwik- I

keling van dezelfde fase met het MSB door middel van logische omkering onderworpen. Als resultaat van de OR-bewerking is het MSB met een I

randtrigger later dan het MSB-2 binnen het gebied A gesynchroniseerd met het MSB-2. Aldus kan de codeglitchfout worden gecorrigeerd.

25 Het kan echter moeilijk zijn ora het bereik van foutcorrectie \ uit te breiden, omdat het corrigerende gebied voor synchronisatie kan zijn ingesteld en het corrigerende gebied smal kan zijn. Bovendien kan de conventionele A/D-omzetter het asynchrone signaal niet overeenkomstig adresseren maar alleen de codeglitchfouten corrigeren.

30 Enkele uitvoeringsvormen van de uitvinding verschaffen een A/D-omzetter, die een aantal signaalwegen bevat, welke signaalwegen reageren op een analoog ingangssignaal om daaruit een multi-bit digitaal signaal te genereren. Een respectieve signaalweg bevat een comparator. Een synchroniserende schakeling reageert op een kloksig-35 naai en op uitgangssignalen van de comparatoren om een respectief vertraagd kloksignaal te genereren, welk kloksignaal aan een respectieve comparator wordt toegevoerd. In enkele uitvoeringsvormen bevat een respectieve signaalweg ook een respectief decodeerorgaan, dat reageert op een respectieve comparator en op het kloksignaal. In enkele uitvoe- 1025372 I f - 4 - ringsvormen is de synchroniserende schakeling ingericht om een respectief vertragingskloksignaal op basis van ten minste één faseverschil tussen de uitgangssignalen van de comparatoren te genereren.

Synchronisatiewerkwijzen volgens enkele uitvoeringsvormen van 5 de uitvinding kunnen worden gebruikt in A/D-omzetters, die een aantal signaalwegen bevatten, welke signaalwegen reageren op een analoog ingangssignaal om daaruit een multi-bit digitaal signaal te genereren, waarbij een respectieve weg een comparator bevat. Volgens deze werkwijzen wordt een aantal vertraagde kloksignalen uit een kloksignaal en ' 10 uitgangssignalen van de comparatoren gegenereerd. Een respectief kloksignaal van de vertraagde kloksignalen wordt toegevoerd aan een respectieve comparator. In andere uitvoeringsvormen wordt het kloksignaal ook toegevoerd aan de respectieve decodeerorganen. In nog andere uitvoeringsvormen worden de vertraagde kloksignalen gegenereerd op basis 15 van ten minste één faseverschil tussen de uitgangssignalen van de comparatoren.

Andere uitvoeringsvormen van de uitvinding verschaffen een A/D-omzetter, die een klokbuffer omvat, welk klokbuffer is ingericht om een extern kloksignaal te ontvangen en te bufferen om daardoor een in-20 tern kloksignaal te genereren. Een aantal procesroutines zijn ingericht om een analoog ingangssignaal te ontvangen en te bewerken. De comparatoren van het aantal comparatoren zijn ingericht om van het aantal procesroutines afkomstige analoge signalen te ontvangen en om de ontvangen analoge signalen met een referentiespanning te vergelij-25 ken, teneinde daaruit digitale signalen te genereren onder besturing van een respectief vertraagd kloksignaal van de vertraagde kloksignalen. De decodeerorganen van een aantal decodeerorganen zijn ingericht om het van het aantal comparatoren afkomstige digitale signalen te ontvangen en om de ontvangen digitale signalen in een codefoxmaat om 30 te zetten teneinde daardoor omgezette digitale signalen te genereren. Een synchroniserende schakeling is ingericht om het van het klokbuffer afkomstige interne kloksignaal en de van de comparatoren afkomstige digitale signalen te ontvangen en om daaruit de respectieve vertraagde kloksignalen te genereren.

35 In andere uitvoeringsvormen bevat de synchroniserende schake ling een fasedetector, die is ingericht om de van de comparatoren afkomstige digitale signalen te ontvangen en om een faseverschil tussen de digitale signalen te detecteren. Een vertragingsbesturing is ingericht om een uitgangssignaal van de fasedetector te ontvangen en om 1 0253 72 » · - 5 - een respectief tijdvertragingsstuursignaal voor een respectieve procesroutine corresponderend met het faseverschil te genereren. De ver-tragingsketendelen van een aantal vertragingsketendelen zijn ingericht om het van het klokbuffer afkomstige interne kloksignaal te ontvangen 5 en om de respectieve vertraagde kloksignalen te genereren, onder besturing van een respectieve tijdvertragingsstuurschakeling.

Fig. 1 is een blokschema, dat een voorbeeld van een conventionele multi-proces A/D-omzetter toont; fig. 2 is een blokschema, dat een voorbeeld van een conven-10 tionele A/D-omzetter, die bestaat uit opvouw/interpolatie- en flits-procesroutines, toont; fig. 3 is een tijdsdiagram, dat een synchronisatiewerkwijze onder gebruikmaking van een synchroniserende schakeling van fig. 2 toont; 15 fig. 4 is een schakelingsschema, dat een synchroniserende scha keling van fig. 2, die een logische schakeling gebruikt, toont; fig. 5 is een blokschema, dat A/D-omzetters volgens enkele uitvoeringsvormen van de uitvinding toont; fig. 6 is een blokschema, dat A/D-omzetters, die uit opvouw/in-20 terpolatie- en flitsprocesroutines bestaan, volgens andere uitvoeringsvormen van de uitvinding toont; en fig. 7 is een schakelingsschema, dat synchroniserende schakelingen van fig. 6, die logische schakelingen gebruiken, volgens enkele uitvoeringsvormen van de uitvinding toont.

25 De uitvinding zal nu onder verwijzing naar de bijgevoegde teke ningen, waarin uitvoeringsvormen van de uitvinding zijn weergegeven, in detail worden beschreven. De uitvinding kan echter in vele verschillende vormen worden belichaamd en dient niet te worden opgevat als tot de hierin uiteengezette uitvoeringsvormen te zijn beperkt.

30 Deze uitvoeringsvormen zijn daarentegen zodanig verschaft, dat deze beschrijving grondig en compleet zal zijn, en zullen volledig het kader van de uitvinding aan te vakman duidelijk maken. Gelijke verwij-zingscijfers verwijzen naar dezelfde elementen in de verschillende figuren. Het zal duidelijk zijn, dat wanneer naar een element wordt ver-35 wezen als zijnde "verbonden met", "gekoppeld aan" of "reagerend op" een ander element, dit element met/aan het andere element rechtstreeks verbonden/gekoppeld kan zijn of op het andere element reageert, of tussenkomende elementen aanwezig kunnen zijn. Wanneer naar een element wordt verwezen als zijnde "direct verbonden met", "direct gekoppeld 1 025372

• I

- 6 - aan" of "direct reagerend op" een ander element, zijn er geen tussenkomende elementen aanwezig.

Fig. 5 is een blokschema, dat A/D-omzetters volgens enkele uitvoeringsvormen van de uitvinding toont. Zoals is weergegeven, bevatten 5 A/D-omzetters volgens enkele uitvoeringsvormen van de uitvinding een aantal signaalwegen, die reageren op een analoog ingangssignaal SI om daaruit een multi-bit digitaal signaal D0[0:n-1] te genereren. Ben respectieve signaalweg bevat een comparator 508, 510 en 512. Een synchroniserende schakeling 522 reageert op een kloksignaal, zoals een 10 door een klokbuffer 520 verschaft interne kloksignaal ICLK, en op uitgangssignalen POl-PO(N) van de comparatoren 508, 510 en 512 om een respectief vertraagd kloksignaal DCLKl...DCLK(N) te genereren, welk respectieve vertraagde kloksignaal wordt toegevoerd aan een respectieve comparator 508, 510 en 512. In enkele uitvoeringsvormen bevat 15 een respectieve signaalweg ook een respectief decodeerorgaan 514, 516 en 518, dat reageert op een respectieve comparator 508, 510 en 512 en op het kloksignaal ICLK, zoals ook is weergegeven in fig. 5. Ten slotte is de synchroniserende schakeling 522 in andere uitvoeringsvormen ingericht om een respectief vertraagd kloksignaal DCLKl...DCLK(N) 20 te genereren op basis van ten minste één faseverschil tussen de uitgangssignalen P01...P0(N) van de comparatoren 508, 510 en 512, zoals eveneens is weergegeven in fig. 5. Het zal duidelijk zijn dat, hoewel drie signaalwegen in fig. 5 zijn weergegeven, minder of meer wegen verschaft kunnen zijn volgens uitvoeringsvormen van de uitvinding.

25 Onder verwijzing naar fig. 5, bevat een A/D-omzetter meer in het bijzonder in enkele uitvoeringsvormen N procesroutines (N>2) en genereert deze A/D-omzetter daaruit een n-bit digitaal signaal. Zoals is weergegeven in fig. 5, bevatten enkele uitvoeringsvormen van een A/D-omzetter het klokbuffer 520, dat is ingericht om een extern klok-30 signaal CLK te ontvangen en te bufferen, teneinde daaruit het interne kloksignaal ICLK te genereren. De procesroutines van een aantal procesroutines 502, 504 en 506 zijn ingericht om het analoge ingangssignaal SI te ontvangen en te bewerken. De comparatoren van het aantal comparatoren 508, 510 en 512 zijn ingericht om de van het aantal pro-35 cesroutines 502, 504en 506 afkomstige analoge signalen te ontvangen en om de ontvangen analoge signalen met een referentiespanning onder besturing van één van de vertraagde kloksignalen DCLKl.. .DCLK(N) te vergelijken teneinde daaruit digitale signalen P01...P0(N) te genereren. De decodeerorganen van het aantal decodeerorganen 514, 516 en 518 zijn 1 025372 I * - 7 - ingericht om de van de comparatoren 508, 510 en 512 afkomstige digitale signalen te ontvangen en om de ontvangen signalen in een codefor-maat, bijvoorbeeld een codeformaat, dat is aangepast aan een digitale logische schakeling, om te zetten teneinde daardoor omgezette digitale 5 signalen te genereren. Ten slotte is de synchroniserende schakeling 522 ingericht om het van het klokbuffer 520 afkomstige interne klok-signaal ICLK en de van de comparatoren 508, 510 en 512 afkomstige uitgangssignalen P01...P0(N) te ontvangen teneinde daaruit de respectieve vertraagde kloksignalen DCLK1...DCLK(N) te genereren.

10 Hierna zal een operationeel voorbeeld van een multi-proces A/D-omzetter volgens enkele uitvoeringsvormen van de uitvinding, zoals weergegeven in fig. 5, worden beschreven.

De in fig. 5 weergegeven multi-proces A/D-omzetter ontvangt een analoog ingangssignaal SI, bijvoorbeeld van een externe aanslui-15 ting, en zet het ontvangen signaal SI om in digitale signalen via meerdere (ten minste twee) wegen, die bestaan uit een aantal procesroutines 502, 504 en 506, een aantal comparatoren 508, 510 en 512, en een aantal decodeerorganen 514, 516 en 518, teneinde daaruit een n-bit digitaal uitgangssignaal D0[0:n-1] te genereren.

20 De comparatoren 508, 510 en 512, die met de procesroutines 502, 504 respectievelijk 506 zijn verbonden, genereren daaruit A/D-omgezette digitale signalen POl-PO(N). De A/D-omgezette digitale signalen POl-PO(N) worden door de synchroniserende schakeling 522 teruggevoerd, zodat door de synchroniserende schakeling 522 de 25 vertraagde kloksignalen DCLKl-DCLK(N) worden gegenereerd en vervolgens aan de decodeerorganen 514, 516 en 518, die met de procesroutines 502, 504 respectievelijk 506 corresponderen, worden toegevoerd.

De door de decodeerorganen 514, 516 en 518, die met de procesroutines 502, 504 respectievelijk 506 corresponderen, gegenereerde digitale 30 signalen DO[0:i-l]-DO[m:n-l] vormen het n-bit digitale uitgangssignaal DO[0:n-l]. Het analoge ingangssignaal SI plant zich met verschillende tijdsvertragingen over de verschillende signaalwegen voort, zodat het met verschillende patronen kan worden vervormd.

De synchroniserende schakeling 522 ontvangt de van de compara-35 toren 508, 510 en 512 afkomstige respectieve uitgangssignalen P01- PO(N) en detecteert fasen van de ontvangen digitale signalen POl-PO(N) teneinde daardoor de vertraagde kloksignalen DCLKl-DCLK(N) te genereren, welke vertraagde kloksignalen van elkaar verschillende tijdsvertragingen kunnen hebben. De vertraagde kloksignalen DCLKl-DCLK(N) wor 1Q25372 - 8 - den aan de comparatoren, die met de procesroutines corresponderen, toegevoerd. De comparatoren 508, 510 en 512 vergelijken elk het van de procesroutine afkomstige analoge signaal met een referentiespanning onder besturing van één van de vertraagde kloksignalen DCLKl-DCLK(N) 5 om het digitale signaal POl-PO(N) af te geven. Door het vergelijken van het analoge ingangssignaal met de referentiespanning wordt het analoge ingangssignaal dus gesynchroniseerd met de vertraagde kloksignalen DCLKl-DCLK(N). Op soortgelijke wijze worden de comparatoren op respectieve wegen bestuurd door de vertraagde kloksignalen DCLK1-10 DCLK(N), die van elkaar verschillende tijdsvertragingen kunnen hebben, zodat de als gevolg van de synchronisatie met hetzelfde interne klok-signaal gegenereerde foutieve signalen zelf kunnen worden gereduceerd of gecorrigeerd, teneinde daardoor een gereduceerde vervorming van de analoge ingangssignalen mogelijk te maken.

15 Fig. 6 is een blokschema, dat multi-proces A/D-omzetters toont, welke omzetters uit opvouw/interpolatie- en flitsprocesroutines volgens andere uitvoeringsvormen van de uitvinding bestaan, en toont een gedetailleerde structuur van een synchroniserende schakeling volgens enkele uitvoeringsvormen van de uitvinding.

20 Onder verwijzing naar fig. 6 omvat de multi-proces A/D-omzetter een klokbuffer 650 voor het ontvangen en bufferen van een van bijvoorbeeld een externe aansluiting afkomstig extern kloksignaal CLK en voor het daaruit genereren van een interne kloksignaal ICLK. Een opvouw/in-terpolatieprocesroutine 610 ontvangt een analoog ingangssignaal SI en 25 vouwt dit signaal op en genereert een aantal analoge signalen met van elkaar verschillende fasen door middel van een interpolatie daarvan. Een comparator 630 ontvangt uitgangssignalen van de opvouw/interpo-latieprocesroutine 610 en vergelijkt een analoog signaal met een referentiespanning onder besturing van een vertraagd kloksignaal DCLK1, 30 teneinde daaruit een digitaal signaal POl te genereren. Een flitspro-cesroutine 620 ontvangt en verwerkt het analoge ingangssignaal SI. Een comparator 640 ontvangt het uitgangssignaal van de flitsprocesroutine 620 en vergelijkt een analoog signaal met de referentiespanning onder besturing van een vertraagd kloksignaal DCLK2, om daaruit een digitaal 35 signaal P02 te genereren. Een decodeerorgaan 670 ontvangt het van het klokbuffer 650 afkomstige interne kloksignaal ICLK en de van de comparatoren 630 en 640 afkomstige uitgangssignalen POl, P02 en zet de ontvangen signalen om in signalen met een voor een digitale logische schakeling geschikt codeformaat. Een synchroniserende schakeling 660 ΐ 0253 72 v $ - 9 - ontvangt het van het klokbuffer 650 afkomstige interne kloksignaal ICLK en de van de comparatoren 630 en 640 afkomstige uitgangssignalen POl, P02, om daaruit vertraagde lcloksignalen DCLK1, DCLK2 te genereren.

5 In enkele uitvoeringsvormen omvat de synchroniserende schake ling 660 een fasedetector 668 voor het ontvangen van de van de compa-ratoren 630 en 640 afkomstige digitale signalen POl, P02 en voor het detecteren van fasen van de ontvangen signalen POl, P02 teneinde daaruit een signaal PDO te genereren. Een vertragingsbesturing 664 ont-10 vangt het van de fasedetector 668 afkomstige uitgangssignaal PDO en genereert tijdsvertragingstuursignalen DCOl, DC02, die corresponderen met een faseverschil. Een vertragingsketendeel 662 ontvangt het van het klokbuffer 650 afkomstige interne kloksignaal en genereert daaruit het’vertraagde kloksignaal DCLK2 onder besturing van het tijdsvertra-15 gingstuursignaal DCOl. Ten slotte ontvangt een vertragingsketendeel 666 het van het klokbuffer 650 afkomstige interne kloksignaal ICLK en genereert dit vertragingsketendeel daaruit het vertraagde kloksignaal DCLK2 onder besturing van het tijdsvertragingstuursignaal DC02.

Hierna zal een operationeel voorbeeld van de multi-proces A/D-20 omzetter volgens in fig. 6 weergegeven uitvoeringsvormen van de uitvinding worden beschreven.

Onder verwijzing naar fig. 6 ontvangt de A/D-omzetter een analoog ingangssignaal SI van bijvoorbeeld de externe aansluiting en zet het ontvangen analoge signaal SI om in digitale signalen via beide we-25 gen van de opvouw/interpolatieprocesroutine 610 en de flitsprocesrou-tine 620 om een digitaal uitgangssignaal DO van een gewenst bitaantal te genereren. In de A/D-omzetter van fig. 6 plant het analoge ingangssignaal SI zich met verschillende tijdsvertragingen over de verschillende wegen voort, zodat het ingangssignaal met verschillende patronen 30 kan worden vervormd. De synchroniserende schakeling 660 ontvangt de respectieve uitgangssignalen POl, P02 van de comparatoren 630 en 640, detecteert fasen van de signalen POl, P02 en genereert de vertraagde kloksignalen DCLK1, DCLK2, die van elkaar verschillende tijdsvertragingen kunnen hebben. De vertraagde kloksignalen DCLKl, DCLK2 worden 35 toegevoerd aan de comparatoren 630 respectievelijk 640, die met de op-vouw/interpolatieprocesroutine 610 respectievelijk de flitsprocesrou-tine 620 zijn verbonden. De comparatoren 630 en 640 vergelijken het analoge ingangssignaal SI met de referentiespanning onder besturing van één van de vertraagde kloksignalen, teneinde daaruit het digitale 1 025372 I « 1 - 10 - signaal POl, P02 te genereren. Door het analoge ingangssignaal met de referentiespanning te vergelijken wordt het analoge ingangssignaal dus gesynchroniseerd met de vertraagde kloksignalen DCLK1, DCLK2. Op soortgelijke wijze worden de comparatoren in respectieve wegen be-5 stuurd door de vertraagde kloksignalen DCLK1, DCLK2, die ten opzichte van elkaar verschillende tijdsvertragingen kunnen hebben, zodat de als gevolg van de synchronisatie met hetzelfde interne kloksignaal gegene-, reerde foutieve signalen zelf kunnen worden gecorrigeerd teneinde daardoor vervorming van de analoge ingangssignalen te reduceren.

10 Fig. 7 is een logisch diagram, dat uitvoeringsvormen van een synchroniserende schakeling van fig. 6, die een logische schakeling gebruikt, toont. In fig. 7 geeft het verwijzingscijfer 710 de fasede-tector aan, geeft 720 de uit een aantal schuifregisters opgebouwde vertragingsbesturing aan, geeft 730 het vertragingsketendeel aan en 15 geeft 740 het klokbuffer aan. In enkele uitvoeringsvormen bestaat de fasedetector 710 uit een aantal D-flip-flops en een exclusieve OR-poort 716 en bestaat de vertragingsbesturing 720 uit een aantal NAND-schakelingen en het aantal D-flip-flops. Het vertragingsketendeel 730 bestaat uit een aantal NAND-schakelingen en een aantal vertragingscel-20 len DC1-DC8.

Een multi-proces A/D-omzetter volgens uitvoeringsvormen van de uitvinding, zoals weergegeven in fig. 6, kan een vertragingsbesturing 720 en een vertragingsketendeel 730 voor elke procesroutine gebruiken. De fasedetector 710 detecteert de fasen van ingangssignalen Ά, B en 25 zendt gedetecteerde faseverschillen naar de uit de schuifregisters bestaande vertragingsbesturing 720. Wanneer de fasedetector 710 het fa-I severschil genereert, bestuurt de vertragingsbesturing 720 de tijds vertraging van het vertraagde kloksignaal door het vergroten of verkleinen van het aantal vertragingscellen DC1-DC8.

30 Zoals hierboven is beschreven, kunnen de multi-proces A/D-om- zetters en werkwijzen volgens enkele uitvoeringsvormen van de uitvinding een foutief signaal, dat op zichzelf tijdens synchronisatie van het ingangssignaal met hetzelfde interne kloksignaal is gegenereerd, reduceren of corrigeren onder gebruikmaking van het vertraagde klok-35 signaal. De uitgangssignalen van de respectieve wegen kunnen daardoor worden gesynchroniseerd en de vervorming van de uitgangssignalen kan worden gereduceerd.

In de tekening en de beschrijving zijn uitvoeringsvormen van de uitvinding geopenbaard, en hoewel specifieke termen zijn toegepast, 1 0253 72 - 11 - « · zijn deze slechts in een algemene en beschrijvende zin en niet voor beperkingsdoeleinden gebruikt, waarbij het kader van de uitvinding in de volgende conclusies uiteen is gezet.

1 0253 72

Claims

1. Analoog-naar-digitaal (A/D) omzetter, omvattende: een aantal signaalwegen, die reageren op een analoog ingangssignaal om daaruit een multi-bit digitaal signaal te genereren, waarbij een respectieve signaalweg een comparator en een respectief 5 decodeerorgaan, dat reageert op de respectieve comparator en op een kloksignaal, bevat; en een synchroniserende schakeling, die reageert op het kloksignaal en uitgangssignalen van de respectieve comparatoren om een respectief vertraagd kloksignaal, dat aan een respectieve comparator 10 wordt toegevoerd, te genereren, waarin de synchroniserende schakeling is ingericht om het respectieve vertraagde kloksignaal te genereren op basis van ten minste één faseverschil tussen de uitgangssignalen van de comparatoren.

2. Analoog-naar-digitaal (A/D) omzetter, omvattende: 15 een klokbuffer, dat is ingericht om een extern kloksignaal te ontvangen en te bufferen om daardoor een intern kloksignaal te genereren ; een aantal procesroutines, die zijn ingericht om een analoog ingangssignaal te ontvangen en te verwerken; 20 een aantal comparatoren, die zijn ingericht om van de proces routines afkomstige analoge signalen te ontvangen en om de ontvangen analoge signalen met een referentiespanning te vergelijken om daaruit digitale signalen te genereren onder besturing van een respectief vertraagd kloksignaal van de vertraagde kloksignalen; 25 een aantal decodeerorganen, die zijn ingericht om de van de comparatoren afkomstige digitale signalen te ontvangen en om de ontvangen digitale signalen in een codeformaat om te zetten om daardoor omgezette digitale signalen te genereren; en een synchroniserende schakeling, die is ingericht om het van 30 het klokbuffer afkomstige interne kloksignaal en de van de comparato-ren afkomstige digitale signalen te ontvangen en om daaruit de respectieve vertraagde kloksignalen te genereren.

3. A/D-omzetter volgens conclusie 2, waarin de synchroniserende schakeling omvat: 35 een fasedetector, die is ingericht om de van de comparatoren afkomstige digitale signalen te ontvangen en om een faseverschil tussen de digitale signalen te detecteren; en 1025372- een vertragingsbesturing, die is ingericht om een uitgangssignaal van de fasedetector te ontvangen en om een respectief, met het faseverschil corresponderend tijdvertragingsstuursignaal voor een respectieve procesroutine te genereren; en 5 een aantal vertragingsketendelen, die zijn ingericht om het van het klokbuffer afkomstige interne kloksignaal te ontvangen en om de respectieve vertraagde kloksignalen te genereren onder besturing van een respectief tijdsvertragingstuursignaal.

4. A/D-omzetter volgens conclusie 3, waarin de vertragingsbe-10 sturing uit een aantal schuifregisters bestaat.

5. A/D-omzetter volgens conclusie 2 of 3, waarin de procesroutines bestaan uit opvouw/interpolatieroutines en/of flitsprocesrouti-nes.

6. Synchronisatiewerkwijze voor een analoog-naar-digitaal (A/D) 15 omzetter, die een aantal op een analoog ingangssignaal reagerende sig- naalwegen bevat om uit het analoge ingangssignaal een muiti-bit digitaal signaal te genereren, waarbij een respectieve signaalweg een com-parator bevat, welke synchronisatiewerkwijze omvat: het genereren van een aantal vertraagde kloksignalen uit een 20 kloksignaal en uitgangssignalen van de comparatoren; en het toevoeren van een respectief vertraagd kloksignaal aan een respectieve comparator.

7. Werkwijze volgens conclusie 6, waarin de respectieve signaalweg ook een respectief decodeerorgaan omvat, welk decodeerorgaan 25 reageert op de respectieve comparator, welke werkwijze verder omvat: het toevoeren van het kloksignaal aan de respectieve decodeer-organen.

8. Werkwijze volgens conclusie 6 of 7, waarin het genereren van het aantal vertraagde kloksignalen het op basis van ten minste één 30 faseverschil tussen de uitgangssignalen van de comparatoren genereren van het aantal vertraagde kloksignalen omvat. 1025372-