NL192588C - Halfgeleider geheugenelement. - Google Patents

Halfgeleider geheugenelement. Download PDF

Info

Publication number
NL192588C
NL192588C NL8402489A NL8402489A NL192588C NL 192588 C NL192588 C NL 192588C NL 8402489 A NL8402489 A NL 8402489A NL 8402489 A NL8402489 A NL 8402489A NL 192588 C NL192588 C NL 192588C
Authority
NL
Netherlands
Prior art keywords
mosfets
write
information
memory cell
bit lines
Prior art date
Application number
NL8402489A
Other languages
English (en)
Other versions
NL8402489A (nl
NL192588B (nl
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of NL8402489A publication Critical patent/NL8402489A/nl
Publication of NL192588B publication Critical patent/NL192588B/nl
Application granted granted Critical
Publication of NL192588C publication Critical patent/NL192588C/nl

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

1 192588
Halfgeleider geheugenelement
De uitvinding heeft betrekking op een halfgeleider geheugenelement omvattende: een geheugencel gevormd door MOSFETs; 5 een bitlijn voor de overdracht van schrijf- en leesinformatie naar of vanuit de geheugencel; een schrijfbesturingssignaallijn voor het besturen van het schrijven in de geheugencel; een paar MOSFETs van het eerste geleidbaarheidstype waarvan telkens de toevoerelektrode verbonden is met een voedingsklem, waarvan telkens de poorteiektrode verbonden is met de schrijfbesturingssignaallijn en waarvan telkens de afvoerelektrode gekoppeld is met de bitlijn; 10 waarbij de MOSFETs van het eerste geleidbaarheidstype de bitlijn kan opladen wanneer niet in het geheugen wordt geschreven.
Een dergelijk halfgeleider geheugenelement is bekend uit het Britse octrooischrift A-2.070.372. Bij dit geheugenelement worden de bitlijnen opgeiaden of voorgeladen door middel van een signaal dat aan de poorteiektrode van de MOSFET van het eerste geleidbaarheidstype wordt aangelegd. Het opladen vindt 15 plaats gelijktijdig met het optreden van een leesbesturingssignaal. Dit heeft als bezwaar dat collisie kan ontstaan tussen de informatie en de elektrische ladingen in de bitlijnen. Hierdoor wordt het gebruik van de elektriciteit vergroot en worden werksnelheden verlaagd.
De uitvinding stelt zich ten doel dit bezwaar te ondervangen.
Dit wordt volgens de uitvinding bereikt door een paar MOSFETs van het tweede geleidbaarheidstype, 20 waarvan telkens de afvoer (of toevoer) elektrode verbonden is met de bitlijn waarvan telkens de poorteiektrode verbonden is met de schrijfbesturingssignaallijn en waarvan telkens de toevoerelektrode (of afvoerelektrode) verbonden is met de uitgang van de schrijfschakeling voor het schrijven van informatie in de geheugencel; waarbij de schrijfschakeling een inverter omvat met een ingang voor het opnemen van een schrijf-25 informatiesignaal; en waarbij de MOSFETs van het tweede geleidbaarheidstype over de bitlijn een uitgangssignaal uit de schrijfschakeling kunnen overdragen.
De uitvinding zal aan de hand van de tekening nader worden verduidelijkt.
30
In de figuur zijn de bitlijnen 8 en 9 verbonden met de P-kanaal MOSFETs 19 en 20 (van een eerste geleidbaarheidstype), waarbij de bitlijnen opgeladen worden. Elke toevoerelektrode van de MOSFETs 19 en 20 is verbonden met de voedingsklem 5 en de afvoerelektroden ervan zijn respectievelijk verbonden met de bitlijnen 8 en 9. De poorten ervan zijn gemeenschappelijk verbonden met een schrijfbesturingssignaal 17.
35 De MOSFETs 19 en 20 worden ingeschakeld door een signaalpotentiaal in de schrijfbesturingssignaallijn 17 alleen wanneer niet wordt geschreven in de geheugencel 30, waardoor de bitlijnen 8 en 9 tussen hun toevoer en afvoer worden opgeladen.
In dit geval zijn er N-kanaal MOSFETs 16 en 18 (tweede geleidbaarheidstype) verschaft, die de schrijfinformatie en het geïnverteerde signaal ervan uit de schrijfschakeling 40 overdragen naar de bitlijnen 40 resp. 9 en 8.
Tijdens bedrijf wordt aangenomen dat de spanning van de woordlijn 10 ”L” is, waardoor de MOSFETs 6 en 7 afgeschakeld worden en de MOSFETs 1, 2, 3 en 4 elektrisch worden gescheiden van de bitlijnen 8 en 9, terwijl voorts wordt aangenomen, dat de geheugencel 30 verkeert in een stabiele toestand, waarin de afvoeren van de MOSFETs 1 en 2 "H” zijn, terwijl die van de MOSFETs 3 en 4 ”L” zijn.
45 Op dit tijdstip, wanneer de informatie ”1” ingeschreven moet worden in de geheugencel 30, wordt de spanning ”H” die correspondeert met de ”1” geleid naar de informatie-ingangssignaallijn 13 en wordt de schrijfbesturingssignaallijn 17 "H”. Op dit tijdstip worden de MOSFETs 19 en 20 afgeschakeld en de MOSFETs 16 en 18 gaan aan. Aangezien de MOSFET 14 is afgeschakeld en de MOSFET 15 ingeschakeld door de spanning ”H” op de informatie-ingangssignaallijn 13, wordt de spanning ”L” geleid naar de bitlijn 8. 50 De spanning van de informatie-ingangssignaallijn 13 wordt geleid naar de bitlijn 9, die ”H” wordt.
Teneinde de schrijfverrichting te voltooien wordt de spanning ”H” opgedrukt op de woordlijn 10 waardoor de MOSFETs 6 en 7 ingeschakeld worden. Dientengevolge worden de poortelektroden van de MOSFETs 1 en 2 ”H” en worden de poortelektroden van de MOSFETs 3 en 4 ”L”, hetgeen leidt tot de voltooiing van de inschrijving van de informatie ”1 ” in de geheugencel 30.
55 Het schrijven eindigt met het terugbrengen van de woordlijn 10 in de toestand "L” en van de besturings-signaallijn 17 in de toestand ”L”.
Wanneer de opgeslagen informatie uitgelezen moet worden, worden de spanningen ”L” en ”L" opgedrukt

Claims (1)

192588 2 op de schrijfbesturingssignaallijn 17 respectievelijk de woordlijn 10. Dientengevolge worden de MOSFETs 19 en 20 ingeschakeld en worden de bitlijnen 8 en 9 opgeladen met de voedingsspanning. Op dit tijdstip wordt de woordlijn 10 ”H” waardoor de MOSFETs 6 en 7 ingeschakeld worden en worden de elektrische ladingen van de bitlijnen 8 en 9 geabsorbeerd corresponderend met de informatie in de geheugencel 30. Op 5 deze wijze hebben de lijnen 8 en 9 een potentiaalverschil daartussen overeenkomstig de informatie opgeslagen in de geheugencel 30. De informatie, die overgedragen wordt naar de bitlijnen 8 en 9 wordt versterkt door een versterker en geleverd aan de uitgang. In de voorgaande beschrijving is een random lees/schrijf geheugenelement voor algemene doeleinden als voorbeeld genoemd. Het beschreven principe kan echter ook worden geïmplementeerd in een large-10 scale integratie van een CMOS type stelsel, voorzien van een versterker en een schrijfschakeling in elke kolom met een vast patroon. In dit geval wordt het versnellen van de werking en het beperken van de elektriciteitsconsumptie bijzonder groot. Volgens het beschreven principe worden de bitlijnen opgeladen door de MOSFET, die onder directe besturing staat van de schrijfbesturingssignaallijn, waarin het opladen alleen plaatsvindt wanneer in het 15 geheugen niet geschreven wordt. Een verder voordeel is, dat geen overlapping plaatsvindt tussen het opladen van de bitlijnen en het uitvoeren van de geschreven informatie naar de bitlijnen, hetgeen betekent, dat geen collisie plaatsvindt tussen de laadspanning en de schrijfinformatie. Dit waarborgt, dat het schrijven wordt versneld en de consumptie van elektriciteit wordt verlaagd. 20 Halfgeleider geheugenelement omvattende: een geheugencel gevormd door MOSFETs; 25 een bitlijn voor de overdracht van schrijf- en leesinformatie naar of vanuit de geheugencel; een schrijfbesturingssignaallijn voor het besturen van het schrijven in de geheugencel; een paar MOSFETs van het eerste geleidbaarheidstype waarvan telkens de toevoerelektrode verbonden is met een voedingsklem, waarvan telkens de poortelektrode verbonden is met de schrijfbesturingssignaallijn en waarvan telkens de afvoerelektrode gekoppeld is met de bitlijn; 30 waarbij de MOSFETs van het eerste geleidbaarheidstype de bitlijn kan opladen wanneer niet in het geheugen wordt geschreven, gekenmerkt door een paar MOSFETs (18, 16) van het tweede geleidbaarheidstype, waarvan telkens de afvoer (of toevoer) elektrode verbonden is met de bitlijn (8, 9) waarvan telkens de poortelektrode verbonden is met de schrijfbesturingssignaallijn (17) en waarvan telkens de toevoerelektrode (of afvoerelektrode) verbonden is met de uitgang van de schrijfschakeling (40) voor het 35 schrijven van informatie in de geheugencel; waarbij de schrijfschakeling (40) een inverter omvat met een ingang (13) voor het opnemen van een schrijfinformatiesignaal; en waarbij de MOSFETs van het tweede geleidbaarheidstype over de bitlijn (8, 9) een uitgangssignaal uit de schrijfschakeling (40) kunnen overdragen. Hierbij 1 blad tekening
NL8402489A 1983-08-17 1984-08-13 Halfgeleider geheugenelement. NL192588C (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP58151262A JPS6043295A (ja) 1983-08-17 1983-08-17 半導体記憶装置
JP15126283 1983-08-17

Publications (3)

Publication Number Publication Date
NL8402489A NL8402489A (nl) 1985-03-18
NL192588B NL192588B (nl) 1997-06-02
NL192588C true NL192588C (nl) 1997-10-03

Family

ID=15514814

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8402489A NL192588C (nl) 1983-08-17 1984-08-13 Halfgeleider geheugenelement.

Country Status (4)

Country Link
US (1) US4644500A (nl)
JP (1) JPS6043295A (nl)
DE (1) DE3430145C2 (nl)
NL (1) NL192588C (nl)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6221357A (ja) * 1985-07-22 1987-01-29 Toshiba Corp メモリシステム
US4764899A (en) * 1986-02-07 1988-08-16 Advanced Micro Devices, Inc. Writing speed in multi-port static rams
US4689771A (en) * 1986-03-03 1987-08-25 Motorola, Inc. Memory with improved write mode to read mode transition
US4914633A (en) * 1986-07-02 1990-04-03 Digital Equipment Corporation Self-timed programmable logic array with pre-charge circuit
US4794570A (en) * 1986-07-02 1988-12-27 Digital Equipment Corporation Self-timed programmable logic array with pre-charge circuit
JPH0810550B2 (ja) * 1986-09-09 1996-01-31 日本電気株式会社 バツフア回路
US4995001A (en) * 1988-10-31 1991-02-19 International Business Machines Corporation Memory cell and read circuit
US5022010A (en) * 1989-10-30 1991-06-04 International Business Machines Corporation Word decoder for a memory array
EP0426597B1 (en) * 1989-10-30 1995-11-08 International Business Machines Corporation Bit decode scheme for memory arrays

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588848A (en) * 1969-08-04 1971-06-28 Us Army Input-output control circuit for memory circuit
US3879621A (en) * 1973-04-18 1975-04-22 Ibm Sense amplifier
JPS5570993A (en) * 1978-11-24 1980-05-28 Hitachi Ltd Memory circuit
JPS5951072B2 (ja) * 1979-02-26 1984-12-12 日本電気株式会社 半導体メモリ装置
GB2070372B (en) * 1980-01-31 1983-09-28 Tokyo Shibaura Electric Co Semiconductor memory device
JPS592997B2 (ja) * 1980-05-22 1984-01-21 富士通株式会社 スタテイツクメモリ
JPS6027114B2 (ja) * 1980-07-24 1985-06-27 日本電気株式会社 メモリ装置
JPS581883A (ja) * 1981-06-25 1983-01-07 Fujitsu Ltd 低電力スタチツクｒａｍ

Also Published As

Publication number Publication date
US4644500A (en) 1987-02-17
DE3430145C2 (de) 1993-12-09
NL8402489A (nl) 1985-03-18
JPS6043295A (ja) 1985-03-07
DE3430145A1 (de) 1985-03-07
NL192588B (nl) 1997-06-02

Similar Documents

Publication Publication Date Title
KR960013023B1 (ko) 감지회로를 갖춘 독출출력회로
US4275312A (en) MOS decoder logic circuit having reduced power consumption
NL192588C (nl) Halfgeleider geheugenelement.
KR960030246A (ko) 반도체 기억장치 내의 동적으로 제어되는 임계전압을 갖는 모스 트랜지스터를 포함하는 감지증폭기
US4129794A (en) Electrical integrated circuit chips
US3618053A (en) Trapped charge memory cell
KR860008559A (ko) 반도체 기억장치
KR880004478A (ko) 반도체 기억장치
JPS5848294A (ja) Ｍｏｓダイナミツクメモリ
US4110840A (en) Sense line charging system for random access memory
US3644907A (en) Complementary mosfet memory cell
US4195239A (en) Flip-flop comprising two field effect transistors controllably connected to nodes of the flip-flop and then crosswise to serve as a sense amplifier
US4336465A (en) Reset circuit
US3959782A (en) MOS circuit recovery time
SU1076001A3 (ru) Ячейка пам ти дл интегрального матричного накопител
GB1436439A (en) Semiconductor memory cell
KR850003046A (ko) 다이나믹 메모리(dynamic memory)
US4151603A (en) Precharged FET ROS array
JPS5813519Y2 (ja) 半導体記憶装置
GB1382931A (en) Electrical driver circuit
JPS6156596B2 (nl)
JP2000196434A (ja) 半導体装置
JPH0551997B2 (nl)
KR100275610B1 (ko) 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier)
JP2792018B2 (ja) 差動増幅回路用レベル昇圧回路

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V4 Lapsed because of reaching the maximum lifetime of a patent

Effective date: 20040813