Przedmiotem wynalazku jest przetwornik korelacyjny do detekcji sygnalów, przydatny do wykrywania uzytecznych sygnalów radiowych.W znanych przetwornikach detekcja sygnalu realizowana jest na zasadzie pomiaru energii sygnalu. Dla przykladu rozpatrzone sa dwa urzadzenia tego typu, jedno angielskie a drugie rosyjskie.W artykule Harry Urkowits pt.,,Energy detection of unknown deterministic signals" umieszczonym w cza¬ sopismie „Procedings of IEEE" nol 55, Nr 4, April 1967, opisany jest przetwornik, który moze byc zbudowany w technice analogowej lub cyfrowej. W sklad tego przetwornika wchodzi uklad kwadratora polaczonego szerego¬ wo z ukladem calkujacym oraz ukladem progowym. Pomimo prostoty konstrukcyjnej, wada tego urzadzenia jest nierozróznianie sygnalów uzytecznych od szumów jezeli one maja duza energie. W zwiazku z tym przetwornik ten jest malo uzyteczny do detekcji sygnalów wystepujacych na tle silnych sumów, poniewaz wiarygodnosc wyników jest niewielka.W artykule P. S. Akimow, W. S. Jefremow pt. „Charakteristiki obnaruzenia rangowo radiolokacionnowo obnaruzitiela" w czasopismie „Radiotechnika i swiaz" - 1973 r opisano detektor, który posiada uklad próbkuja¬ cy polaczony szeregowo z pamiecia programowana i szereg ukladów mnozacych polaczonych poprzez sumator z ukladem progowym. Jakkolwiek w takim przetworniku czestosc podejmowania blednych decyzji nie zalezy od rozkladu zaklócen, to moze on miec zastosowanie do detekcji sygnalów o znanej postaci.Istota wynalazku charakteryzuje sie tym, ze wejscie pierwsze polaczone jest szeregowo z ukladem logary¬ tmicznej automatycznej regulacji wzmocnienia, konwerterem analogowo — cyfrowym i pamiecia programowana, która jesi polaczona równolegle z pamiecia danych wejsciowych oraz ukladem mnozacym, przy czym uklad ten polaczony jest w dalszym ciagu szeregowo z.sumatorem iloczynów, pamiecia wspólczynnika zerowego, ukladem dzielenia, kwadratorem wspólczynników, ukladem przeskalowania wspólczynników, ukladem konwersji kodu BIN na BCD, pamiecia danych wyjsciowych ora/ wyjsciem, natomiast wejscie drugie polaczone jest przez uklad adresacji z konwerterem analogowo — cyfrowym, pamiecia programowania i pamiecia danych wyjsciowych oraz wejscie drugie ma jeszcze bezposrednie polaczenie z sumatorem iloczynów i sumatorem wspólczynników. Uklad przeskalowania iloczynów jest równolegle wlaczony do sumatora iloczynów oraz ukladu dzielenia.•1 107373 Zaleta urzadzenia wedlug wynalazku jest mozliwosc wykrywania uzytecznych sygnalów emisji radiowych przy duzych poziomach zaklócen, z krótkim czasem obserwacji tego sygnalu np. sygnaly z pasma 100 Hz —10 kHz moga byc analizowane w czasie od 3 ms do 30 ms, gdzie czas obserwacji sygnalu zalezy od pro¬ gramowanej liczby pobieranych próbek oraz czestotliwosci próbkowania.Przedmiot wynalazku jest objasniony na przykladzie wykonania przedstawionym na rysunku, który jest schematem blokowym urzadzenia elektronicznego.W sklad przetwornika zbudowanego wedlug wynalazku wchodzi uklad logarytmiczny automatycznej regu¬ lacji wzmocnienia 1, który polaczony jest z konwerterem analogowo—cyfrowym 2, sluzacym do przetwarzania wejsciowego sygnalu SI w ciag próbek zapisywanych do pamieci programowanej 3. Pamiec programowana 3 sluzy do przechowywania ciagu próbek ijest polaczona z konwerterem analogowo—cyfrowym 2, ukladem adre- sacji 4, ukladem pamieci danych wejsciowych 5 oraz ukladem mnozacym 6. Zadaniem ukladu adresacji 4 jest zsynchronizowanie pracy konwertera analogowo—cyfrowego 2 z pamiecia programowana 3 w okresie gromadze¬ nia próbek, oraz zsynchronizowanie pracy pamieci programowanej 3 z pamiecia danych 5 i ukladem mnozacym 6 w o)creae obliczania danych wyjsciowych Wy. Uklad mnozacy 6 jest polaczony z sumatorem iloczynów 7 i realizuje arytmetyczne wymnozenie próbek podanych na wejscie podlaczone do ukladu pamieci danych wej¬ sciowych 5 i pamieci programowanej 3.- Sumator iloczynów 7 polaczony jest z pamiecia wspólczynnika zerowego 8 i ukladem przeskalowania iloczynów 9, których wyjscia polaczone sa z ukladem dzielenia 10. Zadaniem ukladu dzielenia 10jest obliczanie ilorazu dla kolejnych liczb podawanych z sumatora iloczynów 7 poprzez uklad przeskalowania 9 oraz ukladu pamieci wspólczynników 8.Z ukladem 10 polaczone sa szeregowo kwadrator U, sumator wspólczynników 12, uklad przeskalowania wspólczynników 13, uklad konwersji kodu 14, pamiec danych wejsciowych 15 oraz wyjscie Wy z zaprojektowa¬ nego urzadzenia. Dane wyjsciowe z ukladu dzielenia 10 podnoszone sa do kwadratu w ukladzie kwadratora U, którego wyjscie polaczone jest z ukladem sumatora 12, sluzacego do obliczania sumy danych wyjsciowych kwadratora 11 w okresie jednego cyklu pomiarowego.Sumator 12 polaczony jest z ukladem przeskalowania 13, którego zadaniem jest ograniczenie zakresu liczbowego danych wyjsciowych podawanych na wyjscie Wy przez konwerter kodu binarnego na dziesietny 14 i pamiec danych wyjsciowych 15. Zadaniem sygnalu impulsu startu S2 podanego z wejscia We2 jest wyzerowanie _ sumatora 7 i sumatora 12 oraz zainiqowanie cyklu pracy przez uklad adresacji 4. Sygnal SI pochodzacy z pasma 100 Hz — 1MHz wprowadzony jest z wejscia pierwszego Wel, poprzez uklad logarytmicznej automatycznej regulacji wzmocnienia 1, na konwerter analogowo—cyfrowy 2. Próbki sygnalu z wyjscia konwertera 2 zapisywane sa do pamieci programowania 3. Po -dokonankrzapisu w pamieci 3 urzadzenie przechodzi w stan obliczania wspólczynników autokorelacji sygnalu wejsciowego SI. Nastepnie próbki sa przepisywane do pamieci danych wyjsciowych 5 i podawane na uklad mnozacy 6. Jednoczesnie z pamieci programowania 3 pobierane sa dane zmienione o wartosc k w kolejnych cyklach, przy czym k zmieniane jest w ukladzie adresacji 4 w przedziale od 0 do * , gdzie n jest liczba próbek czyli maksymalna pojemnoscia pamieci 3. Dane z wejscia ukladu mnozacego 6 •. sumowane sa w sumatorze iloczynów 7, którego zawartosc zapisywana jest do pamieci wspólczynnika zerowego 8 w cyklu pierwszym, a podawane na uklad przeskalowania iloczynów 9 w kolejnych cyklach. Dane z pamieci wspólczynnika zerowego 8 oraz ukladu przeskalowania iloczynów 9 dzielone sa w ukladzie dzielnika 1tyktórego wynik po podniesieniu do kwadratu w ukladzie kwadratora 11, dodawany jest do zawartosci sumatora wspólczynników 12 z koncem kazdego cyklu. Po realizacji °- cykli wynik sumatora 12, poprzez uklad przeskalo¬ wania wspólczynników 13 i uklad konwersji kodu BIN na BCD 14, zostaje wpisany do pamieci danych wyjscio¬ wych 15.Cykl pracy rozpoczyna sygnal impulsu startu S2 podawany na wejscie drugie We2, który zeruje sumator iloczynów 7 oraz sumator wspólczynników 12.Zastrzezenie patentowe Przetwornik korelacyjny do detekcji sygnalów, posiadajacy uklad logarytmiczny automatycznej regulacji wzmocnienia, konwerter analogowo—cyfrowy, uklad mnozacy, uklad kwadratora, sumator oraz uklady pamieci, zna mi enny tym, ze wejscie pierwsze (We 1) polaczone jest szeregowo z ukladem logarytmicznej auto¬ matycznej regulacji wzmocnienia (1), konwerterem AC (2), pamiecia programowania (3), która jest polaczona równolegle z pamiecia danych wejsciowych (5) i ukladem mnozacym (6), przy czym uklad mnozacy (6) pola¬ czony jest w dalszym ciagu szeregowo z sumatorem iloczynów (7), pamiecia wspólczynnika zerowego (8), ukla¬ dem dzielenia (10), kwadratorem (11), sumatorem wspólczynników (12), ukladem przeskalowania wspólczynni¬ ków (13), ukladem konwersji kodu BIN na BCD (14), pamiecia danych wyjsciowych (15) oraz wyjsciem (Wy), natomiast wejscie drugie (We 2) polaczone jest przez uklad adresacji (4) z konwerterem AC (2), pamiecia programowania (3) i pamiecia danych wyjsciowych (5) oraz wejscie drugie (We 2) ma jeszcze bezposrednie polaczenie z sumatorem iloczynów (7) i sumatorem wspólczynników (12), przy czym uklad przeskalowania iloczynów (9)jest równolegle wlaczony do sumatora iloczynów (7) oraz ukladu dzielenia (10).107 373 Si $2 We2 dU -[ M s 40 11 13 ] CjZl v S-i u T5 ttt, PL