Opis patentowy opublikowano: 15.08.1981 109971 Int. Cl.2 G06F 7/385 C^t icLNlA Ur-edu Pole*towego Twórca wynalazku: Aleksej Petrovic Stachov Uprawniony z patentu: Taganrogskij Radiotechniceskij Institut im. VD. Kalmykova, Tagainrog (Zwiazek Socjalistycznych Republik Radzieckich) Sumator kodów Fibonacciego Niniejszy wynalazek dotyczy cyfrowych syste¬ mów przetwarzania informacji, a scislej sumato¬ rów wykonujacych operacje dodawania w kodach Fibonacciego i moze byc uzywany w kompute¬ rach cyfrowych dzialajacych na zasadzie wyko¬ rzystania kodów Fibonacciego.Znany jest sumator kodów Fibonacciego (A. P.Stachów „Wprowadzenie do algorytmicznej teorii pomiarów", Moskwa, 1977 r.), zawierajacy n-pozy- cyjny pólsumator, w którym wielopozycyjne wyj¬ scia sumy posredniej i przeniesienia polaczone sa do wejsc nonmalizatorów, a wyjscia tych norma- lizatorów polaczone sa z wyjsciami pierwszego i drugiego skladnika n-pozycyjnego pójsumatora gdzie n oznacza pozycyjnosc kodu. Inne wejscia normalizatorów sa -wejsciLami skladników suma¬ tora kodów Fibonacciego. Zasada dzialania takie¬ go sumatora polega na wielokrotnym wykonywa¬ niu szeregu miikrocykli dodawania az do momen¬ tu, gdy w kombinacji kodowej nie beda same zera (przeniesienie zerowe).Kazdy mikrocykl dodawania polega na two¬ rzeniu kombinacji kodowych sumy posredniej i przeniesienia w n-pozycyjnym pólsumatorze oraz na sprawdzaniu tych kombinacji kodowych do minimalnej postaci kodów Fibonacciego, co jest realizowane w normailizaitorach.Opisany sumator kodów Fibonacciego cha¬ rakteryzuje sie mala szybkoscia dzialania, spo¬ wodowana duza liczba miikrocykli dodawania. Po- 2 za tym, sumator ma mala zdolnosc do samokon- trolowania, gdyz w sumatorze realizuje sie spraw¬ dzenie tylko jednej relacji kontrolnej miedzy po¬ zycjami kodów Fibonacciego, polegajace na tym, ze w przypadku jednoczesnego wystepowania w kazdej i—tej pozycji, pólsumatora dwóch sygna¬ lów jedynkowych przeniesienia z. (i+1)—tej oraz (i+1)—tej pozycji, w wyjsciu kontrolnym suma¬ tora kodów Fibonacciego ukazuje sie sygnal ble- io du.Zadaniem wynalazku jest zaprojektowanie su¬ matora kodów Fibonacciego o ukladzie, wyklu¬ czajacym wielokrotna realizacje mdlkirocyJkli su¬ mowania, zawierajacego taki n^pozycyjny pólsu- mator, któryby zapewnial otrzymywanie kombi¬ nacji kodowych sumy posredniej i przeniesienia celem sprowadzenia ich do postaci ' minimalnej kodów Fibonacciego, w którym kontrola dziala¬ nia bylaby przeprowadzana za pomoca trzech re- lacji kontrolnych miedzy pozycjami kodów Fibo¬ nacciego.Zadanie zostalo zrealizowane w wyniku zapro¬ jektowania sumatora kodów Fibonacciego, zawie¬ rajacego n^pozycyjny pólsumator z co najmniej dwoma wielopozycyjnymi wejsciami przeznaczo¬ nymi dla wprowadzenia skladników przedstawio¬ nych w postaci minimalnej p^kodów Fibonaccie¬ go.Zgodnie z wynalazkiem, wielopozycyjne wyjscie sumy posredniej oraz wielopozycyjne wyjscie 109 9713 109 971 4 przeniesienia wielopozycyjnego pólsumatora, pola¬ czone sa odpowiednio z wielopazycyjnyni wej¬ sciem sumy posredniej i wejsciem przeniesienia ukladu przepisywania informacji, poza tym, wie- lopozycyjne wyjscia sumy posredniej i przenie¬ sienia ukladu przepisywania informacji oraz jego wyjscia sterujace sa odpowiednio podlaczone do wielopozycyjnego wejscia sumy posredniej, wie¬ lopozycyjnego wejscia przeniesienia oraz steruja¬ cego wejscia ukladu przeksztalcania pnkodów Fi¬ bonacciego, a wyjscie kontrolne n-pozycyjnego pólisumatora jest podlaczione do kontrolnego wej¬ scia | ukladu przeksztalcania kodów Fibonacciego, f;ji kodu Fibonacciego. gdy w sumatorze kodów Fi- wynalaziku nnpozycyjny pól- WidL^i^su^toóW} [cjaif ^liczba poz; Korzystnym jest, J)onaccdego wedlug uiKlfefttor^zawiera'.Ji jednakowych jednopozycyj- wyjscie kontrolne kazdego z nich jest polaczone do jednego z wejsc elementu LUB nnpozycyjnego pólsTimatora, a wyjscie prze- 20 niesienia poczatkowego i—tego jednopozycyjnego pólisumatora jest podlaczone do jednego z wejsc przeniesienia poczatkowego (i—1)—tego jednopo¬ zycyjnego pólsumaitora i do drugiego wejscia przeniesienia poczatkowego (i—2)—itego jedmopo- 25 zycyjnego pólsumatora, wyjscie wtórnego przenie¬ sienia i—tego jednopozycyjnego pólsumatora jest podlaczone do jednego z wejsc wtórnego przenie¬ sienia (i—1)—tego jednopozycyjnego pólsumatora i do drugiego wejscia wtórnego przeniesienia 30 (i—2)—tego jednopozycyjnego pólsumaitora, wyj¬ scia przeniesienia i sumy pierwotnego i-tego jed¬ nopozycyjnego pólsumatora sa odpowiednio pod¬ laczone do wejscia przeniesienia (i—1)—tego jed¬ nopozycyjnego pólsumatora oraz do wejscia su- 35 my pierwotnej (i+1)—tego jednopozycyjnego pól¬ sumatora, gdzie i=l,2...n.Korzystnym jest, gdy i—ty jednopozycyjny pól- sumator wedlug wynalazku zawiera elementy lo¬ giczne LUB, elementy logiczne Ii inwerter, przy 40 czym jedno i drugie wejscia elementu logicznego LUB analizy skladników sa odpowiednio podla¬ czone do jednego i drugiego wejsc elementu lo¬ gicznego I analizy skladników a wyjscie elemen¬ tu logicznego LUB analizy skladników jest pod- ^ laczone do jednych z wejsc elementu logicznego LUB sumy pierwotnej, elementu logicznego LUB wytwarzania pierwszego kontrolnego sygnalu oraz elementu logicznego I analizy przeniesienia, wyj¬ scie elementu logicznego LUB sumy pierwotnej 50 podlaczone jest do jednego z wejsc elementu lo¬ gicznego-LUB sumy posredniej, drugie zas wej¬ scie logicznego elementu LUB sumy pierwotnej podlaczione jest do jednego z wejsc elementu lo¬ gicznego I wytwarzania pierwszego sygnalu kon- 95 trolnego, którego drugie wejscie jest podlaczone do wyjscia elementu logicznego LUB wytwarza¬ nia pierwszego sygnalu kontrolnego, a wyjscie tego elementu jest podlaczione do jednego z wejsc elementu logicznego LUB kontroli, dwa pozostale 5° wejscia elementu logicznego lub kontroli podla¬ czone sa odpowiednio do wyjscia elementu logicz¬ nego I wytwarzania drugiego sygnalu kontrolne¬ go i do wyjscia elementu logicznego I wytwa¬ rzania trzeciego sygnalu kontrolnego, jedno wej- 65 scie elementu logicznego I wytwarzania drugiego sygnalu kontrolnego jest podlaczone do wyjscia elementu logicznego I wtórnego przeniesienia, drugie wejscie elementu logicznego I wytwarza¬ nia drugiego sygnalu kontrolnego jesit podlaczone do wyjscia elementu logicznego I wytwarzania drugiego sygnalu kontrolnego, którego jedno wej¬ scie jest podlaczone do jednego z wejsc elementu logicznego I przeniesienia oraz wejscie inwertera, a drugie wejscie jest podlaczone do jednego z wejsc elementu logicznego I wytwarzania trzecie¬ go sygnalu kontrolnego oraz do wyjscia elemen¬ tu logicznego I przeniesienia, pozostale wejscie elementu logicznego I wytwarzania drugiego sy¬ gnalu .kontrolnego, jest podlaczone do wyjscia ele¬ mentu logicznego I analizy skladników, jedno z pozostalych wejsc logicznego elementu LUB sumy posredniej podlaczone jest do jednego z pozosta¬ lych wejsc elementu logicznego LUB wytwarzania pierwszego sygnalu kontrolnego, pozostale wejscie elementu logicznego LUB sumy posredniej podla¬ czone jest do pozostalego wejscia elementu lo¬ gicznego I analizy przeniesienia, do pozostalego wejscia elementu logicznego wytwarzania pierw¬ szego sygnalu kontrolnego oraz do wyjscia ele¬ mentu logicznego LUB analizy przeniesienia, wyj¬ scie elementu logicznego I analizy przeniesienia podlaczone jest do pozostalego wejscia elementu logicznego I przeniesienia oraz jednego z wejsc elementu logicznego I wtórnego przeniesienia, a drugie wejscie tego elementu I podlaczone jest do wyjscia inwertera.Korzystnym jest poza tym, gdy urzadzenie przepisywania informacji ma wejscie sterujace i zawiera K jednakowych komórek przepisywa¬ nia, z których kazda zawiera element opózniajacy, którego wyjscie podlaczone jest do jednego z wejsc elementu logicznego I sumy posredniej po¬ zycji bardziej znaczacej, do jednego z wejsc ele¬ mentu logicznego I przeniesienia pozycji bardziej znaczacej, do jednego z wejsc elementu I sumy posredniej pozycji mniej znaczacej oraz do jed¬ nego z wejsc elementu logicznego I przeniesienia pozycji mniej znaczacej, wejscie elementu opóz¬ niajacego m—-tej komónki jest podlaczone do' wyj¬ scia elementu opózniajacego (ni+ 1)—tej komórki ukladu przepisywania informacji, wejscie elemen¬ tu opózniajacego k—tej komónki stanowi wejscie sterujace urzadzenia przepisywania informacji, na¬ tomiast wyjscie elementu opózniajacego pierwszej komórki stanowi wyjscie sterujace urzadzenia przepisywania informacji, gdzie m : 1,2... — przy n parzystym 2 n +1 . 1,2... przy n nieparzystym K=l,2...n Korzystnym jest równiez, gdy urzadzenie prze¬ ksztalcania kodów Fibonacciego zawiera przerzut- niik pamietajacy oraz co najmniej n jednakowych komórek przeksztalcania, majacych wejiscia i wyj¬ scia informacyjne, a ich wyjscia kontrolne byly podlaczone do wejsc elementu logicznego LUB kontroli urzadzenia, którego wyjscie jest podla-109 971 6 cziome do wejscia elementu logicznego LUB kon¬ troli sumatora, pienwsze wyjscie sprzegajace kaz¬ dej komórki panzeiksiztailcainia jest podlaczone do jednego z wejsc elementu logicznego LUB pro¬ cesu nieustalonego, którego wyjscie jest podla- 5 czone do wejlscia imwentera i do wejscia filtru elektrycznego. Wyjscie filtru elektrycznego jest podlaczone do pozostalego wejscia elementu lo¬ gicznego LUB kontroli urzadzenia przeksztalcania, wyjscie inwemtera podlaczone jeslt do jednego z io wejsc elementu logicznego I zakonczenia doda¬ wania, którego drugie wejscie jest dolaczone do wyjscia jedyinkowego przerzutnilka zakonczenia przepisywania informacji, pieriwsze wejscie sprze¬ zenia 1—tej komórki przeksztalcania podlaczone 15 jest do wyjscia informacyjnego (i—1)—tej komór¬ ki, drugie wejscie sprzezenia 1—-tej komórki sa do drugiego wyjscia sprzezenia (i+1)—tej komórki przeksztalcenia, a pierwsze wyjscie sprzezenia 1—tej komórki podlaczone jest do trzeciego wej- 20 scia sprzezenia (i+1)—tej komórki oraz do czwar¬ tego wejscia sprzezenia (i—1)—tej komórki, poza tym pierwsze wyjscie sprzezenia komórki prze¬ ksztalcania pozycji bardziej znaczacej podlaczone jest do wyjscia jedynkowego przerzuitnika pa- 25 mietajacego. ' Korzystnym jest takze gdy kazda komórka przeksztalcania zawiera przerzutnik sumy posred¬ niej i przenautnik przeniesienia, których wejscia jedynkowe wejscia informacyjne komórki prze- 30 ksztalcania, stanowia wejscia zerowe przerziutnika sumy posredniej jest podlaczone do wyjscia ele¬ mentu logicznego I analizy stanu przerzutników, którego jedno z wejsc podlaczone jest do zero¬ wego wyjscia przerzutnika przeniesienia, a dr.u- . 35 giie wejscie — do zerowego wejscia przerzutnika przeniesienia oraz do wyjscia elementu logicznego LUB komórki przeksztalcania, w którym jedno wejscie podlaczone jest do wyjscia elementu lo¬ gicznego I splotu, którego jedno z wyjsc jest do- 40 laczone do jedynkowego wyjscia przerzutnika su¬ my posredniej, stanowiacego wyjscie sumy po¬ sredniej komórki, zerowe wyjscie przerzutnika su¬ my posredniej jest podlaczone do jednego z wejsc elementu logicznego I kontroli komórki prze- 45 ksztalcania, którego wyjscie stanowi wyjscie kon¬ trolne komórki, a pozostale wejscie podlaczone jest do wyjscia jedynkowego przerzutnika prze¬ niesienia.Przedmiot wynalazku jest uwidoczniony w 50 przykladzie wykonania na rysunku, na którym: fig. 1 przedstawia schemat blokowy sumatora ko¬ dów Ftibonacciego wedlug wynalazku, fig. 2 — schemat funkcjonalny n-pozycyjnego. pólsumatora wedlug wynalazku, fig. 3 — schemat ideowy urza- 55 dzenia przepisywania informacji wedlug wynalaz¬ ku a fig. 4 — schemat ideowy urzadzenia do przeksztalcania kodów Fibonacciego wedlug wy¬ nalazku.Fig. 1 przedstawia schemat blokowy sumatora «o kodów Fibonacciego, zawierajacego n-pozycyjny pólsumator 1, którego wejscia sa odpowiednio wielopozycyjnymi wejsciami 2 i 3 pierwszego i drugiego skladnika przedstawionych w kodach Fibonacciego. Schemat blokowy sumatora obej- 65 muje równiez urzadzenie 4 przepisywania infor¬ macji, zawierajace wejscie sterujace 5 przezna¬ czone dla podawania sygnalu przepisywania in¬ formacji oraz wielopozycyjne wejscie 6 i 7 sumy posredniej i przeniesienia, polaczone odpowiednio z wyjsciami sumy posredniej i przeniesienia n- -pozycyjnego pólsumaitora 1. Sumator zawiera' takze urzadzenie 8 przeksztalcania kodów Fibo¬ nacciego, w którym wielopozycyjne wejscie 9 su¬ my posredniej, wielopozycyjne wejscie 10 prze¬ niesienia, wejscie sterujace 11 oraz wejscie kon¬ trolne 12 polaczone sa odpowiednio z wyjsciem sumy posredniej, wyjsciem przeniesienia, wyj¬ sciem sterujacym urzadzenia 4 przepisywania in¬ formacji oraz wyjsciem kontrolnym n-pozycyjne- go pólsumatora 1.Jedno wyjscie urzadzenia 8 jest wyjsciem wie- lopozycyjnym i stanowi wyjscie 13 informacyjne sumatora, natomiast drugie wyjscie urzadzenia 8 stanowi wyjscie 14 sygnalu zakonczenia sumowa¬ nia sumatora. Pozostale wyjscie urzadzenia 8 przeksztalcania kodów Fibonacciego stanowi wyj¬ scie kontrolne 15 sumatora, przeznaczone do ka¬ sowania sygnalu bledu, swiadczacego o wadliwym dzialaniu sumatora.Na fig. 2 przedstawiono schemat funkcjonalny n-pozycyjnego pólsumatora 1 kodów Fibonacciego dla n=4. N-pozycyjny pólsumator 1 sklada sie z czterech jednopozycyjnych pólsumatorów I61—164 oraz elementu logicznego 17 LUB, którego wyj¬ scie stanowi kontrolne wyjscie n-pozycyjnego pól- siumatora 1. Kazdy i—ty jednopazycyjny sumator I6i (w tym przypadku i =1,2,3,4) zawiera szereg elementów logicznych I oraz LUB. Wszystkie jed¬ nopozycyjne pólsumatory I61—164 maja jednakowa budowe.Uklad i—itego jednopozycyjnego pólsumatora I61, np. dla i=2, tzn. drugiego jednopozycyjnego pól¬ sumatora I62, wyglada nastepujaco. Jedno z wejsc elementu logicznego I82 LUB analizy skladników stanowi jednopozycyjne wejscie 22 pierwszego skladnika sumatora, drugie zas wejscie elementu logicznego I82 LUB jest jednopozycyjnym wej¬ sciem 32 drugiego skladnika sumatora. Wszystkie jednopozycyjne wejscia 2i—2a i 3i—34 wszystkich jednopozycyjnych pólsumatorów I61—164 tworza odpowiednio wielopozycyjne wejscia 2 oraz 3 (fig. 1). Wejscia elementu logicznego I82 LUB (fig. 2) podlaczone sa do jednego i drugiego wejscia ele¬ mentu logicznego 192 I analizy skladników, który ma równiez wyjscie 20j. Wyjscie 212 elementu logicznego 182 LUB podlaczone jest do jednego z wejsc elementu 22j LUB sumy pierwotnej, do jednego z wejsc elementu logicznego 23j LUB wytwarzania pierwszego sygnalu kontrotoiego oraz do jednego z wejsc elementu logicznego 242 I analizy przeniesienia.Wyjscie elementu logicznego 22j LUB polaczone jest z jednym z wejsc elementu logicznego 252 LUB sumy posredniej i stanowi wyjscie 262 su¬ my pierwotnej i—tego, tzn. drugiego, jednopozy-- cyjnego pólsumatora 162, pozostale wejscie ele¬ mentu logicznego 2% LUB stanowi pienwsze wej¬ scie 272 przeniesienia poczatkowego drugiego jed¬ nopozycyjnego pólsumatora I62 i jest podlaczone7 109 971 8 do jednego z wejsc elementu logicznego 282 I wy¬ twarzania pierwszego sygnalu kontrolnego. Dru¬ gie wejscie elementu logicznego 282 I podlaczone jest do wyjscia elementu logicznego 232 LUB.Wyjscie elementu logicznego 282 I podlaczone 5 jest do jednego z wejsc elementu logicznego 292 LUB kontroli, którego wyjscie stanowi wyjscie kontrolne 30a drugiego jednopozycyjnego pólsuma- tora I62. Wyjscie kontrolne 30i—304 kazdego z jed¬ nopozycyjnych pólsumaitorów I61—164 podlaczone 10 jest do jednego z wejsc elementu logicznego 17 LUB. Jedno z pozostalych wejsc elementu logicz¬ nego 29j LUB podlaczone jest do wyjscia elemen¬ tu logicznego 312 I wytwarzania drugiego sygnalu kontrolnego, a drugie wyjscie — do wyjscia ele- 15 mentu logicznego 322 I wytwarzania trzeciego sy¬ gnalu kontrolnego. Jedno wejscie elementu logicz¬ nego 3I2 I podlaczone jest do wyjscia elementu logicznego 332 I przeniesienia wtórnego, stanowia¬ cego wyjscie 342 wtórnego przeniesienia drugiego 20 jednopozycyjnego pólsumatora I62.Drugie wejscie elementu logicznego 3I2 I pod¬ laczone jest do wyjscia elementu logicznego 352 lub wytwarzania drugiego sygnalu kontrolnego.Jedno wejscie elementu logicznego 352 LUB pod- 25 laczone jest do jednego z wejsc elementu logicz¬ nego 362 I przeniesienia oraz do wejscia inWer¬ tera 372 i stanowi wejscie sumy pierwotnej dru¬ giego jednopozycyjnego pólsumatora 16*, podlaczo¬ ne do wyjscia 26i sumy pierwotnej pienwszego 30 jednopozycyjnego pólsumatora I61. Drugie wejscie elementu logicznego 352 LUB podlaczone jest do jednego z wejsc elementu logicznego 322 I i do wyjscia elementu logicznego 362 I, stanowiacego wyjscie 382 przeniesienia drugiego jednopofcycyj- 35 nego pólsumatora I62. Pozostale wejscie elementu logicznego 352 LUB podlaczone jest do wyjscia 2O2 elementu logicznego 192 I, stanowiacego wyj¬ scie pierwotnego przeniesienia drugiego jednopo¬ zycyjnego pólsumatoraI62. 40 Jedno z pozostalych wejsc elementu logicznego 252 podlaczone jest do jednego z pozostalych, wejsc elementu logicznego 232 LUB i stanowi pierwsze wejscie wtórnego przeniesienia drugie¬ go jednopozycyjnego pólsumatora 162, podlaczone 45 do wyjscia 343 wtórnego przeniesienia trzeciego pólsumaitora 163, pozostale wejscie elementu lo¬ gicznego 252 LUB podlaczone jest do pozostalego wejscia elementu logicznego 242 I, do pozostalego wejscia elementu logicznego 232 LUB oraz do wyj- so scia elementu logicznego 392 LUB analizy prze¬ niesienia, którego pierwsze i drugie wejscie sta¬ nowia odpowiednio drugie wejscie pierwotnego przeniesienia i drugie wejscie wtórnego przenie¬ sienia drugiego jednopozycyjnego pólsumatora 162. 55 Wyjscie elementu logiczego 242 I podlaczone jest do pozostalego wejscia elementu logicznego 362 I do jednego z wejsc elementu logicznego 332 I, któ¬ rego drugie wejscie podlaczone jest do wyjscia inwartera372. 8< Wyjscie elementu logicznego 252 LUB stanowi wyjscie 402 sumy posredniej drugiego jednopozy¬ cyjnego pólsumatora I62, a pozostale wejscie ele¬ mentu logicznego 322 I stanowi wejscie przenie¬ sienia drugiego jednopozycyjnego pólsumatora I62, 65 podlaczone do wyjscia 383 przeniesienia (i + 1)— tego, to znaczy trzeciego, jednopozycyjnego pólsu¬ matora I63. Wejscie 272 pierwotnego przeniesienia drugiego jednopozycyjnegp pólsumatora I62 pod¬ laczone jest do wyjscia pierwotnego przeniesienia (i + 1)—tego, to znaczy trzeciego jednopozycyjnego pólsumatora I63 i do drugiego wejscia pierwotne¬ go przeniesienia (i—1)—tego, to znaczy pierwsze¬ go jednopozycyjnego pólsumatora I61. Wyjscie 343 wtórnego przeniesienia (i+1)—tego, to znaczy trzeciego, jadnopozycyjnego pólsumatora 163 pod¬ laczone jest do jednego z wejsc wtórnego prze¬ niesienia i—tego, tzn. drugiego, jednopozycyjnego pólsumatora I62 oraz do drugiego wejscia wtór¬ nego przeniesienia (i—1)—tego, to znaczy pierw¬ szego, jednopozycyjnego pólsumatora I61.Wyjscie 262 sumy pierwotnej i—tego (drugiego) jednopozycyjnego pólsumatora I62 podlaczone jest do wejscia sumy pierwotnej (i+l)-ntego, to znaczy trzeciego, jednopozycyjnego pólsumaitora I63.Wszystkie wyjscia 38i—384 wszystkich jednopo- zycyjnych pólsumatorów 161^164 stanowia wielo- pozycyjne wyjscie przeniesienia n-pozycyjnego pólsumatora 1 (fig. 1), a wszystkie wyjscia 40i— 404 (fig. 2) sumy posredniej wszystkich jednopo¬ zycyjnych pólsumatorów I61—164 tworza wielopo- zycyjne wyjscie sumy posredniej n-pozycyjnego pólsumatora 1.Elementy logiczne 182 LUB, 222 LUB, 252 LUB przeznaczone do ksztaltowania sygnalów sumy pierwotnej i sumy posredniej jednopozycyjnego pólsumatora 162. Elementy logiczne 392 LUB i 252 LUB sluza równiez do ksztaltowania sygnalów sumy posredniej, a element logiczny 192 jest prze¬ znaczony do ksztaltowania sygnalu pierwotnego przeniesienia. Element logiczny 24i I oraz ele¬ ment logiczny 362 I sa przeznaczone do ksztalto¬ wania sygnalu przeniesienia, a elementy logicz¬ ne 242 I, 332 I oraz inwerter 372 sa przeznaczone do ksztaltowania sygnalu wtórnego przeniesienia.Element logiczny 232 LUE oraz element logi¬ czny 282 I sa przeznaczone do ksztaltowania pierwszego sygnalu kontrolnego. Element logicz¬ ny 352 LUB oraz element logiczny 3I2 sa prze¬ znaczone do ksztaltowania drugiego sygnalu kon¬ trolnego, a element logiczny 322—trzeciego sygna¬ lu kontrolnego. Element logiczny 292 LUB jest przeznaczony do ksztaltowania kontrolnego sygna¬ lu bledu na wyjsciu kontrolnym 3O2 jednopozycyj¬ nego pólsumatora I62. Jednopozycyjne pólsumato- ry I61, 163 i 164 sa zrealizowane w ukladzie, ana¬ logicznym do opisanego.Na fig. 3 przedstawiono schemat ideowy urza¬ dzenia 4 przepisywania informacji zawierajacego dwie komórki 41i i 422 przepisywania informacji o jednakowej budowie. Dla przykladu komórka 412 przepisywania zawiera element opózniajacy 422 przeznaczony do opózniania impulsu o czas x wiekszy od czasu ksztaltowania wszystkich syg¬ nalów wyjsciowych przez dwa sasiednie jednopo¬ zycyjne pólsumatory 163 i 164 (fig. 2), których wyjscia sumy posredniej i przeniesienia podlaczo¬ ne sa odpowiednio do dwóch jednopozycyjnych wejsc 63 i 64 oraz do dwóch jednopozycyjnych wejsc 73 i 74 komórki 412. Wszystkie jednopozy-1091 9 cyjne wejscia 63, 64, 62 i 61 a taikze jednopozycyj- ne wejscia 74, 7a, 72 i 7i komórek 412 i 41i stano¬ wia odpowiednio wielopozycyjne wejscie 6 sumy posredniej i wielopozycyjne wejscie 7 przeniesie¬ nia (fig. 1) ukladu4. 5 Jednopozycyjne wejscie 64 (fig. 3) sumy posred¬ niej stanowi jedno z wejsc elementu logicznego 432 I sumy posredniej pozycji bardziej znaczacej, jednopozycyjne wejscie 63 sumy posredniej stano- wi wejscie elementu logicznego 442 I sumy po- 10 sredniej pozycji znaczacej. Wyjscia elementów lo¬ gicznych 432 i 442 tworza dwupozycyjne wyjscie sumy posredniej komórki 412 przepisywania. Jed¬ nopozycyjne wejscia 74 i 73 przeniesienia sa od¬ powiednio jednymi z wejsc elementu logicznego i* 452 I przeniesienia pozycji bardziej znaczacej i ele¬ mentu logicznego 462 I .przeniesienia pozycji mniej znaczacej, których wyjscia tworza dwupozycyjne wyijlscia przeniesienia Skonrónki 412 przepisywania informacji. 20 Drugie wejscia elementów logicznych 432, 44a, 452 i 462 I podlaczone sa do wyjscia elementu 422 opózniajacego. Wyjscie elementu 422 opózniajacego podlaczone jest do wejscia elementu 42i opóznia¬ jacego komórki 41i przepisyiwania, a /wyjscie ele- * mentu 42x opózniajacego stanowi wyjscie steruja¬ ce urzadzenia 4 przepisywania informacji. Wszy¬ stkie dwupozycyjne wyjscia sumy posredniej oraz dwupozycyjne wyjscia przeniesienia komórek 41i i 412 przepisywania tworza odpowiednio wielopo- *° zycyjne wyjscia sumy posredniej i przeniesienia urzadzenia 4 przeznaczonego do sekwencyjnego przepisywania informacji z nipozycyjnego pólsu- miaitora 1 (fig. 1) do urzadzenia 8 przeksztalcania kodów, poczynajac od pozycji bardziej znaczacej, ^ i w miare ksztaltowania sygnalów sumy posred¬ niej i przeniesienia na wyjsciach 40i—404 i 38i— —384 jednopozycyjnych pólsumatorów I61—164.Na fig. 4 przedstawiono schemat ideowy ukla¬ du 8 przeksztalcania kodów Fibonacciego przez/na- *° czonego do przeksztalcania kombinacji kodowych sumy posredniej i przeniesienia w minimalna po¬ stac kodu Fiibonacciego sumy koncowej. Urzadze¬ nie 8 zawiera (n+ 1), tzn. piec, komórek 47i—475 przeksztalcania, majacych jednakowa budowe 45 i przeznaczonych do realizacji operacji splotu w odpowiednich pozycjach kombinacji kodowych.Wejscia informacyjne 9i—04 komórek 47i—474 tworza wielopozycyjne wejscie 9 (fig. 1) sumy po¬ sredniej urzadzenia 8, natomiast wejscia informa- 50 cyjne 10i—104 (fig. 4) tychze komórek 47i—474 tworza wielopozycyjne wejscie 10 (fig. 1) przenie¬ sienia ukladu 8. Wejscia informacyjne 95 i 105 (fig. 4) piatej komóriki 475 podlaczone sa do lacza zero¬ wego, sama zas piata komórka 475 jest przezna- 55 czona do przechowywania i przeksztalcania kodu w tym przypadku, gdy liczba pozycji kodu sumy koncowej przewyzsza liczbe pozycji kodów sklad¬ ników wejsciowych.Wyjscia kontrolne 48i—485 wszystkich komórek 60 47i—475 podlaczone sa do wejsc elementu logicz¬ nego 49 LUB kontroli ukladu 8, na którego wyj¬ sciu ksztaltuje sie sygnal bledu, swiadczacy o nieprawidlowym dzialaniu . komórek 47i—475.Pierwsze wyjscie 50i—505 sprzezenia kazdej z ko- 65 morek 47i—475 podlaczone jest do jednego z wejsc elementu logicznego 51 LUB analizy procesu nie¬ ustalonego przeznaczonego do ksztaltowania syg¬ nalu procesu nieustalonego w urzadzennu 8. Wyj¬ scie elementu logicznego 51 LUB podlaczone jest do wejscia inwentera 52 oraz do wejscia filtru elektrycznego 53, którego stala czasowa jest wiek¬ sza od maksymalnego czasu trwania procesu nie¬ ustalonego zachodzacego w urzadzeniu 8 podczas przeksztalcania kodów. Wyjscie filtru 53 podla¬ czone' jest do pozostalego wejscia elementu logi¬ cznego 49 LUB.Wyjscie inwentera 52 podlaczone jest do jedne¬ go z wejisc ellemenitu logicznego 54 I zakonczenia sumowania, którego wyjscie stanowi wyjscie 14 sygnalu zakonczenia sumowania sumatora. Drugie, wejscie elementu logicznego 54 I podlaczone jest do wyjscia ijedymfcoweigo przerzutnika 55 zakoncze¬ nia operacji i przepisywania informacji, którego wejscie jedynikowe stanowi wejscie sterujace 11 urzadzenia 8 przeksztalcania. Kazda z komórek przeksztalcania, np. komórka 472, zawiera prze- rzutnik 562 sumy posredniej oraz przerzutnik 572 przeniesienia, których wejscia jedynkowe stano¬ wia odpowiednio wejscia informacyjne 92 i 10? komórki 472 przeksztalcania.Wejscie zerowe 582 przerzutnika 562 podlaczone jest do wyjscia elementu logicznego 592 I anali¬ zy, przeznaczonego do analizowania stanu prze¬ rzutnika 572. Jedno wejscie 602 elementu logicz¬ nego 592 podlaczone jest do zerowego wyjscia przerzutnika 572 a jego drugie wyjscie 6I2 podla¬ czone do wejscia zerowego przerzutnika 572 oraz do wyjscia elementu logicznego 622 LUB przezna¬ czonego do ksztaltowania sygnalu kasowania usta¬ wiajacego przerzutnik 572 w stan zerowy. Jedno wejscie logicznego elementu 622 LUB podlaczone jest do elementu wyjscia logicznego 632 I splotu przeznaczonego do ksztaltowania sygnalu splotu pozycji w kombinacji kodowej. Wyjscie elemen¬ tu logicznego 632 stanowi pierwsze wyjscie 502 sprzezenia komórki 472 przeksztalcania. Pierwsze wejscie elementu logicznego 632 I stanowi pierw¬ sze wejscie sprzezenia komórki 472, podlaczone do jednopozycyjnego wyjscia 13i sumy pierwszej ko¬ mór/ki 47i przeksztalcania. Drugie wejscie elemen¬ tu logicznego 632 stanowi drugie wejscie 642 sprze¬ zenia komórki 472, podlaczone do drugiego wyj¬ scia sprzezenia komórki 473.Pozostale wejscie elementu logicznego 632 I podlaczone gest do wyjscia jedyinkoweigo prze¬ rzutnika 562, stanowiacego jednopozycyjne wyj¬ scie 132 sumy drugiej komóriki 472. Zerowe wyj¬ scie przerzutnika 562 jest- drugim wyjsciem sprze¬ zenia drugiej komórki 472 i jest podlaczone do jednego z wejisc elementu logicznego 652 I kontro¬ li komórki 472. Wyjscie elementu logicznego 652 I jest kontrolnym wyjsciem 482 drugiej komórki 472, a pozostale zas wejscie podlaczone jest do wyjscia jedynkowego przerzutnika 572. Pierwsze wyjscie 503 sprzezenia (i+l^-tej, tzn. trzeciej, ko¬ móriki 473 podlaczone jest do trzeciego wejscia sprzezenia (i+2)—tej, tzn. czwartej, komórki 474, stanowiacego wejscie liczace przerzutnika 562, oraz do czwartego wejscia sprzezenia i—tej, tj. dru-109 971 11 12 giej, komórki 472, stanowiacego pozostale wejscie elementu logicznego 622 LUB. ' Pierwsze wyjscie 505 sprzezenia piatej komórki 475 podlaczone jest do wejscia jedynkowego prze- rzutnika 66, przeznaczonego równiez do przecho¬ wywania informacji w przypadku, gdy liczba po¬ zycji kodu sumy koncowej przewyzsza liczbe po¬ zycji kodów skladników wejsciowych. Jednopozy- cyjne wyjscia 13i—135 komórek 47i—475 oraz je- dynkowe wyjscie 13* przerzutnika 66 stanowia wielopozycyjne wyjscie informacyjne 13 (fig. 1) sumatora, z którego odczytuje sie kombinacje ko¬ dowa sumy koncowej.Wyjscie elementu logicznego 49 LUB (fig. 4) podlaczone jest do jednego z wejsc elementu lo¬ gicznego 67 LUB kontroli sumatora, którego dru¬ gie wejscie jest kontrolnym wejsciem 12 urza¬ dzenia 8 przeksztalcania kodów Fibonacciego.Wyjscie elementu logicznego 67 LUB jest kon¬ trolnym wyjsciem 15 sumatora.Sumator kodów dziala nastepujaco. Kombina¬ cje kodowe liczb przedstawionych minimalnej po¬ staci kodów Filbonacciego sa doprawadizane do wielopozycyjnych wejsc 2 i 3 nipozycyjnego pól- sumatora 1, w którym nastepuje proces ksztalto¬ wania kombinacji kodowych sumy posredniej i przeniesienia, poczynajac od pozycji bardziej znaczacych do mniej znaczacych kodu Fibonac¬ ciego, przy czym kombinacje kodowe sumy po¬ sredniej i przeniesienia beda mialy postac róz¬ niaca sie od minimaOnej.Jednoczesnie z doprowadzeniem do wielopozy¬ cyjnych wejsc 2 i 3 sygnalów skladników, do wejscia sterujacego 5 podawany jest sygnal prze¬ pisywania informacji, po odebraniu którego uklad 4 przepisywania realizuje przesylanie informacji z nipozycyjnego pólsumatora 1 do urzadzenia 8 przeksztalcania kodów Filbonacciego. Proces prze¬ pisywania informacji w urzadzeniu 4 nastepuje sekwencyjnie w czasie poczynajac od jednopozy- cyjriych pólsumatorów 164 i 16$ (fig. 2), przypo¬ rzadkowanych bardziej znaczacym pozycjom kodu Fibonacciego. W miare doprowadzenia kombina¬ cji kodowych sumy posredniej i przeniesienia do urzajdzenia 8 przeksztalcania urzadzenie 8 realizu¬ je operacje przeksztalcania kombinacji kodowych w minimalna postac kodu filbonacciego, przed¬ stawiajacego soba sume koncowa.Po zakonczeniu procesu przepisywania informa¬ cji na wyjsciu sterujacym ukladu 4 ksztaltuje sie sygnal swiadczacy o zakonczeniu procesu przepisywania, doprowadzany nastepnie do wej¬ scia sterujacego 11 ukladu 8, zapamietywany przez przerzutnik 55 (fig: 4) ukladna 8. Po nadej¬ sciu sygnalu zakonczenia przepisywania oraz po zakonczeniu procesu przeksztalcania na wyjsciu 14 urzadzenia 8 ksztaltuje sie sygnal zakonczenia sumowania. W przypadku zaklócen w dzialaniu n-pozycyjnego pólsumatora 1 (fig. 1) i urzadze¬ nia 8, na kontrolnym wyjsciu 15 sumatora ksztal¬ tuje sie sygnal jedynkowy swiadczacy o niepra¬ widlowym dzialaniu sumatora.Proces ksztaltowania kombinacji kodowych su¬ my posredniej i przeniesienia realizowany jest w n-pozycyjnym pólsumaitorze 1 (jnp. dla n=4) w sposób nastepujacy. Przy doprowadzeniu do wie¬ lopozycyjnych wejsc 2 i 3 kombinacji kodowych pierwszego skladnika (np. 1010) i drugiego skla¬ dnika (np. 1010) rozpoczyna sie etap ksztaltowa- s nia pierwszej sumy pierwszego przeniesienia w jednopozycyjnych pólsumatorach 16i—164 (fig. 2) [pamietajmy, ze odczytywanie pozycji odbywa sie z prawa na lewo]. Dla przykladu w jednopozy- J^jnym pólsumatorze 162 przy doprowadzeniu sy- gnalów jedynkowych do jednopozycyjnych wejsc 22 i 32, na wyjsciu elementu logicznego 18j LUB oraz na wyjsciu elementu logicznego 19j I poja¬ wiaja sie sygnaly jedymkowe. Sygnal jedymkowy z wyjscia elementu logicznego I82 LUB przecho- dzi przez elementy logiczne 222 i 252 LUB do wyjscia 402 sumy posredniej oraz do wyjscia 262 pierwszej sumy jednopozycyjnego pólsumatora 162, a wyjscia 262 ten sam sygnal doprowadzania sie do wejscia sumy pierwotnej trzeciego jednopazy- cyjnego pólsumatora 163. Obecny na wyjsciu 26j sygnal stanowi sygnal sumy pierwotnej dla dru- Sygnal jedymkowy z wyjscia elementu logicz¬ nego 192 I, stanowiacy sygnal przeniesienia, do- prowadza sie do wejscia 27i przeniesienia pier¬ wotnego pierwszego jednopozycyjnego pólsumato¬ ra I61, gdzie przez swój element logiczny LUB sumy pierwotnej (nie uwidoczniany na fig. 2), analogiczny do elementu 22* LUB, przechodzi do wyjscia 26i i dalej do wejscia sumy pierwotnej drugiego jednopozycyjnego pólsumaitora 162. Przez element logiczny LUB wytwarzania pierwszego sygnalu kontrolnego (nie uwidoczniony na fig. 2), analogiczny do elementu logicznego 252, ten syg- nal jedynkowy przechodzi do wyjscia 40i sumy posredniej. Procesy tworzenia sygnalów sumy po¬ sredniej w jednopozycyjnych pólsumatorach I61, I63 i I64 przebiegaja analogicznie do wyzej opi¬ sanego. W rezultacie na wyjsciach 40i, 4O2, 403 i 404 40 pojawiaja sie sygnaly reprezentujace kombinacje kodowa 1111. Proces ksztaltowania kombinacji ko¬ dowej przeniesienia przebiega nastepujaco. Pa¬ mietajmy przy tym, ze wejsciowa kombinacja ko¬ dowa ma postac 1010. 45 W czwartym jednopozycyjnym póLsumatorze I64 z wyjscia elementu logicznego I, analizy skladni¬ ków, który jest podobny do elementu logiczne¬ go 192, syignal ijedymfcowy, tzn. sygnal pierwotne¬ go przeniesienia doprowadza sie do jednego wej- 50 scia 273 pierwotnego przeniesienia trzeciego jed¬ nopozycyjnego pólsumatora 163 i do drugiego wej- I scia pierwotnego przeniesienia drugiego jednopo¬ zycyjnego pólsumatora I62, tzn. do wejscia ele¬ mentu logicznego 392 LUB. Sygnal jedynkowy po 55 przejsciu przez element logiczny 392 LUB powo¬ duje pojawienie sie sygnalu jedynkowego na wyj¬ sciu elementu logicznego 242 I, który, z kolei, po¬ woduje pojawienie sie sygnalu jedynkowego na wyjsciu elementu logicznego 362 I, a wiec i na eo wyjsciu 382 przeniesienia drugiego jednopozycyjj- nego pólsumatora 164. Proces ksztaltowania syg¬ nalów przeniesienia nie zachodzi w czwartym, trzecim i pierwszym jednopozycyjnym pólsuma¬ torze 164, I63 i I61, poniewaz w drugich wejsciach 65 pierwotnego przeniesienia tych jednopozycyjnych13 109 971 14 pólsumatorów wystepuja sygnaly zerowe. Z tego powodu na wyjsciach 384, 383, 382 i 38i przeniesie¬ nia zapisana bedzie kombinacja kodowa przenie¬ sienia DO 10.Rozpatrzmy drugi przyklad sumowania kodów Fibonacciego skladników 1010 i 1000. Procesy ksztaltowania sygnalów sumy posredniej i prze¬ niesienia w czwartym jednopozycyjnym pólsuma- torze 164, w trzecim I63 i w pierwszym I61 prze¬ biegaja podobnie jaik w przypadku, opisanym po¬ wyzej.W drugim jednopozycyjnym pólsumatorze I62 sygnal jedynikowy na jednym z wejsc elementu logicznego 182 LUB powoduje ksztaltowanie syg¬ nalu jedymkowego na wyjsciu 4O2 sumy posred¬ niej. Ze wzgledu na to, ze jeden z sygnalów wej¬ sciowych jest sygnalem zerowym, na wyjsciu ele¬ mentu logicznego 192 I, to znaczy na wyjsciu pierwotnego przeniesienia drugiego jednopozycyj¬ nego pólsumatora 162 i na wejsciu 27i pierwotne¬ go przeniesienia pierwszego jednopozycyjnego pól¬ sumatora I61 pojawia sie sygnal zerowy. Ponie¬ waz na wejsciach 2i i 3i obecne sa sygnaly zero¬ we, to na wyjsciu 26i sumy pierwotnej pierwsze¬ go jednopozycyjnego pólsumatora I61 obecny be¬ dzie sygnal zerowy, który po przejsciu przez in- werter 372 drugiego jednopozycyjnego pófosumato- jra Hfe, doprowadza do wytworzenia sygnalu je¬ dymkowego na jednym z wejsc elementu logicz¬ nego 332 I.Do jednego wejscia 273 pierwotnego przeniesie¬ nia trzeciego jednopozycyjnego pólsumatora I63 i do drugiego wejscia pierwotnego przeniesienia drugiego jednopozycyjnego pólsumaitora Hfe z czwartego jednopozycyjnego pólsumaitora I64 do¬ prowadza sie sygnal jedynkowy z wyjscia ele¬ mentu logicznego I analizy skladników, podobne¬ go do elementu logicznego 192 I, na skutek czego na wyjsciu elementu logicznego 392 LUB pojawia sie sygnal jedynkowy powodujacy pojawienie sie sygnalu jedynkowego na wyjsciu elementu logi¬ cznego 242 I, a w nastepstwie — na wyjsciu ele¬ mentu logicznego 332 I, stanowiacym wyjscie 342 przeniesienia wtórnego drugiego jednopozycyjnego pólsumatora lfe podlaczonym do jednego z wyjsc elementu logicznego LUB sumy posredniej, po¬ dobnego do elementu 252 LUB.W rezultacie sygnal jedynkowy z wyjscia 342 przechodzi do wyjscia 40i sumy posredniej. Skut¬ kiem tego w wielopozycyjnych wyjsciach prze¬ niesienia i sumy posredniej nnobzycyjnego pólsu¬ matora 1 zostana zapisane kombinacje kodowe 0000 i 1111 przeniesienia i sumy posredniej odpo¬ wiednio.Rozpatrzmy proces kontroli dzialania n-pozy- cyjnego pólsumaitora na przykladzie sumowania nastepujacych dwóch kodów Fibonacciego: 0100 i 0100. Proces zachodzacy w tym przypadku, jest podobny do wyzej opisanego. Sygnal jedynkowy obecny na wejsciu 272 pierwotnego Fjrzeniesienia, przechodzi do jednego z wejsc elementu logicz¬ nego 28s I. Jesli omylkowo w jednym z wejsc 22 lub 32 pojawi sie sygnal jedynkowy, to przecho¬ dzi on takze do jednego z wejsc elementu logi¬ cznego 2% I. W wyniku czego sygnal jedynkowy z wyjscia elementu logicznego 282 I przechodzi do wyjscia elementu logicznego 292 LUB kontro¬ li, stanowiac sygnal bledu. W tym przypadku, gdy omylkowo pojawia sie sygnal jedynkowy na wyjsciu 344 wtórnego przeniesienia czwartego jednopozycyjnego pólsumartora 164 albo na jego wyjsciu pierwotnego przeniesienia, podlaczonym do wejscia 273 oraz do elementu logicznego 392, na wyjsciu elementu logicznego 392 pojawia sie sygnal jedynkowy, który po przejsciu przez ele¬ menty logiczne 232 LUB, 282 I i 292 LUB dopro¬ wadza sie do pojawienia sie sygnalu jedynkowe¬ go, ito znaczy sygnalu bledu, na wyjsciu kontrol¬ nym 302.Jezeli omylkowo sygnal jedynkowy pojawi sie na wyjsciu 343 wtórnego przeniesienia trzeciego jednopozycyjnego pólsumatora 163, to po przejsciu przez element logiczny 232 LUB, element logiczny 282 LUB oraz element logiczny 292 LUB, dopro¬ wadza on do pojawienia sie sygnalu jedynkowe¬ go tzn. sygnalu bledu, na wyjsciu kontrolnym 32.Nalezy zwrócic uwage, ze obecnosc inwertera 372 oraz isitndenie polaczenia miedzy wyjsciem ele¬ mentu logicznego 192 Ii wyjsciem 26i sumy pier¬ wotnej poprzez element logiczny LUB sumy. pier¬ wotnej pierwszego jednopozycyjnego pólsumaitora I61, analogiczny do elementu logicznego 242, wy¬ klucza mozliwosc jednoczesnego pojawiania sie sygnalów jedynkowych na wyjsciu 342 wtórnego przeniesienia i przynajmniej na jednym z wejsc elementu logicznego 352 LUB. A gdyby z powodu niesprawnosci ukladu, sygnaly jedynkowe poja¬ wily sie jednoczesnie, na wyjsciu 342 oraz co najmniej na jednym z wejsc elementu logiczne¬ go 3^ LUB, ,to w' tym przypadku sygnal jedyn¬ kowy przechodzi przez element logiczny 312 I i 292 LUB do kontrolnego wyjscia 302.Nalezy zwrócic równiez uwage, ze przy pra¬ widlowym dzialaniu n-pozycyjnego pólsumatora 1 podczas sumowania kodów Fibonacciego, przed¬ stawionych w postaci minimalnej, niemozliwe jest jednoczesne pojawienie sie sygnalów jedyn¬ kowych, mp. w wyjsciach 382 i 3183 drugiego i trze¬ ciego jednopozycyjnego pólsumatora 162 i I63. Je- zeM na skutek usterek w dzialaniu ukladu wspom¬ niane sygnaly jedynkowe pojawiaja sie jednocze¬ snie, wówczas na wyjsciu elementu logicznego 322 I powstaje sygnal jedynkowy, który przechodzac przez element logiczny 292 LUB dostaje sie do kontrolnego wyjscia 302 w postaci sygnalu bledu, a pojawienie sie sygnalu bledu chociazby na jed¬ nym z wyjsc kontrolnych 30i—304 powoduje poja¬ wienie sie sygnalu jedynkowego na wyjsciu ele¬ mentu logicznego 17 LUB, stanowiacym wyjscie kontrolne n^pozycyjnego pólsumatora 1.Urzadzenie 8 przepisywania informacji dziala nastepujaco. Kombinacje kodowe sumy posredniej i przeniesienia z wyjsc n-pozycyjnego pólsumato¬ ra 1 (fig. 1) sa doprowadzone do wielopozycyj¬ nych wejsc 6 i 7 ukladu 4.' Rozpatrzmy przypa¬ dek przepisywania kombinacji kodowych przenie¬ sienia 0010 i sumy posredniej #1111, otrzymanych w pierwszym przykladzie. Sygnal przepisywania doprowadzony jest do wejscia sterujacego 5 jed- 95 40 45 50 55 60109 971 16 noczesnie z doprowadzeniem kombinacji kodo¬ wych skladników do wielopozycyjnych wejsc 2 i 3.Na wyjsciu elementu 422 (fig. 3) opózniajacego, a wiec na wejsciach elementów logicznych 43, 44, 452 i 462 pojawia sie sygnal sterujacy po uplywie czasu opózniania t, który to czas opózniania t jest wiekszy od czasu potrzebnego do uzyskania wartosci dwóch pozycji bardziej znaczacych w czwartym 164 (fig. 2) i trzecim 163 jednopozycyj- nym pólsuma/torze. Po zakonczeniu procesu ksztal- towania sygnalów 00 i 11 pozycji bardziej zna¬ czacych sumy posredniej i przeniesienia sygnaly te sa doprowadzane do jednopozycyjnych wejsc 64 i 63 (fig. 3) i 74, 73 komórki 412 przepisywania, a nastepnie do wejsc elementów logicznych 432, 442, 452 i 462 I.Do drugich wejsc elementów logicznych 432—452 I po uplywie czasu t doprowadzony zostaje sygnal jedynkowy z wyjscia elementu 422 opózniajacego, wskutek czego nastepuje dokladne odtworzenie informacji wejsciowej na wyjsciach elementów logicznych 432—462 I. Ten sam sygnal jedynkowy z wyjscia elementu 422 opózniajacego wyzwala element 42i opózniajacy, na którego wyjsciu po uplywie czasu x pojawia sie równiez sygnal je¬ dynkowy i nastepuje przepoisywanie sygnalów przeniesienia 10 i sumy posredniej 11 pozycji mniej znaczacych. W. ten sposób informacja na wyjsciach komórek 412 i 41i ukazuje sie z prze¬ sunieciem o czas opózniania t.Sygnal jedynkowy przekazywany z wyjscia ele¬ mentu 42i opózniajacego po uplywie czasu t od momentu pojawienia sie sygnalu na wejsciu ste¬ rujacym 5 pojawia sie na wyjsciu sterujacym urzadzenia 4, a wiec na wyjsciu 11 sterujacym (fig. 1) urzadzenia 8. Po doprowadzeniu sygnalów przeniesienia 00 i sumy posredniej 11 wejisc 94, 93, 104 i IO3 komórek 474 (fig. 4) i 473 przeksztalcania urzadzenia 8, w wymienionycih komórkach rozpo¬ czyna sie proces przeksztalcania kombinacji ko¬ dowych w postac rninimailna kodów Ftibonacciego.Proces przeksztalcania polega na realizacji ope¬ racji i1 splotu bardziej znaczacych pozycji trzeciej i czwartej kombinacji kodowej sumy posredniej do pozycji piatej: 011, której odpowiada piata Lii komórka 475. Znak f__U oznacza operacje splo¬ tu. Po doprowadzeniu sygnalu jedymkowego do wejsc jedymkowych przerzuitniików 564 i 563 na ich wyjsciach jedynkowych ksztaltuja sie sygna¬ ly jedymkowe, które po przejsciu przez elementy logiczne 634 LUB i 624 I komórki 474 i elementy logiczne 633 i 623 komórki 473, sa doprowadzane do wejsc 614 i 6I3 elementów logicznych I 594 i 593, na których drugich wejsciach 604 i 6O3 obecny jest sygnal jedynkowy, doprowadzony z wyjsc zerowych przerziuitników 57* i 573, w wyni¬ ku czego na wyjsciach elementów logicznych 594 i 593 ksztaltuja sie sygnaly jedynkowe, które po doprowadzeniu ich do wejsc zerowych 584 i 583 przerzutników 564 i 563, ustawiaja te przerzutniki w stan zerowy.Impuls jedynkowy z wyjscia elementu logiczne¬ go 634 I, doprowadzony do wejscia liczacego prze¬ rzutnika 565 piatej komór/ki 475, jest zapamiety¬ wany tym przerautnikiem, a po przejsciu przez element logiczny 51 LUB, zostaje przeksztalcony przez inwenter 52 w sygnal zerowy, zabraniajacy wytworzenie sygnalu jedymkowego na wyjsciu elementu logicznego 54 I, tzn. na wyjsciu 14 sy¬ gnalu zakonczenia sumowania. Po zakonczeniu procesu splotu dwóch bardziej znaczacych pozycji 11 kombinacji kodowej sumy posredniej w prze- rzutnikach 66, 565, 564 i 663 zapisane zostana odpo¬ wiednio wartosci 0100, doprowadzone do jedno- pozycyjnych wejsc 136, 135, 134 i 133 sumy.Po uplywie czasu t opózniania od momentu do¬ prowadzenia sygnalów sumy posredniej i przenie- sienia do wejsc 94, 93, 104 i 103). do wejsc 92 i 9i doprowadzane sa sygnaly pozostalych dwóch po¬ zycji kodu sumy posredniej: 11, a do wejsc IO2, 10i — sygnaly pozostalych dwóch pozycji kodu przeniesienia: 10. Jednoczesnie z wyjscia urzadze- nia «4 (fig. 1) do wejscia sterujacego 11 urzadze¬ nia 8 doprowadzany jest sygnal jedynkowy za¬ konczenia przepisywania, który przerzuca prze¬ rzutnik 55 (fig. 4) w stan jedynkowy, powodu¬ jac pojawienie sie na jednym z wejsc elementu logicznego 54 I sygnalu jedynkowego. Po nadej¬ sciu sygnalów sumy posredniej i przeniesienia, przerzutniki 562, 572 i 56i przechodza w stan je¬ dynkowy, przerzutnik 57i pozostaje w stanie ze¬ rowym.Na wejsciu 602 elementu logicznego 592 I obec¬ ny jest zerowy sygnal z wyjscia zerowego prze- rzutnika 572, zabraniajacy pojawienie sie sygnalu jedynkowego na wyjsciu, elementu logicznego 592 I. Poniewaz przerzutmiik 563 znajduje sie w as stanie zerowym, na jego wyjsciu zerowym, a wiec i na wejsciu 642xi na odpowiednim wejsciu ele¬ mentu logicznego 632 I obecny jest sygnal jedyn¬ kowy. Poniewaz z wyjsc jedynkowych przerzut¬ ników 562 i 56i doprowadzane .sa sygnaly jedyn- 40 kowe do pozostalych wejsc elementu logicznego 632 I na wyjsciu tego elementu 632 I pojawia sie równiez sygnal jedynkowy, który przechodzac przez element logiczny 622 LUB do zerowego wej¬ scia przerzutnika 572 przerzuca ten przerzutnik w 45 stan zerowy. Sygnal jedynkowy z wyjscia ele¬ mentu logicznego 632 doprowadza sie równiez do wejscia elementu logicznego 62i komórki 47i, a z jego wyjscia — do wejscia elementu logicznego 59i I, na którego drugim wejsciu jest równiez 50 obecny sygnal jedynkowy z wyjscia zerowego przerzutnika 57i.W wyniku na wyjsciu elementu logicznego 59i I pojawia sie sygnal jedynkowy, który dostajac sie do wejscia zerowego przerzutnika 56i, przerzuca 55 go w stan zerowy. Poza tym sygnal jedynkowy z pierwszego wyjscia 5O2 sprzezenia drugiej ko- mómki 472 zostaje doprowadzony równiez do licza¬ cego wejscia przerzutnika 56s trzeciej komórki 473 i przestawia przerzutnik 563 w stan jedynkowy. 60 Ten sam sygnal jedynkowy z pierwszego wyjscia 502 sprzezenia doprowadza sie do jednego z wejsc elementu logicznego 51 LUB oraz do inwertera 52, wywolujac pojawienie sie sygnalu zerowego na jego wyjsciu. Ten sygnal zerowy zostaje do- 65 prowadzony do elementu logicznego 54 I, dzieki109 S 17 czemu na wyjsciu 14 nie pojaiwi sie sygnal za- ^ konczenia sumowania. Na tym etapie w prze- rzutnikach 66, 565—56i zapisana jest kombinacja kodowa 010110, w przerzutnikach 57s-^57i — za¬ pisana jest zerowa kombinacja kodowa 00000, 5 wskutek czego na wejsciach 60i—605 elementów logicznych 59i^595 I pojawia sde sygnal jedynko- wy. Postac kombinacji kodowej 011, zapisanej tu w przerzutnikach 564, 563-i 562 komórek 474, 473 io i 472 rózni sie od minimalnej postaci kodu Fibo¬ nacciego. Spelniany jest wiec warunek realizacji splotu tych pozycji. Proces przebiega podobnie do wyzej opisanego i w wyniku w przerzuftinikach 66, 565—56i zapisana zostanie kombinacja kodowa 15 011000. Ponownie spelniony zostaje warunek rea- t I I ¦ . - lizacji splotu piatej i czwartej pozycji do pozycji szóstej, której przyporzadkowany jest przerzutnik 66 z wejsciem jedynkowym, podlaczonym do 2(J pierwszego wyjscia 505 sprzezenia piatej komórki 475. Proces splotu przebiega w sposób wyzej opi¬ sany i w wyniku kombinacja kodoiwa przybiera postac 10000, co odpowiada postaci minimalnej kodu Fibonacciego sumy koncowej. Z reguly, w 25 procesie splotu przynajmniej na jednym z pierw¬ szych wyjsc 50i, 5O2, 503, 504 i 505 sprzezenia obecny jest sygnal jedynkowy, doprowadzany do wejscia inwentera 52 przez element logiczny, 51 LUB. Dlatego na wejsciu logicznego elementu ^ 54 I, podlaczonym do wyjscia inwertera 52, za¬ wsze w procesie splotu wystepuje sygnal zerowy, zabraniajacy pojawianie sie sygnalu jedynkowego w wyjsciu 14 zakonczenia sumowania.Po zakonczeniu procesu przeksztalcania, tzn. po 35 przeprowadzeniu wszystkich splotów na wszyst¬ kich pierwszych wyjsciach 50i—505 sprzezenia po¬ jawiaja sie sygnaly zerowe, w nastepstwie czego w wyjsciu 14 pojawia sie sygnal zakonczenia su¬ mowania, zezwalajacy na odczytywanie informacji 40 z wielopozycyjnego wyjscia informacyjnego 13 (fig. 1).Kontrola pracy urzadzenia* przebiega nastepuja¬ co. Jednym z warunków wlasciwej pracy opisa¬ nego sumatora jest warunek koniecznej obecnosci 45 sygnalu zerowego przeniesienia w przypadku wy¬ stepowania sygnalu zerowego sumy posredniej w tej samej pozycja, Niedotrzymanie .tych warun¬ ków powoduje, ze na wejsciach elementów lo¬ gicznych 65i^655 I (fig. 4), podlaczonych do ze- 50 rowych wyjsc przerzutników 56i—565 oraz do ze¬ rowych wyjsc przerzutników 57i^575, pojawiaja sie sygnaly jedyinkowe, co prowadzi do pojawia¬ nia sie sygnalów jedymkowych na kontrolnych wyjsciach 48i—485 komórek 47i—475. Sygnal ten 55 doprowadza sie do wyjscia kontrolnego 15 przez elementy logiczne 49 i 67 LUB, co swiadczy o nie- prawiidiowym dzialaniu sumatora.Przewidziano równiez w urzadzeniu $ mozliwosc • kontroli procesu splotu. W przypadku, gdy choc- 60 by na jednym z pierwszych wyjsc 50i—505 sprze¬ zenia obecny jest staly sygnal, którego czas trwa¬ nia jest wiekszy od czasu maksymalnego, nie¬ zbednego dla przeprowadzenia wszystkich splo¬ tów, to przejdzie on przez element logiczny 51 65 18 LUB do wejscia elektrycznego filtru 53 i po uply¬ wie czasu, wyznaczonego stala czasowa filtru 53 — ukaze sie na jego wyjsciu, a wiec i na kon¬ trolnym wyjsciu 15 sumatora.Wynalazek niniejszy pozwala zwiejkszyc szyb¬ kosc dzialania sumatora poprzez wyeliminowanie duzej liczby miikrocykli sumowania i poprzez sprowadzenie calego procesu sumowania do wy¬ konania jedynie dwóch operacji: operacja ksztal¬ towania sumy posredniej i przeniesienia oraz ope¬ racji przeksztalcania wszystkich kombinacji kodo¬ wych sumy posredniej i przeniesienia w kombi¬ nacje kodowa sumy koncowej, przedstaiwionej w postaci minimalnej kodu Fibonacciego. Szybkosc dzialania sumatora zwieksza sie równiez z powo¬ du równoleglego przeprowadzania operacji ksztal¬ towania sumy posredniej i przeniesienia oraz ope¬ racji przeksztalcania kodów Fibonacciego, dzieki zastosowaniu urzadzenia 8 przepisywania infor¬ macji.Przedstawiony suoiaitor ma wieksza. zdolnosc samokontralowania sie z powodu zwiekszenia kontrolnych relacji w kazdym jednopozycyjnym pólsumatorze 1, a takze dzieki kontroli procesu zapisywania informacji do urzadzenia 8 prze¬ ksztalcania oraz zachodzacego w nim procesu splotu pozycji dwojakowych. Szybkosc dzialania sumatora zwieksza sie równiez z powodu ustale¬ nia momentu zakonczenia sumowania, dzieki cze¬ mu zmniejsza sie sredni czas, niezbedny dla su¬ mowania pozycji kombinacji kodowych. PL