Przedmiotem wynalazku jest uklad cyfrowy syn¬ chronizacji pola, przeznaczony do przetwarzania informacji cyfrowej, zwlaszcza gdy taka infor¬ macja jest przetwarzana w celu transmisji i/lub zapisu tak, jak w rejestratorach magnetycznych.Zwlaszcza wynalazek dotyczy ukladów i sposo¬ bów dostarczania sygnalów cyfrowych, które sa samosynchronizujace i które ulatwiaja szeregowe zakodowanie informacji przy minimalizacji wyma¬ ganego pasma czestotliwosci.Z nastaniem transmisji danych cyfrowych ukla¬ dów transmisyjnych i rejestrujacych, zostala opra¬ cowana pewna liczba ukladów do kodowania da¬ nych w postaci cyfrowej. Podczas gdy pierwsze kody nie byly samosynchronizujace i dlatego wy¬ magaly oddzielnego zegara lub kanalu synchroni¬ zacji do zapewnienia wiarygodnego dekodowania, ostatnio zostaly opracowane i sa szeroko stosowane kody takie, jak niewracajacy do zera ze znakiem (MTZ-M), w którym sygnal taktujacy, czyli sygnal synchronizacji bitów, jest zawarty w kodzie danych dla umozliwienia samosynchronizacji i eliminacji oddzielnej sciezki synchronizacji czyli sciezki zega¬ rowej.Przy rejestracji NRZ-M zmiana stanu wystepuje tylko wtedy, gdy wystepuje cyfrowa jedynka, na¬ tomiast gdy wystepuje zero cyfrowe, zmiana stanu nie wystepuje. Zatem, ciag jedynek lub zer powo¬ duje przesuniecie poziomu skladowej staloprado- wej. io 20 25 Poniewaz taki kod nie daje mozliwosci okreslenia przedzialu jednostkowego, czyli bitowego, wiec nie jest samosynchronizujacy i na oddzielnych sciez^ kach musi byc dodawana informacja zegarowa, czemu towarzyszy strefa nosnika zapisu lab srodka transmisji, jak równiez ograniczenie maksymalnej gestosci zapisu z powodu potencjalnych bledów skosu. Pomimo tego, zapis NRZ jest stosowany w technice rejestracji ze wzgledu na wymagania do¬ tyczace pasma czestotliwosci i latwosc zastosowa¬ nia. -:-*#.S Poniewaz przypadkowe sekwencje jedynek i zer moga powodowac sekwencje impulsów o duzej równowaznej dlugosci fali, zostaly opracowane inne kody, takie jak modulacja fazy (PM). W ko¬ dach opartych o modulacje fazy pasmo jest zmniejszone do jednej oktawy, dzieki zapewnieniu sygnalu wyjsciowego dla kazdego bitu, bez wzgle¬ du na to, czy jest on jedynka czy zerem, co rów¬ niez sprawia, ze jest on kodem samosynchronizu- jacym.Poniewaz w kodach opartych o modulacje fazo¬ wa zero, na przyklad moze byc reprezentowane przez dodatnia zmiane stanu w srodku przedzialu bitowego, ciag jedynek lub zer mozna rozpatrywac jako generujacy czestotliwosc fo = l/c, gdzie c jest czasem trwania przedzialu jednostkowego czyli odpowiadajacym jednemu bitowi.Analogicznie, ciag bitów 1-0- 1-0 moze byc roz¬ patrywany jako generujacy czestotliwosc fo/2, co 119 1033 119 103 4 odpowiada okresowi dwa razy wiekszemu od czas a trwania przedzialu bitowego. Mozliwosc wytwarza¬ nia dwóch czestotliwosci charakterystycznych spra¬ wila, ze ten kod jest czasem nazywany kodem 2F.W celu wyeliminowania problemu okreslania biegunowosci zmian stanów zostal równiez opra¬ cowany kod Millera, znany takze jako kod z opóz¬ niona modulacja (DM = delay modulation), kod ze zmodyfikowana modulacja czestotliwosci (MFM —- = modified frecjuency modulation) lub kod 3F.Patrz opis patentowy Stanów Zjednoczonych Ame¬ ryki nr 3 108 261 (Miller).W tym kodzie jedynki sa reprezentowane przez zmiany stanu w okreslonym miejscu odpowiednich przedzialów bitowych, na przyklad w srodku prze¬ dzialów bitowych bez wzgledu na biegunowosc, a zera sa reprezentowane przez brak zmiany stanu w okreslonym miejscu przedzialu oraz przez zmia¬ ne stanu na poczatku przedzialu, gdy poprzedni bit jest równiez zerem. Tak wiec w tym systemie ciag jedynek lub zer spowoduje wytworzenie pierwszej czestotliwosci Fi = 1/2 c. Podobnie mozna latwo zauwazyc, ze ciag cyfr 1-0- 1-0 spowoduje wytworzenie drugiej czestotliwosci f2 = fi/2 = 1/4 c, natomiast ciag cyfr 1-0-0-1-0-0-1 spowoduje wy¬ tworzenie trzeciej czestotliwosci f3 = 2 fi/3 = 1/3 c.Mozliwosc wytworzenia trzech czestotliwosci spowodowala powstanie nazwy kod 3F. Podstawo¬ wa zaleta kodu Millera jest to, ze przy zasadniczo takiej samej szerokosci pasma, jak dla kodu NRZ, zostala zapewniona zdolnosc samosynchronizowa- nia, aczkolwiek kosztem koniecznosci generowania okresu równego 1/2 przedzialu bitowego, a zatem czestotliwosci taktujacej 2F, oraz niemozliwosci odzyskania wymaganej informacji fazowej, w celu prawidlowego dekodowania sygnalu z powrotem do postaci NRZ, az do odebrania ciagu 1-0-1.Oprócz takich ukladów ustalajacych synchroni¬ zacje bitów lub zdolnosc samosynchronizowania, wskazane jest równiez stosowanie takich forma¬ tów, w których przychodzace dane sa dzielone na bloki czyli pola danych, dzieki czemu mozna wsta¬ wic slowa sprawdzania przeklaman kodu, parzys- tósciiitp. Takie uklady wymagaja ponadto dodania specjalnego ciagu bitów jako slowo synchronizacji pola w celu oznaczenia-kazdego pola.Znane kody synchronizacji pola wymagaja zwykle stosowania okladów pamieci, w których cale. pole zostaje opózniona w tymczasowych pa¬ mieciach przy odczyde, a uklady synchronizatora pola przegladaja cale pole, w celu stwierdzenia obecnosci szczególnego zmieniajacego sie wzorca (patrz opis patentowy Stanów Zjednoczonych Ame¬ ryki nr 4 002 845).W jnnych uklatiach synchronizacji ramki bylo równiez proponowane wykorzystanie dlugiego im¬ pulsu takiego, jat powstajacy w kodzie Millera w przypadku ciagu zer, ale wada tego rozwiazania jest dodanie znacznej skladowej stalej, co znacznie zwieksza wymagania odnosnie pasma czestotli¬ wosci.Podobnie moze byc równiez stosowana wielka czestotliwosc, na przyklad czwarta lub wyzsza harmoniczna podstawowej czestotliwosci zegaro¬ wej, ale znów kosztem skomplikowania ukladu i wiekszego pasma czestotliwosci.Przedmiotem wynalazku jest cyfrowy uklad syn¬ chronizacji pola zawierajacy obwód przeznaczony 5 do ksztaltowania informacji cyfrowej w kodzie 3F z opózniona modulacja na podstawie sygnalu zako¬ dowanego w kodzie MRZ, zawierajacy element ALBO, którego jedno z wejsc jest polaczone ze zródlem sygnalu zakodowanego w kodzie MRZ, io bloku sterowania zapisem i generatora taktuja¬ cego, którego jedno z wyjsc, na którym uzyskuje sie sygnal o czestotliwosci zegarowej f0, jest po¬ laczone z drugim wejsciem elementu ALBO, oraz przerzutnik D, którego jedno z wejsc jest polaczone 15 z wyjsciem elementu ALBO, na którym uzyskuje sie sygnal dwufazowy, a wejscie sterujace — z dru¬ gim wyjsciem bloku sterowania zapisem i genera¬ tora taktujacego, na którym uzyskuje sie sygnal o czestotliwosci zegarowej 2f0, a na wyjsciu któ- 20 rego uzyskuje sie opózniony sygnal dwufatowy, oraz blok przeksztalcajacy sygnal dwufazowy w sygnal zakodowany w kodzie 3F, którego jedno z wejsc jest polaczone z wyjsciem przerzutnika D, a wejscie sterujace — z trzecim wyjsciem bloku 25 sterowania zapisem i generatora taktujacego, na którym uzyskuje sie sygnal blokowania pola.Zgodnie z wynalazkiem uklad cyfrowy synchro¬ nizacji pola zawiera przerzutnik J-K, którego jedno z wejsc dolaczona jest do wyjscia przerzutnika D, 30 a wejscie sterujace — do wyjscia bloku sterowa¬ nia zapisem i generatora taktujacego, i którego wyjscie, na którym uzyskuje sie sygnal wyjsciowy 4F, jest polaczone z wejsciem bloku podwajania czestotliwosci, do którego wyjscia dolaczone jest 35 pierwsze wejscie detektora sygnalu synchronizacji pola, na jednym z wyjsc którego uzyskuje sie syg¬ nal synchronizacji pola.Detektor sygnalu synchronizacji pola zawiera dekoder 3F/NRZ, na którego wyjsciu uzyskuje sie 40 sygnal NRZ, którego to dekodera jedno z wejsc jest polaczone z wyjsciem bloku podwajania cze¬ stotliwosci, detektor synchronizacji, którego jedne z wejsc sa polaczone z wyjsciem bloku podwaja¬ nia czestotliwosci i którego wyjscie stanowi wyj- 45 scie sygnalu synchronizacji pola, obwód petli fa¬ zowej, którego wejscia sa polaczone z wyjsciem bloku podwajania czestotliwosci, a wyjscie — z drugim wejsciem detektora synchronizacji. De¬ tektor synchronizacji zawiera zalaczony na wej- 50 sciu licznik pieciobitowy oraz zalaczony na wyf- sciu inwerter.W obwodzie petli fazowej wlaczone sa polaczone szeregowo detektor fazy, filtr dolnoprzepustowy i generator sterowany napieciowo, oraz bramke M sprzezenia zwrotnego, której pierwsze wejscie jest polaczone z jednym z wejsc detektora fazy pola¬ czonym z wyjsciem bloku podwajania czestotli¬ wosci, drugie wejscie jest polaczone z wyjsciem generatora sterowanego napieciowo, a wyjscie — 50 z drugim wejsciem detektora fazy.Do wyjscia generatora sterowanego napieciowo dolaczony jest generator sygnalu synchronizacji bitów, którego drugie wyjscie jest polaczone j. z wyjsciem detektora synchronizacji.5 119 103 ft Uklad wedlug wynalazku jest odtworzony na rysunku, na którym fig. 1 przedstawia schemat blokowy korzystnego ukladu ksztaltowania sygnalu synchronizacji pola wedlug wynalazku, fig. 2 — zestaw charakterystycznych sygnalów, które moga byc przetwarzane w ukladzie z fig. 1, fig. 3 — schemat blokowy korzystnego ukladu dó deko¬ dowania sygnalu synchronizacji pola, fig. 4 — zestaw charakterystycznych sygnalów, które moga byc przetwarzane w ukladzie z fig. 3, fig. 5 — zestaw charakterystycznych sygnalów, które moga byc przetwarzane w alternatywnym przykladzie wykonania w celu wytworzenia sygnalu synchro¬ nizacji pola wedlug wynalazku.Na figurze 1 przedstawiono schemat blokowy korzystnego przykladu wykonania ukladu do wy¬ twarzania sygnalu synchronizacji pola wedlug wynalazku* Uklad kodujacy 11 odbiera z przewodu 12 na jedno wejscie elementu ALBO 14 sygnal, cyfrowa zakodowany w tóedzie bez powrotu do zera (NR&), Drugie wejscie elementu ALBO 14 jest sterowane z przewodu l# sygnalem, pochodzacym z bloku sterowania zapisem i bloku generatora tak¬ tujacego 18.Elok generatora 18 jest skonstruowany w kon¬ wencjonalny sposób i nie jest tutaj w pelni omó¬ wiony. Zwykle blok generatora 18 zawiera kwar¬ cowe generatory zegarowe, rejestry przesuwa¬ jace itp., sluzace do wytworzenia odpowiednich sygnalów taktujacych w celu przeksztalcenia ciag¬ lego strumienia bitów cyfrowych na kod o ogra¬ niczonej dlugosci ciagu bitów, w którym bity cyf¬ rowe sa podzielone na ciag ramek, z których kazda zawiera z góry okreslona liczbe, bitów i jest wypo¬ sazona w odpowiednie slowa sprawdzania parzys¬ tosci, slowa sprawdzania bledu oraz slowa syn¬ chronizacji ramki.Gdy element ALBO 14 jest odpowiednio kluczo¬ wany sygnalem synchronizacji bitów o czestotli¬ wosci f 0 z bloku sterowania zapisem i generatora taktujacego 18, wówczas logiczny element 14 prze¬ puszcza sygnaly NRZ z przewodu 12 do przerzut- nika typu I 20. Przerzutnik 2D jest sterowany syg¬ nalem taktujacym o czestotliwosci dwukrotnie wiekszej od czestotliwosci synchronizacji bitów (tzn. 2fo) doprowadzanym z bloku sterowania za¬ pisem i generatora taktujacego 18 przewodem 2&.Wyjscie przerzutnika 20 jest polaczone za po¬ moca przewodu 24 z zegarowym wejsciem prze¬ rzutnika typu J-K 20. Wejscia J-K przerzutnika 2fl sa sterowane sygnalem blokowania pola doprowa¬ dzanym przewodem 28 w bloku sterowania zapi¬ sem i generatora taktujacego 18, przy czym sygnal wejsciowy wystepuje raz dla kazdej ramki i w ten sposób konczy sie ksztaltowanie sygnalów synchro¬ nizacji pola, co zostanie wyjasnione w dalszej czesci opisu.W taki sposób zakodowany sygnal, uzupelniony informacja dotyczacy synchronizacji bittfw i syn¬ chronizacji pól pojawia sie na wyjsciu przerztft- nika 28, to znaczy w przewodzie 38.Sposób przetwarzania przechodzacych sygnalów NKZ w ukladzie z fig. 1 najlatwiej jest objasnic w powiazania z caloksztaltem przebiegów czaso¬ wych, przedstawionych na fig. 2, Jak mozna zauwazyc, doprowadzony sygnal moze zawierac ciag bitów cyfrowych, na przyklad naste¬ pujacy ciag bitów 1-1-0-1-0-0-1-Ó-0-1-0 przedsta¬ wiony na wykresie A. Takiemu ciagowi bitów od¬ powiadalby sygnal NR2 w przewodzie 11 z fig. 1 przedstawiony na przebiegu czasowym B. Bity cyfrowe z pierwszych szesciu pozycji pokazanych na przebiegu A oraz zakodowany (przebieg B) syg¬ nal NRZ reprezentuja faktyczna doprowadzona in¬ formacje cyfrowa.Nastepne cztery bity stanowia; czterobitóWe slo¬ wo synchronizacji, skladajace sie z bitów cyfro¬ wych 1-0-0*1. Bity te sa wprowadzane na koncu z góry okreslonej liczby bitów cyfrowych, stano¬ wiacych dane pole, za pomoca konwencjonalnych ukladów, zwykle zawierajacych rejestry przesu¬ wajace, przetworniki równoleglo-szeregowe itp.Tak wiec, na przyklad, sygnal cyffdwy 1-tf-O-I moze byc dostarczony z poczwórnego dwuwcjsció- wego multipleksera, którego wejscia sa tak ra¬ czone, aby zapewnic strukture cyfrowa sloW syn¬ chronizacji 1-0-0-1.Zatem, przy otfpowiedttirri kraczc^waniu, bity danej wejsciowej beda przez jakis czste zapamiety¬ wane, a sldwo synchronizacji l-O-ti-l zostaflte do¬ prowadzone na wyjscie na odpowiedniej pozycji.Sygnal zegaYowy synchronizacji:' bitów ó rjodsta- wowej czestotliwosci f 0 , dostarczany przez ttfok sterfirwarrfa zapisem i generatora taktujacego i# dtf etenentu ALBO 14 za p^redrrictwerti przewodu If, jest pokazany na fig. z, jako przettfeg czasowy C.Na skutek realizacji funkcji ALBO pfzfcz ele¬ ment logiczny 1*, w którym sygnaf zegarowy syn¬ chronizacji bitów wspóldziala z sygnztlenSwe^s*fó~- wm NRZ, doprowadzonym pTzcwOdtem lt, sygrial tfHZ zostaje jtfzeksztaleony w sygftal kodt* dwu¬ fazowego, czyli kodu Manchester, wysteptrj^ey w pTzewottóe 1$ ukladu z fig. 1. Tafii kóif dwufkzo- wy jest przedstawiony w postacr pritebfegttfr na fig.1. * < T--" Sygnal wejsciowy MftZ, o*reslaj$cy starly wy¬ sokie dla jedynek cyfrowych oraz stany aiafcie d£a zer cyfrowych zostaje przeksz^ifcóny w sy#riai kodu dwufazowego, czyli kodu Manchester w Jtaki sposób, ze jedynki carowe sfr reprezentowane do¬ datnimi z^manami stanu w srodka ptzdh&fol cza¬ sowego, odpowiadajacego kazdej pozycji bit&wej, a zera cyfrowe sa reprezentowane ujemnymi zmia¬ nami stanu w srodku kazdej pozyeji. Tafci sygnaf mozna nastepnie w konwencjonalny sposób prz**- ksztalcic w kod Millera^ czyli kdd SF, poprze*'do¬ prowadzenie sygnalu do koriwencj&rtamegfr ukladu dzielnika przez dwa.Jednakze dokladne zbadanie sygnalu dwtifaZó- wego o przebiegu czasowym 0 ujawni* wyfct^pa^ wanie impulsów szpilkowych na wyjscfo eterrtgrtttt ALBO *4 na poczatku kazdej pozycji bifowef, gdy aktualny poziom sygnain jest w Manie nrakHn.Uwaza sie, ze wytworzenie tych impulsów szptttte* wych jest powodowane przez nieuniknione bledy czasowe miedzy sygnalem wejsciowym NRZ i .syg¬ nalem zegarowym 10 z przewodu -lit Chociaz bledy te mozna zmniejszyc poprzez od¬ powiednie zaprojektowanie uklada, to calkowite wyeliminowanie ich jest uwazane za afowozliwe. to it 20 M 35 40 45 90 60119 103 8 a wynikajace z nich impulsy szpilkowe moga b/e wykrywane przez uklad przetwarzajacy kod dwu¬ fazowy na kod Millera, to znaczy uklad dzielnica przez dwa, co powoduje falszywa zmiane stanu w sygnale wyjsciowym. Dlatego wyjscie elementu ALBO 14 jest korzystnie polaczone z przerzutni- kiem typu D 20, który jest synchronicznie takto¬ wany sygnalem z przewodu 22, to znaczy sygna¬ lem zegarowym synchronizacji bitów takim, jak wystepujacy w przewodzie 16, ale o czestotliwosci 2 f 0, jak w przebiegu E przedstawionym na fig. 2.Skutkiem tego przebieg wejsciowy, wystepujacy w przewodzie 15, jest w rzeczywistosci próbkowany zaraz po kazdej zmianie stanu, co zapewnia otrzy¬ manie opóznianego sygnalu dwufazowego na wyj¬ sciu przerzutnika 20, to znaczy w przewodzie 24.Taki opózniony sygnal dwufazowy jest pokazany na fig. 2 jako przebieg czasowy F. Kazda pozycja bitowa jest teraz pokazana jako opózniona w czasie o, polowe okresu sygnalu zegarowego 2F lub odpowiednio o jedna czwarta przedzialu czasowego przypadajacego na jedna pozycje bitowa. Ten opózniony sygnal dwufazowy jest doprowadzony do przerzutnika J-K 26 w celu przetworzenia kodu dwufazowego na kod Millera poprzez realizacje wyzej wspomnianego podzialu przez dwa.. Wejscia J-K przerzutnika 26 sa sterowane z prze¬ wodu 28 sygnalem blokowanie pola, pochodzacym z ukladu sterowania zapisem 18 w taki sposób, ze wejscia J-K sa wprowadzane do stanu niskiego wystarczajaco wczesnie przed wystapieniem zmia¬ ny stanu w kodzie Millera lub kodzie 3F, oznacza¬ jacej dwa kolejne zera w zadanym slowie synchro¬ nizacji. Patrz — zmiana stanu obwiedziona kól- kiern na przebiegu G z fig. 2.Zatem zmiana stanu miedzy kolejnymi zerami w slowie synchronizacji 1-0-0-1 jest na wyjsciu przerzutnika J-K 26 zabroniona. Ten zakaz jest realizowany przez sygnal blokowania pola z prze¬ wodu 28 taki, jak przedstawiony w postaci prze¬ biegu czasowego H, przy czym jeden impuls wy¬ stepuje jeden raz dla kazdego pola, sprowadzajac wejscia J-K do stanu niskiego w odpowiednim mo¬ mencie.W warunkach takiego ograniczenia wejsc prze¬ rzutnika 26, zmiana stanu miedzy kolejnymi zera¬ mi w obrebie czterobitowego slowa synchronizacji jest zabroniona i w wyniku tego w przewodzie 30 otrzymuje sie sygnal wyjsciowy 4F, przedstawiony na przebiegu czasowym I. W przebiegu tym nie odtwarza sie zmiany stanu obwiedzionej kólkiem, w wyniku czego czas trwania impulsu rozciaga sie na przedzial czasowy odpowiadajacy trzem po¬ zycjom bitowym. Ten wynikowy sygnal synchro¬ nizacji pola reprezentuje czwarta czestotliwosc lub okres czasu, który moze byc latwo wykryty, jak to zostanie objasnione w dalszej czesci opisu.Korzystny uklad uzupelniajacy, sluzacy do de¬ tekcji sygnalu synchronizacji pola, jest przedsta¬ wiony na fig. 3. Do wejscia tego ukladu jest do¬ prowadzony przewodem 34 sygnal wejsciowy 4F, otrzymany po zarejestrowaniu zakodowanego syg¬ nalu na odpowiednim nosniku zapisu, a nastepnie po odczytaniu go za pomoca konwencjonalnej mag¬ netycznej glowicy odczytujacej. Sygnal wejsciowy j^st doprowadzony do bloku podwajania 36, zawie¬ rajacego przerzutnik monostabilny, który wytwa¬ rza monostabilny impuls wyjsciowy dla kazdego przejscia przez zero sygnalu wejsciowego 4F. 5 Wyjscie bloku podwajania 36 jest z kolei po¬ laczone przewodem 40 z ukladem dekodera 3F lub Miller/NRZ 38. Sygnal z bloku podwajacza 36 jest doprowadzony przewodem 40 do obwodu detek¬ tora synchronizacji 42, detektora fazy 44 oraz do 10 bramki sprzezenia zwrotnego 46. Zregenerowany sygnal zegarowy bitów jest dodatkowo doprowa¬ dzany przewodem 48 do ukladu dekodera 3F/NRZ 38, i lacznie z sygnalem wystepujacym w przewo¬ dzie 40 jest wykorzystany do przetwarzania syg- 15 nalu 4F z powrotem na sygnal wyjsciowy NRZ.Sygnal wyjsciowy przerzutnika monostabilnego z bloku podwajacza 36 zeruje detektor synchroni¬ zacji 42 przy kazdej zmianie star.u, oznaczajacej bit cyfrowy. Detektor synchronizacji 42 korzystnie M zawiera pieciobitowy licznik 50 oraz inwerter 52.Uklad dekodera 32 zawiera równiez ukiad rege¬ neracji sygnalu zegarowego o czestotliwosci 2 f0, który jest doprowadzany przewodem 54 do piecio- bitowego licznika 50. Sposób regeneracji sygnalu ffi zostanie omówiony ponizej.Jak mozna zauwazyc bardziej szczególowo w po¬ wiazaniu z fig. 4, doprowadzenie kolejnych im¬ pulsów sygnalu o czestotliwosci 2 fol wystepuja¬ cych w przewodzie 54, do licznika 50, podczas gdy u wystepuje sygnal w przewodzie 40, odpowiadajacy impulsowi synchronizacji pola, obejmujacego trzy pozycje bitowe, umozliwia licznikowi osiagniecie stanu „piec" w czasie wystapienia trzeciego prze¬ dzialu jednostkowego NRZ.Jedynym przedzialem czasu, w którym moze wystapic takze piec okresów sygnalu zegarowego 2F miedzy sasiednimi zmianami stanu, jest prze¬ dzial synchronizacji, bowiem w przeciwnym przy¬ padku wystapienie zmiany stanu w przewodzie 40 wskazujace inny bit cyfrowy spowodowaloby ska¬ sowanie licznika dekodowego i uniemozliwiloby licznikowi 50 dostarczenie sygnalu wyjsciowego.Poniewaz sygnal wyjsciowy licznika 50 moze byc otrzymany tylko wówczas, gdy nie wystepuje syg¬ nal kasujacy w czasie wystepowania pieciu im¬ pulsów o czestotliwosci 2 f0, zatem w ten sposób jest wykrywana cecha charakterystyczna sygnalu synchronizacji pola. Sygnal wyjsciowy licznika 50, oznaczajacy sygnal synchronizacji pola, jest do¬ prowadzony do inwertera 52 i jest dostarczany przewodem 56 do koncówki wyjsciowej 58, jako sygnal wyjsciowy synchronizacji pola, sluzacy do sterowania urzadzen peryferyjnych, a ponadto sta¬ nowi sygnal wejsciowy synchronizacji pola dla generatora sygnalu synchronizacji bitów 60, w celu regulacji fazy synchronizacji bitów, w sposób nizej opisany.Podstawowa czesc ukladu dekodera 32, obejmu¬ jaca uklad synchronizacji bitów i regeneracji syg- nalu, zegarowego, zawiera obwód petli fazowej, przedstawiony w postaci bloków detektora fazy 44, ukladu wzmacniacza petli fazowej i filtru 62 ge¬ neratora regulowanego napieciowo 64 oraz bramki sprzezenia zwrotnego 46. Bramka 46 doprowadza 6j sygnal sprzezenia zwrotnego z generatora regulo- 35 509 119 103 10 wanego napieciowo 64 do detektora fazy 44, za posrednictwem przewodu 66 tylko wtedy, gdy im¬ puls wejsciowy z przerzutnika monostabilnego w przewodzie 40 umozliwia porównanie fazy.Gdy faza jest odpowiednia, wówczas sygnal ka¬ sujacy zostaje doprowadzany przez detektor fazy 44 do ukladu wzmacniacza petli i filtru 62. Sygnal podlega wówczas wzmacnianiu i odfiltrowaniu, co zapewnia stabilnosc petli oraz usuniecie niepoza¬ danych skladowych wielkiej czestotliwosci. Tak odfiltrowany sygnal jest nastepnie doprowadzany do generatora regulowanego napieciowo 64 i za¬ pewnia regulacje czestotliwosci pracy.Poniewaz sygnaly kasujace z przerzutnika mo¬ nostabilnego wystepuja w przewodzie 40 z cze¬ stotliwoscia dwukrotnie wieksza od normalnej czestotliwosci bitów, zatem sygnal wyjsciowy z ge¬ neratora 64 zawiera sygnal zegarowy o czestotli¬ wosci 2 f0, który jest doprowadzany przewodem 54 do pieciobitowego licznika 50, zgodnie z wczesniej¬ szym opisem.Ponadto, sygnal 2 f 0 jest doprowadzany przewo¬ dem 68 do bramki sprzezenia zwrotnego 46, gdzie jest on bramkowany do przewodu 66 w celu umoz¬ liwienia porównania go z sygnalem wejsciowym z przewodu 40. Sygnal 2 f0 z generatora regulowa¬ nego napieciowo 64 jest równiez doprowadzony przewodem 68 do generatora synchronizacji bitów 60, który jest ukladem dzielacym przez dwa, co za¬ pewnia otrzymanie w przewodzie wyjsciowym 70 sygnalu taktowania bitów o czestotliwosci fc. Syg¬ nal ten zostaje równiez doprowadzony przewodem 48 do dekodera 3F/NRZ 38 zgodnie z wczesniejszym objasnieniem. Generator taktowania bitów czyli uklad dzielacy przez dwa jest korzystnie przerzut- nikiem typu J-K.Poniewaz taki przerzutnik nie jest czuly fazowo, wiec sygnal synchronizacji pola z przewodu 56 jest doprowadzany do tego ukladu w taki sposób, ze jest ustalona wlasciwa zaleznosc fazowa miedzy pierwotnym sygnalem danych z przewodu 72 i zre¬ konstruowanym sygnalem taktowania bitów z prze¬ wodu 70.Konstrukcja dekodera 38 jest konwencjonalna i nie stanowi przedmiotu wynalazku. Taki dekoder zwykle zawiera szereg rejestrów przesuwajacych i ukladów taktujacych umozliwiajacych realizacje przeksztalcenia odwrotnego z sygnalu 3F na stan¬ dardowy sygnal wyjsciowy NRZ, wystepujacy w w przewodzie 72.Sposób, w jaki sygnaly sa przetwarzane w ukla¬ dzie, pokazanym na fig. 3, bedzie bardziej zrozu¬ mialy i widoczny z przebiegów czasowych przed¬ stawionych na fig. 4, przy czym zalecane jest roz¬ patrywanie tych przebiegów w polaczeniu z sygna¬ lami zakodowanymi, przedstawionymi na fig. 2.Na fig. 4 te same bity cyfrowe, które byly przed¬ stawione na fig. 2, sa pokazane na przebiegu A oraz jako sygnal wejsciowy 4F (przebieg B). Sygnal wejsciowy 4F odpowiada wiec przebiegowi I z fig. 2.Poniewaz sygnal wejsciowy 4F jest przetwarzany w przerzutniku monostabilnym podwajacze 36, za¬ tem otrzymuje sie sygnal wyjsciowy, w którym zmiana stanu wystepuje dla kazdego przejscia przez zero, jak pokazano na przebiegu C.Poniewaz ten sygnal jest przetwarzany przez uklad petli fazowej, obejmujacy detektor fazy 44, i wzmacniacz petli i filtr 62 oraz generator regulo¬ wany napieciowo 64, zatem w przewodach 54 i 68 zostaje odtworzony sygnal 2 f0, pokazany na prze¬ biegu D. Sygnal 2 f 0 jest dzielony przez dwa w ukladzie generatora synchronizacji bitów 60, w wy¬ niku czego otrzymuje sie sygnal f 0 pokazany na przebiegu E.Podobnie, gdy piec impulsów 2 f0 z przewodu 50 zostaje zliczonych przez pieciobitowy licznik 50, podczas braku sygnalu kasujacego w przewodzie 40, który powoduje skasowanie stanu licznika, wówczas do przewodu 56 zostaje doprowadzony sygnal synchronizacji pola przedstawiony na prze¬ biegu F. Sygnal 4F po odpowiednim zdekodowaniu w dekoderze 38 wystepuje nastepnie w przewodzie 72 jako sygnal wyjsciowy NRZ przedstawiony na przebiegu G, Wynalazek oprócz wlasciwosci konwencjonalnych systemów kodu 3F lub Millera umozliwia wyko¬ rzystanie dodatkowej korzystnej wlasciwosci, gdyz umozliwia kasowanie stanu detektora synchroni¬ zacji za kazdym razem, gdy wystapi impuls z prze¬ rzutnika monostabilnego w podwajaczu 36. Tak wiec, w przeciwienstwie do kodu Millera, gdzie trzeba koniecznie czekac na wystapienie ciagu im¬ pulsów 1-0-1 w celu okreslenia prawidlowej fazy sygnalu taktowania bitów, w ukladzie wedlug wy¬ nalazku trzeba zapewnic reagowanie tylko na po¬ jedynczy bit, poniewaz informacja fazowa Jest juz zapewniona przez detektor fazy 44.Ponadto, zostala wyeliminowana koniecznosc sto¬ sowania, tak jak w dekoderach Millera, zbednych ukladów sluzacych do wykrywania odpowiedniego sygnalu fazowego., Podczas zapisu cyfrowego, zwykle chce cie utrzyj mac skladowa stala zapisywanego sygnalu i unika sie dlugiego ciagu kolejnych zer lub Jedynek, prze¬ suwajacych poziom skladowej stalej. Tak wiec, na przyklad w wyzej przedstawionym przykladzie wykonania wynalazku impuls synchronizacji pola, którego szerokosc obejmuje trzyjednostkowe prze¬ dzialy bitowe, moze byc wystarczajacy do spowo¬ dowania niepozadanego przesuniecia poziomu skla¬ dowej stalej.Przeto, zgodnie z innym przykladem wykonania wynalazku, pokazanym na fig. 5, mozna wprowa¬ dzic osmiobitowy sygnal synchronizacji pola za¬ miast cztero-bitowego sygnalu synchronizacji pola przedstawionego na fig. 1 — fig. 4. W takim przy¬ kladzie wykonania moze byc zapewniona taka kolejnosc osmiu bitów cyfrowych 1-0-0-1-0-0-1-0 jak pokazana na przebiegu A z fig. 5. Ekwiwalentny sygnal NRZ dla takiego ciagu bitów cyfrowych jest przedstawiony na przebiegu B. Po przetworzeniu go w sposób podobny do przedstawionego na fig. 1 i fig. 2, wynikowy sygnal 3F bedzie mial postac pokazana na przebiegu C.Nastepnie jest otrzymywany sygnal synchroni¬ zacji pola, dzieki zablokowaniu obu par zmian sta¬ nu 0-0, na przyklad za pomoca doprowadzenia osmiobitowego sygnalu blokowania pola, który po¬ il M 30 » 40 50 55 6011 118 103 12 siada:,dwa impulsy zakazu, przedstawione w kól¬ kach na przebiegu D. Te impulsy zakazu powoduja utworzenie pary impulsów synchronizacji pola p przeciwnej polaryzacji, z których kazdy obejmuje trzy jednostkowe przedzialy czasowe.Jakiekolwiek przesuniecie poziomu skladowej stalej, wynikajace z pierwszego impulsu o czasie trwania równym trzem przedzialom jednostkowym, zostaje zatem wyrównane przez drugi impuls o tej samej dlugosci lecz przeciwnej biegunowosci.W konwencjonalnych systemach kodu Millera awykle stosuje sie slowo o pelnej dlugosci do ce- ]£w Synchronizowania ramki. W przykladzie wy¬ konania przedstawionym na fig. 1 — fig. 4, syn¬ chronizacja pola wymaga tylko czterech bitów, a pozostale bity moga byc zastosowane do reali¬ zacji pomocniczych regulacji.Na przyklad, pozostale bity moga byc wykorzys¬ tane clo okreslenia predkosci przesuwu, tasmy pod¬ czas- zapisu, dzieki czemu podczas odczytu taktu¬ jace sygnaly sterujace moga byc odpowiednio modyfikowane. ¦ j(Mterixatywiue pozostale bity moga spelniac inne lunkcje, na przyklad analogowych sygnalów „ran- girig"' oraz innych sygnalów taktujacych lub syg¬ nalów kontroli dzialania, bez koniecznosci doda¬ wania ^dalszych bitów do pola danych. niniejszy opis zaklada wprowadzanie slowa syn¬ chronizacji pola jeden raz dla kazdego pola, Po¬ dobnie .w zakresie niniejszego wynalazku lezy wprowadzanie sygnalu synchronizacji pola w inne miejsca strumienia danych, na przyklad tylko raz ca, lfc pól, & nawet jeszcze rzadziej, w zaleznosci od stabilnosci danego systemu danych.Pomimo tego, se wyzej opisany uklad jest ko¬ rzystni* stosowany w urzadzeniach zapisu mag¬ netycznego takich, jak rejestrator cyfrowy sygna¬ lów analogowych, to uklad synchronizacji rria po- aoime ^zastosowania w róznych ukladach oprzy¬ rzadowania i/lub przetwarzania informacji.Przetop chociaz tylko ograniczony przyklad wy- konania wedlug wynalazku zostal przedstawiony i szczególowo opisany, to dla specjalistów z tej dziedziny jest oczywistym, ze w zakresie niniej¬ szego wynalazku znajduje sie wiele modyfikacji i wariantów, które spelniaja niektóre lub wszyst¬ kie cele wynalazku, ale które nie odchodza od ducha wynalazku opisanego w dolaczonych zastrzeze¬ niach, i-.- ¦: -:«.; . v.v .. Z*a;s*trzjezenie patentowe 1. Cyfrowy Uklad synchronizacji pola zawiera¬ jacy ób-wód przeznaczony do ksztaltowania infor¬ macji cyfrowej w kodzie 3F z opózniona^ modu¬ lacja na podstawie sygnalu zakodowanego w ko¬ dzie MR2, zawierajacy element ALBO, którego Jednocz wejsc jest polaczone ze zródlem sygnalu zakodowanego w kodzie MRZ, bloku sterowania zapisem 1 generatora taktujacego, którego jedno z wyjsc, na którym uzyskuje sie sygnal ó czestotli¬ wosci zegarowej f0, jest polaczone z drugim wej¬ sciem elementu ALBO, oraz przerzutnik D, któ¬ rego jedno z wejsc jest polaczone z wyjsciem ele¬ mentu ALBO, oraz przerzutnik D, na którym 5 uzyskuje sie sygnal dwufazowy, a wejscie steru¬ jace — z drugim wyjsciem bloku sterowania za¬ pisem i generatora taktujacego, na którym uzys¬ kuje sie sygnal o czestotliwosci zegarowej 2 fc a na wyjeciu którega uzyskuje sie opózniony syg- 10 nal dwufazowy, oraz blok przeksztalcajacy sygnal dwufazowy w sygnal zakodowany w kodzie 3F, którego jedno z wejsc jest polaczone z wyjsciem przerzutnika D, a wejscie sterujace — z trzecim wyjsciem bloku sterowania zapisem i generatora 15 taktujacego, na którym uzyskuje sie sygnal blo¬ kowania pola znamienny tym, ze zawiera prze¬ rzutnik J-K (26), którego jedno z wejsc dolaczone jest do wyjscia przerzutnika D (20), a wejscia ste¬ rujace— do wyjscia bloku (18) sterowania zapisem ^ i generatora taktujacego, i którego wyjscie, na którym uzyskuje sie sygnal wyjsciowy (4F), jest polaczone z wejsciem bloku (36) podwajania cze¬ stotliwosci, do którego wyjscia dolaczone jest pierwsze wejscie detektora (32) sygnalu synchro- < nizacji pola, na jednym z wyjsc którego uzyskuje sie sygnal synchronizacji pola. 2. Uklad wedlug zastrz. 1, znamienny tym, ze detektor (32) sygnalu synchronizacji pola zawiera dekoder (38) (3F/NRZ), na którego wyjsciu uzys- kuje sie sygnal (NRZ), którego to dekodera (38) jedno z wejsc jest polaczone z wyjsciem bloku (36) podwajania czestotliwosci, detektor synchronizacji (42), którego jedne z wejsc sa polaczone z wyj¬ sciem bloku (36) podwajania czestotliwosci i któ- rego wyjscie stanowi wyjscie sygnalu synchroni¬ zacji pola, obwód petli fazowej (44, 62, 64, 46), którego wejscia sa polaczone z wyjsciem bloku (36) podwajania czestotliwosci, a wyjscie — z dru¬ gim wejsciem detektora synchronizacji (42). 3. Uklad wedlug zastrz. 2, znamienny tym, ze detektor synchronizacji (42) zawiera zalaczony na wejsciu licznik * pieciobitowy (50) oraz zalaczony na wyjsciu inwerter (52). 4. Uklad wedlug zastrz. 2, znamienny tym, ze w obwodzie petli fazowej (44, 62, 64, 46) wlaczone sa polaczone szeregowo detektor fazy {44), filtr dolnoprzepustOwy (62) i generator (64) sterowany napieciowo, oraz bramke (46) sprzezenia zwrot¬ nego, której pierwsze wejscie jest polaczone z jed¬ nym z wejsc detektora fazy (44) polaczonym z wyj- m sciem bloku (36) podwajania czestotliwosci, drugie wejscie jest polaczone z wyjsciem generatora (64) sterowanego napieciowo, a wyjscie — z drugim wejsciem detektora fazy (44). 5. Uklad wedlug zastrz. 2 albo 4, znamienny tym, * ze do wyjscia generatora (84) sterowanego napiec eiowo dolaczony jest generator (60) sygnalu syn¬ chronizacji bitów, którego drugie wyjscie jest po¬ laczone z wyjsciem detektora synchronizacji. (42)^ 15 20 as 36 » 4* 45119 103 IZ 14 L0 i J* 15 i J Z4 HA ZZ n r 34 0 FicJ y 4o /** ^jf- ' f—-r 4l' i 41 t~ r~*U* 1- w / » y*t M "Jmzz V « T-i 5< n^! J/i 'f ,« f Lc 1 H f H « " (m \u [U* rC u# FmcJ lbitowe slono 9yrKhrxx*xoqfi _ i *i #i0, #,o,o r Sypial /YKZ IGjjczoNanie, i NRZiM . 5ycoot wkodzie dwufozoNym Opózniony sygnal } dwufazowy -+ Sygrcttf 3F Sygrjol blokowania ramki Sygnal wjjscjeuy kf- l-©- Sygnal nydriony kf SygnetzmutHHibrolDra_JL l*!1!0!'!0)0!1!0!0!';0! A Si/cncrt zs^anowy /oj; ramki ^ .. . J ¦—Tl i—Lj—.—T-L.L l ^"^ BCty cyfrowe Sygnai NRZ j- * . i,o, < i o Sygooc 3F Sygnal blokowania '¦ ramki 4,0,0 8'bito**e sLq*jo synchronizacji o i o i * i o a.-PU S=H^= Fic.3 PL PL