RU1784985C

RU1784985C - Устройство дл сопр жени магистрали микроЭВМ с магистралью периферийных устройств

Info

Publication number: RU1784985C
Application number: SU904822440A
Authority: RU
Inventors: Михаил Васильевич Купчак; Антон Иванович Хуторный; Василий Николаевич Гура
Original assignee: Львовский Научно-Исследовательский Радиотехнический Институт
Priority date: 1990-05-07
Filing date: 1990-05-07
Publication date: 1992-12-30

Abstract

Изобретение откоситс к вычислительной технике и может быть использовано в многопроцессорных вычислительных комплексах , Целью,насто щего изобретени вл етс расширение функциональных возможностей устройства, за счет обеспечени возможности подключени к устройству магистрали периферийных устройств , не совпадающей по типу с магистралью микроЭВМ. Цель достигаетс тем,, что в устройство, содержащее коммутатор управл ющих сигналов, триггер управлени , первый коммутатор управл ющих сигналов , узел усилителей управл ющих сигналов и элемент НЕ, введены два коммутатора управл ющих сигналов, блок преобразовани управл ющих сигналов, блок обработки прерывани , элемент И, элемент И-НЕ, элемент ИЛИ, два приемника управл ющих сигналов и четыре передатчика управл ющих сигналов. 2 з.п. ф-лы, 3 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в многопроцессорных вычислительных комплексах .

Известно устройство дл сопр жени центральной магистрали с периферийными магистрал ми, содержащее коммутатор информационных сигналов, узел усилителей управл ющих сигналов, элемент НЕ и триггер управлени 1.

Недостатком этого устройства вл ютс ограниченные функциональные возможности , св занные с невозможностью обеспечени режима пр мого доступа к пам ти микроЭВМ и необходимостью подключени к центральной магистрали периферийного

устройства имеющепэмагистрзль. однотипную с центральной.

Наиболее близким к предлагаемому устройству вл етс устройство дл сопр жени магистрали микроЭВМ с магистралью периферийных устройств, содержащее коммутатор информационных сигналов, элемент НЕ, узел усилителей управл ющих сигналов, триггер управлени , коммутатор управл ющих сигналов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер захвата магистрали, причем перва и втора группы информационный входов - выходов коммутатора информационных сигналов вл ютс соответствующими группами входов-выходов устройства дл подключени к информационным шинам магистралей микроЭВМ и периферийных устройств, вход и

х|

00

выход элемента НЕ соединены первым и вторым входами выбора направлени коммутатора информационных сигналов, первые и вторые группы входов и выходов узла усилителей управл ющих сигналов вл ют- с соответствующими группами входов и выходов устройства дл подключени к группам входных и выходных шин магистрали микроЭВМ и группам выходных и входных шин магистрали периферийных устройств, выход триггера управлени соединен с разрешающими входами коммутатора информационных сигналов и узла усилителей управл ющих сигналов, а вход установки, синхровход и информацион- ный вход вл ютс соответствующими входами устройства дл подключени к шинам установки и синхронизации обмена магистрали микроЭВМ и входу пуска устройства , перва и втора группы входов-выходов коммутатора управл ющих сигналов вл ютс соответствующими группами входов- выходов устройства дл подключени к управл ющим шинам магистрали микро- ЭВМ и магистрали периферийных уст- ройств, а первый и второй входы выбора направлени подключены соответственно к инверсному и пр мому выходам триггера захвата магистрали, информационный вход и синхровыход которого вл ютс со- ответственно входами устройства дл под- лючени к шине разрешени запроса магистрали микроЭВМ и шине подтверждени запроса магистрали периферийных устройств, первый вход элемента И СКЛ Ю- ЧАЮЩЕЕ ИЛИ вл етс входом устройства дл подключени к шине чтени данных магистрали микроЭВМ, инверсный выход триггера захвата магистрали соединен с вторым входом элемента ИСКЛЮЧАЮ- ЩЕЕ ИЛИ, выходом соединенного с вхо-; дом элемента НЕ 2

Недостатком данного устройства вл ютс ограниченные функциональные возможности из-за того, что k центральной магистрали могут быть подключены только периферийные устройства, имеющие магистраль , однотипную с центральной.

Цель изобретени - расширение функ- циональных возможностей устройства за счет обеспечени возможности подключени к устройству магистрали периферийных устройств, не совпадающей по типу с магистралью микроЭВМ.

Поставлена цель достигаетс тек что в устройство дл сопр жений магистрали микроЭВМ с магистралью периферийных устройств, содержащее коммутатор информационно-адресных сигналов и первый коммутатор управл ющих сигналов, первые и вторые группы информационных входов- выходов которых вл ютс соответствующими группами входов-выходов устройства дл подключени к магистрал м микро- ЭВМ и периферийных устройств, узел усилителей управл ющих сигналов, первые группы информационных входов и выходов которого вл ютс соответствующими группами входов и выходов устройства дл подключени к магистрали микроЭВМ, а вторые группы его информационных входов и выходов вл ютс соответствующими группами входов и выходов устройства дл подключени к магистрали периферийных устройств, триггер управлени , информационный вход которого вл етс входом пуска устройства, элемент НЕ, причем пр мом выход триггера соединен с входами разрешени первого коммутатора управл ющих сигналов, узла усилителей управл ющих сигналов и сумматора информационно-адресных сигналов, первый вход выбора направлени которого подключен к выходу элемента НЕ, введены второй и третий коммутаторы управл ющих сигналов, блок преобразовани управ- л ющих сигналов, блок обработки прерывани , элемент И, элемент И-НЕ, элемент ИЛИ, два приемника управл ющих сигналов, четыре передатчика управл ющих сигналов, причем выходы элементов И- НЕ и ИЛИ соединены соответственно С первым и вторым входами элемента И, выходом подключеного ко второму входу выбора направлени коммутатора информационно-адресных сигналов и входу элемента НЕ, группы информационных вхо- дов-выходов второго и третьего коммутаторов управл ющих сигналов вл ютс соответствующими группами входов-выходов дл подключени к магистрали микро- ЭВМ и периферийных устройств, а группы информационных входов и группы выходов - соответственно с первой и второй группами выходов, второй и первой группами информационных входов блока преобразовани управл ющих сигналов, первый и второй выходы которого соединены соответственно с информационными входами первого и второго передатчика управл ющих сигналов, а входы блокировки и ответа - соответственно с первым и вторым выходами блока обработки прерывани , третий, четвертый выходы которого соединены соответственно с информационными входг- ми третьего и четвертого передатчиков управл ющих сигналов, а входы выборки л запроса прерывани блока обработки пре- г)ьшани подключены к выходам первого л

второго приемников управл ющих сигналов , входы которых вл ютс соответствующими входами устройства дл подключени к магистрали микроЗВМ и магистрали периферийных устройств, выходы первого, второго и третьего передатчиков вл ютс соответствующими выходами устройства дл подключени к магистрали микроЭВМ, инверсный выход триггера управлени соединен с разрешающими входами третьего и четвертого передатчиков управл ющих сигналов, выход последнего вл етс выходом устройства дл подключени к магистрали периферийных устройств, разрешающие входы первого и второго передатчиков управл ющих сигналов соединены с первой группой выходов узла усилителей управл ющих сигналов , первым входом выбора направлени первого и входом выбора направлени третьего коммутатора управл ющих сигналов , разрешающие входы второго и третьего коммутаторов управл ющих сигналов соединены с пр мым выходом триггера управлени , синхровход которого подключен к синхровходу блока обработки прерывани и третьему выходу блока преобразовани управл ющих сигналов, вход нулевого разр да адреса которого и адресный вход блока обработки прерывани подключены к первой группе информационных входов-выходов коммутатора информационно-адресных сигналов, вход чтени данных блока обработки прерывани соединен с первой группой информационных входов-выходов первого коммутатора управл ющих сигналов и первым входом элемента И-НЕ, вторым входрм подключенного к четвертому выходу блока преобразовани управл ющих сигналов, вход чтени данных которого соединен с первым входом элемента ИЛИ и со второй группой информационных входов-выходов первого коммутатора управл ющих сигналов, второй вход выбора направлени которого соединен со второй группой выходов узла усилителей управл ющих сигналов, входом выбора направлени второго коммутатора управл ющих сигналов, третьим входом элемента И- НЕ и вторым входом элемента ИЛИ, установочный вход триггера управлени соединен со второй группой выходов узла усилителей управл ющих сигналов, вход адреса вектора блока обработки прерывани вл етс входом задани адреса вектора прерывани устройства, при этом блок преобразовани управл ющих сигналов содержит три элемента ИЛИ, три элемента И-НЕ, четыре элемента И, п ть

элементов задержки, два элемента НЕ. двз триггера и два элемента ИЛИ-НЕ, первую и вторую группы информационных входов блока, первую и вторую группы выходов 5 блока, вход блокировки блока, входы нулевого разр да адреса, ответа и чтени блока, с первого по четвертый выходы блока, причем выходы первых Элементов ИЛИ и И-НЕ, первый вход .первого элемента

0 ИЛИ соединены соответственно с входом первого элемента задержки и первым входом первого элемента Ииеыход первого элемента НЕ соединен с первым входом второго элемента И-НЕ, выходом подключенного че5 рез второй элемент задержки к первому входу третьего элемента И-НЕ, второй вход которого соединен с инверсным выходом первого триггера, синхровходом подключенного к выходу третьего элемента задержки, пр 0 мой и инверсный выходы второго триггера соединены с первыми входами второго и третьего элементов И соответственно, выходы которых подключены к первым входам первого и второго элементов ИЛИ-НЕ

5 соответственно, вторые входы которых подключены к выходу второго элемента НЕ, выход четвертого элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого вл етс пер0 вым выходом блока, выход п того элемента задержки соединен с первым входом четвертого элемента И, второй вход которого вл етс входом блокировки блока, первый вход и выход третьего

5 элемента ИЛИ и вл ютс соответственно входом ответа и четвертым выходом блока, вход чтени блока соединен со вторым входом второго элемента ИЛИ и вл етс вторым выходом блока, выходы первого

0. элемента И, первого элемента задержки, четвертого элемента И и соответствующий разр д второй группы информационных входов блока образуют вторую группу выходов блока, первый и второй входы пер5 вого элемента И-НЕ, соединенные соответственно с первым и вторым входами первого элемента ИЛИ, второй вход первого элемента И и вход п того элемента задержки, соединенный с третьим выхо0 дом блока, образуют вторую группу информационных входов блока, вход сброса первого триггера, соединенный с синхровходом второго триггера, входами первого элемента НЕ и третьего элемента

5 задержки, второй вход второго элемента И-НЕ, соединенный с информационным входом первого триггера, с вторыми входами второго и третьего элементов И, выход второго элемента НЕ, соединенный с входом четвертого элемента задержки и второй вход третьего элемента ИЛИ образуют первую группу информационных входов блока, выходы первого элемента ИЛИ-НЕ и второго элемента ИЛИ-ИЕ, выходы третьих элементов И-НЕ и ИЛИ и вход первого элемента НЕ, соединенный с первой группой информационных входов блока, образуют первую группу выходов блока, а блок обработки прерываний содержит вход задани адреса дл считывани вектора, дешифратор адреса, триггер, первый и второй элементы И, с первой по третью линии задержки, элемент НЕ, адресный вход, вход выборки, синхровход блока, входы чтени блока и запроса прерывани , с первого по четвертый выходы блока, причем синхровход триггера соединен через первый элемент задерж ки с смнхровходом блока и входом сброса триггера, информационным входом и пр мым выходом подключенного соответственно к выходу дешифратора адреса и первому входу первого элемента И, выход которого через второй и третий элементы задержки соединен с четвертым и вторым выходами блока, первый вход второго элемента И соединен через элемент НЕ с выходом первого элемента И, а выход - вл етс третьим выходом блока, вторые входы первого и второго элементов И и инверсный выход триггера вл ютс соответственно входами чтени и запроса прерывани и первым выходом блока.

Сопоставимый анализе прототипом показывает , что за вл емое устройство отличаетс наличием новых элементов, а именно, двух коммутаторов управл ющих сигналов, элемента ИЛИ, элемента И-НЕ, элемента И, элемента НЕ, блока преобразовани управл ющих сигналов, блока обработки прерываний, четырех магистральных передатчиков управл ющих сигналов , двух приемников управл ющих сигналов и их св зей с другими элементами . Таким образом, за вл емое устройство соответствует критерию изобретени новизна,

Сравнение за вл емого решени с другими техническими решени ми показывает , что все указанные элементы широко известны. Однако, при их введении, в указанной св зи с другими элементами схемы, в устройство дл сопр жени магистрали микроЭВМ с магистралью периферийных устройств они привод т к расширению функциональных возможностей предлагаемого устройства сопр жени .

Расширение эксплуатационных возможностей получаетс за счет того, что периферийные устройства, подключаемые к

шине МПИ по ГОСТ26765.51-86 можно подключить к системной магистрали микро- ЭВМ Электроника МС0585.

На фиг.1 представлена функциональна схема устройства дл сопр жени магистрали микроЭВМ с магистралью периферийных устройств; на фиг.2 - функциональна схема блока преобразовани управл ющих сигналов; на фиг.З функциональна схема блока обработки прерываний.

Устройство дл сопр жени магистрали микроЭВМ с магистралью периферийных устройств содержит (фиг.1) коммутатор 1 информационно-адресных сигналов, первый коммутатор 2 управл ющих сигналов , узел 3 усилителей управл ющих сигналов , триггер 4 управлени , элемент НЕ

5, второй 6 и третий 7 коммутаторы управл ющих сигналов, блок преобразовани управл ющих сигналов 8, блок обработки прерывани 9, элемент И 10, элемент И- НЕ 11, элемент ИЛИ 12, первый 13 и второй 14 приемники управл ющих сигналов, первый 15. второй 16, третий 17 и четвертый 18 передатчики управл ющих сигналов, магистраль микроЭВМ 19, магистраль периферийных устройств

20, вход пуска устройства 21, вход зада- ни адреса вектора прерывани 22. первые и вторые группы информационных входов-выходов коммутатора 1 информационно-адресных сигналов

вл ютс соответствующими группами входов-выходов устройства дл подключени к магистрали 19 микроЭВМ и 20 периферийных устройств, первые и вторые группы информационных входов-аыходов коммутатора 2 управл ющих сигналов вл ютс соответствующими группами входов-выходов устройства дл подключени , к магистрал м 19 микроЭВМ и 20 периферийных устройств и

подсоедин ютс на магистрал х 10 и 20 к лини м Чтение данных (в терминологии интерфейсов микроЭВМ и периферийных устройств - сигнал ДЧТ), и Выбор устройства (ВУ), первые группы информационных входов и выходов узла усилителей управл ющих сигналов 3 вл ютс соответствующими группами входов и выходов устройства дл подключени к магистрали 19 микроЭВМ и предназначены дл передачи в устройство сигналов Разрешение захвата магистрали (РЗМ), Установка (УСТ) и дл передачи в магистраль 19 сигналов Запрос магистрали (ЗМ), Подтвежде- ние запроса (ПЗ), Авари источника питани (АИП), вторые группы информационных входов и выходов узла усилителей управл ющих сигналов 3 вл ютс соответствующими группами входов и выходов устройства дл подключени к магистрали 20 периферийных устройств и предназначены дл передачи в устройство сигналов ЗМ, ПЗ, АИП и дл передачи в магистраль 20 сигналов РЗМ и УСТ, информационный вход триггера 4 вл етс входом пуска устройства , пр мой выход триггера 4 соединен с входами разрешени первого коммутатора 2 управл ющих сигналов, узла 3 усилителей управл ющих сигналов и коммутатора 1 информационно- адресных сигналов, первый вход выбора направлени первого коммутатора 1 информационно-адресных сигналов подключен к выходу элемента НЕ 5, выходы элементов И-НЕ 11 и ИЛИ 12 соединены соответственно с первым и вторым входами элемента И 10, выходом подключенного ко второму входу выбора направлени коммутатора 1 информационно-адресных сигналов и входу элемента НЕ 5, группы информационных входов-выходов второго 6 и третьего 7 коммутаторов управл ющих сигналов вл ютс соответствующими группами входов-выходов дл исключени к магистрал м 19 мик- роЭВМ и 20 периферийных устройств и подсоедин ютс на магистрали 19 микро- ЭВМ к лини м Синхронизаци обмена (ОБМ), Ответ (ОТВ), Запись младшего байта (ДЗП-МБ), Запись старшего байта (ДЗП-СБ), Адресный цикл вывода или вывод (ВАД), а на магистрали 20 периферийных устройств - к лини м ОБМ, ОТВ, Запись данных (ДЗП), Признак записи (ПЗП), а группы информационых входов и группы выходов - соответственно с первой и второй группами выходов, второй и первой группами информационных входов блока преобразований управл ющих сигналов, первый и второй ёыходы которого соединены соответственно с информационными входами первого 15 и второго 16 передатчиков управл ющих сигналов, а входы блокировки и ответа - соответственно с первым и вторым выходами блока 9 обработки прерывани , третий , четвертый выходы которого соединены соответственно с информационными входами третьего 17 и четвертого 18 передатчиков управл ющих сигналов, а входы выборки и запроса прерывани блока 18 обработки прерывани подключены к выходам первого 13 и второго 14 приемников управл ющих сигналов, входы которых вл ютс соответствующими входами устройства дл подключени к магистрали 19

микроЭВМ и магистрапи 20 периферийных устройств, выходы первого 15, второго 16 и третьего 17 передатчиков вл ютс соответствующими выходами устройства дл 5 подключени к магистрали 19 микроЭВМ, инверсный выход триггера управлени 4 соединен с разрешающими входами третьего 17 и четвертого 18 передатчиков управл ющих сигналов, последнего

0 вл етс выходом устройства дл подключени к магистрали периферийных устройств , разрешающие входы первого 15 и второго 16 передатчиков управл ющих сигналов соединены с первой груп5 пой узла усилителей управл ющих сигналов 3 и управл ющими входами первого 2 и третьего 7 коммутаторов управл ющих сигналов, разрещающие входы второго 6 и третьего 7 коммутаторов

0 управл ющих сигналов соединены с пр мым выходом триггера управлени 4, синхровход которого подключен к синх- ровходу блока обработки прерывани 9 и третьему выходу блока преобразовани

5 управл ющих сигналов 8, вход нулевого разр да адреса которого и адресный вход блока обработки прерывани подключены к первой группе информационных входов-выходов коммутатора 1 информа0 ционно-адресных сигналов, вход чтени данных блока обработки прерывани 9 соединен с первой группой информационных входов-выходов4 первого коммутатора 2 управл ющих сигналов и первым входом

5 элемента И-НЕ 11, вторым входом подключенного к четвертому выходу блока преобразовани управл ющих сигналов 8, вход чтени данных которого соединен с первым входом элемента ИЛИ 12 и со

0. второй группой информационных входов-выходов первого коммутатора 2 управл ющих сигналов, вход выбора направлени которого соединен со второй группой выходов узла усилителей уп5 равл ющих сигналов 3, третьим входом элемента И-ИЕ 11 и вторым входом элемента ИЛИ 12, установочный вход триггера управлени 4 соединен со второй группой выходов узла усилителей управл 0 ющих сигналов 3, вход адреса вектора блока обработки прерывани 9 вл етс входом задани адреса вектора прерывани устройства.

Блок преобразовани управл ющих

5 сигналов содержит (фиг.2) три элемента ИЛИ 23, 24, 25, три элемента И-НЕ 26...28, четыре элемента И 29, 30, 31, 32, п ть элементов задержки 33.,.35, 36,37, два элемента НЕ 38, 39, два триггера 40, 41 и два цемента ИЛ И-НЕ 42 и 43, первую и вторую

группы информационных входов блока 44, 45, первую и вторую группы выходов блока 46, 47, вход блокировки блока 48, входы нулевого разр да адреса 49, ответа 50 и чтени блока 51, с первого по четвертый выходы блока 52...55, причем выходы первых элементов ИЛИ 23 и И- НЕ 26, первый вход первого элемента ИЛИ соединены соответственно с входом первого элемента задержки 33 и первым входом первого элемента И 29 выход первого элемента НЕ 38 соединен с первым входом второго элемента И-НЕ 27, выходом подключенного через второй элемент задержки 34 к первому входу третьего элемента И-НЕ 28, второй вход которого соединен с инверсным выходом первого триггера 40, синхровходом подключенного к выходу третьего элемента задержки 35, пр мой и инверсный выходы второго триггера 41 соединены с первыми входами второго 30 и третьего 31 элементов И соответственно , выходы которых подключены к первым входам первого 42 и второго 43 элементов 1ЛЛИ-НЕ соответственно, вторые входы которых подключены к выходу второго элемента НЕ 39, выход четвертого элемента задержки 36 соединен с первым входом второго элемента ИЛИ 24, выход которого вл етс первым выходом 52 блока , выход п того элемента задержки 37 соединен с первым входом четвертого элемента И 32, второй вход которого вл етс входом блокировки 48 блока, первый вход и выход третьего элемента ИЛИ 25 вл ютс соответственно входом ответа и четвертым выходом 55 блока, вход чтени 51 блока соединен со вторым входом второго элемента ИЛИ 24 и вл етс вторым выходом 35 блока, выходы первого элемента И 29, первого элемента задержки, 33. четвертого элемента И 32 и соответствующий разр д второй группы информационных входов блока образуют вторую группу выходов 47. блока, первый и второй входы первого элемента И-НЕ 26, соединенные соответственно с первым и вторим входами первого элемента ИЛИ 23, второй вход первого элемента И 29 и вход п того элемента задержки 37, соединенный с третьим выходом 54 блока, образуют вторую группу информационных входов блока , вход сброса первого триггера 40, соединенный с синхровходом второго триггера 41, входами первого элемента HF и третьего элемента задержки., второй вход второго элемента И-НЕ 27, соединенный с информационным входом первого триггера 40 с вторыми входами второго 30 и третьего 31 элементов И, вход второго

элемента НЕ 39, соединенный с входом четвертого элемента задержки 36 и второй вход третьего элемен га ИЛИ 25 образуют первую группу информационных входов 44 блока,

выходы первого элемента И Л И-НЕ 42 и второго элемента ИЛ И-НЕ 43 соединены, выходы третьих элементов И-НЕ 28 и ИЛИ 25 и вход первого элемента НЕ 35, соединенный с первой группой информационных входов

44 блока, образуют первую группу выходов 47 блока.

Блок 9 обработки прерываний содержит (фиг.З) дешифратор адреса 56, триггер 57, первый и второй элементы И 58, 59, с

первой по третью линии задержки 60.,,62, элемент НЕ 63, адресный вход 64, вход выборки 65, синхровход блока 66, входы чтени блока 67 и запроса прерывани 68, с первого по четвертый выходы блока

69...71, причем синхровход триггера 57 соединен через первый элемент задержки 60 с синхровходом блока и входом сброса триггера 57, информационным входом и пр мым выходом подключенного соотвстственно к выходу дешифратора адреса 56 и первому входу первого элемента И 58, выход которого через второй 61 и третий 62 элементы задержки соединен с четвертым 72 и вторым 70 выходами, блока , первый вход второго элемента И 59 соединен через элемент НЕ 63 с выходом первого элемента И 58, а выход - вл етс третьим выходом блока 72, вторые входы первого 58 и второго 59 элемеитов И и инверсный выход триггера вл ютс соответственно входами чтени и запроса прерывани и первым выходом блока.

Коммутатор 1 информационно-адресных сигналов и первый коммутатор 2 управ- л ющих сигналов при подаче на вход разрешени высокого уровн напр жени отключаютс от обеих магистралей, а при

подаче на вход разрешени низкого уровн напр жени направление передачи определ етс уровн ми напр жений на входах выбора направлени . При подаче на первый вход выбора направлени низкого уровн

напр жени , а на второй вход выбора направлени - высокого уровн , коммутаторы передают информацию с первой группы входав-выходоо нз вторую (то ость с магистрали 19 микроЭВМ на магистраль 20 периферийных устройств), при подаче на первый вход выбора направлени высокого уровн напр жени м на пторой вход выбора направлени - низкого уровн , коммутаторы передают инфорвдацмю с второй (руппы входов-выходов

на первую (то есть с магистрали 20 периферийных устройств на магистраль 19 микро- ЭВМ). Коммутаторы 1 и 2 могут быть реализованы на микросхемах К559ЙПЗ.

Второй 6 и третий 7 коммутаторы управл ющих сигналов при подаче на вход разрешени высокого уровн напр жени отключаютс от обеих магистралей, а при подаче на вход разрешени низкого уровн напр жени направление передачи определ етс уровн ми напр жений на входах выбора направлени . При подаче на вход выбора направлени высокого уровн напр жени коммутаторы передают информацию с группы информационных входов-выходов на группы выходов (с соответствующей магистрали на блок 8 преобразовани управл ющих сигналов), а при подаче на.вход выбора направлени низкого уровн напр жени коммутаторы передают информацию с группы входов на группу информационных входов-выходов (с блока 8 преобразовани управл ющих сигналов на соответствующую магистраль ). Коммутаторы 6 и 7 могут быть реали- зованы на микросхемах К559ИЛЗ. Магистральные передатчики 15...18 выполн ют логическую функцию И-НЕ над сигналами на их входах и представл ют собой микросхемы К559ИП1.

Блок 3 усилителей управл ющих сигналов передает информацию с первой группы информационных входов на вторую группу информационных выходов и с второй группы информационных входов на первую группу информационных выходов при подаче на вход разрешени низкого уррвн напр жени . При подаче на вход разрешени выского уровн напр жени перва и втора группы информационных в-ыходов отключаютс от магистралей. Блок 3 может быть реализован на микросхемах К559ИП1 и К559ИП2.

Элементы задержки, вход щие в состав устройства, можно реализовать в виде интегрирующих RC-цепочек.

Дешифратор адреса 56 можно реализовать с помощью двух схем сравнени , реализованных в виде микросхем К155СП1,

Устройство работает следующим образом .

В начале работы сигналом УСТ, поступающим с второй группы выходов блока 3, триггер 4 устанавливаетс в единичное состо ние . При наличии на входе 21 пуска устройства высокого уровн напр жени триггер 4 будет оставатьс в единичном состо нии при поступлении на синхровход

сигналов ОБМ, следовательно, на пр мом выходе триггера 4 - сигнал высокого уровн , а на инверсном выходе - сигнал низкого уровн , В результате от магистралей 19 и 5 20 будут отключены коммутатор 1 информационно-адресных сигналов, первый 2, второй 6 и третий 7 коммутаторы управл ющих сигналов (так как на их разрешающие входы поступает единичный

10 отключающий уровень), блох усилителей управл ющих сигналов 3, а также третий 17 и четвертый 18 передатчики управл ющих сигналов (на их разрешаюище входы поступает нулевой отключающий уровень).

5 Сигнал ПЗ поступающий с первой группы выходов, в данном случае будет иметь низкий уровень и поэтому будут отключены первый 15 и второй 16 передатчики управл ющих сигналов. Таким образом в случае

0 наличи на входе пуска устройства 21 высокого уровн на Пр йж е Нй устройство будет отключено от магистралей 19 и 20 и не будет вли ть на их работу.

В рабочем режиме на вход 2 i пуска

5 устройства подаетс сигнал низкого уровн . По приходу первого сигнала ОБМ триггер 4 установитс в нулевое состо ние. В результате на инверсном выходе - сигнал высокого уровн . Поэ0 тому через блок 3 управл юище сигналы РЗМ, УСТ будут передаватьс с магистрали 19 микроЭВМ на магистраль 20 периферийных устройств, а сигналы ЗМ, ПЗ, АИП будут передаватьс

5 в обратном направлении.

Направление передачи информационно-адресных сигналов зависит от уровн сигнала на выходе элемента И 10. При вьгсо0 . ком уровне напр жени на §ь1ходе этого элемента информационно-адресные сигналы будут передаватьс с магистрали 19 микроЭВМ на магистраль 20 периферийных устройств, а при низком уровне в обратном

5 направлении,

Передача информационно-адресных и остальных управл ющих сигналов зависит от режима работы устройства. Устройство может работать в следующих

0 режимах:

1)программный, т.е. обращение микро- ЭВМ к устройствам на магистрали периферийных устройств;

2)режим прерывани программы мик- 5 роЭВМ устройства, подключенного к магистрали 20;

3)режим пр мого доступа в пам ть микроЭВМ устройством, подключенным к магистрали 20 периферийных устройств .

Рассмотрим передачу сигналов устройством сопр жени в каждом из этих режимов .

В программном режиме работы и режиме прерывани сигнал ПЗ находитс в пассивном состо нии, поэтому на первый вход выбора направлени первого коммутатора управл ющих сигналов 2, на вход выбора направлени второго коммутатора управл ющих сигналов 7 и на разрешающие входы первого 15 и второго 16 передатчиков поступает низкий уровень напр жени с первой группы выходов блока усилителей и управл ющих сигналов 3, а на второй вход выбора направлени первого коммутатора управл ющих сигналов 2, на вход выбора направлени первого коммутатора управл ющих сигналов 6 поступает высокий уровень напр жени с второй группы выходов блока усилителей управл ющих сигналов 3. При этом первый 2 коммутатор управл ющих сигналов передает сигналы АЧТ и ВУ с магистрали 19 микроЭВМ на магистраль 20 периферийных устройств, второй 6 коммутатор управл ющих сигналов передает сигналы ОБМ, ДЗП, МБ, ДЗП СБ, ВАД с магистрали 19 микроЭВМ в блок 8 преобразовани управл ющих сигналов, а сигнал ОТВ в обратном направлении, третий коммутатор 7 управл ющих сигналов передает сигналы ОБМ, ДЗП, ПЗП с блока 8 преобразовани управл ющих сигналов на магистраль 20 периферийных устройств, а сигнал ОТВ в обратном направлении. В указанных двух режимах работы сигналы Адресный цикл вывода или вывод (АЦВ), Данные (Д) с выходов первого 15 и второго 16 передатчиков управл ющих сигналов в магистраль 19 микроЭВМ не поступают.

В программном режиме и режиме прерывани блок 8 преобразовани управл ющих сигналов передает сигнал ОБМ с второго коммутатора 6 управл ющих сигналов на третий коммутатор 7 управл ющих сигналов, а сигнал ОТВ с обратном направ-- лении. а также преобразует сигналы ДЗП МБ, ДЗП СБ, ВАД, поступающие из второго коммутатора 6 управл ющих сигналов, в сигналы ДЗП, ПЗП и передает их на третий коммутатор 7 управл ющих сигналов.

Направление передачи информационно-адресных сигналов зависит от уровн на- пр жени на выходе элемента И 10. В вышеуказанных двух режимах на втором входе элемента И 10 будет присутствовать высокий уровень напр жени с выхода элемента ИЛИ 12, так как на второй вход последнего поступает высокий уровень напр жени с второй группы выходов блока усилителей управл ющих сигналов 3. При

этом уровень сигнала на выходе элемента И 16 будет повтор ть уровень сигнала на выходе элемента И-НЕ 11, который, в свою очередь,будет зависеть от уровней сигналов

ДЧТ на первой магистрали 19 микроЭВМ и сигнала ОТВ, поступающего из устройства сопр жени в магистраль 19 микроЭВМ, т.е. блок 1 в программном режиме и режиме прерывани будет передавать иифор0 мационно-адресные сигналы с магистрали 20 периферийных устройств в магистраль 19 микроЭВМ в цикле чтени со стороны микроЭВМ регистров устройств на магистрали 20 или чтени адреса вектора устройства. В

5 остальных случа х (адресные циклы или циклы записи) информационно-адресные сигналы будут передаватьс из магистрали 19 микроЭВМ в магистраль 20 периферийных устройств,

0 В режиме прерывани устройство работает следующим образом.

Сигнал Запрос прерывани (ЗПР) на магистрали 20 периферийных устройств передаетс в магистраль 6 микроЭВМ на ли5 нию Запрос обмена (30). В результате микроЭВМ выходит на обработку прерывани . Блок 9 обработки прерывани преобразует цикл чтени регистра устройства сопр жени на магистрали 19 микроЭВМ в

0 цикл считывани вектора прерывани на магистрали 20 периферийных устройств. При этом блокируетс прохождение в магистраль 20 периферийных устройств сигнала ОБМ, пропускаетс в магистраль 20 перифе5 рийных устройств сигнал ДСТ и через определенное врем блок 9 вырабатывает сигнал Разрешение прерывани (ПРР), поступающий в магистраль 20 периферийных устройств , Устройство, выставившее запрос и

0 получившее сигналы ДЧТ и ПРР, выставл ет свой прерывани и сигнал ОТВ, который передаетс в магистраль 19 микроЭВМ. Таким образом, при обращении по адресу вектора устройства микроЭВМ считывает

5 вектор прерывани .

В устройстве сопр жени при чтении вектора устройства предусмотрена выработка сигнала ОТВ в случае отсутстви сигнала ОТВ с магистрали 20 периферийных

0 устройств (при этом микроЭВМ считывает состо ние информационно-адресных линий магистрали 20 периферийных устройств). Этот режим можно использовать в цел х отладки устройств на магистрали 20 пери5 ферийных устройств.

В режиме пр мого доступа устройство - инициатор обмена в данном режиме выставл ет сигнал ЭМ, который передаетс в магистраль 19 микроЭВМ. МикроЭВМ вырабатывает ответный сигнал РЗМ, а устройство выставл ет сигнал ПЗ и снимает сигнал ЭМ, в результате чего микроЭВМ снимает сигнал РЗМ и передает управление магистралью 19 устройству. Устройство начинает операции обмена на магистрали.

Рассмотрим работу устройства в этом режиме. Сигнал ПЗ находитс в активном состо нии, поэтому на первый вход выбора направлени первого коммутатора управл ющих сигналов 2, на вход выбора направлени второго коммутатора управл ющих сигналов 7 и на разрешающие входы первого 15 и второго 16 передатчиков поступает высокий уровень напр жени с первой группы выходов блока усилителей управл ющих сигналов, 3 а на второй вход выбора направлени первого коммутатора управл ющих сигналов 2, на вход выбора направлени первого коммутатора управл ющих сигналов 6 передатчика поступает уровень напр жени с второй группы выходов блока усилителей 3. При этом первый коммутатор 2 управл ющих сигналов передает сигналы ДЧТ и ВУ с магистрали 20 периферийных устройств на магистраль 19 микроЭВМ. Третий коммутатор 7 управл ющих сигналов передает сигналы ОБМ, ДЗП, ПЗП с магистрали 20 периферийных устройств в блок 8 преобразовани управл ющих сигналов , а сигнал ОТВ в обратном направлении. Второй коммутатор 6 управл ющих сигналов передает сигналы ОБМ, ДЗП МБ, ДЗП СБ, ВАД с блока 8 преобразовани управл ющих сигналов в магистраль 19 микроЭВМ. а сигнал ОТВ в обратном направлении. Первый 15 и второй 16 передатчики передают сигналы Д и АЦВ, выработанные блоком 8 в магистраль 19 микроЭВМ.

Направление передачи информационно-адресных сигналов зависит от уровн напр жени на выходе элемента И 10. В рассматриваемом режиме, так как сигнал ПЗ - активный, то на второй вход элемента I/I 10 поступает сигнал высокого уровн с второй группы выходов узла усилителей управл ющих сигналов 3 и уровень сигнала на выходе элемента И 10 будет повтор ть уровень сигнала ДЧТ со стороны магистрали 20 периферийных устройств. Таким образом, в циклах чтени первый коммутатор 1 передает информационно-адресные сигналы с магистрали 19 микроЭВМ в магистраль 20 периферийных устройств, а в остальных случа х (адресных циклах, циклах записи ) -информационно-адресные сигналы будут передаватьс с магистрали 20 периферийных устройств в магистраль 19 микроЭВМ.

Блок 8 преобразовани управл ющих сигналов работает следующим образом.

В программном режиме работы и режиме прерывани используютс все сигналы с второй группы информационных входов блока 45 кроме сигнала ОТВ, поступающего 5 по линии 45.4, а также используетс сигнал ОТВ со входа 45.4. Остальные сигналы хоть и обрабатываютс блоком, не передаютс коммутаторами 6 и 7 управл ющих сигналов на магистрали. Рассмотрим преобразова0 ние используемых сигналов.

Сигнал ОБМ поступает с второй группы информационных входов блока 45 по линии 45.1 на п тый элемент задержки 37, задерживаетс им и проходит на первый вход

5 четвертого элемента И 32, на второй вход которого поступает сигнал с входа блокировки блока 48. Этот сигнал вырабатываетс в блоке 9 обработки прерываний и имеет высокий уровень все врем , кроме случа

0 обраи ни к адресу вектора прерывани устройства дл организации процедуры считывани вектора прерывани . Врем задержки п того элемента задержки 37 выбрано большим времени срабатывани схемы вы5 борки адреса вектора. Таким образом, сигнал ОБМ передаетс с второй группы информационных входов блока 45 на вторую группу информационных выходов блока 47 по линии 47.4 во всех случа х, кроме

0 операции считывани вектора прерывани с магистрали 20 периферийных устройств.

Кроме того, блок преобразовани управл ющих сигналов вырабатывает сигналы ДЗП и ПЗП. Сигнал ДЗП вырабатываетс на

5 выходе первого элемента задержки 33 и устанавливаетс в активное состо ние (высокий уровень) через врем , определ емое временем задержки элемента задержки 33 после по влени на входах первого элемен0 та ИЛИ 23 одного из сигналов ДЗП МБ по линии 45.1 или ДЗП СБ по линии 45., Элемент задержки 33 предназначен дл того, чтобы сигнал ПЗП в случае записи слова отсутствовал перед по влением сигнала

5 ДЗП и чтобы устройство ошибочно не прин ло операцию записи слова за операцию записи байта.

Сигнал ПЗП вырабатываетс при наличии на линии 45.3 высокого (активного)урое0 н сигнала ВАД и пассивном (низком) уровне хот бы одного из сигналов ДЗП МБ или ДЗП СБ на входах первого элемента И-НЕ 26.

Сигнал ОТВ по вл етс на выходе

5 третьего элемента И-НЕ 25, если по линии 44.4 поступает сигнал ответа высокого уровн с магистрали 20 периферийных устройств или сигнала ответа с блока 9, поступающий со входа ответа 50 на первый вход третьего элемента ИЛИ 25.

В режиме пр мого доступа в пам ть используютс все сигналы с первой группы информационных входов 44, кроме сигнала ОТВ, поступающего по линии 44.4, а такмсе используетс сигнал ОТВ, поступающий по пинии 45 4. Остальные сигналы хоть и обрабатываютс блоком, но не передаютс коммутаторами б и 7 управл ющих сигналов на магистрали 19 и 20. Поэтому рассмотрим передачу используемых сигналов.

Сигнал ОТВ поступает со второй группы информационных входов блока 45 по линии 45 4 на вторую группу выходов блока 47 по линии 47.3, а сигнал ОБМ передаетс с первой группы информационных входов блока 45 по линии 45.4 на вторую группу выходов блока 47 по линии 47.3, а сигнал ОБМ передаетс с первой группы информационных входов 44 по линии 44.1 на первую группу выходов 46 по линии 46.5.

Сигнал ВАД вырабатываетс в результате обработки сигналов ОБМ и ПЗП, поступающих с первой группы информационных входов блока 44 по лини м 44.1 и 44.2 соответственно При низких уровн х этих сигналов на выходе третьего элемента И-НЕ 28 присутствует сигнал высокого уровн , т.к. на его обоих входах высокий уровень (триггер 40 находитс в нулевом состо нии, а на выходах второго элемента И-НЁ 27 и второго элемента задержки 34 - высокий уровень ).

Рассмотрим формирование сигнала ВАД во врем операции записи.

При по влении на линии 44.2 высокого уровн сигнала, на выходе элемента И-НЕ 27 по вл етс низкий уровень сигнала, который через элемент задержки 34 (перепад напр жени из высокого уровн в низкий проходит через элемент 34 практически без задержки) поступает на первый бход эле мента И-НЕ 28. На линии 46.1 по вл етс высокий уровень напр жени . Таким образом , в адресном цикле операции записи сигнал ВАД на линии 46.1 имеет высокий уровень.

При по влении на линии 44.1 высокого уровн сигнала ОБМ снимаетс низкий уровень на установочном входе триггера 72, а на его синхровходе через некоторое врем , определ емое элементом задержки 70, по вл етс перепад напр жени и при высоком уровне на линии 44,2 триггер 41 устанавливаетс в единичное состо ние на врем действи сигнала ОБМ и таким образом поддерживаетс высокий уровень на выходе элемента И-НЁ 28 независимо от уровн сигнала ПЗП на линии 44.2.

Одновременно сигнал ОБМ инвертируетс элементом НЕ 38 и вызывает по вление на выходе элемента И-НЕ 27 высокого уровн , который задерживаетс элементом задержки 34 (его врем задержки превышает вр-ем задержки элемента 35 и установки

триггера 40) и не вли ет на состо ние уровн сигнала ПЗП на линии 46.1.

В адресном цикле операции чтени на линии 44.2 присутствует низкий уровень напр жени , триггер 40 при этом под действи0 ем сигнала на линии 44.1 в единичное состо нии не устанавливаетс и сигнал ВАД на линии 46.1 имеет низкий уровень (пассивное состо ние) независимо от изменени уровн сигнала ПЗП на линии 44.2 во врем

5 действи сигнала ОБМ на линии 44.1 (дл магистрали 20 периферийных устройств уровень сигнала ПЗП в цикле передачи данных операции чтени может иметь любое Значение).

0 Сигналы ДЗП МБ и ДЗП СБ вырабатываютс на лини х 46.2 и 46.3 следующим образом.

В адресном цикле каждой операции обмена триггер 41 устанавливаетс в единич5 ное или нулевое состо ние в зависимости or уровн напр жени на линии 49 нулевого разр да адреса. Если в цикле передачи данных сигнал на линии 44.2 ПЗП будет иметь низкий уровень (т е. происходит запись сло0 ва информации), то на выходах элементов И 30 и 31 будет низкий уровень сигнала, независимо от состо ни триггера 41.

При наличии в цикле передачи данных на линии 44.2 сигнала ПЗП высокого уровн

5 напр жени на одном из элементов И 30 или 31 (в зависимости от состо ни триггера 41) будет присутствовать высокий, а на другом - низкий уровень напр жени . Выходные сигналы элементов И 30 и 31

0 стробируютс сигналом ДЗП, поступающим по линии 44,3, и инвертируютс элементами ИЛИ-НЕ 42 и 43, выходные сигналы которых поступают иа линии 46.2 и 46.3 соответственно .

5

Блок 8 преобразовани управл ющих сигналов в режиме пр мого доступа в пам ть вырабатывает сигналы Д и АЦВ, поступающие на первый 52 и второй 53 выходы

0 блока 17 Сигнал АЦВ повтор ет сигнал ДЧТ, поступающий с входа чтени 51 блока. Активный (высокий) уровень сигнала Д вырабатываетс при активном (высоком) уровне одного из сигналов ДЧТ или ДЗП, причем

5 выходной сигнал повтор ет сигнал ДЧТ и задержан на определенное врем (определ емое интерфейсом микроЭВМ) относительно сигнала ДЗП

Блок 9 обработки прерывани работает следующим образом

Устройство на магистрали 20 периферийных устройств выставл ет сигнал ЗПР, поступающий на вход запроса прерывани 69 блока. Так как в программном режиме нет обращени по адресу вектора устройства , то триггер 57 находитс в нулевом состо нии и на его пр мом выходе присутствует сигнал низкого давлени . В результате на выходе элемента 1/1 58 присутствует сигнал низкого уровн , а на первый вход элемента И 59 поступает высокий уровень сигнала. Поэтому сигнал ЗПР с входа 68 через элемент И 59 поступает на третий выход 71 блока и в магистраль 19 микроЭВМ, как сигнал 30. МикроЭВМ, получив сигнал 30, в программе обработки прерываний проводит операцию чтени адреса вектора уст- ройства, адрес которого задаетс на входе 22 {подава определенные уровни сигналов на входы селектора адреса 56).

В случае подачи на вход селектора адреса 56 активного сигнала выборки по линии 65 (определ ющего, что адрес на магистрали 19 микроЭВМ входит в заданную зону адресов), и совпадени с первого по седьмой разр дов адреса, поступающих по линии 64, с заданными на входе 22, на выходе селектора адреса 56 вырабатываетс высокий уровень напр жени По приходу на синхровход 66 сигнала ОБМ снимаетс сигнал установки в нулевое состо ние триггера 57, а через некоторое врем на его синхронизирующий вход через элемент задержки 60 поступает активный перепад напр жени с низкого в высокий. В случае наличи на информационном входе триггера 57 высокого уровн напр жени , поступающего с выхода селектора адреса 56, триггер 57 устанавливаетс в единичное состо ние на врем действи сигнала ОБМ. Сигнал с инверсного выхода триггера 57 поступает на первый выход 69 блока и запрещает прохождение сигнала ОБМ в маги- страль 20 периферийных устройств. Высокий уровень сигнала с пр мого выхода триггера 57 поступает на первый вход первого элемента И 58.

После по влени на магистраль 19 микроЭВМ сигнала ДЧТ он передаетс через коммутатор 2 на мажстраль 20 периферийных устройств и поступает с второй группы входов-выходов блока 2 высоким уровнем на вход чтени 67 блока В результате на выходе элемента И 58 по вл етс высокий уровень сигнала, который поступает через элемент НЕ 63 на первый вход элемента И 92 и блокирует прохождение на третий выход 71 блока сигнала запроса прерывани . Сигнал с выхода элемента И 58 поступает также на вход второго элемента задержки

61 и через некоторое врем (определ емое требованием магистрали 20 периферийных устройств) поступает на четвертый выход блока 72 и на линию ПРР магистрали 20 5 периферийных устройств.

Третий элемент задержки 62 задерживает перепад из низкого уровн в высокий. Врем задержки элемента 62 выбрано достаточно большим (около 5 мкс), так, что при

0 получении сигнала ОТВ с магистрали 20 периферийных устройств микроЭВМ снимет сигнал ДЧТ и на второй выход блока 70 перепад с низкого уровн напр жени в высокий не пройдет (элемент задержки 62 про5 пускает перепад напр жени с высокого в низкий практически без задержки), В случае отсутстви сигнала ОТВ с магистрали 20 периферийных устройств (например, в случае тестировани магистрали 20) вырзбатывает0 с высокий уровень сигнала на втором выходе блока 70 и информационно-адресные сигналы с магистрали 20 периферийных устройств через коммутатор 1 передаютс на соответствующие линии магистрали 19

Claims

5 микроЭВМ, При этом в магистраль 19 микроЭВМ поступает также сигнал ОТВ. Формула изобретени 1. Устройство дл сопр жени магистрали микроЭВМ с магистралью периферии0 ных устройств, содержащее коммутатор информационно-адресных сигналов и первый коммутатор управл ющих сигналов, первые и вторые группы информационнных входов-выходов которых вл ютс соответ

5 ствующими группами входов-выходов устройства дл подключени к магистрал м микроЭВМ и периферийных устройств, узел усилителей управл ющих сигналов, первые группы информационных входов и выходов

0 которого вл ютс соответствующими группами входов и выходов устройства дл подключени к магистрали микроЭВМ, а вторые группы информационных входов и выходов вл ютс соответствующими

5 группами входов и выходов устройства дл подключени к магистрали периферийных устройств, триггер управлени , информационный вход которого вл етс входом пуска устройства, и элемент НЕ, причем

0 пр мой выход триггера соединен с входами разрешени первого коммутатора управл ющих сигналов, узла усилителей управл ющих сигналов и коммутатора информационно-адресных сигналов, первый

5 вход выбора направлени которого подключен к выходу элемента НЕ, о т л и ч а ю щ е- е с тем, что, с целью расширени функциональных возможностей устройства за счет обеспечени подключени к устройству магистрали периферийных устройств, не

совпадающей по типу с магистралью микро- ЭВМ, в него введены второй и третий коммутаторы управл ющих сигналов, блок преобразовани управл ющих сигналов, блок обработки прерывани , элемент И, элемент И-НЕ, элемент ИЛИ, два приемника управл ющих сигналов, четыре передатчика управл ющих ,сигналов, причем выходы элементов И-НЕ и ИЛИ соединены соответственно с первым и вторым входами элемента И, выходом подключенного к второму входу выбора направлени коммутатора информационно-адресных сигналов м входу элемента НЕ, группы информационных входов-выходов второго и третьего коммутаторов управл ющих сигналов вл ютс соответственно группами вхоДо вШйдов устройства дл подключени к магистрал м микроЭВМ и периферийных устройств, а группы информационных входов и группы выходов соединены соответственно с первой и второй группами выходов, второй и первой группами информационных входов блока преобразовани управл ющих сигналов , первый и второй выходы которого соединены соответственно с информационными входами первого и второго передатчи- ков управл ющих сигналов, а входы блокировки и ответа - соответственно с первым и вторым выходами блока обработки прерывани , третий и четвертый выходы блока обработки прерывани соединены соответственно с информационными входами третьего и четвертого-передатчиков управл ющих сигналов, входы выборки и запроса прерывани блока обработки прерывани подключены к выходам первого и второго приемников управл ющих сигналов , входы которых вл ютс Соответствующими входами устройства дл подключени к магистрал м микроЭВМ и магистрали периферийных устройств, выходы первого, второго и третьего передатчиков вл ютс соответствующими выходами устройства дл подключени к магистрали микроЭВМ, инверсный выход триггера управлени соединен с разрешающими входами третьего и четвертого передатчиков управл ющих сигналов , выход которого вл етс выходом устройства дл подключени к магистрали периферийных устройств, разрешающие входы первого и второго передатчиков управл ющих сигналов соединены с первой группой выходов узла усилителей управл ющих сигналов, первым входом выбора направлени первого и входом, выбора направлени третьего коммутаторов управл ющих сигналов, разрешающие входы второго и третьего коммутаторов управл ющих сигналов соединены с пр мым выходом

триггера управлени , синхровход которого подключен к синхровходу блока обработки прерывани и третьему выходу блока преобразовани управл ющих сигналов, вход

нулевого разр да адреса которого и адресный вход блока обработки прерывани подключены к первой группе информационных входов-выходов коммутатора информационно-адресных сигналов, вход чтени данных

0 блока обработки прерывани соединен с первой группой информационных входов- выходов первого коммутатора управл ющих сигналов и первым входом элемента И-НЕ, вторым входом подключенного к четверто5 му выходу блока преобразовани управл ющих сигналов, вход чтени данных которого соединен с первым входом элемента ИЛИ и с второй группой информационных входов-выходов первого коммутатора

0 управл ющих сигналов, второй вход выбора направлени которого соединен с второй группой выходов узла усилителей управл ющих сигналов, входом выбора направлени второго коммутатора управл ющих

5 сигналов, третьим входом элемента И-НЕ и вторым входом элемента ИЛИ, установочный вход триггера управлени соединен с второй группой выходов узла усилителей управл ющих сигналов, вход адреса вектора

0 блока обработки прерывани вл етс входом задани адреса вектора прерывани устройства .
2. Устройство по п.1, о т л и ч а ю щ е е- с тем, что блок преобразовани управл 5 ющих сигналов содержит три элемента ИЛИ, три элемента И-НЕ. четыре элемента И, п ть элементов задержки, два элемента НЕ, два триггера и два элемента ИЛИ-НЕ, первую и вторую группы информационных

0 входов блока, первую и вторую группы выходов блока, вход блокировки блока, входы нулевого разр да адреса, ответа и чтени блока, с первого по четвертый выходы блока , причем выходы первых элементов ИЛИ

5 и 1/1-НЕ, первый вход первого элемента ИЛИ соединены соответственно с входом первого элемента задержки и первым входом первого элемента И, выход первого элемента НЕ соединен с первым входом второго эле0 мента И-НЕ, выходом подключенного через второй элемент задержки к первому входу третьего элемента И-НЕ, второй вход которого соединен с инверсным выходом первого триггера, синхровходом подключенного к

5 выходу третьего элемента задержки, пр мой и инверсный выходы второго триггера соединены с первыми входами второго и третьего элементов И соответственно, выходы которых подключены к первым входам первого и второго элементов ИЛ И-НЕ соответственно , вторые входы которых подключены к выходу второго элемента НЕ, выход четвертого элемента задержки соединен с первым входом второго элемента И/11/1, выход которого вл етс первым выходом бло- ка, выход п того элемента задержки соединен с первым входом четвертого элемента И, второй вход которого вл етс входом блокировки блока, первый вход и выход третьего элемента ИЛИ вл ютс соответственно входом ответа и четвертым выходом блока, вход чтени блока соединен с вторым входом второго элемента ИЛИ и вл етс вторым выходом блока, выходы первого элемента И. первого элемента задержки, четвертого элемента И и соответствующий разр д второй группы информационных входов блока образуют вторую группу выходов блока, первый и второй входы первого элемента И-НЕ, соединенные соответственно с первым и вторым входами первого элемента ИЛИ, второй вход первого элемента И и вход п того элемента задержки, соединенный с третьим выходом блока, образуют вторую группу информационных входов блока, вход сброса первого триггера, соединенный с синхровходом второго триггера, входами первого элемента НЕ и третьего элемента задержки, второй вход второго элемента И-НЕ, соединенный с информационным входом первого триггера, с вторыми входами второго и третьего элементов И, вход второго элемента НЕ, соединенный с входом четвертого элемента задержки, и

второй вход третьего элемента ИЛИ образуют первую группу информационных входов блока, выходы первого и второго элементов ИЛИ-НЕ, третьих элементов И-НЁ и ИЛИ и

вход первого элемента НЕ, соединенный с первой группой информационных входов блока, образуют первую группу выходов блока.
3. Устройство по п.1, о т л и ч а ю щ е ес тем, что блок обработки прерываний содержит вход задани адреса дл считывани вектора, дешифратор адреса, триггер, первый и второй элементы И, с первой по третью линии задержки, элемент НЕ, адресный вход, вход выборки, синхровход блока, входы чтени блока и запроса прерывани , с первого по четвертый выходы блока, причем синхровход триггера соединен через первый элемент задержки с синхровходом

блока и входом сброса триггера, информационным входом и пр мым выходом подключенного соответственно к выходу дешифратора адреса и первому входу первого элемента И, выход которого через

второй и третий элементы задержки соединен с четвертым и вторым выходами блока, первый вход второго элемента И соединен через элемент НЕ с выходом первого элемента И, а выход вл етс третьим выхадом блока, вторые входы первого и второго элементов И и инверсный выход триггера вл ютс соответственно входами чтени и запроса прерывани и первым выходом блока.

Фиг /

fr53

45.4

29

Ь7.3

47

Фиг. 2

85 N.

22

56

67

Фиг.З

69

гг.

70

71