RU2003233C1 - Устройство выделени ошибок из пседослучайного испытательного сигнала - Google Patents

Abstract

Использование в технике электросв зи, в частности в устройствах выделени  ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности Сущность изобретени  устройство выделени  ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор генератор псевдослучайной последовательности (ПСП), блок компараторов выходной коммутатор , формирователь тактовой частоты анализатор входного сигнала, блоки регистрации и сигналов перерывов св зи и проскальзывани  Устройство обеспечивает повышение достоверности выделени  ошибок. 2 ил

Description

Изобретение относитс  к электросв зи, конкретно к устройствам выделени  ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности (ПСП), а также дл  обнаружени  проскальзываний цифрового сигнала (нарушение синхронизации.расфазировани )и перерывов св зи.

Целью изобретени   вл етс  повышение достоверности выделени  ошибок.

На фиг.1 и 2 представлены структурные электрические схемы двух вариантов выполнени  устройства выделени  ошибок из псевдослучайного исполнительного сигнала .

Устройство выделени  ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор 1, генератор 2 псевдослучайной последовательности (ПСП), блок компараторов 3, выходной коммутатор 4, формирователь 5 тактовой частоты , анализатор 6 входного сигнала, блок регистрации 7 сигналов перерывов св зи и блок регистрации 8 сигналов проскальзывани .

Генератор 2 ПСП в параллельном коде по первому варианту устройства (фиг.1) выполнен в виде двух (при q 2) или нескольких (q 2) параллельных цепей, кажда  из которых содержит цепочку последовательно включенных D-триггеров 2,1, в определенных точках которой в разрыв цепочки включены один или несколько сумматоров 2. 3 по модулю два, вторые входы которых подключены к выходам соответствующих D- триггеров 2.1. Количество сумматоров 2.3 и точки подключени  его входов рассчитывают по виду порождающего (образующего) полинома.

Вход первого в цепочке D-триггера 2.1  вл етс  соответственно сигнальным входом генератора 2 ПСП, соответствующим выходом которого  вл етс  выход последнего D-триггера.в цепочке. Кроме того, в разрыв каждой цепочки включен сумматор 2.2 по модулю два, который выполн ет роль корректора ошибок в проход щем сигнале и второй вход его  вл етс  соответствующим входом коррекции блока. Точка включени  этого сумматора в цепочке об зательно должна быть ближе к входу ветви, чем; точка подключени  ближайшего схода сумматора 2.3. Объединение входы синхронизации 6-триг- геров 2.1  вл ютс  входом синхронизации блока.

Блок компараторов 3 выполнен в виде двух или нескольких цепей, кажда  из которых содержит последовательн/о соединенные сумматор 3.1 по модулю два и

D-триггеры 3,2 и 3.3. Причем первый и второй входы сумматора  вл ютс  соответствующими входами первой и второй группы входов, выход D-триггера 3.2  вл етс  соответствующим сигнальным выходом, а выход D-триггера 3.3 - соответствующим выходом коррекции блока. Вход установки этого триггера  вл етс  соответствующим управл ющим входом блока, входом синхронизации которого  вл ютс  объединенные входы синхронизации D-триггеров 3.2, 3.3. Анализатор 6 входного сигнала выполнен в виде двух или нескольких параллельных цепей, структура которых аналогична

5 структуре ветвей генератора 2 ПСП (только отсутствует сумматор 2.2 по модулю дв ), Кроме того, отличие каждой цепи от генера-1 торз 2 заключаетс  в том, что выход последнего в цепочке D-триггера 6,1 через

0 сумматор 6.3 по модулю два подключен к управл ющему входу счетчика 6.4 и входу установки D-триггера 6.5, выходи которых соединены соответственно с первым и вторым входами элемента 6.6 ИЛИ-НЕ, выход

5 которого  вл етс  соответствующим выходом блока.

Второй вход сумматора 6.3 соединен с входом другой определенной (по расчету) цепи. Кроме того, вход первого D-триггера

0 6.1 в одной из цепей соединен с первым входом сумматора 6.7 по модулю два, второй вход которого соединен с выходом этого же триггера или с выходом второго D-триггера этой цепи (последнее только при нечет5 ном q и некоторых услови х, которые будут изложены ниже). Выход сумматора 6.7  вл етс  дополнительным выходом блока. Объединенные входы синхронизации D-триггеров 6.1, 6.5 счетчика 6.4 всех цепей

0  вл ютс  входом синхронизации блока.

Блок регистрации 7 сигналов перерывов со зи содержит счетчик 7.1, вход синхронизации которого  вл етс  входом синхронизации блока, а управл ющий вход- вторым

5 входом блока. Выход счетчика соединен с входом установки в единичное состо ние RS-триггера 7.2. Вход установки в нулевое состо ние триггера  вл етс  первым входом , а выход его - выходом блока.

0БЛОК регистрации 8 сигналов проскальзывани  содержит инвертер 8.1, вход которого  вл етс  первым входом блока, а выход соединен с входом установки в нулевое состо ние D-триггера 8.2. Информзци5 онный вход и вход синхронизации триггера соответственно  вл ютс  первым и синхронизирующим входами блока. Инверсный выход триггера соединен с его входом управлени , а пр мой выход  вл етс  выходом проскальзывание блока.

Во втором варианте устройства (фиг.2) генератор 2 ПСП в параллельном блоке выполнен в виде блока, с одним сигнальным и одним корректирующим входом. Поэтому блок компараторов 3 в отличие от первого варианта имеет D-триггер 3.3 только в одной цепи и блок имеет только один корректирующий выход и один управл ющий вход.

В свою очередь анализатор приход щего сигнала имеет только один основной вы- ход. Он содержит, в отличие от первого варианта устройства, только одну ветвь, аналогичную одной из ветвей устройства по первому варианту и имеет только два сигнальных входа.

Генератор 2 ПСП выполнен в виде цепочки последовательно включенных D-триг- геров 2,1 и сумматоров 2.2, 2.3 по модулю два, включенных в определенных точках в разрыв этой цепочки. Вход первого в этой цепочке D-триггера 2.1  вл етс  сигнальным входом, выход последнего D-триггера 2.1 - соответствующим выходом, а второй вход сумматора 2,2 - входом коррекции генератора . Второй вход сумматора 2,3 соеди- нен с выходом соответствующего D-триггера 2.1.

Генератор 2 ПСП содержит также одну (при q 2) или несколько (при q 2) дополнительных цепочек, последовательно в оп- ределенном пор дке соединенных сумматоров 2.4 и D-триггеров 2.5. Количество двухвходовых сумматоров 2,4 по модулю два зависит от количества членов в полиноме, который умножаетс  на последовательность Si (81 - соответствующа  последовательность на входе генератора ПСП 2), чтобы получить последовательность $2.

В данном случае при использовании образующего полинома прототипа имеем S2 Si (D5 + D ) и необходим только один сумматор 2.4 и D-триггер 2.5 в дополнительной цепочке. При трехчленном полиноме (сомножителе при Si) необходимы два сумматора 2.4 и два D-триггера 2.5 и так далее. Увеличение количества D-триггеров 2.5 необходимо дл  того, чтобы исключить случай непосредственной св зи сумматорами 2.4, так как такое включение снижает быстродействие устройства.

Входы первого в дополнительной цепочке сумматора 2.4 и вторые входы последующих сумматоров 2.4 подключены к выходам соответствующих D-триггеров 2.1. Выход последнего в дополнительной цепочке D-триггера 2.5  вл етс  соответствующим выходом генератора 2 ПСП. Объ- единенные входы синхронизации D-триггера 2.1 и 2.5  вл ютс  входом синхронизации блока.

Блоки регистрации 7 и 8 сигналов перерывов св зи и проскальзывани  могут быть выполнены также, как и в первом варианте устройства,

По входу установки логической единицы D-триггер 6.5 асинхронно каждым импульсом ошибки (логическа  единица) устанавливаетс  в единичное состо ние независимо от логического уровн  сигнала на управл ющем входе. А в отсутствие ошибок синхронно (фронтом тактового импульса) по D-входу либо возвращаетс  в нулевое состо ние при наличии на управл ющем входе логической единицы, либо остаетс  в прежнем состо нии при наличии логического нул  на управл ющем входе. Аналогичную логику работы имеет D-триггер 8.2.

Счетчик 6.4 устанавливаетс  синхронно (фронтом тактового импульса) в исходное состо ние с уровнем логического нул  на выходе при наличии импульса ошибки на управл ющем входе. При отсутствии ошибок на управл ющем входе счетчику разрешен счет тактовых импульсов. Аналогична логика работы счетчика 7.1.

Описываемое устройство работает сле- дующим образом.

Испытательный сигнал в виде М-после- довательности с входа устройства поступает на входы входного коммутатора 1 и формировател  5 тактовой частоты. В последнем происходит выделение тактовой частоты из испытательного сигнала и происходит формирование q низкочастотных последовательностей , равномерно сдвинутых в пределах низкочастотного тактового интервала , величина которого в q рзз превышает тактовый интервал входного сигнала. Эти последовательности должны быть синхронны и синфазны с входным сигналом. В данном частном случае при q 2 тактовые последовательности - эта пр ма  и инверсна  последовательность в виде меандра на полутактовой частоте.

С помощью этих тактовых последовательностей во входном коммутаторе 1 происходит разбиение входной высокоскоростной ПСП на q низкоскоростных потоков путем выборки 8 каждый поток каждого q-ro элемента входной последовательности со смещением начала выборки дл  каждого потока на один элемент исходной последовательности по отношению к предыдущему потоку.

Расчеты показывают, что при таком разбиении исходной последовательности на q потоков кажда  последовательность S- i-ro потока на выходе входного коммутатора 1 может быть выражена через предыдущие

последовательности (в частности, при q 2 через одну предыдущую Si-i) умножением их на определенный полином,

В данном случае при использовании образующего полинома прототипа и разбиении на два потока будет иметь

S2 - Si (D5 + D7) и Si 82 (D6 + D8).

В соответствии с этими соотношени ми выполнены ветви генератора 2 ПСП и на сумматорах 3.1 происходит сравнение соответствующих последовательностей (фиг.). В начале работы на выход генератора 2 ПСП формируютс  последовательности асинфазные по отношению к соответствующим последовательност м на выходах входного коммутатора 1. Это происходит из-за того, что первоначально в ветв х генератора 2 ПСП произвольный код. Вследствие этого на выходах сумматоров 3.1 выдел ютс  ошибки даже в отсутствии ошибок в приход щем сигнале.

Аналогичным образом работают ветви анализатора 6 входного Сигнала и по этой же причине в начале работы будут ошибки на выходах сумматоров 6.3. Этими ошибками D-триггеры 6.5 устанавливаютс  в единичное состо ние, счетчик 6.4 - в исходное состо ние с уровнем логической единицы на выходе. Этот выходной сигнал счетчиков не может изменитьс  раньше, чем произойдет заполнение безошибочными последовательност ми D-триггеров 6.1, так как в этом случае интервал между двум  соседними ошибками в каждой ветви всегда меньше емкости счетчика 6,4. Поэтому на выходе каждого элемента 6.6 ИЛИ будет уровень логического нул  несмотр  на то, что в промежутке между двум  ошибками D-триггер 6.5 в любой ветви может установитс  в нулевое состо ние.

Таким образом, с выходов анализатора 6 входного сигнала на управл ющие входы блока 3 компараторов поступают уровни логического нул , разреша  прохождение в каждой ветви ошибок с сумматоров 3.1 через О-триггеры 3.2 и 3 3 на входы сумматоров 2.2, где происходит инвертирование каждого символа приход щего сигнала, не совпадающего в текущем тактовом интервале с символом эталонной последовательности . Следовательно, генератор 2 формирует последовательности с прежним фазовым сдвигом относительно приход щих.

Такой режим работы устройства будет продолжатьс  до тех пор, пока не произойдет заполнение D-триггеров 6.1 безошибочным отрезком приход щей последовательности. После этого на выходах сумматоров 6.3 отсутствие ошибок и по приходу первого же символа с уровнем логической единицы на входе соответствующей цепи анализатора 6, соответствующий D-триггер 6.5 устанавливаетс  в нулевое состо ние. Выход соответствующего счетчика 6.4 также устанавливаетс  в логический ноль, если интервал с отсутствием ошибок в приход щем сигнале будет больше, чем врем  заполнени  счетчика. В этом случае на выходах анализатора 6 будут уровни логической единицы, запрещающие коррекцию приход щего сигнала в сумматорах 2.2. Следовательно , последовательности с входного

коммутатора 1, проход  через них неизменными , заполн ют D-триггеры 2.1. После их заполнени  безошибочным отрезком приход щей последовательности на выходах генератора 2 формируютс  последовательности синфазные с последовательност ми на выходах входного коммутатора 1 и начинаетс  процесс правильного выделени  ошибок из приход щей последовательности . Кажда  ошибка в приход щем сигнале

выдел етс  так же и на выходе сумматора 6.3 в соответствующем сигнале в соответствующей цепи. Она устанавливает уровень логического нол  на соответствующем выходе анализатора 6. Этот ноль разрешает корректировку ошибочного символа в генераторе 2, тем самым сохран етс  синхронизм генератора 2 при наличии ошибок в приход щем сигнале.

В этом режиме работы устройства при

наличии импульса ошибки на втором входе блока регистрации сигнала проскальзывани , на первом его входе будет уровень логического нол , который через инвертор 8.1 удерживает D-триггер 8.2 по R-входу в нулевом состо нии. Поэтому на выходе проскальзывание - уровень логического нол . При наличии проскальзывани  (нарушени  синфазности приход щей и эталонной последовательности) происходит процесс

восстановлени  синхронизации, описанный выше. Поэтому об зательно наступит момент , когда на первом входе блока 8 будет уровень логической единицы (D-триггеры 6.1 соответствующей цепи заполнены безошибочной последовательностью и соответствующий счетчик 6 4 переполнен), а на его втором входе - ошибки, из-за асинфазности приход щей иэ эталонной последовательности в соответствующей ветви Перва  же

из этих ошибок переводит D-триггер 8.2 в единичное состо ние и последний остаетс  в этом состо нии за счет блокировки логическим нолем с его инверсного выхода. Таким образом, переход иэ логического нол  в единицу на выходе проскальзывание устройства сигнализирует о том, что имело место проскальзывание,

Перерыв св зи в системах передачи может про вл тьс  различным образом, В первом случае - это сигнал, не имеющий переходов (фронтов), причем это может быть как логический ноль, так и логическа  единица . Во втором случае такой сигнал имеет место только в начале перерыва, а в остальное врем  перерыва за счет действи  АРУ по вл етс  случайна  последовательность импульсов, обусловленна  шумами. Кроме того, в некоторых системах передачи во врем  перерыва идет сигнал в виде чередующихс  нулевых и единичных символов.

Во всех этих случа х на выходе счетчика 7.1 по витс  уровень логической единицы, устанавливающий триггер 7.2 в состо ние с уровнем логической единицы на выходе. Это обусловлено тем, что независимо от то- го, каков уровень сигнала на входе устройства (ноль, единица или их чередование), на выходе сумматора 6.7 будет об зательно уровень логического нол  и счетчик 7.1 досчитает до переполнени . Следует заметить только, что в последнем случае, чтобы на выходе сумматора 6.7 был логический ноль (при нечетном числе потоков), второй вход сумматора 6.7 должен быть подключен к выходу второго в цепочке D-триггера 6.1.

Таким образом, блок регистрации 7 сигналов перерывов св зи фиксирует перерыв св зи, начало которого определ етс  наличием в течение определенного времени нулевого уровн  сигнала на дополнительном выходе анализатора 6, а конец - уровнем логической единицы на соответствующем основном выходе этого же блока, потому что во врем  действи  перерыва на этом выходе об зательно будет уровень логического но- л . Действительно, при перерыве св зи в виде нол  или единицы на соответствующем входе анализатора 6 также уровень нол  или единицы, поэтому после заполнени  D- триггеров 6.1 соответствующей цепи этим сигналом, на выходе сумматора 6,3 также уровень нол  или единицы. Очевидно, что при наличии на выходе сумматора 6.3 логической единицы на выходе элемента ИЛИ- НЕ 6.6 об зательно будет уровень логического нол . При наличии на выходе сумматора 6.3 логического нол  на выходе элемента ИЛИ-НЕ 6.6 также будет уровень логического нол , так как при заполнении D-триггеров 6.1 другим сигналом после на- чала перерыва D-триггер 6.5 ошибками об - зательно установитс  в единичное состо ние и будет оставатьс  в таком состо нии весь перерыв, из-за запрета его установки в нулевое состо ние логическим нолем на его входе управлени .

При перерыве св зи в виде случайной последовательности импульсов логический ноль на выходе элемента ИЛИ-НЕ 6.6 будет поддерживатьс  логической единицей с выхода счетчика 6.4, так как в этом случае интервал следовани  ошибок на выходе сумматора 6.3 меньше времени заполнени  счетчика 6.4.

Аналогично вышеописанному будет поддерживатьс  логический ноль на выходе элемента ИЛИ-НЕ 6.6 при перерыве св зи в виде чередующихс  нулевых и единичных символов.

При перерыве св зи в любом виде в генераторе 2 ПСП сохран етс  фаза в формируемых на его выходах последовательност х , так как логические ноли, воздействующие на управл ющие входы блока 3 компараторов, позвол ет заполн ть О-триг- геры 2.1, включенные после сумматоров 2.2 сигналами нужной структуры. Таким образом , и при перерыве св зи происходит правильное выделение ошибок.

Выделение в блоке компараторов 3 ошибки снимаютс  с выходов D-триггеров 3.2 и поступают на входы выходного компаратора 4, где с помощью тактовых последовательностей происходит их объединение в единый высокоскоростной поток, который поступает на выход ошибки устройства.

Суть работы второго варианта устройства (фиг.2) аналогична вышеописанному. Разница заключаетс  в том, что поскольку структура генератора2 ПСП в параллельном коде выполнена так, что кажда  последующа  последовательность на его выходах формируетс  не на основе предыдущей, как в первом варианте, а на основе одной последовательности , например Si, вз той за опорную, то это приводит как к упрощению внутренней структуры блоков (например, только одна ветвь в блоке 6 обработки приход щего сигнала и т.д.), так к уменьшению количества св зей между ними.

При использовании образующего полинома прототипа и разбиении приход щей последовательности на два потока генератор имеет структуру (фиг.2) соответствующую следующим соотношени м:

Si-SiD0 Si(Du + D15):

82 Si D

.n-1

- 1.

Si(D5 D7).

(56) Авторское свидетельство СССР EJs 1037431, кл. Н 04 L 1/20. 1982.

11200323312

Claims (1)

1. УСТРОЙСТВО ВЫДЕЛЕНИЯ ОШИ- входного коммутатора и  вл етс  входом БОК ИЗ ПСЕДОСЛУЧАЙНОГО 1/1СПЫТА-, испытательного сигнала устройства, выхо- ТЕЛЬНОГО СИГНАЛА, содержащее после- ,- Дами Проскальзывание и Перерывы св - довательно соединенные входной комму- зи которого  вл ютс  выходы блоков га гор, генератор псевдослучайной регистрации сигналов проскальзывани  и последовательности (ПСП). блок компарз- перерывов св зи.

юроа и выходной коммутатор, управл ю-2 Устройство по п.1, отличающеес 

щие входы которого и управл ющие входы IQ тем что анализатор входного сигнала вы- входного коммутатора соединены между полнен в виде q параллельных цепей (где q собои и с соответствующими выходами 1,2,3,..), кажда  из которых состоит из по- формировзтел  тактовой частоты, один из следовательно соединенных блока обнару- гшходов которого соединены с входами жени  ошибок, счетчика и элемента ИЛИ - синхронизации гснепагора ПСП и блока 15 НЕ- к Другому входу которого подключен компараторов, другие входы которого сое- выход D-триггера, установочный вход кото- дииеиы с соответствующими выходами рого соединен с выходом блока обнаруже- входною комму 1атора, отличающеес  том, и  ошибок, информационный вход что, с целью повышени  достоверности вы- которого соединен с управл ющим входом делени  ошибок, введены анализатор 20 D-триггера, причем информационный вход входною сигнала и блоки регистрации сиг- блока обнаружени  ошибок 1-й цепи соеди- налов проскальзывани  и перерывов свл- нен с другим информационным входом (i + зи, при этом выходы входного коммутатора 1)-й цепи, информационный вход блока об- соединены с соответствующими входами наружени  ошибок q-й цепи соединен с анализатора входного сигнала, выходы ко- 25 другим информационным входом блока об- юрого соединены с соответствующими уп- наружени  ошибок первой цепи, а инфор- раол ющпми входами блока компараторов, мчционныйвходивыход

один из входов которого соединен с пер- соответствующего разр да блока обнару- выми входами блока регистрации переры- п жени  ошибок q-й цепи соединены с вхо- вов св зи и блока регистрации сигналов дами сумматора по модулю два, причем проскальзывани , вторые входы которых информационные входы блоков обнаруже- соединепы соответственно с дополнитель- ни  ошибок g цепей  вл ютс  информаци- ным выходом анализатора входного сиг на- онными входами анализатора входного ла и с. соответствующим выходом блока 35 сигнала, входом синхронизации которого компараторов, выходы сигналов коррекции  вл ютс  соединенные между собой синх- когорого соединены с соответствующими ронизирующие входы блоков обнаружени  входами генератора ПСП, а входы синхро- ошибок, счетчиков и D-триггеров g цепей, низации анализатора входного сигнала и выходами и дополнительным выходом ана- блоков регистрации сигналов проскальзы- 40 лизатора входного сигнала  вл ютс  соот- вани  и перерывов св зи соединены меж- ветствекно выходы элементов ИЛИ - НЕ ду собой :i с соотоотсгвую1цими выходами q-цепей и выход сумматора по модулю д формировател  тактовой частоты, вход ко- ва.

/

Вшой проскальэ

cceeoos

Vj

M

I