RU2012145865A - Гетерогенная сеть межсоединений с учетом производительности и трафика - Google Patents
Гетерогенная сеть межсоединений с учетом производительности и трафика Download PDFInfo
- Publication number
- RU2012145865A RU2012145865A RU2012145865/08A RU2012145865A RU2012145865A RU 2012145865 A RU2012145865 A RU 2012145865A RU 2012145865/08 A RU2012145865/08 A RU 2012145865/08A RU 2012145865 A RU2012145865 A RU 2012145865A RU 2012145865 A RU2012145865 A RU 2012145865A
- Authority
- RU
- Russia
- Prior art keywords
- port
- voltage
- buffer
- packet
- frequency
- Prior art date
Links
- 239000000872 buffer Substances 0.000 claims abstract 32
- 238000000034 method Methods 0.000 claims abstract 15
- 230000003068 static effect Effects 0.000 claims abstract 4
- 230000001276 controlling effect Effects 0.000 claims 5
- 230000007246 mechanism Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 claims 1
- 230000006870 function Effects 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/30—Flow control; Congestion control in combination with information about buffer occupancy at either end or at transit nodes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/109—Integrated on microchip, e.g. switch-on-chip
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/39—Credit based
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Sources (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
Abstract
1. Способ, содержащий этапы, на которых:определяют уровень занятости первого буфера, причем указанный первый буфер первого порта маршрутизатора связан с множеством маршрутизаторов и по меньшей мере одним процессором;сравнивают уровень занятости первого буфера с первым пороговым значением; и управляют первым портом так, чтобы он функционировал при первом напряжении и частоте, на основании, по меньшей мере частично, указанного сравнения, при этом управляют по меньшей мере одним другим портом маршрутизатора так, чтобы он функционировал при втором напряжении и частоте.2. Способ по п.1, дополнительно содержащий этап, на котором динамически управляют первым портом так, чтобы он функционировал при другом напряжении и частоте, на основании изменения уровня занятости.3. Способ по п.1, дополнительно содержащий этап, на котором статически управляют вторым портом маршрутизатора так, чтобы он функционировал при втором напряжении и частоте, причем указанное статическое управление основано на априорном знании о характере трафика, ожидаемого через маршрутизатор.4. Способ по п.1, дополнительно содержащий этап, на котором маршрутизируют первый пакет в первый буфер на основании идентификатора виртуального канала первого пакета.5. Способ по п.4, дополнительно содержащий этап, на котором выбирают первый пакет из выходного мультиплексора, связанного с выходом первого буфера, когда доступен кредит, соответствующий первому буферу, и маршрутизируют первый пакет в заданный порт второго маршрутизатора.6. Способ по п.1, дополнительно содержащий этап, на котором переводят по меньшей мере, один другой буфер и входные/выходные линии связи
Claims (20)
1. Способ, содержащий этапы, на которых:
определяют уровень занятости первого буфера, причем указанный первый буфер первого порта маршрутизатора связан с множеством маршрутизаторов и по меньшей мере одним процессором;
сравнивают уровень занятости первого буфера с первым пороговым значением; и управляют первым портом так, чтобы он функционировал при первом напряжении и частоте, на основании, по меньшей мере частично, указанного сравнения, при этом управляют по меньшей мере одним другим портом маршрутизатора так, чтобы он функционировал при втором напряжении и частоте.
2. Способ по п.1, дополнительно содержащий этап, на котором динамически управляют первым портом так, чтобы он функционировал при другом напряжении и частоте, на основании изменения уровня занятости.
3. Способ по п.1, дополнительно содержащий этап, на котором статически управляют вторым портом маршрутизатора так, чтобы он функционировал при втором напряжении и частоте, причем указанное статическое управление основано на априорном знании о характере трафика, ожидаемого через маршрутизатор.
4. Способ по п.1, дополнительно содержащий этап, на котором маршрутизируют первый пакет в первый буфер на основании идентификатора виртуального канала первого пакета.
5. Способ по п.4, дополнительно содержащий этап, на котором выбирают первый пакет из выходного мультиплексора, связанного с выходом первого буфера, когда доступен кредит, соответствующий первому буферу, и маршрутизируют первый пакет в заданный порт второго маршрутизатора.
6. Способ по п.1, дополнительно содержащий этап, на котором переводят по меньшей мере, один другой буфер и входные/выходные линии связи первого порта в состояние с низким энергопотреблением, когда первый буфер содержит по меньшей мере один пакет данных.
7. Способ по п.1, дополнительно содержащий этапы, на которых:
сравнивают уровень занятости множества буферов первого порта с указанным первым пороговым значением; и
управляют множеством буферов так, чтобы они функционировали при первом напряжении и частоте, на основании по меньшей мере частично указанного сравнения.
8. Способ по п.1, дополнительно содержащий этап, на котором управляют каждым из множества буферов первого порта так, чтобы они функционировали при независимом напряжении и частоте, на основании критичности сообщения, связанной с каждым из множества буферов.
9. Устройство, содержащее:
маршрутизатор, имеющий множество портов, каждый из которых включает в себя множество буферов виртуальных каналов, связанных параллельно, между входным мультиплексором и выходным мультиплексором, при этом каждый из множества портов подлежит управлению по отдельности так, чтобы они функционировали при выбранной паре частота-напряжение.
10. Устройство по п.9, в котором отдельное управление основано на занятости по меньшей мере одного буфера виртуального канала соответствующего порта.
11. Устройство по п.10, в котором каждый из множества буферов виртуальных каналов порта подлежит управлению по отдельности так, чтобы функционировать при другой паре частота-напряжение, на попакетной основе.
12. Устройство по п.9, в котором, когда буфер виртуального канала с самым высоким приоритетом первого порта из множества портов содержит по меньшей мере один пакет, другие буферы виртуальных каналов первого порта помещены в состояние с низким энергопотреблением, при этом каждый из буферов виртуальных каналов связан с уровнем приоритета пакетов, подлежащих хранению в соответствующем буфере виртуального канала.
13. Устройство по п.9, дополнительно содержащее логическую схему контроля занятости, связанную с первым портом из множества портов, для определения уровня занятости первого порта и для сравнения уровня занятости с пороговым значением, при этом указанная выбранная пара частота-напряжение первого порта основана по меньшей мере частично, на указанном сравнении.
14. Устройство по п.13, дополнительно содержащее контроллер, включающий в себя контроллер тактовой частоты, для приема глобального тактового сигнала и для обеспечения различного тактового сигнала отношения для каждого из множества портов на основании сигнала отношения для каждого из множества портов и глобального тактового сигнала и регулятор напряжения для приема сигнала напряжения и для вывода различного отрегулированного напряжения в каждый из множества портов на основании сигнала отношения и сигнала напряжения.
15. Устройство по п.14, в котором контроллер выполнен с возможностью приема первого сигнала отношения из первого входного пакета и выработки тактового сигнала записи для сохранения первого входного пакета в первом буфере виртуального канала первого порта, причем тактовый сигнал записи соответствует первому сигналу отношения, принимаемому в заголовке первого входного пакета.
16. Устройство по п.15, характеризующееся тем, что выполнено с возможностью обработки первого входного пакета и второго входного пакета, содержащихся в первом буфере виртуального канала, с различными скоростями согласно соответствующим сигналам отношения.
17. Устройство по п.9, характеризующееся тем, что выполнено с возможностью статического управления по отдельности множеством портов на основании априорного знания об ожидаемом характере трафика через маршрутизатор.
18. Система, содержащая: множество механизмов обработки;
по меньшей мере один контроллер памяти; и
множество маршрутизаторов для обеспечения связи механизмов обработки и указанного по меньшей мере одного контроллера памяти через сеть межсоединений, при этом каждый маршрутизатор включает в себя множество портов, каждый из которых имеет множество параллельно связанных буферов между входным мультиплексором и выходным мультиплексором, координатный коммутатор, связанный с выходным мультиплексором, выходную логическую схему выбора, связанную с выходным мультиплексором и координатным коммутатором, для выбора пакета из выходного мультиплексора и порта другого из множества маршрутизаторов для приема пакета, логическую схему контроля занятости, связанную с множеством параллельных буферов, для определения уровня занятости каждого из множества параллельных буферов и для сравнения соответствующего уровня занятости с пороговым значением для выработки результата, и контроллер для приема указанного результата, глобального тактового сигнала и сигнала напряжения и для обеспечения пары частота-напряжение для каждого из множества параллельных буферов на основании, по меньшей мере частично, указанного результата, при этом каждый параллельный буфер выполнен с возможностью функционирования при гетерогенной паре частота-напряжение, а множество механизмов обработки, указанный по меньшей мере один контроллер памяти и множество маршрутизаторов выполнены на одном полупроводниковом кристалле.
19. Система по п.18, характеризующаяся тем, что выполнена с возможностью управлять каждым маршрутизатором так, чтобы он функционировал при гетерогенных парах частота-напряжение, дополнительно на попакетной основе.
20. Система по п.18, в которой по меньшей мере один порт одного из множества маршрутизаторов выполнен с возможностью функционирования при статических напряжении и частоте, причем статические напряжение и частота основаны на априорном знании характера трафика, ожидаемого через указанный по меньшей мере один порт.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/748,794 | 2010-03-29 | ||
| US12/748,794 US8379659B2 (en) | 2010-03-29 | 2010-03-29 | Performance and traffic aware heterogeneous interconnection network |
| PCT/US2011/030256 WO2011126816A2 (en) | 2010-03-29 | 2011-03-29 | Performance and traffic aware heterogeneous interconnection network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2012145865A true RU2012145865A (ru) | 2014-05-10 |
| RU2566330C2 RU2566330C2 (ru) | 2015-10-20 |
Family
ID=44656397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012145865/08A RU2566330C2 (ru) | 2010-03-29 | 2011-03-29 | Гетерогенная сеть межсоединений с учетом производительности и трафика |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8379659B2 (ru) |
| EP (1) | EP2553893B1 (ru) |
| JP (1) | JP2013528970A (ru) |
| CN (1) | CN102823214B (ru) |
| RU (1) | RU2566330C2 (ru) |
| TW (1) | TWI444023B (ru) |
| WO (1) | WO2011126816A2 (ru) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8402295B2 (en) * | 2010-07-09 | 2013-03-19 | Qualcomm Incorporated | Techniques employing flits for clock gating |
| US20120185714A1 (en) * | 2011-12-15 | 2012-07-19 | Jaewoong Chung | Method, apparatus, and system for energy efficiency and energy conservation including code recirculation techniques |
| US9619006B2 (en) * | 2012-01-10 | 2017-04-11 | Intel Corporation | Router parking in power-efficient interconnect architectures |
| CN103580890B (zh) * | 2012-07-26 | 2018-08-28 | 深圳市中兴微电子技术有限公司 | 一种可重配置片上网络结构及其配置方法 |
| US8885510B2 (en) | 2012-10-09 | 2014-11-11 | Netspeed Systems | Heterogeneous channel capacities in an interconnect |
| JP2014082713A (ja) | 2012-10-18 | 2014-05-08 | Canon Inc | データ処理装置及びその制御方法 |
| US9253085B2 (en) * | 2012-12-21 | 2016-02-02 | Netspeed Systems | Hierarchical asymmetric mesh with virtual routers |
| WO2014149041A1 (en) * | 2013-03-20 | 2014-09-25 | Empire Technology Development Llc | Heterogeneous router clock assignment and packet routing |
| US9471726B2 (en) | 2013-07-25 | 2016-10-18 | Netspeed Systems | System level simulation in network on chip architecture |
| US9473388B2 (en) | 2013-08-07 | 2016-10-18 | Netspeed Systems | Supporting multicast in NOC interconnect |
| GB2521149B (en) * | 2013-12-10 | 2021-08-18 | Grass Valley Ltd | Adjusting occupancies of a set of buffers |
| US9699079B2 (en) | 2013-12-30 | 2017-07-04 | Netspeed Systems | Streaming bridge design with host interfaces and network on chip (NoC) layers |
| US9473415B2 (en) * | 2014-02-20 | 2016-10-18 | Netspeed Systems | QoS in a system with end-to-end flow control and QoS aware buffer allocation |
| RU2653306C1 (ru) * | 2014-03-20 | 2018-05-07 | Интел Корпорейшн | Способ, устройство и система для управления потреблением энергии неиспользуемым аппаратным средством канального интерфейса |
| CN104022950B (zh) * | 2014-06-10 | 2017-06-06 | 复旦大学 | 一种可共享和自配置缓存的路由器结构 |
| US9742630B2 (en) | 2014-09-22 | 2017-08-22 | Netspeed Systems | Configurable router for a network on chip (NoC) |
| US9571341B1 (en) | 2014-10-01 | 2017-02-14 | Netspeed Systems | Clock gating for system-on-chip elements |
| US9660942B2 (en) | 2015-02-03 | 2017-05-23 | Netspeed Systems | Automatic buffer sizing for optimal network-on-chip design |
| US9444702B1 (en) | 2015-02-06 | 2016-09-13 | Netspeed Systems | System and method for visualization of NoC performance based on simulation output |
| US9568970B1 (en) | 2015-02-12 | 2017-02-14 | Netspeed Systems, Inc. | Hardware and software enabled implementation of power profile management instructions in system on chip |
| US9928204B2 (en) | 2015-02-12 | 2018-03-27 | Netspeed Systems, Inc. | Transaction expansion for NoC simulation and NoC design |
| US10050843B2 (en) | 2015-02-18 | 2018-08-14 | Netspeed Systems | Generation of network-on-chip layout based on user specified topological constraints |
| US10348563B2 (en) | 2015-02-18 | 2019-07-09 | Netspeed Systems, Inc. | System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology |
| US9825809B2 (en) | 2015-05-29 | 2017-11-21 | Netspeed Systems | Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip |
| US9864728B2 (en) | 2015-05-29 | 2018-01-09 | Netspeed Systems, Inc. | Automatic generation of physically aware aggregation/distribution networks |
| US10218580B2 (en) | 2015-06-18 | 2019-02-26 | Netspeed Systems | Generating physically aware network-on-chip design from a physical system-on-chip specification |
| US11165717B2 (en) * | 2015-10-26 | 2021-11-02 | Western Digital Technologies, Inc. | Fabric interconnection for memory banks based on network-on-chip methodology |
| US10243881B2 (en) | 2015-10-27 | 2019-03-26 | Western Digital Technologies, Inc. | Multilayer 3D memory based on network-on-chip interconnection |
| US10452124B2 (en) | 2016-09-12 | 2019-10-22 | Netspeed Systems, Inc. | Systems and methods for facilitating low power on a network-on-chip |
| US20180159786A1 (en) | 2016-12-02 | 2018-06-07 | Netspeed Systems, Inc. | Interface virtualization and fast path for network on chip |
| US10313269B2 (en) | 2016-12-26 | 2019-06-04 | Netspeed Systems, Inc. | System and method for network on chip construction through machine learning |
| US10063496B2 (en) | 2017-01-10 | 2018-08-28 | Netspeed Systems Inc. | Buffer sizing of a NoC through machine learning |
| US10084725B2 (en) | 2017-01-11 | 2018-09-25 | Netspeed Systems, Inc. | Extracting features from a NoC for machine learning construction |
| US10469337B2 (en) | 2017-02-01 | 2019-11-05 | Netspeed Systems, Inc. | Cost management against requirements for the generation of a NoC |
| US10298485B2 (en) | 2017-02-06 | 2019-05-21 | Netspeed Systems, Inc. | Systems and methods for NoC construction |
| CA3108151C (en) | 2017-02-23 | 2024-02-20 | Cerebras Systems Inc. | Accelerated deep learning |
| US11488004B2 (en) | 2017-04-17 | 2022-11-01 | Cerebras Systems Inc. | Neuron smearing for accelerated deep learning |
| WO2018193352A1 (en) | 2017-04-17 | 2018-10-25 | Cerebras Systems Inc. | Dataflow triggered tasks for accelerated deep learning |
| WO2018193380A1 (en) | 2017-04-17 | 2018-10-25 | Cerebras Systems Inc. | Fabric vectors for deep learning acceleration |
| US10547514B2 (en) | 2018-02-22 | 2020-01-28 | Netspeed Systems, Inc. | Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation |
| US10983910B2 (en) | 2018-02-22 | 2021-04-20 | Netspeed Systems, Inc. | Bandwidth weighting mechanism based network-on-chip (NoC) configuration |
| US10896476B2 (en) | 2018-02-22 | 2021-01-19 | Netspeed Systems, Inc. | Repository of integration description of hardware intellectual property for NoC construction and SoC integration |
| US11144457B2 (en) | 2018-02-22 | 2021-10-12 | Netspeed Systems, Inc. | Enhanced page locality in network-on-chip (NoC) architectures |
| US11176302B2 (en) | 2018-02-23 | 2021-11-16 | Netspeed Systems, Inc. | System on chip (SoC) builder |
| US11023377B2 (en) | 2018-02-23 | 2021-06-01 | Netspeed Systems, Inc. | Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA) |
| US12175356B2 (en) * | 2018-05-15 | 2024-12-24 | Mitsubishi Electric Corporation | Arithmetic device |
| CN109062508A (zh) * | 2018-07-19 | 2018-12-21 | 郑州云海信息技术有限公司 | 一种数据处理的方法及装置 |
| RU2685969C1 (ru) * | 2018-08-07 | 2019-04-23 | Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") | Способ управления энергопотреблением в гетерогенной системе на кристалле |
| WO2020044152A1 (en) | 2018-08-28 | 2020-03-05 | Cerebras Systems Inc. | Scaled compute fabric for accelerated deep learning |
| US11328208B2 (en) | 2018-08-29 | 2022-05-10 | Cerebras Systems Inc. | Processor element redundancy for accelerated deep learning |
| US11321087B2 (en) | 2018-08-29 | 2022-05-03 | Cerebras Systems Inc. | ISA enhancements for accelerated deep learning |
| WO2021074867A1 (en) | 2019-10-16 | 2021-04-22 | Cerebras Systems Inc. | Advanced wavelet filtering for accelerated deep learning |
| WO2021074795A1 (en) | 2019-10-16 | 2021-04-22 | Cerebras Systems Inc. | Dynamic routing for accelerated deep learning |
| US11533277B2 (en) * | 2021-02-16 | 2022-12-20 | Hewlett Packard Enterprise Development Lp | Method and system for virtual channel remapping |
| WO2022256737A1 (en) * | 2021-06-04 | 2022-12-08 | Drexel University | Energy efficiency of heterogeneous multi-voltage domain deep neural network accelerators through leakage reuse for near-memory computing applications |
| WO2023042397A1 (ja) * | 2021-09-17 | 2023-03-23 | 三菱電機株式会社 | 人工衛星、地上システム、衛星通信システム、および衛星通信方法 |
| CN116775418B (zh) * | 2023-08-22 | 2023-12-19 | 北京象帝先计算技术有限公司 | 一种片上网络中的路由节点、频率调整方法及电子设备 |
| US20250321608A1 (en) * | 2024-04-10 | 2025-10-16 | International Business Machines Corporation | Local clock driven detune on a continuous clock grid |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186600A (ja) * | 1995-01-05 | 1996-07-16 | Nippon Telegr & Teleph Corp <Ntt> | 蓄積交換網における中継輻輳検出方法 |
| JPH1155276A (ja) * | 1997-08-01 | 1999-02-26 | Oki Electric Ind Co Ltd | シェーピング装置 |
| US6009488A (en) | 1997-11-07 | 1999-12-28 | Microlinc, Llc | Computer having packet-based interconnect channel |
| US7222147B1 (en) * | 2000-05-20 | 2007-05-22 | Ciena Corporation | Processing network management data in accordance with metadata files |
| US7173906B2 (en) * | 2001-09-28 | 2007-02-06 | Nec Corporation | Flexible crossbar switching fabric |
| JP3606240B2 (ja) * | 2001-08-23 | 2005-01-05 | 日本電気株式会社 | Ａｔｍ交換機 |
| ATE480071T1 (de) * | 2001-09-20 | 2010-09-15 | Nokia Siemens Networks Gmbh | Verkehrsbegrenzung mittels zulässigkeitsprüfung für ein paketorientiertes verbindungsloses netz mit qos niveau übertragung |
| GB0211764D0 (en) * | 2002-05-22 | 2002-07-03 | 3Com Corp | Automatic power saving facility for network devices |
| US7181544B2 (en) | 2002-09-03 | 2007-02-20 | Intel Corporation | Network protocol engine |
| US7324540B2 (en) | 2002-12-31 | 2008-01-29 | Intel Corporation | Network protocol off-load engines |
| CA2456945A1 (en) * | 2003-02-04 | 2004-08-04 | Michael Borza | Power management system and method for electronic circuits |
| KR101090440B1 (ko) * | 2003-12-08 | 2011-12-06 | 삼성전자주식회사 | 데이터 통신 시스템의 수신기에서 버퍼 데이터량 조정장치및 방법, 적응적 클럭 동기부를 갖는 실시간 데이터재생장치 및 방법 |
| US20050165985A1 (en) | 2003-12-29 | 2005-07-28 | Vangal Sriram R. | Network protocol processor |
| US7650285B2 (en) * | 2004-06-25 | 2010-01-19 | Numerex Corporation | Method and system for adjusting digital audio playback sampling rate |
| US7606151B2 (en) * | 2005-04-21 | 2009-10-20 | Intel Corporation | Power reduction in switch architectures |
| US7461190B2 (en) * | 2005-08-11 | 2008-12-02 | P.A. Semi, Inc. | Non-blocking address switch with shallow per agent queues |
| JP4825580B2 (ja) * | 2005-09-05 | 2011-11-30 | アラクサラネットワークス株式会社 | ネットワーク接続装置の消費電力低減方法及び装置 |
| JP2007074607A (ja) * | 2005-09-09 | 2007-03-22 | Alaxala Networks Corp | クロック制御を用いた低消費電力化データ処理回路 |
| US20070133588A1 (en) * | 2005-12-09 | 2007-06-14 | Electronics And Telecommunications Research Institute | Scheduling apparatus and method in channel bonding transmission system |
| JP4970284B2 (ja) * | 2005-12-28 | 2012-07-04 | パナソニック株式会社 | 送信装置、及び受信装置 |
| US8332793B2 (en) * | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
| JP5066007B2 (ja) * | 2007-08-27 | 2012-11-07 | アラクサラネットワークス株式会社 | ネットワーク中継装置 |
| US8108545B2 (en) * | 2007-08-27 | 2012-01-31 | International Business Machines Corporation | Packet coalescing in virtual channels of a data processing system in a multi-tiered full-graph interconnect architecture |
| JP4823209B2 (ja) * | 2007-12-13 | 2011-11-24 | アラクサラネットワークス株式会社 | パケット転送装置 |
| JP5100479B2 (ja) * | 2008-04-03 | 2012-12-19 | アラクサラネットワークス株式会社 | パケット転送装置 |
| JP5228600B2 (ja) * | 2008-04-23 | 2013-07-03 | 日本電気株式会社 | 情報通信機器、低消費電力回路及びそれらに用いる消費電力削減方法 |
| US8140830B2 (en) * | 2008-05-22 | 2012-03-20 | International Business Machines Corporation | Structural power reduction in multithreaded processor |
| US7930373B2 (en) * | 2008-06-30 | 2011-04-19 | Broadcom Corporation | System and method for controlling a PHY attached to a MAC interface for energy efficient ethernet |
| US8271811B2 (en) * | 2009-11-05 | 2012-09-18 | Lsi Corporation | Methods and apparatus for load-based power management of PHY logic circuits of a SAS device based upon a current workload |
-
2010
- 2010-03-29 US US12/748,794 patent/US8379659B2/en active Active
-
2011
- 2011-03-02 TW TW100106886A patent/TWI444023B/zh active
- 2011-03-29 WO PCT/US2011/030256 patent/WO2011126816A2/en not_active Ceased
- 2011-03-29 CN CN201180017347.1A patent/CN102823214B/zh active Active
- 2011-03-29 JP JP2013502712A patent/JP2013528970A/ja active Pending
- 2011-03-29 EP EP11766442.5A patent/EP2553893B1/en active Active
- 2011-03-29 RU RU2012145865/08A patent/RU2566330C2/ru not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW201210275A (en) | 2012-03-01 |
| WO2011126816A3 (en) | 2012-03-22 |
| CN102823214A (zh) | 2012-12-12 |
| US20110235531A1 (en) | 2011-09-29 |
| US8379659B2 (en) | 2013-02-19 |
| JP2013528970A (ja) | 2013-07-11 |
| WO2011126816A2 (en) | 2011-10-13 |
| RU2566330C2 (ru) | 2015-10-20 |
| EP2553893B1 (en) | 2014-10-08 |
| TWI444023B (zh) | 2014-07-01 |
| EP2553893A2 (en) | 2013-02-06 |
| EP2553893A4 (en) | 2013-11-13 |
| CN102823214B (zh) | 2016-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2012145865A (ru) | Гетерогенная сеть межсоединений с учетом производительности и трафика | |
| US9825809B2 (en) | Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip | |
| US9860197B2 (en) | Automatic buffer sizing for optimal network-on-chip design | |
| US10074053B2 (en) | Clock gating for system-on-chip elements | |
| US10324509B2 (en) | Automatic generation of power management sequence in a SoC or NoC | |
| US9477280B1 (en) | Specification for automatic power management of network-on-chip and system-on-chip | |
| US9742630B2 (en) | Configurable router for a network on chip (NoC) | |
| US9529400B1 (en) | Automatic power domain and voltage domain assignment to system-on-chip agents and network-on-chip elements | |
| EP3214822B1 (en) | Network on chip, communication control method and controller | |
| US20150188847A1 (en) | STREAMING BRIDGE DESIGN WITH HOST INTERFACES AND NETWORK ON CHIP (NoC) LAYERS | |
| US10523599B2 (en) | Buffer sizing of a NoC through machine learning | |
| WO2015061126A1 (en) | Using multiple traffic profiles to design a network on chip | |
| US20190087157A1 (en) | Integrated circuit design | |
| JP2013070376A (ja) | 優先フロー制御を有するパラレルトラフィックジェネレータ | |
| US20150312160A1 (en) | System for flexible dynamic reassignment of throughput | |
| Ueno et al. | VCSN: Virtual circuit-switching network for flexible and simple-to-operate communication in HPC FPGA cluster | |
| KR101297533B1 (ko) | 네트워크 온 칩 성능 향상을 위한 xy-yx 라우팅 장치 및 방법 | |
| US9864728B2 (en) | Automatic generation of physically aware aggregation/distribution networks | |
| CN106656852A (zh) | 一种实现报文二选一的电路结构 | |
| NL2038082B1 (en) | Structured reconfigurable wiring functions through routers in network-on-chip | |
| US20260095415A1 (en) | Systems and methods for load-balancing traffic based on flow attributes and intents | |
| Song et al. | Area efficient asynchronous SDM routers using 2-stage Clos switches | |
| JP2013225739A (ja) | フレーム検索処理装置および方法 | |
| Valuskar et al. | Analysis of Mesh Topology of NoC for Blocking and Non-blocking Techniques | |
| Ujjainkar et al. | Design of high performance reliable network on chip router |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180330 |