RU205193U1 - ДМОП транзистор с повышенным пороговым напряжением - Google Patents
ДМОП транзистор с повышенным пороговым напряжением Download PDFInfo
- Publication number
- RU205193U1 RU205193U1 RU2021108410U RU2021108410U RU205193U1 RU 205193 U1 RU205193 U1 RU 205193U1 RU 2021108410 U RU2021108410 U RU 2021108410U RU 2021108410 U RU2021108410 U RU 2021108410U RU 205193 U1 RU205193 U1 RU 205193U1
- Authority
- RU
- Russia
- Prior art keywords
- transistor
- gate
- dmos
- threshold voltage
- type
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000036039 immunity Effects 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004821 distillation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Полезная модель относится к области электронной техники, а именно к транзистору металл-окисел-полупроводник с двойной диффузией (ДМОП), и может быть использована как в качестве дискретного прибора, так и в качестве элемента при создании интегральных микросхем различного назначения. В основу положена задача усовершенствования ДМОП транзистора с целью повышения его помехоустойчивости. При работе в ключевом режиме зачастую требуется, чтобы транзистор не срабатывал до определённого значения напряжения на затворе, например, при наличии помех. Результат может быть достигнут путем повышения порогового напряжения транзистора. В ДМОП в n-канальном транзисторе, содержащем Р+глубокий слой, активные области P типа, области истоков N+типа, подзатворный окисел и поликремниевый затвор, использование в качестве затвора плёнок поликристаллического кремния p-типа проводимости вместо традиционного применяемого поликристаллического кремния n-типа позволяет получать более высокие значения порогового напряжения, при этом не наблюдается увеличения сопротивления канала транзистора. Такие ДМОП транзисторы могут быть использованы в логических ключевых схемах при необходимости противодействия срабатыванию от воздействия ложных помех.
Description
Полезная модель относится к области электронной техники, а именно к ДМОП транзистору с двойной диффузией, и может быть использована как в качестве дискретного прибора, так и в качестве элемента при создании интегральных микросхем различного назначения.
Известен ДМОП транзистор, включающий слой n+ типа, эпитаксиальный слой n-типа на кремниевой подложке, подзатворный окисел, слой поликристаллического кремния, базу транзистора р-типа, n- дрейфую область, n+ истоковые области, металлические контакты к затвору, к базе, к стоковой и истоковой областям (RU №127514, МПК H01L 29/00, 27.04.2013).
Одним из недостатков такого транзистора является невысокое пороговое напряжение в случае использования фосфора для легирования поликремниевого затвора, что приводит к снижению помехозащищенности транзистора.
Задача полезной модели - увеличение порогового напряжения транзистора и повышение его помехозащищенности.
Технический результат - увеличение порогового напряжения транзистора и повышение его помехозащищенности
Технический результат достигается тем, что в ДМОП транзисторе, включающем эпитаксиальный слой N- типа на кремниевой подложке N+ типа, активные области P типа, области истоков N+ типа, подзатворный окисел, поликремниевый затвор, металлические контакты ко всем областям транзистора, в качестве затвора используются плёнки поликристаллического кремния p-типа проводимости.
Если легировать поликремниевый затвор бором, то изменение энергетической диаграммы приведёт к увеличению работы выхода из поликремниевого затвора, что увеличит пороговое напряжение транзистора и улучшит его помехозащищенность.
На фиг. 1 изображено поперечное сечение элементарной ячейки предлагаемого ДМОП транзистора, где:
1 - алюминий,
2 – межслойная изоляция,
3 – поликремниевый затвор,
4 – подзатворный диэлектрик.
Пример использования полезной модели.
Были изготовлены ДМОП транзисторы, структура которых изображена на фиг.1.
Транзисторы формировались на эпитаксиальных n-n+-структурах кремния, с удельным сопротивлением эпитаксиальной плёнки 6 – 8 Ом·см. Для проведения сравнительного анализа были изготовлены транзисторы с легированием поликремниевого затвора разными примесями.
Карман р-типа был образован ионной имплантацией бора дозой 10-15 мкКл/см2 с последующей разгонкой на глубину, порядка, 4,0 мкм. Карманы n+ , образованные диффузией фосфора на глубину 0,6 мкм, служили истоком транзистора. Диффузия фосфора осуществлялась в те же окна, что и ионное легирование бора (р-карман), это позволило осуществить операцию самосовмещения канала транзистора.
Для уменьшения влияния вертикального паразитного биполярного n+-p-n--n+-транзистора, в центр транзисторных ячеек проводилась диффузия бора на глубину порядка 2,0 мкм (р+ карман). В качестве подзатворного диэлектрика транзистора использовалась комбинация пленок SiO2-Si3N4 с суммарной толщиной около 0,15 мкм. Пленка поликристаллического кремния, толщиной около 0,5 мкм, выполняющая роль затвора, осаждалась поверх затворного диэлектрика методом разложения моносилана. Для уменьшения сопротивления затвора в плёнку поликристаллического кремния проводилась диффузия примеси. При этом в первой группе транзисторов легирование поликремния осуществлялось при температуре 870ºС фосфором, а второй – бором.
Конфигурация поликремниевого затвора в центральной части кристалла между транзисторными ячейками формировалась фотолитографией, с последующим удалением поликремния в плазме СF4 в ненужных областях. Изоляция между электродами истока и поликремниевым затвором осуществлялась последовательным осаждением диэлектрических плёнок Si3N4-SiO2-Si3N4 с последующим вытравливанием контактных окон к транзисторным ячейкам и поликремниевому затвору. Далее, поверх сформированного изолятора напылялась плёнка алюминия толщиной 1-1,4 мкм вакуумно-термическим способом, с последующим формированием электродов истока (объединяющего все транзисторные ячейки) и затвора. Для контакта к стоку, на обратную сторону пластины напылялась система металлизации Ti-Ni-Au, и осаждалось гальваническое золото толщиной 3-4 мкм.
По завершению технологического цикла проводились измерения электрических характеристик транзисторов на измерителе параметров полупроводниковых приборов Л2-56. Контролируемыми параметрами являлись: напряжение лавинного пробоя транзисторов в режиме: Uзи = 0 В, Ic = 10 мкА; ток стока транзисторов в режиме: Uзи = 3,5 В, Uси = 0,5 В; и пороговое напряжение транзисторов в режиме: Uзи = Uси; Iс = 1,0 мА.
В таблице 1 представлены результаты измерений электрических параметров транзисторов с разным типом проводимости поликремниевого затвора. Видно, что при легировании поликремниевого затвора бором, вместо фосфора, пороговое напряжение транзисторов выросло с 1,1-1,2 В до 1,4-1,5 В. При этом падения тока стока транзисторов в заданном режиме не наблюдалось.
Таким образом, использование в n-канальных транзисторах в качестве затвора плёнок поликристаллического кремния p-типа проводимости позволяет получать более высокие значения порогового напряжения. Использование в логических ключевых схемах n-канальных ДМОП транзисторов с поликрикремниевыми затворами p-типа может быть рекомендовано для увеличения их помехозащищенности.
Таблица 1
| Iс, мА (Uси = 0,5 В; Uзи = 3,5 В) |
Uси проб, В (Uзи = 0 В, Ic = 10 мкА) |
Uзи пор, В (Uси = Uзи; Iс = 1 мА) |
|
| Транзисторы с n+-поликремниевым затвором |
105 – 115 | 260 – 275 | 1,1 – 1,2 |
| Транзисторы с р+-поликремниевым затвором |
105 – 115 | 260 – 275 | 1,4 – 1,5 |
Claims (1)
- ДМОП транзистор, включающий эпитаксиальный слой N- типа на кремниевой подложке N+ типа, активные области P типа, области истоков N+ типа, подзатворный окисел, поликремниевый затвор, металлические контакты ко всем областям транзистора, отличающийся тем, что в качестве затвора используются плёнки поликристаллического кремния p-типа проводимости.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2021108410U RU205193U1 (ru) | 2021-03-29 | 2021-03-29 | ДМОП транзистор с повышенным пороговым напряжением |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2021108410U RU205193U1 (ru) | 2021-03-29 | 2021-03-29 | ДМОП транзистор с повышенным пороговым напряжением |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU205193U1 true RU205193U1 (ru) | 2021-07-01 |
Family
ID=76823081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2021108410U RU205193U1 (ru) | 2021-03-29 | 2021-03-29 | ДМОП транзистор с повышенным пороговым напряжением |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU205193U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2825073C1 (ru) * | 2024-03-26 | 2024-08-19 | Садыгов Зираддин Ягуб оглы | Лавинный транзистор |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1762342A1 (ru) * | 1990-01-16 | 1992-09-15 | Научно-исследовательский институт "Восток" | МДП-транзистор |
| US20060022278A1 (en) * | 2004-08-02 | 2006-02-02 | Shanjen Pan | Method and structure for a low voltage CMOS integrated circuit incorporating higher-voltage devices |
| RU163911U1 (ru) * | 2015-12-07 | 2016-08-20 | Зао "Группа Кремний Эл" | Кремниевый дмоп - транзистор |
| RU2665584C2 (ru) * | 2015-07-07 | 2018-08-31 | ООО "Трейд Плюс" | Способ изготовления КМОП-структур |
-
2021
- 2021-03-29 RU RU2021108410U patent/RU205193U1/ru active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1762342A1 (ru) * | 1990-01-16 | 1992-09-15 | Научно-исследовательский институт "Восток" | МДП-транзистор |
| US20060022278A1 (en) * | 2004-08-02 | 2006-02-02 | Shanjen Pan | Method and structure for a low voltage CMOS integrated circuit incorporating higher-voltage devices |
| RU2665584C2 (ru) * | 2015-07-07 | 2018-08-31 | ООО "Трейд Плюс" | Способ изготовления КМОП-структур |
| RU163911U1 (ru) * | 2015-12-07 | 2016-08-20 | Зао "Группа Кремний Эл" | Кремниевый дмоп - транзистор |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2825073C1 (ru) * | 2024-03-26 | 2024-08-19 | Садыгов Зираддин Ягуб оглы | Лавинный транзистор |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US3975221A (en) | Low capacitance V groove MOS NOR gate and method of manufacture | |
| US7462908B2 (en) | Dynamic deep depletion field effect transistor | |
| US12501646B2 (en) | Pi-type trench gate silicon carbide MOSFET device and fabrication method thereof | |
| EP0465961A1 (en) | Semiconductor device on a dielectric isolated substrate | |
| US4065783A (en) | Self-aligned double implanted short channel V-groove MOS device | |
| US20100214016A1 (en) | Trench Device Structure and Fabrication | |
| JPS6237545B2 (ru) | ||
| US20110193131A1 (en) | Devices, Structures, and Methods Using Self-Aligned Resistive Source Extensions | |
| JPH09298298A (ja) | 半導体装置 | |
| JPH0525393B2 (ru) | ||
| US11264269B1 (en) | Method of manufacturing trench type semiconductor device | |
| CN112614894A (zh) | 一种降低jfet区和积累区电阻的vdmos结构及方法 | |
| US6104060A (en) | Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate | |
| JPH05283705A (ja) | 半導体装置及びその製造方法 | |
| US8575688B2 (en) | Trench device structure and fabrication | |
| CN109585445B (zh) | 功率mosfet | |
| US20080087949A1 (en) | Semiconductor device and method of manufacturing the same | |
| US4884116A (en) | Double diffused mosfet with potential biases | |
| CN113437153A (zh) | 多槽间嵌埋柵极的场效晶体管结构及其制造方法 | |
| RU205193U1 (ru) | ДМОП транзистор с повышенным пороговым напряжением | |
| CN119730331A (zh) | 提升高频性能的碳化硅mosfet版图结构及制作方法 | |
| US3946419A (en) | Field effect transistor structure for minimizing parasitic inversion and process for fabricating | |
| US6313504B1 (en) | Vertical MOS semiconductor device | |
| US20050116298A1 (en) | MOS field effect transistor with small miller capacitance |