SU1019652A2 - Устройство дл контрол каналов св зи - Google Patents

Устройство дл контрол каналов св зи Download PDF

Info

Publication number
SU1019652A2
SU1019652A2 SU823395350A SU3395350A SU1019652A2 SU 1019652 A2 SU1019652 A2 SU 1019652A2 SU 823395350 A SU823395350 A SU 823395350A SU 3395350 A SU3395350 A SU 3395350A SU 1019652 A2 SU1019652 A2 SU 1019652A2
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
counter
signal
block
Prior art date
Application number
SU823395350A
Other languages
English (en)
Inventor
Николай Александрович Трихонюк
Игорь Жанович Назаркин
Original Assignee
Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября filed Critical Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority to SU823395350A priority Critical patent/SU1019652A2/ru
Application granted granted Critical
Publication of SU1019652A2 publication Critical patent/SU1019652A2/ru

Links

Landscapes

  • Monitoring And Testing Of Exchanges (AREA)

Description

Изобретение относитс  к электросв зи и может использоватьс  в системах передачи с резервированием.
По основному авт. св. № 293303 известно устройство дл  контрол  каналов , св зи, содержащее стробирующий каскад, выход которого подключен ко входам двух идентичных каналов , настроенных на прием сигналовэквивалентов символов О и 1, каждый из которых состоит из последовательно соединенных аналогового., сумматора с установленным порогом, ;- -ичного например, дес тичного) резги с тра сдвига, решающего блока7реализующего логику выбора, причем выход решающего блока первого каналаподключен к суммирующей схеме, а на другрй вход ее подключен выход решающего блока второго канала 1..
Однако известное устройство обеспечивает невысокую точность контрол , так как не позвол ет вы вить тенденцию изменени  качества канала и ее скорости.
Цель изобретени  цовышениа точности контрол .
Поставленна  цель дрстигаетс  тем, что в Устройство, содержащее стробирующий каскад, .выход которого подкл рчен ко входам двух идентичных каналов, настроенных на .прием си.гналав-эквивалентов символов О и 1, каждый из которых состоит из последовательно соединенных аналогового сумматора с устанавливаемым порогом т-ичного {например дес тичного регистра сдвига, решающего . блока, реализующего логику выбора, причем выход решающего блока первого канала подкдйчен к суммирующей . схеме, а на другой вход ее подкл.очен выход решающего блока второго канала , .введены счетчик стробирующих импульсов , счетчик сигналов, блок сравнени , блок пам ти, первый, и второй ключи и блок вычитани , при этомвыход суммирующей схемы через счетчик сигналов соединен с первым / входом блока сравнени , с сигналь.ным. входом первого ключа и с входом, .блока пам ти, которого соединен с сигнальным входом второго ключа и с вторым входом блока сравнени , первый выход которого соединен с уп-р вл ющими входами первого и второго ключей, выходы которых соединены соответственно с первым и втоым входами блока вычитани , а вход установки в ноль счетчика сигналов . соединен с выходом счетчика стробиующих ийпульсов, вход которого объединен с входом стробирующего каскаа и  вл етс  входом стробирующих импульсов устройства, выходом сигнала резервировани  которого  вл етс  второй выход блока сравнени .
На чертеже приведена структурна  электрическа  схема устройства дл  контрол  каналов св зи.
Устройство содержит стробирующий каскад 1, первый 2 и второй 3 ана- логовые сумматоры, первый 4 и второй 5 т-ичные регистры сдвига, первый б и второй 7 решающие блоки, cy7v миpyкlщyю схему 8, 9 сигналов , счетчик 10 стробирующих им 10 пульсов, блок 11 сравнени , блок 12 пам ти, первый 13 и второй 14 ключи и блок 15 вычитани .
Устройство работает следующим образом.
5 На сигнальный вход стробирующего каскада 1 поступают бинарные сигналы с линии св зи/ а на входы стробирующих импульсов стробирующего каскада 1 и счетчика стробирующих
0 импульсов 10 поступают стробирующие . импульсы. Стробирование производитс  сигналом управлени  от синхронизатора в качестве стробирующего элемента может быть применена вентильна  Схема.. С выхода стробирующе го каскада амплитудные значени  npliнимae /lыx бинарных сигналов поступают на входы аналоговых сумматоров 2 и 3. Если принимаемый бинарный сигнал больше напр жени  порога то считаетс  что он соответствует единичному 1 элементарному сигналу, и на выходе-сумматора 2 получаетс  модуль разности Осм -Хпор Л где значение единичного сигнала в момент стробировани .
Если принимаемый бинарный сигнал меньш.е напр жени  порога U рдрпци, ТО-считаетс , что он соответствует
0 нулевому (О) элементарному сигналу , а на выходе сумматора 3 подучаетс , модуль i разности ( где U(.«0.i - значение нулевого элементарного сигнала в момент стробировад НЯЯ...
Напр жение с выхода суквдатора 2 .поступает в регистр 4 сдвига. Решающий блок 6 производит анализ содержимого  чеек регистра 4 . Если резу , льтат анализа меньше определенной 0| величины (например, сумма последних двух-трехчисел меньше суммы предыдущих двух-трех чисел), : то решающий блок б выдает сигнал, поступакщий на суммирующую схему 8.
5 -
Аналогично анализируетс  состо ние )канала св зи по последователь- . ност м чисел, соответствующим нулевым элементарным сигналам, поступающим с выхода аналогового сумма0 3.
Сигналы с решающих блоков б и 7 , через суммирующую схему 8 поступа- ют на вход счетчика 9 сигналов. чеТчик 9 считаем количество сигналов, поступивших на его вход с решающих блоков б и 7 за врем  цикла анализа. Врем  цикла определ ет коэффициент пересчета счетчика 10 стробирующих импульсов. На выходе счетчика Ю периодически по вл ютс  импульсы, которые перевод т счётчик 9 в исходное (О состо ние. В конце каждого цикла код, определ ющий количество сигналов, посту пивших с решакдцих блоков 6 и 7 на вход счетника 9, поступает с выхода счетчика 9 на вход блока 12 пам ти и первый вход блока 11 сравнеки . Одновременно на второй вход бл ка 11 сравнени  из блока 12 пам ти поступает код предаадущего цикла. В блоке 11 сравнени  код первого числа , поступившего на первый вход, сравниваетс  с порогом п , Если Oj . iTjj, то на втором выходе блока 11 сравнени  по вл етс  сигнал нарезервну10 коммутацию. Если f IT то проихзходит сравнение числа п. с числом п, поступившим из блока 12 пам ти на второй вход блока 11 сравнени . Если пд. то на первомвыходе блока 11 сравнени  по витс  сигнал который показывает, что состо ние канала св зи ухудшаетс . Сигнал об ухудшении состо ни  канала св зи с первого выхода блока 11 сравнени  поступает на управл ющие входы ключей.. 13 и 14 последние от-крываютс . На входы блока 15 вычитани  через ключи 13 и 14 поступают с выходов счетчика 9 и блока 12 пам ти соответственно коды чисел (насто щего цикла) и п (предшествующего ). В блоке 15 вычитани  определ етс  модуль разности и происходит его сравнение с порогом . Если , то на выходе блока 15 вычитани  по вл етс  сигнал , который свидетельствует о том, что скорость ухудшени  состо ни  канала .св зи недопустимо высока . Технико-экономическа  эффектив-. ность предлагаемрго устройства дл  контрол  каналов св зи заключаетс  в повышении точности контрол  путем определени  тенденции и скорости изменени  качества канала св зи.

Claims (1)

  1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАНАЛОВ СВЯЗИ по авт. св. »293303, от ли ч а ю щ е е’с я тем, что, с целью повышения точности контроля путем определения тенденции и скорости _изменения качества канала связи, введены счетчик стробирующих импульсов, счетчик сигналов, блок сравнения, блок*памят/и, первый и второй ключи и блок вычитания, при этом выход суммирующей схемы через счетчик сигналов соединен с первым входом блокад сравнения, с сигнальным вводом первого ключа и с входом блока памяти, выход которого соединен с сигнальным входом второго клоча и с вторым входом блока сравнения, первый выход которого соединен с управляющими входами первого и второго ключей, выхода которых соединены соответственно с первым и вторым входами блока вычитания, а вход установки в ноль счетчике сигналов соединен с выходом счётчика стробирующих импульсов, вход которого объединен с входом стробирующих импульсов с стробирующего каскада и является о входом стробирующих импульсов устройства, выходом сигнала резервирования которого является второй выход блока сравнения.
SU823395350A 1982-02-08 1982-02-08 Устройство дл контрол каналов св зи SU1019652A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823395350A SU1019652A2 (ru) 1982-02-08 1982-02-08 Устройство дл контрол каналов св зи

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823395350A SU1019652A2 (ru) 1982-02-08 1982-02-08 Устройство дл контрол каналов св зи

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU293303 Addition

Publications (1)

Publication Number Publication Date
SU1019652A2 true SU1019652A2 (ru) 1983-05-23

Family

ID=20996992

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823395350A SU1019652A2 (ru) 1982-02-08 1982-02-08 Устройство дл контрол каналов св зи

Country Status (1)

Country Link
SU (1) SU1019652A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР 293303, кл. Н 04 J 3/14, 1969 (прототип). : *

Similar Documents

Publication Publication Date Title
EP0265080B1 (en) Device for detecting bit phase difference
SU1019652A2 (ru) Устройство дл контрол каналов св зи
US3521036A (en) Binary coded decimal counter
SU1674107A1 (ru) Устройство дл определени локальных экстремумов
RU2017333C1 (ru) Устройство для контроля качества дискретных каналов связи
SU1374437A2 (ru) Устройство дл контрол дискретных каналов св зи
SU1092742A1 (ru) Устройство дл определени достоверности информации
SU1057891A2 (ru) Устройство дл измерени мощности потерь при коммутации тиристора
SU1013959A1 (ru) Устройство дл определени четности информации
SU1238268A2 (ru) Устройство дл сжати цифровых телевизионных сигналов
SU1385300A1 (ru) Анализатор сигнатур
SU758549A2 (ru) Устройство дл выделени рекуррентного синхросигнала
SU1467773A1 (ru) Регенератор бинарных сигналов
SU834907A1 (ru) Устройство дл анализа импульсныхпОСлЕдОВАТЕльНОСТЕй
SU1401464A2 (ru) Устройство дл контрол количества единиц двоичного кода по модулю К
SU826562A1 (ru) Многоканальный преобразователь кода во временной. интервал
SU406226A1 (ru) Сдвигающий регистр
SU1050125A2 (ru) Устройство дл приема биимпульсного сигнала
SU415820A1 (ru)
SU1106010A1 (ru) Двухканальный аналого-цифровой преобразователь
SU1148030A1 (ru) Многоканальное устройство приоритета
SU743204A1 (ru) Делитель частоты импульсов
SU1478342A1 (ru) Устройство адаптивного приема многопозиционных дискретных сигналов
SU1383428A1 (ru) Устройство дл адаптивного сжати информации
SU1297241A2 (ru) Способ контрол цифровой системы св зи