ел ьо
ел Изобретение относитс к запоминаю дим устройствам. По основному авт. св. № 963107 иэ вестно устройство, содержащее входной регистр, регистр адреса, дешифратор, схе му сравнени , первый элемент ИЛИ, вы ход которого подключен к входу регистра Адреса, одни иэ выходов которого соединены с первыми выходами устрЬйства, а Другой выход подключен к входу дешифратора адреса, ojvm иэ выходов которого соединены с вторыми выходами устройства , выход1 1 входного регистра подклю чены к третьим выходам устройства и к одним иэ входов схемы сравнени , другие входы которого соединены с первыми входами устройства, второй элемент ИЛИ п ть элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и п того элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и счетным входом первого трсггера, нулевой выход которого подключен к вто pceviy входу третьего элемента И и перво му входу второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, единичный выход пер-вого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с першлм входом первого элемент ИЛИ и входом формировател импульсов, выход которого подключэн к одному иэ входов входного регистра, другие входы которого соединены с шинами ввода информации , выход схемы сравнени подклю чен к второму входу четвертого элемента И, выход которого соединен с вторым вхо дом второго элемента ИЛИ, другой выход дешифратора адреса подключен к сченому входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого и входом п тс го элементов И, выход п того элемента И подключен к вт рому входу первогчэ элемента ИЛИ, дополнительный элемент ИЛИ, первый вход которого подключен к выходу третьего элемента И, а выход дополнительного элемента ИЛИ вл етс четвертым выходом устройства, дополнительный элемент И, первый вход которого подключен к первому входу первого элемента И, вто рсЛ вход - к единичному выходу первого триггера, а третий вход дополнительного элемента И подключен к выходу схемы сравнени , и счетчик импульсов, первый вход которого подключен к выходу дополнительного элемента И и к второму входу дополнительного элемента ИЛИ, второй вход - к выходу формировател импульсов , а выход счетчика импульсов подключен к четвертому входу дополнительного элемента И fl j . Однако, работа в таком устройстве прекращаетс при неисправности единичной чейки пам ти в блоке и нет возможности обойти адрес неисправной чейки, что снижает надежность устройства. Цель изобретени - повышение надежности устройства за счет исключени адреса неисправной чейки из обращени . Поставленна цель достигаетс тем, что в устройство дл контрол блока па-, м ти введены распределители импульсов, группы регистров, ключи, группы схем сравнени , дополнительный формирователь импульсов и дополнительный элемент И, выход которого подключен к одним из входов счетчика импульсов и первого элемента ИЛИ, один из входов вл етс входом тактовых сигналов, а другие входы соединены с выходами схем сравнени групп, одни из входов которых подключены к выходам регистров соответствующих групп, одни из входов которых соединены с выходаь4И ключей, а другие - с выходами распределителей импульсов, одни из выходов регистра адреса и дешифратора адреса соединены с одним из входов ключей и с другими входами схем сравнени соот ветствующих групп, вход первого распределител импульсов, другой вход первого ключа и первый вход дополнительного формировател импульсов соединены с выходом счетчика импульсов, второй вход дсшлнительного формировател импульсов подключен к другому выходу регистра адреса, а выходы соединены с другим входом второго ключа и входом второго распределител импульсов. На чертеже представлена структурна схема предлагаемого устройства дл контрол блока пам ти. Устройство дл контрол блока пам ти содержит элементы И 1-5, элементал ИЛИ 6 и 7, триггеры 8 и 9, фсфмирователи 10 импульсов, выходной регистр 11, регистр 12 адреса, дешифратор 13 адреса, .схему 14 сравнени , шины 15 ввода информации, соединенные через регистр 11 с контролируемым блоком 16 пам ти, счетчик 17 импульсов, элемент И 18, элемент ИЛИ 19, ключи 20 и 21 схемы, группы регистров 22 и 23 группы схем 24 и 25 сравнени , дополнительный элемент И 26, распределители 27 и 28 импульсов, дополнительный формирователь 29 импульсов, служащий дл первого импульса из последовательности импульсов. Устройство работает следующим образом . В исходном состо нии тригтеръ 8 и 9 установлены в нулевое состо ние. Регистр 12 адреса и дешифратор 13 адреса выбирают адрес исходньк чеек блока 16 пам та. Во входной регистр 11 введена исходна информаци дл записи в блок 16 пам ти. На вход устройства поступает первый импульс входной частоты который проходит через элемент И 1 на счетньШ вход триггера 8 и через элемен И 3 - на управл ющий вход записи инфор мании блока 16 пам ти, записыва в нег информацию с выходов входного регистра 11. Задний фронт первого входного TIMпульса переводит триггер 8 в единичное состо ние. Отсутствие сигнала на управл ющем входе записи информации блока 16 пам ти при наличии выбранных адрё сов в регистре 12 адреса и дещифратрре 13 адреса соответствует режиму выдачи информации дл блока 16 пам ти. Информаци с 16 пам ти поступает на вход схемы 14 сравнени , где сравниваетс с информацией на входном регистр 11 и, в случае их совпадени , с выхода схемы 14 сравнени через элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешени на элемент И 1 дл прохождени второго импульса входной частоты. Второй импульс входной частоты поступа на счетный вход триггера 8, через элемент И 2 - на вход формировател 1О импульсов и через элемент ИЦИ 6 - на вход регистра 12 адреса. Задний фронт этого импульса измен ет адрес чейки в регистре 12 адреса, через формирователь . 10 импульсов сбрасывает входной регист 11 и переводит триггер 8 в нулевое состо ние. Теперь в выходной регистр 1 вводитс нова информаци дл записи в блок 16 пам ти. Далее работа устройства проходит по алгоритму, описанному выше. В случае разового отказа чейки в блоке 16 пам ти информаци на входах схемы 14 сравнени не совпадает и на ее выходе отсутствует разрешающий по тенциал, вследствие чего очередной имI пульс входной частоты не пройдет на вход триггера 8. Отсутствие сигнала на; выходе схемы 14 сравнени позволит импульсам входной частоты пройти через элементы И 18 и ИЛИ 29 на управл ющий вход записи информации в блок 16 пам ти, позвол повторить запись информации с входного регистра 11 в блок 16 пам ти. Такое повторение обращени к отказавшей чейке позвол ет устранить сбой в блоке 16 пам ти, который наступил вследствие вли ни помехи в момент подачи командь запись. Количество импульсов повторного обращени к отказа&шей чейке блока 16 пам ти фиксируетс счетчиком 17 импульсов. Переполнение счетчика 17 вызывает на его выходе запрещающий сигнал дл элемента И 18. Одновременно этот сигнал с выхода счетчика 17 поступает на вход ключа 20, ,позвол записать в регистры 22 адрес чейки и через формирователь 29 поступает на вход ключа 21 дл фиксации строки , в которой находитс неисправна чейка , в регистрах 23. Этот сигнал управл ет также распределител ми 27 и 28, которые очередные регистры 22 и 23. Схемы 24 и 25 сравнени сравнивают соответственно информацию в в регистре 12 адреса и в регистрах 22, в дешифраторе 13 адреса и в регистрах 23. При совпадении этой информации со схем 24 и 25 сравнени поступают разрешающие сигналы на элемент И 26 дл прохождени импульса тактовой частоты. Импульс тактовой частоты поступает на регистр 12 адреса, выбирает адрес cjfeдующей чейки в блоке 16 пам ти, и устанавливает счетчик 17 в исходное состо ние. Далее операци записи повтор етс во вновь выбранную чейку. При считывании информации на блоке 16 пам ти и возникновении сигнала на выходе схем 24 и 25 сравнени также по витс импульс тактовой частоты дл выбора следующей чейки, одновременно этот сигнал вл етс запрещающим / дл клю- чей на ыыходе блока 16 пам ти (не показаны ) . Продвижение сигнала в распределител х 27 и 28 в крайнее положение свидетельствует о том, что отведенный объем исключенных адресов неисправных чеек исчерпан, значит, в блоке 16 пам ти рабочих чеек недостаточно, и его следует ставить на ремонт. Ремонт блока 16 ведетс при отключенной щине тактовых частот, при этом по заполнению счетчика 17 импульсов снимаетс раз ющение с входа элемента
И 18 и устройство остаетс в режиме проверки записанной информации, а индикаторы регистра 12 аареса и дешифратор 13 адреса указывают координаты неиспракой чейки.
Если запись информации в блок 16 пам ти прошла без отказа или после повторн(го обращени к отказавшей чейке , то, перебрав все адреса, дешифратор 13 выдает импущ с перебора, который поступает на счетный вход триггера 9 и переводит его в единичное состо ние, позвоп импульсам входной частоты через элемент И 5 и элемент ИЛИ 6 мен ть состо ние регистра 12 адреса и 13 адреса, тем самым осуществл считывание )ормации с блока 16 пам ти с обходом адреса неисправной 1пейки, если такой был за4мксирован при записи информации.
Окончангао режима считывани информации из бтзка 16 пам ти соответствует по вление импульса на выходе дешифратора 13 адреса, который переводит триг гер 9 Б нулевое положение, соответствующее режиму записи, и в сочетании с сигналом на единичном выходе этого триггера (не показано) сбрасывает распределители 27 и 28 и регистры 22 и 23 в исходное состо ние.
Технико-экономическое преимущество предлагаемого устройства заключаетс в том, что оно позвол ет работать с блоком пам ти, в состав которого вход т неисправные чейки, за счет исключени их адреса из обращени , если количество этих чеек не превосходит определенного значени , задаваемого объемом распределителей импульсов.