SU1112366A1 - Сигнатурный анализатор - Google Patents

Abstract

СИГНАТУРНЬЙ АНАЛИЗАТОР, содержащий счетчик, счетный вход которого  вл етс  входом синхронизации устройства, группу элементов И и первую группу триггеров, причем пр мой выход каждого из п разр дов счетчика соединен с первымвходом соответствующего элемента И группы, выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационных выходов устройства, инверсный выход старшего разр да счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с R-входом счетчика и входами синхронизации триггеров первой группы, перва  группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, отличающийс  тем, что, с целью расширени  его функциональных возможностей за счет контрол  параллельных потоков данных, в него введены регистр, блок сравнени  и втора  группа триггеров, причем перва  группа информационных входов устройства соединена соответственно с первой группой входов блока сравнени , выход которого соединен с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены, соответственно с второй группой входов блока сравнени , втора  группа входов сигнатур соединена соответственно с информационными входами триг-i геров второй группы, выходы которых образуют вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй-, группы и регистра, перва  группа информационных входов устройства соединена с соответствующими счетнь ми входами триггеров второй группы.

Description

Изобретение относитс  к контрольно-измерительной технике и может быть использовано при наладке, контроле и диагностике сложных цифровых устройств.

Известен сигнатурный анализатор, содержащий формирователь строба, первый и второй буферные регистры, регистр сдвига с обратными св з ми через сумматор по модулю два, дешифратор , блок пам ти, генератор импульсов опроса, компаратор и блок индикации l .

Однако данное устройствоне позвол ет получать сигнатуры, указывающие в каких разр дах входных двоичных векторов произошли ошибки, а также контролировать заданные векторы.

Наиболее близким по технической сущности к предлагаемому  вл етс  сигнатурный анализатор, содержащий счетчик, счетньй вход которого  вл етс  синхронизационным входом устройства , группу элементов И и группу триггеров, причем первые входы всех элементов- И группы объединены и  вл ютс  первым информационным входом устройства, выход каждого элемента И группы соединен со счетным входом соответствующего триггера группы, выходы которых образуют группу информационных выходов устройства единичный выход каждого разр да счетчика соединен с вторым входом соответствующего элемента И группы, нулевой выход старшего разр да счетчика соединен с вторым входом соответствующего элемента И группы, установочный вход устройства соединен с входом R счетчика и входами синхронизации всех триггеров группы, информационные входы устройства соединены с входами D соответствующих триггеров группы .

Однако известное устройство предназначено лишь дл  контрол  одномерных последовательностей и не может использоватьс  дл  контрол  параллельных потоков данных.

Цепь изобретени  - расширение функциональных возможностей за счет контрол  параллельных потоков данных .

. Поставленна  цель достигаетс  тем, что в сигнатурный анализатор, содержащий счетчик, счетный вход которого  вл етс  .входом синхронизации устройства, группу элементов И

и первую группу триггеров, причем пр мой выход каждого из п разр дов счетчика соединен с первым входом соответствующего элемента И группы,

выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационньгх выходов устройства,

инверсный выход старшего разр да счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с Ктвходом счетчика и входами синхронизации триггеров первой группы, перва  группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, введены регистр, блок сравнени  и втора  группа триггеров, причем перва  группа информационных входов, устройства соединена соответственно с первой группой входов блока сравнени , выход Которого соединен

с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены соответственно с второй группой входов блока сравнени , втора  группа входов сигнатур соединена соответственно с информационными входами триггеров второй группы, выходы которых образуют

вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй группы и регистра , перва  группа информационных входов устройства соединена соответственно со счетными входами триггеров второй группы.

На чертеже представлена блок-схема устройства.

Устройство содержит п-разр дный двоичньй счетчик 1, группу из (п+1) элементов И 2, первую группу из (п+1) триггеров 3, г-разр дный регистр 4, блок 5 сравнени , вторую группу из

г триггеров 6, вход 7 синхронизации устройства, установочных вход 8 устройства , первую группу входов 9 сигнатур , вторую группу входов 10 вектора задани  вида, первую группу информационных входов 11, вторую группу входов 12 сигнатур, первую группу информационных выходов 13 устрбйства и вторую группу информационных выходов 14. 3 Как правило, на практике п выбира етс  равным г. Устройство работает следующим образом . Перед началом работы сигналом логической единицы на входе 8 устройст ва в триггеры 3 по входам 9 и в триг геры 6 по входам 12 записываютс  соответственно сигнатуры S1 и S2 конт{олируемой двоичной последовательности X без ошибок, а в регистр 4 по входам 10 записываетс  вектор заданного вида и устанавливаетс  в исходное (нулевое) состо ние счетчик 1. Затем на входы 11 устройства под етс  анализируема  векторна  двоична  последовательность Z, а на вхо 7 - импульсы синхронизации. Двоичный счетчик 1 осуществл ет счет синхроимпульсов двоичной после довательности, присваива  тем самЫм пор дковый номер каждому вектору (входному слову) этой последователь ности. В случае совпадени  вектора на входе 11 с заданным вектором сигнал логической единицы с выхода блока 5 сравнени  открывает логичес кие элементы И 2, разреша  прохождение кода, соответствующего пор дковому номеру вектора на входе 11 в накапливающий сумматор по модулю два, вьтолненный на триггерах 3, Таким образом, после прихода последнего синхроимпульса последовател ности векторов на вход 7 устройства в триггерах 3 (выходы 13 устройства ) будет хранитьс  результат суммировани  по модулю два сигнатуры Six последовательности без ошибок X и сигнатуры S, анализируемой последовательности Z - , представл ющий собой сумму по модул два номеров тактов, на которых произопшо искажение заданных векторов. Одновременно в триггерах 6 сформируетс  и поступит на выход 14 сумма по модулю два сигнатуры 82 последовательности без ошибок X и сигнатуры S2.J анализируеъ ой последовательности Z @ 522, представл юща  собой сумму по модул два искаженных символов дл  каждого разр да входных векторов. 66 .4 В случае, если , делаетс  вывод об отсутствии ошибок в векторной дпоичной последовательности Z. Р:СЛИ хот  бы одна из сигнгтур 51ц и 32у не равна нулю, то делаетс  вывод о наличии ошибок. Предположим, что последовательность без ошибок содержит вектора, соответствующие заданному, на 5, 7 п 13 тактах т.е. на выходе блока 5 сравнени  единица по витс  только на 5, 7 и 13 тактах, тогда 31 0101 О 0111 (i) 1101 1111. Пусть ошибка произошла на 7 такте (искажен седьмой вектор), тогда на этом такте с выхода блока 5 сравнени  на входы 12 элементов поступит О вместо 1 и Sl2 0101 (Т) 1101 1000; S1u 81 © Sl 11110 1000 0111. В случае, если произошло искажение только одного вектора заданного вида, то на первой группе информационных выходов будет находитьс  двоичный код номера такта, на котором произошло искажение. Единицы на выходе соответствующих триггеров второй группы укажут на те разр ды искаженного слоиа, в которых произошли ошибки. Отметим, что при любом количестве (от 1 до г) ошибок в одном векторе местоположение вектора определ етс  однозначно. Если в анализируемой последовательности, поступающей от провер емого устройства, заданный вектор не встретитс , то это будет означать, что ошибки произошли на 5, 7 и 13 тактах, т.е. . Аналогично обнаруживаетс  дополнительное возникновение заданного вектора. Пусть последовательность без ошибок содержала вектор заданного вида на 5, 7 и 13 тактах, тогда S1j(1111. Пусть в анализируемой двоичной последовательности возник вектор заданкого вида на третьем такте, тогда 61 0101 ® 0111 0011 1100 SI.. ® 81„ 1111® 100 0011 , X 4 Говорить 6 наличии одиночной ошибки можно лишь с определенной веро тностью , тем не менее, в р де случаев это может оказать помощь fe локализации неисправностей, В случае, если гипотеза об одиночной ошибке не подтверждаетс , то устройство, как и о 5ычный сигнатурный анализатор, отвечает только на вопрос исправнонеисправно . Таким образом, предлагаемое устройство обеспечивает возможность контрол  параллельных потоков данных 11 6 и определени  в виде двоичного кода номера такта, на котором произошло искажение входного вектора заданного вида, если имеетс  одно искажение такого типа, и определени  в этом случае разр дов входного вектора , в которых произошло искажение. Кроме того, наличие раздельного дл  каждого разр да входного слова контрол  на четность приводит к повышению достоверности контрол  (веро тности обнаружени  ошибок) за счет обнаружени  по каждому разр ду всех ошибок нечетной кратности.

Claims (1)

1. СИГНАТУРНЫЙ АНАЛИЗАТОР, содержащий счетчик, счетный вход которого является входом синхронизации устройства, группу элементов И и первую группу триггеров, причем прямой выход каждого из η разрядов счетчика соединен с первым' входом соответствующего элемента И группы, выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационных выходов устройства, инверсный выход старшего разряда счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с R-входом счет чика и входами синхронизации триггеров первой группы, первая группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, отличающийся тем, что, с целью расширения его функциональных возможностей за счет контроля параллельных потоков данных, в него введены регистр, блок сравнения и вторая группа триггеров, причем первая группа информационных входов устройства соединена соответственно с первой группой входов блока сравнения, выход которого соединен с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены, соответственно с второй группой вхо- g дов блока сравнения, вторая группа входов сигнатур соединена соответственно с информационными входами триг-t геров второй группы, выходы которых образуют вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй·, группы и регистра, первая группа информационных входов устройства соединена с соответствующими счетными входами триггеров второй группы.

   >