SU1118992A1 - Устройство дл обмена информацией - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блоки микропрограммной пам ти, микропрограммного управлени , приемопередачи, синхронизации , сдвиговых регистров, регистров адреса и данных, дешифраторы адреса, кодов команд и управлени  пр мым доступом к пам ти, регистр управлени , причем блок микропрограммного управлени  содержит мультиплексор условий, триггер признаков, группу элементов И-ИЛИ, регистр адреса микрооперации, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресный- выход которого и адресный выход блока приемопередачи образуют адресный выход устройства, адресный, вход которого подключен к адресным входам дешифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен-к первому информационному входу блрка приемопередачи , информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных, первыми входами элементов И-ИЛИ группы блока микропрограммного управлени  и первым информационным входом блока сдвиговых регистров, второй информационный вход которого  вл етс  вторым информационным входом устройства, вход идентификации записи-чтени  устройства соединен с управл ющими входами дешифраторов кодов команд, адреса и управлени  пр мым доступом к пам ти, первые выходы дешифраторов кодов команд и управлени  пр мым .доступом к пам ти соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий которого соединены соответственно с перi выми выходом и входом триггера признаков блока микропрограммного управлени , вход (Л стробировани  информации регистров адреса и данных соединен с вторым выходом дешифратора кодов команд, третий выход которого подключен к вторым входам элементов И-ИЛИ группы блока микропрограммного управлени , выходы которых соединены с информационным входом регистра адреса микроопераций блока мийропрограммного управлени , выход которого соединен с третьими входами элементов И- ИЛИ группы блрка микропрограммного уп00 равлени  и с адресным входом блока микросо со tc программной пам ти, первый выход блока микропрограммной пам ти подключен к входу управлени  блока приемопередачи, к управл ющим входам мультиплексора условий , триггера признака и к четвертым входам элементов И-ИЛИ группы блока микропрограммного управлени  и информационному входу регистра управлени , выход которого соединен с выходом идентификации записи-чтени  устройства, с управл ющими входами блоков сдвиговых ре .гистров, регистров адреса и данных, с входом управлени  выдачей команд дешифратора кодов команд и с вторым входом уп

Description

равлени  Дешифратора управлени  пр мым доступом к пам ти, второй выход которого соединен с входами разрешени  выдачи адреса блоков приемопередачи и регистров адреса и данных, вход признака устройства соединен с информационным входом мультиплексора условий блока микропрограммного управлени , второй выход блока микропрограммной пам ти подсоединен к входу стробировани  регистра управлени , первый выход блока синхронизации подключен к входам синхронизации блока приемопередачи , триггера признака и регистра адреса микроопераций блока микропрограммного управлени , второй выход блока синхронизации соединен с с тробирующим входом блока микропрограммной пам ти, п тые входы элементов И-ИЛИ группы соединены с выходом мультиплексора условий блока микропрограммного управлени , выход дешифратора адреса соединен с входом обращени  дешифратора кодов команд, отличающеес  тем, что, с целью повышени  достоверности работы устройства за счет обеспечени  возможности считывани  содержимого микропрограммной пам ти, в устройство введены дешифратор адреса микропрограммы , блок управлени  считыванием, мультиплексор данных, входной коммутатор адреса, выходной коммутатор данных, причем блок управлени  считыванием содержит элемент И и триггер обращени , при этом вход дешифратора адреса микропрограммы соединен с адресным входом устройства , а выход - с первым входом элемента И блока управлени  считыванием, второй вход которого соединен с входом идентификации записи-чтени  устройства, а третий вход элемента И соединен с выходом регистра управлени , выход элемента И соединен с первым входом триггера обращени  и подключен к входам управлени  входного коммутатора адреса и выходного коммутатора данных, выход которого соединен с первым информационным выходом устройства, а информационный вход выходного коммутатора данных соединен с информационным выходом мультиплексора данных, информационный вход которого соединен с первым выходом блока микропрограммной пам ти, а вход управлени  мультиплексора данных соединен с первым выходом входного коммутатора адреса, информационный вход которого соединен с адресным входом устройства, а второй выход входного коммутатора адреса соединен с адресньш входом блока микропрограммной пам ти, второй вход триггера обращени  блока управлени  считыванием соединен с выходом дешифратора адреса устройства, а выход триггера обращени  блока управлени  считыванием соединен с входами блокировки регистра адреса микроопераций блока микропрограммного управлени  и блока синхронизации.

1

Изобретение относитс  к вычислительной технике и может быть применено, например , в системах пам ти при построении котроллеров дл  управлени  накопител ми , выполненными на подвижных магнитных носител х, например магнитных дисках и магнитных лентах.

Успехи развити  современной интегральной технологии привели к широкому использованию БИС микропроцессоров и соответственно полупроводниковых БИС ЗУ дл  построени  котроллеров внешних устройств .

При этом количество БИС ЗУ или ППЗУ, требуемых дл  реализации микропрограммной пам ти, часто оказываетс  больше, чем количество микропроцессорных БИС, необходимых дл  реализации управл ющей и обрабатывающей частей устройства, так как микропрограммна  пам ть, как правило, имеет большую разр дность хранимых микрокоманд. При этом надежность

таких БИС пам ти невелика, например БИС ПЗУ с электрическим программированием имеют тенденцию к восстановлению перемычек, а различные БИС ППЗУ имеют ограниченное врем  хранени  информации при выключении источников питани  и ограниченное количество циклов обращени  к  чейкам пам ти без разрушени  записанной в ней информации.

Все это требует периодического контрол  содержимого микропрограммной пам ти контроллера, что  вл етс  важным фактором в обеспечении надежности работы устройства .

Известно устройство дл  управлени  запоминающим устройством на магнитном диске с средствами самоконтрол , содержащее средства обработки информации, включающие микропроцессор (МП), блоки пам ти и контрол , адресную и информационную шину с соответствующими св з ми 1.

Недостатками известного устройства  вл ютс  отсутствие возможности контрол  содержимого запоминающих устройств Дл  хранени  микрокодов управл ющих программ МП, хранени  инструкций системы управлени , а также запоминающего устройства дл  хранени  микрокодов диагностических программ,  вл ющихс  наименее надежными из-за больщого количества БИС ЗУ.

Известен контроллер дл  накопителей на гибких магнитных .дисках (прототип), содержащий блок регистров данных и адреса , дещифраторы кодов команд, адреса, управлени  пр мым доступом к пам ти, блок синхронизации, блок приемопередачи, блок микропрограммного управлени , блок сдвиговых регистров, блок микропрограммной пам ти, регистр управлени  .соединенные соответствующими св з ми 2.

Недостатком известного котроллера  вл етс  его невысока  надежность, обусловленна  отсутствием возможности контрол  содержимого микропрограммной пам ти.

Цель изобретени  - повыщение достоверности работы устройства за счет обеспечени  возможности считывани  содержимого микропрограммной пам ти.

Поставленна  цель достигаетс  тем, что в устройство, содержащее блоки микропрограммной пам ти, микропрограммного управлени , приемопередачи, синхронизации , сдвиговых регистров, регистров адреса и даннь1х, дещифраторы адреса, кодов команд и управлени  пр мым доступом к пам ти, регистр управлени , причем блок микропрограммного управлени  содержит мультиплексор условий, триггер признаков, группу элементов И-ИЛИ, регистр адреса микроопераций, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресный выход которого и адресньш выход -блока приемопередачи образуют адресный выход устройства, адресный вход которого подключен к адресным входам дещифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен к первому информационному входу блока приемопередачи, информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных , первыми входами элементов И-ИЛИ группы блока микропрограммного управлени  и первым информационным входом блока сдвиговых регистров, второй информационный вход которого  вл етс  вторым информационным входом устройства, вход идентификации записи-чтени  устройства соединен с управл ющими входами дещифраторов кодов команд, адреса и управлени  пр мым доступом к пам ти, первые выходы дещифраторов кодов команд и управлени  пр мым доступом к пам ти соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий которого соединены, соответственно с первыми выходом и входом триггера

О признаков блока микропрограммного управлени , вход стробировани  информации регистров адреса и данных соединен с вторым выходом дёщифратора кодов команд, третий выход которого подключен к вторым

г входам элементов И-ИЛИ, группы блока микропрограммного управлени , выходы которых соединены с информационным входом регистра адреса микроопераций блока микропрограммного управлени , выход которого соединен с третьими входами элемен0 тов И-ИЛИ группы блока микропрограммного управлени  и с адресным входом блока микропрограммной пам ти, первый выход блока микропрограммной пам ти подключен к входу управлени  блока приемопередачи , к управл ющим входам мультиплексора условий, триггера признака и к четвертым входам элементов И-ИЛИ группы блока микропрограммного управлени  и информационному входу регистра управлени , выход которого соединен с выходом

0 идентификации записи-чтени  устройства, с управл ющими входами блоков сдвиговых регистров, регистров адреса и данных, с входом управлени  выдачей команд дёщифратора кодов команд и с вторым входом управлени  дёщифратора управлени 

5 пр мым доступом к пам ти, второй выход которого соединен с входами разрещени  выдачи адресй блоков приемопередачи и регистров адреса и данных, вход признака устройства соединен с информационным

Q входом мультиплексора условий блока микропрограммного управлени , второй выход блока микропрограммной пам ти подсоединен к входу стробировани  регистра управлени , первый выход блока синхронизации подключен к входам синхронизации

5 блока приемопередачи, триггера признака и регистра адреса микроопераций блока микропрограммного управлени , второй выход блока синхронизации соединен с стробирующим входом блока микропрограммной пам ти, п тые входы элементовИ-ИЛИ группы соединены с выходом мультиплексора условий блока микропрограммного управлени , выход дёщифратора адреса соединен с входом обращени  дёщифратора кодов команд, введены дещифратор адреса

5 микропрограммы, блок управлени  считыванием , мультиплексор данных, входной коммутатор адреса, выходной коммутатор данных, причем блок управлени  считыванием содержит элемент И и триггер обращени , при этом вход дешифратора адреса микропрограммы соединен с адресным входом устройства, а выход - с первым входом элемента И блока управлени  считыванием , второй вход которого соединен с входом идентификации записи-чтени  устройства , а третий вход элемента И соединен с выходом регистра управлени , выход элемента И соединен с первым входом триггера обращени  и подключен к входам управлени  входного коммутатора адреса и выходного коммутатора данных, выход которого соединён с первым информационным выходом устройства, а информационный вход выходного коммутатора данных соединен с информационным выходом мультиплексора данных, информационный вход которого соединен с первым выходом блока микропрограммной пам ти, а вход управлени  мультиплексора данных соединен с первым выходом входного коммутатора адреса , информационный вход которого соединен с адресным входом устройства, а второй выход входного коммутатора адреса соединен с адресным входом блока микропрограммной пам ти, второй вход триггера обращени  блока управлени  считыванием соединен с выходом дешифратора адреса устройства, а выход триггера обращени  блока управлени  считыванием соединен с входами блокировки регистра адреса микроопераций блока микропрограммного управлени  и блока синхронизации.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 - схема блока микропрограммного управлени ; на фиг. 3 - блок-схема алгоритма функционировани  устройства в рабочем режиме и в режиме считывани  содержимого микропрограммной пам ти.

Устройство содержит дещифратор 1 адреса микропрограммы, блок 2 управлени  считыванием, входной коммутатор 3 адреса, блок 4 регистров данных и адреса, дешифратор 5 адреса, дешифратор 6 кодов команд, дешифратор 7 управлени  пр мым доступом к пам ти, блок 8 синхронизаЦии , мультиплексор 9 данных, блок 10 приемопередачи, блок 11 микропрограммного управлени ,выходной коммутатор 12 данных, блок 13 сдвиговых регистров, регистр 14 управлени , блок 15 микропрограммной пам ти. Блок 2 управлени  считыванием содержит элемент И 16 и триггер 17 обращени .

На схеме (фиг. 1) обозначены: 18 и 19-адресные и первые информационные входы-выходы устройства; 20-22-входы идентификации записи-чтени , второй информационный и вход признака устройства; 23-25 - выходы готовности устройства, второй информационный и идентификации

записи-чтени  устройства; 26-28- первый, второй и третий входы элемента И 16 блока 2; 29-32 - управл ющий и информационный входы и первый и второй выходы ко.м5 мутатора 3; 33-37 - управл ющий, первый информационный, разрешени  выдачи адреса , стробировани  информации и второй информационный входы блока 4; 38-40первый информационный, второй информаQ ционный и адресный выходы блока 4; 41 и 42 - адресный и управл ющий входы дешифратора 5; 43-46 - адресный, управлени  выдачей команд, обращени  и управл ющий входы дещифратора 6; 47-49 первый , второй и третий выходы дещифра5 тора 6; 50-53 - управл ющий вход, первый и второй выходы, второй вход управлени  дешифратора 7; 54-56 - вход блокировки, первый и второй выходы блока 8; 57 и 58 управл ющий и информационный входы мультиплексора 9; 59-64 - синхронизирующий , управлени  выдачи адреса, первый информационный, условий, управлени  и второй информационный входы блока 10; 65-67 - информационный, условий и адресный выходы блока 10; 68-74 - входы.

5 75 и 76 - выходы блока 11; 77 и 78 - информационный и управл ющий входы коммутатора 12; 79-81 - первый и второй информационные и yпpaвл ющ JЙ входы 82 и 83 - первый и второй информационные выходы сдвигового регистра 13; 84 и 85 0 информационный вход и вход стробировани  регистра 14; 86 и 87 - адресный вход и вход синхронизации блока 15; 88 и 89 первый и второй выходы блока 15.

Блок 11 содержит мультиплексор 90 условий , триггер 91 признаков, выход 92, группу элементов И-ИЛИ 93, регистр 94 адреса микрокоманды.

На схеме (фиг. 2) обозначены: 68-74 входы , 75 и 76 - выходы блока 11; 95 и 96 информационный и управл ющий входы

0 мультиплексора 90; 97-99 - первый, синхронизации и управл ющий входы триггера 91; 100-104 - первый, второй, третий, четвертый и п тый входы группы элементов И-ИЛИ 93, 105-107 - информационный , синхронизации и вход блокировки регистра 94.

Дешифратор 1 формирует сигнал обращени  к микропрограммной пам ти при выставлении на адресном входе 18 устройства 0 кода адреса микропрограммной пам ти.

Блок 2обеспечивает режим чтени  микропрограммной пам ти и управл ет цикло.м чтени  ее содержимого.

Коммутатор 3 предназначен дл  адресации считываемой из блока 15 информации. 5 Блок 4 предназначен дл  организации обмена информацией между вход-выходом 19 устройства и блоком 10, а также выдачи младшего байта адреса на выход 18 устроиства в режиме пр мого доступа к пам ти .

Дешифратор 5 формирует сигнал обращени  к устройству при выставлении на входе 18 кода адреса устройства.

Дешифратор 6 формирует управл ющие сигналы, при помощи которых устройство выполн ет команды ввода-вывода.

Дешифратор 7 формирует сигналы управлени  циклом обращени  к пам ти в режиме пр мого доступа.

Блок 8 синхронизирует работу других блоков устройства. При считывании содержимого микропрограммной пам ти блок 8 блокирует сигналы на своих выходах, чем обеспечиваетс  сохранность информации в регистрах блоков 10 и 11 и блокируетс  выработка сигналов управлени  в регистре 14. Блок 8 содержит, например, генератор и два элемента И.

Мультиплексор 9 предназначен дл  мультиплексировани  разр дов кода микрокоманды , так как его разр дность превышает разр дность вход-выхода 19 устройства.

Блок 10 предназначен дл  приема, хранени  и выдачи цифровой информации. Он работает под управлением сигналов на входе 63 и состоит из набора регистров, мультиплексоров , схемы совпадени  (ИЛИ) дл  определени  условий (признаков).

Блок 11 управл ет выборкой микрокоманд из блока 15.

Коммутатор 12 предназначен дл  выдачи на вход-выход 19 устройства считанной из микропрограммной пам ти информации.

Блок 13 предназначен дл  преобразовани  форматов данных при записи информации в накопитель и ее воспроизведении.

Регистр 14 формирует управл ющие сигналы , необходимые дл  управлени  другими блоками устройства и задани  режимов работы накопител .

Блок 15 предназначен дл  хранени  и выдачи кода адресуемой микрокоманды, а также дешифрации под управлением сигнала на входе 87 ее части.

Мультиплексор 90 предназначен дл  выбора и выдачи на вход группы элементов И-ИЛИ 93 сигналов с входа 95.

Триггер 91 признаков предназначен дл  приема и временного хранени  сигналов условий с блока 10.

Группа элементов И-ИЛИ 93 формирует под управлением сигналов на входе 103 на основе сигналов на входах 100- 102 и 104 адреса следующей микрокоманды.

Регистр 94 предназначен дл  приема и временного хранени  кода адреса микрокоманды . Под управлением сигнала на входе 107 он отключает свой выход (переводитс  в состо ние высокого выходного сопротивлени ).

Устройство работает следующим образом. Адреснь1и вход-выход 18 (0- 15 разр ды кода адреса), первый информационный вход-выход, 19 ( JO -7 разр ды кода данных), вход 20 и выход 23 предназначены дл  зыпол«ени  команд ввода-вывода, организации пр мого доступа к пам ти и чтени  содержимого микропрограммной пам ти .

Дл  работы устройства в рабочем ре0 жиме в пам ти системы заранее формируетс  блок управл ющей информации (БУИ), в котором хранитс  информаци , необходима  дл  выполнени  всех операций: код операции, адрес информации на носителе,

г адрес пам ти, с которой устройство осуществл ет обмен при выполнении своих операций.

Загрузку байтов БУИ в блок 10 осуществл ют в режиме пр мого доступа к пам ти .

0 Дл  загрузки байтов БУИ устройство получает полный 16 разр дный адрес первого байта БУИ, т. е. выполн ет две команды вывода.

Получение адреса первого байта БУИ,

выдача информации о состо нии устройства , завершении и результатах выполнени  операции осуществл етс  командами ввода-вывода.

При задании команд ввод-вывода на вход 18 поступает код, который определ ет

0 адрес устройства (3-7 разр ды) и код команды ( 0 -2 разр ды), поступающие соответственно на дешифраторы 5 и 6. Дешифратор 5 вырабатывает сигнал обращени  к устройству, который,поступа  на дешифратор 6, разрешает дешифрацию кода

команды, а поступа  на триггер 17 обеспечивает рабочий режим устройства. Дешифратор 6 под управлением сигналов на своих входах (вход 43 определ ет код команды , а 46 - тип команды (ввода или вывоQ да) управл ет обменом информацией между вход-выходом 19 и блоком 4 и управл ет начальным адресом микропрограммы выполнени  заданной команды.

После завершени  выполнени  команды ввода или вывода (под управлением сигна5 ла на входе 44) дешифратор 6 вырабатывает сигнал окончани , поступающий на выход 23 устройства.

Обращение к пам ти в режиме пр мого доступа (как дл  приема байтов БУИ, так и обмена данншми, записываемыми на носитель или считывании с носител ) осуществл етс  дешифратором 7, на вход 53 которого поступают сигналы, определ ющие момент начала обращени  и тип обращени  (запись или чтение) к пам ти, а на

5 вход 50 - сигналы, синхронизирующие работу дешифратора 7 с работой пам ти системы при записи и чтении в пам ть. Дешифратор 7 определ ет моменты выдачи сигналов на выход 23, выдачи кода адреса на выход 18, а также управл ет обменом информацией вход-выхода 19 с блоком 4.

После загрузки в блок 10 через блок 4 соответствующих байтов БУИ, блок 10 выставл ет на входы 100 группы элементов И-ИЛИ 93 блока 11 код операции дл  определени  начального адреса микропрограммы выполнени  заданной операции.

При выборке соответствующей микрокоманды сигналы с выхода 88 блока 15 управл ют работой блоков 11 и 10, а с помощью сигналов с выходов 88 и 89 - формированием управл ющих сигналов регистра 14, сигналы с выхода которого управл ют другими блоками, а также используютс  дл  задани  режимов накопител  (поступа  на выход 25 устройства).

Устройство выполн ет определенный набор операций, типовыми из которых  вл ютс  операции записи, считывани , формировани  носител .

При операци х, св занных с записью информации на носитель; информаци  из блока 4 (получаема  в режиме пр мого доступа ) поступает через блок 10 на вход 79 блока 13, где преобразуетс  в формат данных накопител  и подаетс  на выход 24 устройства.

При считывании информаци  с входа 21 поступает в блок 13, где после преобразовани  передаетс  через блок 10 на входы 37 блока 4, а затем на выход 19 при осуществлении режима пр мого доступа к пам ти .

Синхронизаци  работы устройства осуществл етс  синхроимпульсами, вырабатываемыми блоком 8, причем сигналы на входе 56 сдвинуты по фазе относительно сигналов на входе 55, чем обеспечиваетс  дещифраци  достоверной информации в блоке 15.

Дл  чтени  содержимого микропрограммной пам ти процессор системы выставл ет код адреса микропрограммной пам ти на вход 18 устройства. При этом старщие разр ды кода адреса поступают на вход дещифратора 1 и используютс  дл  задани  базового адреса всего массива адресов микропрограммной пам ти. Младщие разр ды кода адреса с входа 18 через коммутатор 3 используютс  дл  адресации слова считываемой информации.

При наличии сигналов на входах 26 (базовый адрес микропрограммной пам ти 27 (сигнал чтени  пам ти) и 28 (устройство не находитс  в состо нии записи информации на носитель) элемент И 16 вырабатывает сигнал, устанавливающий триггер 17 в единичное состо ние и разрешающий включение коммутаторов 3 и 12.

Триггер 17 блокирует работу блока 8, , чем обеспечиваетс  сохранение информации в блоках 10 и 11 и блокировка формировани  управл ющих сигналов регистра 14. Кроме того, сигнал с триггера 17 отключает выходы регистра 94 блока 11.

После включени  коммутатора 3 сигна0 лы с входа 18; поступа  на вход 86 блока 15 управл ют выборкой адресуемой микрокоманды , а поступа  на вход 57 мультиплексора 9 - управл ют выборкой адресуемого байта слова микрокоманды. Считанг ный байт микрокоманды поступает через коммутатор 13 на выход 19 устройства. После завершени  цикла считывани , снимаетс  код адреса микропрограммной пам ти с входа 18, а также соответствующие сигналы с входа 20. При этом с по0 мощью элемента И 16 блокируютс  коммутаторы 3, 12.

Аналогично могут быть считаны и другие байты микропрограммной пам ти.

Переключение устройства в рабочий ре5 жим осуществл етс  командой ввода или вывода. При этом сигнал с выхода дешифратора 5 сбрасывает триггер 17, чем обеспечиваетс  восстановление рабочего режима устройства.

Получаема  информаци  о содержимом

0 блока микропрограммной пам ти , может быть подвергнута (с целью контрол ) различной обработке, например: вывода на печать (дисплей); определение контрольной суммы и ее сравнение с константой; сравнение считанной информации с контрольным

5 массивом и т. д.

Чтение содержимого микропрограммной пам ти осуществл етс  при наличии разрешающего сигнала на входе 28, отсутствие которого определ ет режим записи инфорQ мации на носитель либо неисправность некоторых блоков контроллера, например, блоков 11 и 15, регистра 14. Признаком такой неисправности  вл етс  получение нулевой информации при считывании содержимого микропрограммной пам ти.

5 Технико-экономический эффект от применени  предлагаемого изобретени  заключаетс  в обеспечении контроллеспособности микропрограммной пам ти и других блоков устройства, (что увеличивает достоверность правильной работы, уменьшает веро тность искажени  информации на носител х, сокращает врем  поиска и,определени  характера неисправности).

63 71

70

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блоки микропрограммной памяти, микропрограммного управления, приемопередачи, синхронизации, сдвиговых регистров, регистров адреса и данных, дешифраторы адреса, кодов команд и управления прямым доступом к памяти, регистр управления, причем блок микропрограммного управления содержит мультиплексор условий, триггер признаков, группу элементов И—ИЛИ, регистр адреса микрооперации, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресный- выход которого и адресный выход блока приемопередачи образуют адресный выход устройства, адресный· вход которого подключен к адресным входам дешифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен-к первому информационному входу блрка приемопередачи, информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных, первыми входами элементов И—ИЛИ группы блока микропрограммного управления и первым информационным входом блока сдвиговых регистров, второй информационный вход которого является вторым информационным входом устройства, вход идентификации записи-чтения устройства соединен с управляющими входами дешифраторов кодов команд, адреса и управления прямым доступом к памяти, первые выходы дешифраторов кодов команд и управления прямым .доступом к памяти соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий которого соединены соответственно с первыми выходом и входом триггера признаков блока микропрограммного управления, вход стробирования информации регистров адреса и данных соединен с вторым выходом дешифратора кодов команд, третий выход которого подключен к вторым входам элементов И—ИЛИ группы блока микропрограммного управления, выходы которых соединены с информационным входом регистра адреса микроопераций блока микропрограммного управления, выход которого соединен с третьими входами элементов И— ИЛИ группы блока микропрограммного управления и с адресным входом блока микропрограммной памяти, первый выход блока микропрограммной памяти подключен к входу управления блока приемопередачи, к управляющим входам мультиплексора условий, триггера признака и к четвертым входам элементов И—ИЛИ группы блока микропрограммного управления и информационному входу регистра управления, выход которого соединен с выходом идентификации записи-чтения устройства, с управляющими входами блоков сдвиговых регистров, регистров адреса и данных, с входом управления выдачей команд дешифратора кодов команд и с вторым входом уп равления дешифратора управления прямым доступом к памяти, второй выход которого соединен с входами разрешения выдачи адреса блоков приемопередачи и регистров адреса и данных, вход признака устройства соединен с информационным входом мультиплексора условий блока микропрограммного управления, второй выход блока микропрограммной памяти подсоединен к входу стробирования регистра управления, первый выход блока синхронизации подключен к входам синхронизации блока приемопередачи, триггера признака и регистра адреса микроопераций блока микропрограммного управления, второй выход блока синхронизации соединен с стробирующим входом блока микропрограммной памяти, пятые входы элементов И—ИЛИ группы соединены с выходом мультиплексора условий блока микропрограммного управления, выход дешифратора адреса соединен с входом обращения дешифратора кодов команд, отличающееся тем, что, с целью повышения достоверности работы устройства за счет обеспечения возможности считывания содержимого микропрограммной памяти, в устройство введены дешифратор адреса микропрограммы, блок управления считыванием, мультиплексор данных, входной коммутатор адреса, выходной коммутатор данных, причем блок управления считыванием содержит элемент И и триггер обращения, при этом вход дешифратора адреса микро программы соединен с адресным входом устройства, а выход — с первым входом элемента И блока управления считыванием, второй вход которого соединен с входом идентификации записи-чтения устройства, а третий вход элемента И соединен с выходом регистра управления, выход элемента И соединен с первым входом триггера обращения и подключен к входам управления входного коммутатора адреса и выходного коммутатора данных, выход которого соединен с первым информационным выходом устройства, а информационный вход выходного коммутатора данных соединен с информационным выходом мультиплексора данных, информационный вход которого соединен с первым выходом блока микропрограммной памяти, а вход управления мультиплексора данных соединен с первым выходом входного коммутатора адреса, информационный вход которого соединен с адресным входом устройства, а второй выход входного коммутатора адреса соединен с адресным входом блока микропрограммной памяти, второй вход триггера обращения блока управления считыванием соединен с выходом дешифратора адреса устройства, а выход триггера обращения блока управления считыванием соединен с входами блокировки регистра адреса микроопераций блока микропрограммного управления и блока синхронизации.